JP5511823B2 - 半導体装置および電子装置 - Google Patents

半導体装置および電子装置 Download PDF

Info

Publication number
JP5511823B2
JP5511823B2 JP2011525738A JP2011525738A JP5511823B2 JP 5511823 B2 JP5511823 B2 JP 5511823B2 JP 2011525738 A JP2011525738 A JP 2011525738A JP 2011525738 A JP2011525738 A JP 2011525738A JP 5511823 B2 JP5511823 B2 JP 5511823B2
Authority
JP
Japan
Prior art keywords
terminal
address
integrated circuit
circuit element
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011525738A
Other languages
English (en)
Other versions
JPWO2011016157A1 (ja
Inventor
隆幸 吉田
光実 伊藤
真也 徳永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2011525738A priority Critical patent/JP5511823B2/ja
Publication of JPWO2011016157A1 publication Critical patent/JPWO2011016157A1/ja
Application granted granted Critical
Publication of JP5511823B2 publication Critical patent/JP5511823B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、半導体装置および電子装置に関し、特に半導体集積回路素子と、該半導体集積回路素子を搭載しているＢＧＡ基板とを備えた半導体装置及びそれを用いた電子装置に関するものである。
高速動作動画及び高精細の動画処理を行う電子機器、例えばハイビジョンデジタルテレビは、小型化及び低コスト化を図るために、すべての機能を１つの半導体チップに集積化する方向が採られており、このため、半導体素子のウエハプロセスは微細化が進み、チップ面積が縮小化されている。しかしながら、これらのハイビジョンデジタルテレビを画像処理する、いわゆるシステムＬＳＩは周辺に配置したメモリ素子との間で画像処理時に使用するデータを高速に且つ大量にやり取りしながら上記処理を行なう必要がある。このときのメモリ素子とシステムＬＳＩとの間のデータ転送速度は、１．３Ｇｂｐｓを越えるものが主流となりつつある。
これらのシステムＬＳＩ用パッケージとしては、多数の信号線を入出力でき、大量、多種の電力を供給可能なワイヤボンド工法を用いたＰ−ＢＧＡ（Ｐｌａｓｔｉｃ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージやはんだバンプなどを用いたＦＣＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ ＢＧＡ）パッケージが主流となっている。
また、電子機器に組み込まれる半導体装置も、配線基板に実装する実装面積を縮小化するため、小型化することが求められている。これらを解決する方法の１つとして複数の半導体チップを１つにパッケージする構成、例えばシステムインパッケージ（System in Package、以下、ＳｉＰと呼ぶ。）構造が採られるようになってきている。
また、高速多ビットデータ伝送を複数のメモリ間で実現する方法として、短い配線長で各半導体チップ間を接続して信号遅延時間を抑え、搭載半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制可能な半導体装置を提供することが提案されている。具体的には、各メモリ素子にメモリ素子間で共通に入出力される信号配線をインターフェースする複数チップ配線用パッドを備え、各メモリ素子内でこのチップ配線用パッドとメモリ素子を動作させるために必要な信号（データ、アドレス、制御信号など）を入力するための複数のパッドが任意に配線接続されており、これらのパッドを用いて外部配線によって各メモリ素子を直列に接続することにより、短い配線長で各半導体チップ間を接続することができ信号遅延時間を抑え、搭載される半導体チップの性能の劣化と半導体装置のチップ搭載基板面積の増加を抑制することができるシステムインパッケージ（又は、マルチチップパッケージ）が提案されている。（例えば、特許文献１を参照。）
特開２００６−４９５８６号公報 特開平１１−１８６３２６号公報
しかしながら、特許文献１の構成ではメモリ内に信号を伝達する専用メモリ素子を作製する必要があり、汎用のメモリ素子では対応できないという課題がある。また、メモリ素子は一直線に配置されており、配線長によっては高速伝送メモリではデータバスはODT（On Device Termination）可能だがアドレスバスは終端抵抗が必要な場合が想定され、余分な配線領域が必要となる場合が想定されるといった課題があった。
またメモリ素子を２つ用いる場合は、例えばシステムＬＳＩコーナー部分に高速データ伝送インターフェース端子（以降、ＩＯ端子と呼ぶ。）をＬ字形状に配置する構造にするとＰＣＢ上のメモリ素子搭載部分の面積が小さくなるため好ましい。しかしこの構造は、システムＬＳＩのレイアウト上無駄となるデットスペースを生じやすい。システムＬＳＩの一辺にＩＯ端子をまとめる方がシステムＬＳＩ面積をより小さく、システムＬＳＩの価格をコストダウンすることができるため、ＩＯ端子をＬＳＩの１辺に一直線上に配置したいという要望が強くある。また、ビット幅を増やす場合には直角２方向にＩＯ端子セルをもう一つ形成するほうが効率的であるため１辺に配置することが多い。
この構造でのＢＧＡへの搭載形態と２個のメモリ素子との配置形状には、
（１）ＬＳＩを搭載したＢＧＡ基板の角部分に、２つのＬＳＩ基板をその角を挟んでＬ字状に配置して、ＢＧＡ基板のその角部分に配置されたボールとＬＳＩのメモリ用ＩＯ端子とを接続し、角部のボールとメモリ素子とを接続する
（２）ＬＳＩのＩＯ端子を、そのＩＯ端子セルと向かい合うＢＧＡ基板の１辺に配置されたボールに接続し、２つのメモリ素子をＢＧＡ基板の該１辺に沿って配置して該ボールと接続する
という２つの構造が想定される。
（１）の構造では、ＢＧＡ基板上の左右のメモリ素子への接続配線長がアンバランスになり、データ伝送時間が左右で異なってしまい誤動作の可能性が生じるという課題がある。
（２）の構造では、アドレスバス、制御信号バスが長くなるため高速伝送時には終端抵抗が必要な場合が多い。このような構成の場合、（１）のメモリ配置構成よりもＢＧＡ基板とメモリを搭載する実装基板において、メモリ実装の面積をより広く占有することとなり実装基板のコストアップ、小型化に不利という課題が発生する。
本発明は、上記の問題に鑑み、半導体集積回路素子の特定機能の全てのＩＯ端子からＢＧＡ基板のボールへの信号伝送を短時間で且つほぼ同じ長さの時間で行うことができるＢＧＡパッケージ構造を提案することを目的とする。
上記課題を解決するため本発明の半導体装置は、半導体集積回路素子と、該半導体集積回路素子を搭載している基板とを備えた半導体装置であって、前記半導体集積回路素子は、多角形の板状であり、前記基板は、多角形の板状であり、前記半導体集積回路素子の所定の機能の信号を入出力するインターフェースピンの全ては、前記半導体集積回路素子の一つの辺に沿って該半導体集積回路素子の外縁部に形成されており、前記半導体集積回路素子の前記一つの辺は、前記基板の辺のうち、前記一つの辺に対して非平行である２辺に隣接しており、前記基板に設けられている電極端子のうち、前記所定の機能の信号を入出力するインターフェースピンと電気的に接続している前記電極端子は、前記半導体集積回路素子の前記一つの辺と、前記基板の前記２辺との間に存している構成とした。
前記所定の機能の信号を入出力するインターフェースピンは、複数のメモリ用データＩＯ端子、複数の制御信号ＩＯ端子および複数のアドレスＩＯ端子であり、前記半導体集積回路素子の前記一つの辺に沿って、前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記メモリ用データＩＯ端子の順に、又は前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記制御信号ＩＯ端子、前記メモリ用データＩＯ端子の順に存している構成であってもよい。このような構成により、複数のメモリ素子を用いても各メモリデータバス及びアドレスバスを等長とすることができる。
前記電極端子のうち、前記アドレスＩＯ端子と電気的に接続している前記電極端子は、前記基板の前記２辺がなしているコーナー部分に存しており、前記メモリ用データＩＯ端子と電気的に接続している前記電極端子は、前記コーナー部分を挟み前記２辺に沿って存している構成であってもよい。このような構成により、基板の外部に複数のメモリ素子が配置された場合に各メモリデータバス及びアドレスバスを等長とすることができる。
前記基板の前記２辺がなす角を通り前記半導体集積回路素子の前記一つの辺と直交する線は、前記アドレスＩＯ端子が存する領域を通る構成であってもよい。
前記半導体集積回路素子は、矩形板状である構成であってもよい。このような構成により、基板の外部に複数のメモリ素子が配置された場合に各アドレスバスを容易に等長とすることができる。
本発明の電子装置は、上記の半導体装置と２つのメモリ素子を備えた電子装置であって、前記２つのメモリ素子は前記基板の前記２辺に隣接して存しており、前記アドレスＩＯ端子と前記２つのメモリ素子のアドレスバス端子との間の配線はＴ分岐形状である構成を有している。
本発明の半導体装置では、所定の機能の信号を入出力するインターフェースピンの全てが半導体集積回路素子の一つの辺の外縁部に形成されていて、その一つの辺が基板の、該一つの辺と非平行な２辺に隣接しており、それら一つの辺と２辺とに囲まれた領域に所定機能の信号を入出力するインターフェースピンと電気的に接続する電極端子が存しているので、基板の外部に配置される別の半導体素子との間のバス長を短くすることができる。
ある実施形態に係るＦＣＢＧＡ形態の半導体装置と２個のメモリ素子のＰＣＢ上への実装状態を斜め情報からみたイメージ図である。 ある実施形態に係るシステムＬＳＩ内ＩＯ端子配列、ＢＧＡ基板ＰＣＢボードとの接続を担うボール端子との関係、ＰＣＢ上での２個のメモリ素子の位置関係、及びシステムＬＳＩのＩＯ端子とメモリ素子までのそれぞれのバス線路の位置関係を示すイメージ図である。 ある実施形態での複数のＬＳＩ素子を搭載したＭＣＭ（マルチチップモジュール）、ＳｉＰ（システムインパッケージ）のイメージ図である。 関連する技術におけるシステムＬＳＩの高速メモリインターフェース配置と高速データ伝送対応汎用メモリを２個用いる構成と構造のイメージ図である。 システムＬＳＩ上の１辺に配置された高速データ伝送用ＩＯ端子構造での高速データ伝送対応汎用メモリを２個用いる構成と構造のある想定イメージ図である。 システムＬＳＩ上の１辺に配置された高速データ伝送用ＩＯ端子構造での高速データ伝送対応汎用メモリを２個用いる構成と構造の別の想定イメージ図である。 ＢＧＡ基板の裏面側の模式的な拡大図である。 半導体集積回路素子の回路側のエリア上に形成された電極パッド（インターフェースピン）の模式的な拡大図である。 実施形態２に係る半導体装置の模式的な平面図である。 実施形態３に係る半導体装置の模式的な平面図である。
本願発明の実施形態において、ＢＧＡ基板は、ボールグリッドアレイ基板のことを指す。そして、インターフェースピンは、半導体集積回路素子に設けられたＩＯ（INPUT／OUTPUT）端子のことを指す。
また、半導体集積回路素子の所定の機能とは、例えば、周辺に配置されたメモリ素子との間でデータをやり取りする機能、外部から入力された制御信号を処理する機能などを挙げることができる。
そして、インターフェースピンが形成されている半導体集積回路素子の外縁部とは、多角形の中央部との対比により表される部分であり、一つの辺の近辺部分を表している。
半導体集積回路素子の一つの辺に沿って、メモリ用データＩＯ端子、制御信号ＩＯ端子、アドレスＩＯ端子、メモリ用データＩＯ端子の順に、又はメモリ用データＩＯ端子、制御信号ＩＯ端子、アドレスＩＯ端子、制御信号ＩＯ端子、メモリ用データＩＯ端子の順に存しているというのは、各種の複数の端子が群をなしており、メモリ用データ端子は少なくとも２つの端子群をなしていて、これらの端子群が半導体集積回路素子の一つの辺に沿って上記の順番で並んでいることを意味している。
ＢＧＡ基板の２辺がなすコーナー部分とは、該２辺がなす角の近傍であって該角から半導体集積回路素子までの距離の１／２を半径とする扇形の範囲内である。
さらに、２つのメモリ素子がＢＧＡ基板の２辺に隣接して存しているというのは、メモリ素子がＢＧＡ基板の辺に隣り合っていることを意味し、両者が接触している必要はない。
また、Ｔ分岐形状の配線とは、配線の外観がＴ字状であることを意味するのではなく、アドレスＩＯ端子から伸びる配線が２つに分岐してそれぞれ２つのメモリ素子に接続している形状の配線を意味している。
実施形態について説明を行う前に、関連する技術についての事前の検討の結果をまず説明する。
図４は、システムＬＳＩ２０に対して高速データ伝送対応汎用メモリ２３，２４を２個用いる、事前検討を行った一つの構成を示している。システムＬＳＩ２０はＢＧＡパッケージ２１に搭載されており、そのＢＧＡパッケージ２１とメモリ２３，２４とがＰＣＢ（Printed Circuit Board）２２に搭載されている。システムＬＳＩ２０のメモリ用インターフェース（ＩＯ端子）３７は、システムＬＳＩ２０のコーナー部分を中心にＬ字形に配置され、コーナー部分の中心部分に複数のアドレスバス端子および制御端子が配置された領域３６、これらの端子の両側に複数のデータ端子が配置された２つの領域３４、３５が置かれている。
システムＬＳＩ２０は、ＢＧＡパッケージ２１の各辺にほぼ平行にシステムＬＳＩ２０の各辺がなるようにＢＧＡパッケージ２１上に搭載される。ＢＧＡパッケージ２１の裏面側に配置された複数のボール端子は、システムＬＳＩ２０のメモリ用インターフェース（ＩＯ端子）３７のアドレス端子、制御端子３６、データ端子３４、３５との間で配線により電気的に接続している。そして、互いに接続するシステムＬＳＩ２０のインターフェース３７とＢＧＡパッケージ２１のボール端子との間が最短になるように、各ボール端子をＢＧＡパッケージ２１のコーナー部にＬ字型になるように配置している。また、ＰＣＢ２２上に、ＢＧＡパッケージ２１と２個のメモリ２３、２４とが、ＢＧＡパッケージ２１のデータ端子ボール群の領域２８、２９とデータバス２５、２６との間の長さが最短になるようにそれぞれ搭載されている。アドレスバスおよび制御信号バス２７はＢＧＡパッケージ２１のコーナー部分からいわゆるＴ分岐形状にそれぞれのメモリ素子２３、２４に配線される形状をとっている。このメモリ素子２３、２４の配置を行なうことにより、ＰＣＢ２２上のメモリ素子搭載部分（配線領域を含む）の面積を小さくとっている。
ＢＧＡパッケージへの搭載は、ワイヤボンド工法を用いたＰ−ＢＧＡとフリップチップ工法を用いたＦＣＢＧＡの両方が用いられている。
しかし上記の構造は、システムＬＳＩ２０のレイアウト上無駄となるデットスペースを生じやすい。システムＬＳＩの一辺にＩＯ端子をまとめる方がシステムＬＳＩ面積をより小さく、システムＬＳＩの価格をコストダウンすることができるため、ＩＯ端子をＬＳＩの１辺に一直線上に配置する方が好ましい。また、ビット幅を増やす場合には直角２方向にＩＯ端子セルをもう一つ形成するほうが効率的であるため１辺に配置することが多い。そこで、以下の二つの構造が考えられる。
図５に示す構造では、システムＬＳＩ１上の１辺に配置された高速データ伝送用ＩＯ端子１８の配置は、データ端子群１５、アドレス端子群、制御端子群（アドレス端子群、制御端子群合わせて１７と表記）およびデータ端子群１６の順で、またはデータ端子群１５、制御端子群、アドレス端子群１７、データ端子群１６の順に配置されている。一方、ＰＣＢ３上へ２つのメモリ素子４、５は、ＰＣＢ３の角を挟んで搭載されており、ＰＣＢ３上でのメモリ素子搭載部分の占有面積を小さくとるために、ＢＧＡ基板２のコーナーに対してアドレスバス、制御バス８がＴ分岐の形状で配置されている。このとき、ＢＧＡ基板２上のボールもコーナー部分にアドレスバス端子ボール１１、その両側にデータバス端子ボール９、１０が配置される構造をとっている。このような配置の場合、ＢＧＡ基板２上において複雑な配線となり、且つ、左右のメモリ４、５へのデータバス１２、１３の長さがアンバランスな状態での配線となり、データ伝送時間がアンバランスとなり誤動作の可能性が生じるという課題がある。
図６に示す構造では、システムＬＳＩ２上の１辺に配置された高速データ伝送用ＩＯ端子１８の配置は、例えば、アドレス端子群および制御信号端子群１７、データ端子群１６、別のデータ端子群１５のように配置され、ＢＧＡ基板２上の１辺にボールを配置するときも、アドレスバス端子ボールおよび制御信号端子ボール１１、データバス端子ボール１０、別のデータバス端子ボール９のようないわゆるフライバイの配置を用いてできるだけデータバス６、７の配線領域を少なくして２個のメモリ素子４、５を配置する必要が生じる。このとき、アドレスバス、制御信号バス８は長くなるため高速伝送時には終端抵抗３８が必要な場合が多い。このような構成の場合、図５のメモリ配置構成よりもＰＣＢ３上の面積をより広く占有することとなりＰＣＢ３のコストアップ、小型化に不利という課題が発生する。
このような検討を基にさらに種々の検討を行って、本願発明者らは本願発明を想到するに至った。
以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。
（実施形態１）
図１は実施形態１に係るＦＣＢＧＡ形態の半導体装置と２個のメモリ素子４，５のＰＣＢ３上への実装状態を斜め上方からみたイメージ図である。図２は本実施形態に係るシステムＬＳＩ１内のＩＯ端子配列、ＰＣＢ３との接続を担うＢＧＡ基板２に設けられたボール端子の配置、ＰＣＢ３上での２個のメモリ素子４，５の位置関係、及びシステムＬＳＩ１のＩＯ端子とメモリ素子４，５までのそれぞれのバス線路の位置関係を示すイメージ図である。
ここで、６は第１のメモリ素子４に接続される第１のデータバス線路、７は第２のメモリ素子５に接続される第２のデータバス線路、８は第１、第２のメモリ素子４，５に接続されるアドレスバス線路及び制御信号線路、９は第１のメモリ素子４に接続される第１のデータバスボール群、１０は第２のメモリ素子５に接続される第２のデータバスボール群、１１は第１、第２のメモリ素子４，５に接続されるアドレスボール群及び制御信号ボール群、１５はＬＳＩ１に設けられた第１のデータＩＯ端子群、１６はＬＳＩ１に設けられた第２のデータＩＯ端子群、１７はＬＳＩ１に設けられたアドレスＩＯ端子群および制御信号ＩＯ端子群、１８は第１のデータＩＯ端子群１５、アドレスＩＯ端子群及び制御信号ＩＯ端子群１７、第２のデータＩＯ端子群１６が１列に並んだＩＯセル、１２は第１のデータバスボール群９と第１のデータＩＯ端子群１５とを接続する第１のデータバス、１３は第２のデータボール群１０と第２のデータＩＯ端子群１６とを接続する第２のデータバス、１４はアドレスＩＯ端子群および制御信号ＩＯ端子群１７とアドレスボール群及び制御信号ボール群１１とを接続するアドレスバス及び制御信号バスを示している。
また、図７、８に示すように、ＢＧＡ基板２の裏面側には半球状の多数のボール５０，５０，…が配列しており、ＬＳＩ１の回路側には多数のインターフェースピン５２，５２，…が配列している。
本実施形態では、ＬＳＩ１は矩形板状であり、ＢＧＡ基板２も矩形板状であり、両者は辺同士が非平行になるよう斜めに重ねられている。ＢＧＡパッケージ基板２上に搭載されるシステムＬＳＩ１のメモリ用のＩＯセル１８は、システムＬＳＩ１の一辺に全て配置されており、第１のデータＩＯ端子群１５、アドレスＩＯ端子群及び制御信号ＩＯ端子群１７、第２のデータＩＯ端子群１６の順に配置されている。アドレスバス及び制御信号バス１４が最短距離となるように、かつ第１のデータバス１２と第２のデータバス１３とが略等長となるように、システムＬＳＩ１はＢＧＡ基板２上に配置されてフリップチップ工法により搭載されている。
第１のデータボール群９、第２のデータボール群１０、アドレスボール群及び制御信号ボール群１１は、ＬＳＩ１の辺のうちＩＯセル１８が設けられている辺と、この辺に隣接するＢＧＡ基板２の２辺に囲まれた領域に配置されている。また、アドレスボール群及び制御信号ボール群１１はＢＧＡ基板２の角部分に配置されているので、上記のようにＢＧＡ基板２上にＬＳＩ１を搭載すると、アドレスボール群及び制御信号ボール群１１が配置されたＢＧＡ基板２の角からＬＳＩ１のＩＯセル１８の配置された辺に垂線を下ろすと、その足はアドレスＩＯ端子群及び制御信号端子群１７の存する場所に位置することになる。
ＢＧＡ基板２上の第１のデータバス１２、第２のデータバス１３、アドレスバス及び制御信号バス１４がそれぞれ最短長となるように、ＬＳＩ１のＩＯセル１８とＢＧＡ基板２との配置が決められている。また、ＰＣＢ３上において、第１のデータバスボール群９、第２のデータバスボール群１０に隣接する位置に第１および第２のメモリ素子４，５をそれぞれ配置することにより、第１及び第２のデータバス線路６，７を最短長で且つ両者ができるだけ等しい線路長となる。そして、アドレスバス線路及び制御信号バス線路８は第１及び第２のメモリ素子４，５への配線長が両者の間で等しくなるようにＴ形状分岐の形状で配置されている。ここで、データバス線路、アドレスバス線路及び制御信号バス線路の配線長を等しくする範囲はメモリ素子４，５の許容するスキュー差内を意味している。
ＦＣＢＧＡ基板２上の第１及び第２のデータバス１２，１３、ＰＣＢ３上の第１及び第２のデータバス線路６、７の特性インピーダンスは、５０Ωや７５Ωといった規格値にそろえられており、必要によっては第１及び第２のデータバス線路６、７の後に終端抵抗（図示せず）を設けるか、ＯＤＴ（on device termination）機能を使用することもある。ＦＣＢＧＡ基板２上のアドレスバス及び制御信号バス１４と、ＰＣＢ３上のアドレスバス線路及び制御信号バス線路８も同様に０Ωや７５Ωといった規格値にそろえられており、必要によってＴ分岐部分にのみ終端抵抗（図示せず）を設置する。通常、矩形波波形において、ハイ、ローの閾値を乱すような反射波形が観測されない場合は終端抵抗を設けない。
本実施形態ではＦＣＢＧＡの形態を用いているが、ワイヤボンドを用いたＰ−ＢＧＡの形態であっても同様の効果を得ることができる。
また、図３に示すように、複数のＬＳＩ素子を搭載したＭＣＭ（マルチチップモジュール）、ＳｉＰ（システムインパッケージ）の高速伝送メモリＩＯ端子にも適用可能で可能である。
以上、説明したように本実施形態の構成の半導体装置を用いることにより、２つのメモリをそれぞれ１つずつデータバス部に対応する位置に配置してデータバス長を最短、等長とすることができる。そして、アドレスバスをＴ分岐構造として振り分ける構造として、且つ、ＩＯ端子のアドレスバスとＢＧＡパッケージ上のボール端子、ＰＣＢ上のアドレスバスをほぼ一直線に最短で結ぶことができ、アドレスバス部分のT分岐部分のみに終端抵抗を入れるだけ、または、終端抵抗がない状態で十分、1.3Gbps程度の伝送レートを持つDDR3規格程度の高速データ伝送を実現することができる。さらに、ＰＣＢの配線領域も小さくすることができる。また、ＢＧＡパッケージ上の配線に関しても、データバス、アドレスバスを素直に、最短長で引くことができ、高速伝送に非常に有利な形をとることができる。このため、高速伝送信号の誤動作をなくし、動作が安定した半導体装置を得ることができ、ひいては安定して動作する電子機器を得ることができる。また、終端抵抗や、ＯＤＴ機能を用いない場合、終端抵抗部や、ＯＤＴ部分での電力消費を回避できるため消費電力を低く抑えることができる効果も期待できる
なお、特許文献２にはシステムＬＳＩ素子の各辺がパッケージの各辺と平行にならないように、すなわち斜めに配置することが開示されているが、これは大型化したＢＧＡパッケージのＰＣＢへの実装時においてパッケージ自体の反りを抑制する目的の技術であり、本願のようなＩＯ端子の配置は開示されておらず、誤動作のない、高速データ伝送が可能となる効果は認められない。
（実施形態２）
図９は、実施形態２に係る半導体装置の模式的な平面図である。本実施形態においては、システムＬＳＩ素子１とＢＧＡ基板２との間に中間インターポーザー６０を配している点が実施形態１とは異なっており、実施形態１と異なっている点を主に以下説明をする。
本実施形態において、６１は中間インターポーザー６０とＢＧＡ基板２とを接続するワイヤ、６２は中間インターポーザー６０上に設けられた第１のデータバス用ワイヤパッド群、６３は中間インターポーザー６０上に設けられた第２のデータバス用ワイヤパッド群、６４は中間インターポーザー６０上に設けられたアドレスバス線路及び制御信号線路用ワイヤパッド群、１２は第１のデータバスワイヤパッド群６２と第１のデータＩＯ端子群１５とを接続する第１のデータバス、１３は第２のデータバスワイヤ群６３と第２のデータＩＯ端子群１６とを接続する第２のデータバス、１４はアドレスＩＯ端子群および制御信号ＩＯ端子群１７とアドレスバスワイヤパッド群及び制御信号ワイヤパッド群６４とを接続するアドレスバス及び制御信号バスを示している。
システムＬＳＩ１は中間インターポーザー６０上にフリップチップ実装され、中間インターポーザー６０上に設けられたアドレスバス線路及び制御信号線路用ワイヤパッド群６４が設けられている部分は、システムＬＳＩ１のＩＯセル群１８に対してほぼ平行になるように、長方形の一つの角が切断された形状をなしている。中間インターポーザー６０とＢＧＡ基板２とはワイヤ６１により電気的に接続されている。アドレスＩＯ端子群および制御信号ＩＯ端子群１７からの信号群配線８は、中間インターポーザー６０上に設けられたアドレスバス線路及び制御信号線路用ワイヤパッド群６４から導体ワイヤ６１を通じてほぼ一直線に第１、第２のメモリ素子４、５に接続されるアドレスボール群及び制御信号ボール群11に接続されている。中間インタポーザーは、シリコンで構成されるいわゆるシリコンインターポーザーを用いることも可能である。また、ＢＧＡ基板２上のシステムＬＳＩ１と中間インターポーザー６０、ワイヤ６１全体を包む形で封止樹脂６５により覆われた構造を成している。
（実施形態３）
実施形態２では、メモリ素子４、５はＰＣＢ基板３上に配置してＢＧＡ基板２を介して接続した構造を成しているが、ＢＧＡ基板2上にメモリ素子４、５を配したＳｉＰ（システムインパッケージ）、またはＰＯＰ（パッケージオンパッケージ）構造とよばれる構造を形成することが可能である。図１０は、実施形態３に係る半導体装置の模式的な平面図である。本実施形態の半導体装置は、図９で示した実施形態２のボール群９，１０，１１を設けずに、直接ＢＧＡ基板２上にメモリ素子４、５を配置し、信号線群１２，１３，１４とワイヤパッド群６２，６３，６４と、データバス群６、７、８をワイヤ６１を介して接続した構造である。このように、ＢＧＡ基板2上にメモリ素子４、５を配したＳｉＰ、またはＰＯＰ構造とよばれる構造を形成することも可能である。
（その他の実施形態）
上記の実施形態は本発明の一つの例示であり、本願発明は上記の例に限定されない。例えば、ＬＳＩやＢＧＡ基板の形状は矩形板状に限られず、五角形板状、六角形板状など多角形板状であればよい。また、ＬＳＩ上のアドレスＩＯ端子群と制御信号ＩＯ端子群とはそれぞれ一つずつであってもよいし、アドレスＩＯ端子群が１つとその両側に制御信号ＩＯ端子群がそれぞれ１つずつあってもよい。
本発明の半導体装置は、ＢＧＡパッケージ上のＬＳＩ素子とメモリ素子間でデータ伝送をスムーズに実現することができるので、単体、複数のＬＳＩを搭載する半導体装置（例えば、ＢＧＡ、ＭＣＭ，ＳｉＰ）等に有用である。
１ システムＬＳＩ素子
２ ＢＧＡ基板
３ プリント基板
４ 第１のメモリ素子
５ 第２のメモリ素子
６ 第１のデータバス線路
７ 第２のデータバス線路
８ アドレスバス線路及び制御信号線路
９ 第１のデータバスボール群
１０ 第２のデータバスボール群
１１ アドレスボール群及び制御信号ボール群
１２ 第１のデータバス
１３ 第２のデータバス
１４ アドレスバス及び制御信号バス
１５ 第１のデータＩＯ端子群
１６ 第２のデータＩＯ端子群
１７ アドレスＩＯ端子群及び制御信号ＩＯ端子群
１８ ＩＯセル
５０ ボール
５２ インターフェースピン

Claims (6)

  1. 半導体集積回路素子と、該半導体集積回路素子を搭載している基板とを備えた半導体装置であって、
    前記半導体集積回路素子は、多角形の板状であり、
    前記基板は、多角形の板状であり、
    前記半導体集積回路素子の所定の機能の信号を入出力するインターフェースピンは、前記半導体集積回路素子の一つの辺に沿って該半導体集積回路素子の外縁部に形成されており、
    前記半導体集積回路素子の前記一つの辺は、前記基板の辺のうち、前記一つの辺に対して非平行である２辺に隣接しており、
    前記基板に設けられている電極端子のうち、前記所定の機能の信号を入出力するインターフェースピンと電気的に接続している前記電極端子は、前記半導体集積回路素子の前記一つの辺と、前記基板の前記２辺との間に存している、半導体装置。
  2. 前記所定の機能の信号を入出力するインターフェースピンは、複数のメモリ用データＩＯ端子、複数の制御信号ＩＯ端子および複数のアドレスＩＯ端子であり、前記半導体集積回路素子の前記一つの辺に沿って、前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記メモリ用データＩＯ端子の順に、又は前記メモリ用データＩＯ端子、前記制御信号ＩＯ端子、前記アドレスＩＯ端子、前記制御信号ＩＯ端子、前記メモリ用データＩＯ端子の順に存している、請求項１に記載されている半導体装置。
  3. 前記電極端子のうち、前記アドレスＩＯ端子と電気的に接続している前記電極端子は、前記基板の前記２辺がなしているコーナー部分に存しており、前記メモリ用データＩＯ端子と電気的に接続している前記電極端子は、前記コーナー部分を挟み前記２辺に沿って存している、請求項２に記載されている半導体装置。
  4. 前記基板の前記２辺がなす角を通り前記半導体集積回路素子の前記一つの辺と直交する線は、前記アドレスＩＯ端子が存する領域を通る、請求項２または３に記載されている半導体装置。
  5. 前記半導体集積回路素子は、矩形板状である、請求項１から４のいずれか一つに記載されている半導体装置。
  6. 請求項２から５のいずれか一つに記載されている半導体装置と２つのメモリ素子を備えた電子装置であって、
    前記２つのメモリ素子は前記基板の前記２辺に隣接して存しており、
    前記アドレスＩＯ端子と前記２つのメモリ素子のアドレスバス端子との間の配線はＴ分岐形状である、電子装置。
JP2011525738A 2009-08-07 2010-02-24 半導体装置および電子装置 Expired - Fee Related JP5511823B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011525738A JP5511823B2 (ja) 2009-08-07 2010-02-24 半導体装置および電子装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2009184381 2009-08-07
JP2009184381 2009-08-07
JP2011525738A JP5511823B2 (ja) 2009-08-07 2010-02-24 半導体装置および電子装置
PCT/JP2010/001241 WO2011016157A1 (ja) 2009-08-07 2010-02-24 半導体装置および電子装置

Publications (2)

Publication Number Publication Date
JPWO2011016157A1 JPWO2011016157A1 (ja) 2013-01-10
JP5511823B2 true JP5511823B2 (ja) 2014-06-04

Family

ID=43544071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011525738A Expired - Fee Related JP5511823B2 (ja) 2009-08-07 2010-02-24 半導体装置および電子装置

Country Status (3)

Country Link
US (1) US8493765B2 (ja)
JP (1) JP5511823B2 (ja)
WO (1) WO2011016157A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4662474B2 (ja) * 2006-02-10 2011-03-30 ルネサスエレクトロニクス株式会社 データ処理デバイス
US20120313213A1 (en) * 2011-06-07 2012-12-13 Raytheon Company Polygon shaped power amplifier chips
US20190355697A1 (en) * 2018-05-18 2019-11-21 Mediatek Inc. Electronic package for high-data rate communication applications
JP7061949B2 (ja) * 2018-10-24 2022-05-02 ルネサスエレクトロニクス株式会社 半導体装置
US11222850B2 (en) * 2019-05-15 2022-01-11 Mediatek Inc. Electronic package with rotated semiconductor die

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6481328A (en) * 1987-09-24 1989-03-27 Toshiba Corp Polygonal semiconductor device
JPH11186326A (ja) 1997-12-24 1999-07-09 Shinko Electric Ind Co Ltd 半導体装置
US6747331B2 (en) 2002-07-17 2004-06-08 International Business Machines Corporation Method and packaging structure for optimizing warpage of flip chip organic packages
JP2006049586A (ja) 2004-08-05 2006-02-16 Matsushita Electric Ind Co Ltd 半導体装置
WO2008149508A1 (ja) * 2007-05-31 2008-12-11 Sanyo Electric Co., Ltd. 半導体モジュールおよび携帯機器
US7957173B2 (en) * 2008-10-14 2011-06-07 Mosaid Technologies Incorporated Composite memory having a bridging device for connecting discrete memory devices to a system

Also Published As

Publication number Publication date
WO2011016157A1 (ja) 2011-02-10
US8493765B2 (en) 2013-07-23
JPWO2011016157A1 (ja) 2013-01-10
US20120127774A1 (en) 2012-05-24

Similar Documents

Publication Publication Date Title
US9461015B2 (en) Enhanced stacked microelectronic assemblies with central contacts
KR100843214B1 (ko) 메모리 칩과 프로세서 칩이 관통전극을 통해 연결된 플래너멀티 반도체 칩 패키지 및 그 제조방법
KR101426568B1 (ko) 반도체장치
US20100052111A1 (en) Stacked-chip device
US11569200B2 (en) Semiconductor package and method of manufacturing semiconductor package
US9368477B2 (en) Co-support circuit panel and microelectronic packages
CN110120388B (zh) 半导体封装
US9123554B2 (en) Semiconductor device
JP5511823B2 (ja) 半導体装置および電子装置
JP5350550B2 (ja) ビアを介して電力供給及び接地されるパッケージ
KR101737591B1 (ko) 공동-지원을 갖는 마이크로전자 패키지 및 마이크로전자 조립체
JP2007134426A (ja) マルチチップモジュール
US7868439B2 (en) Chip package and substrate thereof
JP4538830B2 (ja) 半導体装置
JP2011222807A (ja) 半導体装置
US20130058148A1 (en) High density memory modules
US9472539B2 (en) Semiconductor chip and a semiconductor package having a package on package (POP) structure including the semiconductor chip
US20110068482A1 (en) Semiconductor chip and semiconductor device
JP2015177171A (ja) 半導体装置
US9287249B2 (en) Semiconductor device
US20200034327A1 (en) Memory module and data processing system
KR101811738B1 (ko) 중앙 콘택을 구비한 적층형 마이크로전자 조립체
TWI384610B (zh) 半導體裝置組合及用於在半導體裝置組合中建立電連接之方法
TWM552182U (zh) 封裝總成結構件

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140311

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140325

LAPS Cancellation because of no payment of annual fees