JP2005303552A - Ｐｗｍ出力回路 - Google Patents

Abstract

【課題】適正な出力電圧スルーレートに調整できるＰＷＭ出力回路を提供する。
【解決手段】パワー出力部の負荷ＺＬを駆動する第１のＭＯＳトランジスタＱ１と、そのソースが第１のＭＯＳトランジスタＱ１のソースと接続されている第２のＭＯＳトランジスタＱ２とこれらの２つのＭＯＳトランジスタのゲート間に挿入される第１の抵抗Ｒ１とでパワー出力部を構成し、第２のＭＯＳトランジスタＱ２のゲート電圧を駆動させることにより、第１の抵抗Ｒ１を通して第１のパワー出力ＭＯＳトランジスタＱ１のゲート電圧も同時に駆動させる。
【選択図】図１

Description

本発明はＰＷＭ（Pulse Width Modulation）出力回路に関し、特に、ＭＯＳトランジスタによる集積回路のスルーレート制御を有するＰＷＭ出力回路に関する。

近年、モータ、アクチュエータを駆動するドライバーＩＣの集積回路において、消費電力を減らすためにＰＷＭドライブ化が進んでいる。ＰＷＭドライブ化をすることによって、ドライバーＩＣのパワー出力ＭＯＳトランジスタの消費電力が低減し、このドライバーＩＣを搭載したセットの低消費電力化、セット発熱の低減、セット機器の小型化等の発展に寄与している。

しかしながら、ＰＷＭドライバーＩＣを搭載するセットにとってＰＷＭドライバーが出すノイズが問題となることが有り、輻射ノイズの増大等のためにセット機器が安全性試験を合格できないという恐れがある。

そこで、パワー出力ＭＯＳトランジスタのゲート電圧を駆動するプリドライブ回路の駆動能力を調整してパワー出力ＭＯＳトランジスタのゲート電圧の変化を緩和させ、ＰＷＭドライバーＩＣのＰＷＭ出力電圧のスルーレートを必要十分な値に調整する技術がある。

しかし、この技術では、パワー出力ＭＯＳトランジスタのゲート電圧の変化を緩和するためにパワー出力ＭＯＳトランジスタのターンオン、ターンオフ時間が長くなり、入力信号に対するＰＷＭドライバー出力の遅延時間が大きくなるという課題を有する。

その課題を解決する従来の方法として、パワー出力ＭＯＳトランジスタが負荷駆動を始める時に、その負荷駆動の直前までは前記パワー出力ＭＯＳトランジスタのプリドライブ回路のゲート電圧駆動能力を上げておき、前記パワー出力ＭＯＳトランジスタが負荷を駆動する時にはプリドライブ回路のゲート電圧駆動能力を下げ、ＰＷＭ出力電圧の立ち上がり時のスルーレートを制御する。または、前記パワー出力ＭＯＳトランジスタの負荷駆動をオフさせる時には、負荷を駆動をオフする直前まで前記パワー出力ＭＯＳトランジスタをオフさせるためのプリドライブ回路のゲート電圧駆動能力を上げておき、前記パワー出力ＭＯＳトランジスタが負荷の駆動をオフし始めるとプリドライブ回路のゲート電圧駆動能力を下げ、ＰＷＭ出力電圧の立下り時のスルーレートを制御するという方法がある。

（特許文献１）に示されているスルーレート機能を維持しつつ、入力信号に対する出力波形の遅延時間を短縮したＰＷＭ出力回路を、図９と図１０に基づいて説明する。
図９は出力波形の遅延時間を短縮したＰＷＭ出力回路を示し、図１０はそのタイミングチャート図を示す。

図９において、入力パルス信号Ｖｉｎにより、パワー出力ＮｃｈＭＯＳトランジスタＱ０がオン／オフ動作をして負荷ＲＬを駆動する。
入力パルス信号Ｖｉｎが“Ｈ”レベルの時には、インバータ１１を介してＰｃｈＭＯＳトランジスタＱ１０によってパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲートが駆動され、パワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート電圧Ｖｇａｔｅは０ボルトから上昇を始め、パワー出力ＮｃｈＭＯＳトランジスタＱ０がオン動作を始める。

この時、ゲート電圧Ｖｇａｔｅがある特定電圧Ｖｒ１より低い場合、比較器ＣＰ１の出力Ｖｓｈは“Ｌ”レベル出力となり、ＰｃｈＭＯＳトランジスタＱ１１がオン状態になり、定電流源ＣＳ１０とＣＳ１１とでＰｃｈＭＯＳトランジスタＱ１０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決る。

図１０では、期間（ａ）がこのときを表しており、ゲート電圧Ｖｇａｔｅの立ち上がりは定電流源ＣＳ１０とＣＳ１１の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、ゲート電圧Ｖｇａｔｅは急激に立ち上がり、入力パルス信号Ｖｉｎが“Ｌ”から“Ｈ”になった時点からパワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動し始める直前までの時間を短縮できる。

ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ１より高い場合、比較器ＣＰ１の出力電圧Ｖｓｈは“Ｈ”レベル出力となり、ＰｃｈＭＯＳトランジスタＱ１１がオフ状態となり、定電流源ＣＳ１０でＰｃｈＭＯＳトランジスタＱ１０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決まる。

前記基準電圧Ｖｒ１を適切な値に選ぶと、ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ１に達すると同時に、パワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動し始めるようになる。これは図１０の期間（ｂ）の状態にあたり、ゲート電圧Ｖｇａｔｅの立ち上がりは、定電流源ＣＳ１０の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、定電流源ＣＳ１１の電流値が無くなったため、ゲート電圧Ｖｇａｔｅの立ち上がりは緩和され、出力電圧Ｖｏｕｔの立ち下がりスルーレートは制御可能となる。

ゲート電圧Ｖｇａｔｅがある特定電圧Ｖｒ２より高くなると、比較器ＣＰ２の出力電圧Ｖｓｌは“Ｈ”レベル出力となり、ＮｃｈＭＯＳトランジスタＱ２１がオン状態となり、定電流源ＣＳ２０，ＣＳ２１との和がＮｃｈＭＯＳトランジスタＱ２０の駆動能力となる。ただし、入力パルス信号Ｖｉｎが“Ｈ”状態のためにＮｃｈＭＯＳトランジスタＱ２０はオフとなり、定電流源ＣＳ２０，ＣＳ２１によってパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲートは駆動されない。これは図１０の期間（ｃ）の状態にあたる。

入力パルス信号Ｖｉｎが“Ｌ”の時はＮｃｈＭＯＳトランジスタＱ２０によってパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲートが駆動され、ゲート電圧Ｖｇａｔｅは電源線電圧ＶＤＤの近辺の値から降下を始め、パワー出力ＮｃｈＭＯＳトランジスタＱ０がオン動作からオフ動作へ状態を移行する。この時、ゲート電圧Ｖｇａｔｅは依然として基準電圧Ｖｒ２より高いため、比較器ＣＰ２の出力電圧Ｖｓｌは“Ｈ”レベルであり、ＮｃｈＭＯＳトランジスタＱ２１はオン状態のままで、定電流源ＣＳ２０，ＣＳ２１とでＮｃｈＭＯＳトランジスタＱ２０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決まる。これは２の期間（ｄ）の状態にあたる。

ゲート電圧Ｖｇａｔｅの立ち下がりは、定電流源ＣＳ２０，ＣＳ２１の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、ゲート電圧Ｖｇａｔｅは急激に立ち下がり、入力パルス信号Ｖｉｎが“Ｈ”レベルから“Ｌ”レベルになった時点からパワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動オフし始める時点までの時間を短縮できる。

ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ２より低くなると、比較器ＣＰ２の出力電圧Ｖｓｌは“Ｌ”レベルとなり、ＮｃｈＭＯＳトランジスタＱ２１がオフ状態となり、定電流源ＣＳ２０の電流値でＮｃｈＭＯＳトランジスタＱ２０を通してパワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート駆動能力が決まる。

前記基準電圧Ｖｒ２を適切な値に選ぶと、ゲート電圧Ｖｇａｔｅが基準電圧Ｖｒ２に達すると同時に、パワー出力ＮｃｈＭＯＳトランジスタＱ０が負荷ＲＬを駆動オフするようになる。これは図１０の期間（ｅ）の状態にあたり、ゲート電圧Ｖｇａｔｅの立ち下がりは定電流源ＣＳ２０の電流値とパワー出力ＮｃｈＭＯＳトランジスタＱ０のソース・ゲート間またはドレイン・ゲート間の寄生容量とで決まり、定電流源ＣＳ２１の電流値が無くなったため、ゲート電圧Ｖｇａｔｅの立ち上がりは緩和され、出力電圧Ｖｏｕｔのたち上がりスルーレートが制御可能となる。

このような動作原理により、パワー出力ＮｃｈＭＯＳトランジスタＱ０の出力電圧Ｖｏｕｔのスルーレートを制御しつつ、パワー出力ＮｃｈＭＯＳトランジスタＱ０のターンオン時間ｔｄｒ、ターンオフ時間ｔｄｆを短くすることができる。

ＰｃｈＭＯＳトランジスタＱ１１，ＮｃｈＭＯＳトランジスタＱ２１を制御する方法として、比較器ＣＰ１，ＣＰ２を用いてパワー出力ＭＯＳトランジスタのゲート電圧をモニターする方法だけでなく、パワー出力ＭＯＳトランジスタのドレイン電流をモニターする方法なども考案されている。またパワー出力ＭＯＳトランジスタのゲート電圧モニター等のパワー出力トランジスタの動作を確認せず、入力パルス信号Ｖｉｎからある所定の時間だけ遅延させたパルス信号を作り、この遅延パルス信号でＰｃｈＭＯＳトランジスタＱ１１，ＮｃｈＭＯＳトランジスタＱ２１を制御する方法も提案されている。
特開平１１−３４６１４７号公報

しかしながら、パワー出力ＮｃｈＭＯＳトランジスタＱ０のゲート電圧の駆動方法を切り換えるために、ゲート電圧をモニターする比較器ＣＰ１，ＣＰ２等の回路が必要となり、マルチ・チャンネルのドライバーＩＣでは集積回路の規模がそのために大きくなる。

また、特に比較器ＣＰ１，ＣＰ２の回路においてはオフセット等の特性精度を上げるためにプロセスルール以上のサイズで、且つ特性を十分出せる大きさでＩＣマスク図面上に回路パターンを描く必要がある。

これらの理由でマルチ・チャンネルのドライバーＩＣのチップサイズがかなり大きくなり、ＩＣ製造上のコストが上がるという課題が発生する。
同様に、前述のドレイン電流をモニターする方法、入力パルス信号Ｖｉｎからある所定の時間だけ遅延させる方法も集積回路の規模を大きくするためＩＣ製造上のコストで同様な課題を発生し、また特性の合わせ込み困難という課題が残る。

本発明は、マルチ・チャンネルのドライバーＩＣでチップサイズを大きくすることも無く、また特性の合わせ込みも容易にでき、パワー出力ＭＯＳトランジスタのターンオン、ターンオフ時間が長くなり入力信号に対するＰＷＭドライバー出力の遅延時間が大きくなるという課題も有することなく、ＰＷＭドライバー出力電圧スルーレートを必要十分な値にできるＰＷＭ出力回路を提供することを目的とする。

本発明の請求項１記載のＰＷＭ出力回路は、入力されたＰＷＭ駆動信号によりゲート電圧を出力する駆動端子を有しこの駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、負荷へ供給する電流を制御する第１のＰｃｈトランジスタと、第１のＰｃｈトランジスタのゲートに一端が接続される第１の抵抗と、第１の抵抗の他端にゲートが接続される第２のＰｃｈトランジスタと、第１の抵抗の前記他端をスルーレート制御機能付駆動回路の駆動端子に接続し、第２のＰｃｈトランジスタのドレインをスルーレート制御機能付駆動回路の駆動能力切り換え端子に接続し、第１のＰｃｈトランジスタのドレインから前記負荷に駆動電流を供給し、第１，第２のＰｃｈトランジスタのソースを共に一方の電源ラインに接続したことを特徴とする。

本発明の請求項２記載のＰＷＭ出力回路は、請求項１において、スルーレート制御機能付駆動回路は、入力されたＰＷＭ駆動信号が第１のＰｃｈトランジスタが負荷を駆動するように変化した時に、第１の出力Ｐｃｈトランジスタが負荷を駆動する直前までは駆動端子の能力を高い状態にしておき、第１のＰｃｈトランジスタが負荷を駆動する時は駆動端子のゲート駆動能力を下げて第１のＰｃｈトランジスタのドレイン電圧の立ち上がりスルーレートを制御可能に構成したことを特徴とする。

本発明の請求項３記載のＰＷＭ出力回路は、請求項１において、スルーレート制御機能付駆動回路は、入力されたＰＷＭ駆動信号が第１のＰｃｈトランジスタが負荷の駆動をオフするように変化した時に、第１のＰｃｈトランジスタが負荷の駆動をオフし始める直前までは駆動端子の能力を高い状態にしておき、第１のＰｃｈトランジスタがオフ動作に入る直前で駆動端子のゲート駆動能力を下げて第１のＰｃｈトランジスタのドレイン電圧の立ち下がりスルーレートを制御可能に構成したことを特徴とする。

本発明の請求項４記載のＰＷＭ出力回路は、請求項１において、第１，第２のＰｃｈトランジスタと第１の抵抗は、第２のＰｃｈトランジスタが、第１の抵抗と第１のＰｃｈトランジスタのゲート・ソース間容量またはゲート・ドレイン間容量により第１のＰｃｈトランジスタの負荷の駆動直前に動作をするように構成したことを特徴とする。

本発明の請求項５記載のＰＷＭ出力回路は、請求項１において、第１，第２のＰｃｈトランジスタと第１の抵抗は、第２のＰｃｈトランジスタが、第１の抵抗と第１のＰｃｈトランジスタのゲート・ソース間容量またはゲート・ドレイン間容量により負荷の駆動オフ動作直前に動作をオフするように構成したことを特徴とする。

本発明の請求項６記載のＰＷＭ出力回路は、請求項１において、第１，第２のＰｃｈトランジスタをＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。

本発明の請求項７記載のＰＷＭ出力回路は、入力されたＰＷＭ駆動信号により互いの位相が異なるとともに切り換え時には貫流電流防止用のディレー区間が設けられた第１，第２の駆動信号を出力する貫通防止遅延回路と貫通防止遅延回路の第１の駆動信号によりゲート電圧を出力する駆動端子を有しこの駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、負荷へ供給する電流を制御する第１のＰｃｈトランジスタと、第１のＰｃｈトランジスタのゲートに一端が接続される第１の抵抗と、第１の抵抗の他端にゲートが接続される第２のＰｃｈトランジスタと、第１の抵抗の前記他端をスルーレート制御機能付駆動回路の駆動端子に接続し、第２のＰｃｈトランジスタのドレインをスルーレート制御機能付駆動回路の駆動能力切り換え端子に接続し、第１，第２のＰｃｈトランジスタのソースを共に一方の電源ラインに接続し、第１のＰｃｈトランジスタのドレインと他方の電源ラインとの間にドレイン・ソース間が接続されたＮｃｈトランジスタのゲートを貫通防止遅延回路の第２の駆動信号で駆動し、第１のＰｃｈトランジスタのドレインと前記Ｎｃｈトランジスタのドレインとの接続点に負荷を接続したことを特徴とする。

本発明の請求項８記載のＰＷＭ出力回路は、請求項７において、ＮｃｈトランジスタをＰｃｈトランジスタに変更し、第１，第２のＰｃｈトランジスタをＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。

本発明の請求項９記載のＰＷＭ出力回路は、請求項７において、スルーレート制御機能付駆動回路は、第１のＰｃｈトランジスタのドレインからの出力電圧の立ち上がりスルーレート制御を可能とするために、出力電圧が負荷を駆動する時は、ある特定電流値を持ち前記他方の電源ラインに接続された電流源で第１のＰｃｈトランジスタのゲート電圧を駆動し、前記出力電圧が立ち上がる直前までは第１のＰｃｈトランジスタのゲート駆動能力を高めるためにソースを前記他方の電源ラインに接続し、ドレインを前記電流源の他端に接続された特定のゲートサイズを有するＮｃｈトランジスタを有し、前記電流源との合成和した電流駆動能力で第１のＰｃｈトランジスタのゲートを駆動させるように構成されることを特徴とする。

本発明の請求項１０記載のＰＷＭ出力回路は、請求項７において、スルーレート制御機能付駆動回路は、第１のＰｃｈトランジスタのドレインからの出力電圧の立ち下がりスルーレート制御を可能とするために、出力電圧が負荷を駆動する時は、ある特定電流値を持ち前記一方の電源ラインに接続された電流源で第１のＰｃｈトランジスタのゲート電圧を駆動し、前記出力電圧が立ち下がる直前までは第１のＰｃｈトランジスタのゲート駆動能力を高めるためにソースを前記一方の電源ラインに接続し、ドレインを前記電流源の他端に接続された特定のゲートサイズを有するＮｃｈトランジスタを有し、前記電流源との合成和した電流駆動能力で第１のＰｃｈトランジスタのゲートを駆動させるように構成されることを特徴とする。

本発明の請求項１１記載のＰＷＭ出力回路は、請求項９または請求項１０において、ＮｃｈトランジスタをＰｃｈトランジスタに変更し、第１，第２のＰｃｈトランジスタをＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更したことを特徴とする。

本発明のＰＷＭ出力回路は、第１のＰｃｈトランジスタのゲート電圧の駆動は、第１のＰｃｈトランジスタを除いて考えると、抵抗が１つと第１のＰｃｈトランジスタと同タイプのサイズの異なるＭＯＳトランジスタだけが必要とされるだけなので集積回路の規模が大きくならず、チップサイズが大きくなる事が避けられる。また第２のＰｃｈトランジスタに対する第１のＰｃｈトランジスタの動作遅延という特性の合わせ込みは、第１の抵抗と第１のＰｃｈトランジスタのゲート・ソース容量、ゲート・ドレイン容量とで容易にシミュレーション上で決めることができる。

以下、本発明の各実施の形態を図１〜図７に基づいて説明する。
（第１の実施形態）
図１は本発明の（第１の実施形態）を示す。

このＰＷＭ出力回路は、ＰｃｈＭＯＳトランジスタＱ１によって負荷ＺＬを駆動するパワー出力部を構成している。
詳しくは、スルーレート制御機能付駆動回路１と、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２と、抵抗Ｒ１とで構成されている。

スルーレート制御機能付駆動回路１は、ＰＷＭ駆動信号ＩＮ（ＰＷＭ）を入力する入力端子ＩＮを有し、ＰＷＭ駆動信号ＩＮ（ＰＷＭ）によりゲート電圧を出力する駆動端子ＤＲと、この駆動端子ＤＲの駆動能力を切り換える信号を入力する駆動能力切り換え端子ＤＣとを有している。

電源線電圧ＶＤＤとグランド３との間の電位差を電源として動作するスルーレート制御機能付駆動回路１は次のように構成されている。
駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力されない場合には、駆動端子ＤＲが出力するゲート電圧を引き下げる駆動能力は十分に高く、ＰＷＭ駆動信号ＩＮ（ＰＷＭ）の入力信号の極性が変わり、駆動端子ＤＲがゲート電圧を引き上げる時の駆動能力は低い。駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力された場合には、駆動端子ＤＲのゲート電圧を引き下げる駆動能力は低くなるが、逆にＰＷＭ駆動信号ＩＮ（ＰＷＭ）の入力信号の極性が変わり、駆動端子ＤＲがゲート電圧を引き上げる時の駆動能力は高くなる。

ＰｃｈＭＯＳトランジスタＱ１のゲートは抵抗Ｒ１を介して駆動端子ＤＲに接続され、ＰｃｈＭＯＳトランジスタＱ２のゲートは直接に駆動端子ＤＲに接続されている。
ＰｃｈＭＯＳトランジスタＱ１，Ｑ２のソースは互いに電源線電圧ＶＤＤに接続され、ＰｃｈＭＯＳトランジスタＱ２のドレインは駆動能力切り換え端子ＤＣに接続されている。ＰｃｈＭＯＳトランジスタＱ１のドレインとグランド３との間に負荷ＺＬが接続されている。

図２はそのタイミングを示している。
スルーレート制御機能付駆動回路１がＰＷＭ駆動信号ＩＮ（ＰＷＭ）の変化によりＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動するように動作する時、駆動端子ＤＲは“Ｌ”レベルとなり、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２が動作するように動く。但し、この時には、まだＰｃｈＭＯＳトランジスタＱ２は動作していないため、駆動能力切り換え端子ＤＣには“Ｈ”レベル信号が入力されず、駆動端子ＤＲのゲート電圧を引き下げる駆動能力は十分に高く、ＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１とＰｃｈＭＯＳトランジスタＱ２のゲート電圧Ｖｇ２は急激に引き下がる。この状態は図２の期間（ａ）にあたる。

補足説明であるが、図２で駆動端子ＤＲとＰｃｈＭＯＳトランジスタＱ２のゲート電圧を示すＶｇ２は、図１の同じ個所の電気信号を示していることになるが、図２での駆動端子ＤＲは、“Ｌ”レベル時はＰｃｈＭＯＳトランジスタＱ１とＱ２のゲート電圧を引き下げる状態、“Ｈ”レベル時はＰｃｈＭＯＳトランジスタＱ１，Ｑ２のゲート電圧を引き上げる状態を示すタイミング信号として用いられ、Ｖｇ２の電圧信号とは区別して考えている。

さらに図２でＶｇ２が下がり、ある電圧ＴＨ２に達するとＰｃｈＭＯＳトランジスタＱ２が動作し、ドレインを通して、駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力される。このため、スルーレート制御機能付駆動回路１の駆動端子ＤＲのゲート電圧を引き下げる駆動能力は低くなり、ゲート電圧Ｖｇ２，Ｖｇ１の引き下がり方は緩やかになる。この状態は図２の（ｂ）にあたる。

この時点では、ゲート電圧Ｖｇ１は抵抗Ｒ１とＰｃｈＭＯＳトランジスタＱ１のゲート・ソース容量またはゲート・ドレイン容量によりゲート電圧Ｖｇ２より電圧の引き下がり方が遅いため、ＰｃｈＭＯＳトランジスタＱ１は動作しておらず、負荷を駆動していない。

その後、さらにゲート電圧Ｖｇ２，Ｖｇ１が引き下がり、ゲート電圧Ｖｇ１がある電圧ＴＨ１に達すると、ＰｃｈＭＯＳトランジスタＱ１が動作を始め、ドレインを通して負荷の駆動を始める。この状態は図２の（ｃ）にあたる。

このＰｃｈＭＯＳトランジスタＱ１が動作するゲート電圧ＴＨ１と前述のゲート電圧ＴＨ２とは、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２のトランジスタ・サイズと負荷条件が異なるために、必ずしも同じ電圧とはならない。図２の（ｃ）の状態では駆動端子ＤＲのゲート電圧を引き下げる駆動能力は低くなっているため、ＰｃｈＭＯＳトランジスタＱ１が負荷を駆動する時の出力電圧Ｖｏｕｔの傾き、すなわち、ＰｃｈＭＯＳトランジスタＱ１のドレイン電圧である出力電圧Ｖｏｕｔの立ち上がりスルーレートは緩やかになる。

このことは、駆動端子ＤＲのゲート電圧を引き下げる駆動能力を低く設定することにより、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動する出力電圧Ｖｏｕｔの立ち上がりスルーレートを任意の値に制御可能であることを意味する。

但し、ＯＵＴの立ち上がりスルーレートを制御するために駆動端子ＤＲのゲート電圧を引き下げる駆動能力を適当に低くする設定だけをして、図２の期間（ａ）のような、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動し始める直前の期間は駆動端子ＤＲのゲート引き下がる駆動能力を高くすることをしない場合、図２の期間（ａ）が非常に長くなる。つまり、出力電圧Ｖｏｕｔの立ち上がりスルーレートを制御するだけの回路構成では、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動しない状態から駆動を始めるまでの期間であるターンオン時間ｔｄｒが非常に長くなる。

図２の期間（ｂ）は、ゲート電圧Ｖｇ１の引き下げ駆動能力が低くなってからＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を始めるまでの時間にあたる。この期間（ｂ）は図２では誇張して示しているためにかなり長い期間に思えるが実際には非常に短く、期間（ａ）のほうが期間（ｂ）より長く、ターンオン時間ｔｄｒでは期間（ｂ）は問題にならない。

本発明の（第１の実施形態）は、ＰｃｈＭＯＳトランジスタＱ１，Ｑ２と抵抗Ｒ１で構成されるパワー出力部でスルーレート制御機能付駆動回路１の動作を制御する仕組みを実現させ、これによりＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を始めるまでは、駆動端子ＤＲがＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１を引き下げる駆動能力を高くして、図２の（ａ）の期間を短くし、すなわちＰｃｈＭＯＳトランジスタＱ１のターンオン時間ｔｄｒを短くすることを可能とし、ＰｃｈＭＯＳトランジスタＱ１が負荷駆動を始める直前に駆動端子ＤＲのゲート電圧Ｖｇ１の引き下げ駆動能力を低くすることでＰｃｈＭＯＳトランジスタＱ１が負荷を駆動する出力電圧Ｖｏｕｔの立ち上がりスルーレートの制御を可能としたものである。

スルーレート制御機能付駆動回路１の入力端子ＩＮに入力されるＰＷＭ駆動信号が変化をして、駆動端子ＤＲが“Ｌ”レベルから“Ｈ”レベルに状態を転移して、ＰｃｈＭＯＳトランジスタＱ１の負荷ＺＬの駆動を止める方向に動作した時、この時点ではＰｃｈＭＯＳトランジスタＱ２がまだ動作をしているために駆動能力切り換え端子ＤＣに入力される信号は“Ｈ”レベルのままである。そのため、駆動端子ＤＲがＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１を引き上げる駆動能力は高く、ＰｃｈＭＯＳトランジスタＱ２のゲート電圧Ｖｇ２とＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１は急激に引き上がる。この状態は図２の期間（ｄ）にあたる。

さらに図２でゲート電圧Ｖｇ２が上がり、電圧ＴＨ２に達するとＰｃｈＭＯＳトランジスタＱ２が動作を止めるために駆動能力切り換え端子ＤＣに“Ｈ”レベル信号が入力されなくなる。この結果、スルーレート制御機能付駆動回路１の駆動端子ＤＲのゲート電圧を引き上げる駆動能力は低くなり、ゲート電圧Ｖｇ２，Ｖｇ１の引き上がり方は緩やかになる。この状態は図２の（ｅ）にあたる。この時点では、ゲート電圧Ｖｇ１は抵抗Ｒ１とＰｃｈＭＯＳトランジスタＱ１のゲート・ソース容量またはゲート・ドレイン容量によりゲート電圧Ｖｇ２より電圧の引き上がり方が遅いため、ＰｃｈＭＯＳトランジスタＱ１はまだ動作していて、負荷ＺＬの駆動を続けている。

その後さらにＶｇ２とゲート電圧Ｖｇ１が引き上がり、ゲート電圧Ｖｇ１が電圧ＴＨ１に達すると、ＰｃｈＭＯＳトランジスタＱ１が動作を止める方向に動き、そのためにＰｃｈＭＯＳトランジスタＱ１のドレインを通しての負荷ＺＬの駆動は低くなり、やがて止まる。この状態は図２の（ｆ）にあたる。この状態では駆動端子ＤＲのゲート電圧を引き上げる駆動能力は低くなっているため、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止する時の出力電圧Ｖｏｕｔの傾き、すなわち、ＰｃｈＭＯＳトランジスタＱ１のドレイン電圧の立ち下がりスルーレートは緩やかになる。

前述した原理と同じで、このことは、スルーレート制御機能付駆動回路１の駆動端子ＤＲのゲート電圧を引き上げる駆動能力を適当に低く設定することにより、ＰｃｈＭＯＳトランジスタＱ１が負荷の駆動を中止する時の出力電圧Ｖｏｕｔの立ち下がりスルーレート制御が可能で有ることを意味する。但し、出力電圧Ｖｏｕｔの立ち上がりスルーレートを制御するために駆動端子ＤＲのゲート電圧を引き上げる駆動能力を適当に低くする設定だけをして、図２の期間（ｄ）のようなＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を始める直前の期間は駆動端子ＤＲのゲート引き下がる駆動能力を高くすることをしない場合、図２の期間（ｄ）が非常に長くなる。つまり、出力電圧Ｖｏｕｔの立ち下がりスルーレートを制御するだけの回路構成では、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動の状態から負荷ＺＬの駆動を中止し始めるまでの期間であるターンオフ時間ｔｄｆが非常に長くなる。図２の期間（ｅ）は、ゲート電圧Ｖｇ１の引き上げ駆動能力が低くなってからＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動の中止をし始めるまでの時間にあたる。この期間（ｅ）は図２では誇張して示しているためにかなり長い期間に思えるが実際には非常に短く、期間（ｄ）のほうが期間（ｅ）より長く、ターンオフ時間ｔｄｆでは期間（ｅ）は問題にならない。

この（第１の実施形態）では、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止し始めるまでは、駆動端子ＤＲがＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１を引き上げる駆動能力を高くして、図２の期間（ｄ）を短くし、すなわち、ＰｃｈＭＯＳトランジスタＱ１のターンオフ時間ｔｄｆを短くすることを可能とし、ＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止し始める直前に駆動端子ＤＲのゲート電圧Ｖｇ１の引き下げ駆動能力を低くすることによってＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬの駆動を中止する時の出力電圧Ｖｏｕｔの立ち下がりスルーレート制御を可能としたものである。そのためにＰｃｈＭＯＳトランジスタＱ１，Ｑ２と抵抗Ｒ１で構成されるパワー出力部でスルーレート制御機能付駆動回路１の動作を制御する仕組みを実現させている。

（第２の実施形態）
図３は（第２の実施形態）を示し、図１に示した（第１の実施形態）のＰｃｈＭＯＳトランジスタＱ１，Ｑ２を、それぞれＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１に置き換えた構成のパワー出力部と、それに合わせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路１とで構成された本発明の実施形態図である。動作はパワー出力部ＮｃｈＭＯＳトランジスタで構成されている点を除くと、（第１の実施形態）の説明と同じである。

（第３の実施形態）
図４は（第３の実施形態）を示す。
このＰＷＭ出力回路は、前述のスルーレート制御機能付駆動回路１とＰｃｈＭＯＳトランジスタＱ１とＰｃｈＭＯＳトランジスタＱ２と抵抗Ｒ１とからなるＰＷＭ出力回路において、ＰｃｈＭＯＳトランジスタＱ１のドレインにＮｃｈＭＯＳトランジスタＱ３のドレインを接続し、ＮｃｈＭＯＳトランジスタＱ３のソースをグランド３に接地し、ＮｃｈＭＯＳトランジスタＱ３のゲートを後述の貫通防止遅延回路２に接続し、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３とで構成した同期整流動作を可能としたものである。

貫通防止遅延回路２は、ＰＷＭ駆動信号を入力する入力端子ＰＷＭを有し、ＰＷＭ駆動信号からＰｃｈＭＯＳトランジスタＱ１を駆動するための駆動信号ＰＤとＮｃｈＭＯＳトランジスタＱ３を駆動するための駆動信号ＮＤとを出力する。駆動信号ＰＤはスルーレート制御機能付駆動回路１の入力端子ＩＮに入力されＰｃｈＭＯＳトランジスタＱ１のゲートを駆動するのに用いられ、駆動信号ＮＤはＮｃｈＭＯＳトランジスタＱ３を駆動するのに用いられる。

図５のタイミング図を用いてこれらの信号ＰＷＭ、ＰＤ、ＮＤと負荷ＺＬを駆動するＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３の出力電圧Ｖｏｕｔとの関係と同期整流の仕組みを説明する。同期整流動作をさせるために、この時の負荷ＺＬは、抵抗とインダクターとが直列に接続されたような負荷特性を持つものと仮定する。

ＰＷＭ出力回路は図５に示されるように、入力信号ＰＷＭが“Ｈ”レベルであればＰｃｈＭＯＳトランジスタＱ１が動作し、ＮｃｈＭＯＳトランジスタＱ３は動作しないため出力電圧Ｖｏｕｔは“Ｈ”レベル電圧となる。すなわちＰｃｈＭＯＳトランジスタＱ１が負荷ＺＬを駆動する状態になる。入力信号ＰＷＭが“Ｌ”レベルであればＰｃｈＭＯＳトランジスタＱ１は動作せず、ＮｃｈＭＯＳトランジスタＱ３が動作するために出力電圧Ｖｏｕｔは“Ｌ”レベルとなる。すなわちＮｃｈＭＯＳトランジスタＱ３が負荷ＺＬのインダクター成分による回生電流を駆動する同期整流状態になる。この動作を実現するために、以下の動作がこの回路に組み込まれている。

入力信号ＰＷＭが“Ｌ”レベルから“Ｈ”レベルに状態が変化すると、ＮＤ出力信号、すなわちＮｃｈＭＯＳトランジスタＱ３のゲート電圧Ｖｇ３が“Ｈ”レベルから“Ｌ”レベルに即座に変化し、その結果としてＮｃｈＭＯＳトランジスタＱ３が速やかに動作を止める。それからある特定のディレー時間ｄｅｌａｙを置いて、ＰＤ出力信号、すなわちスルーレート制御機能付駆動回路１の入力信号ＩＮは“Ｌ”レベルから“Ｈ”レベルに状態が変化する。これに応じてスルーレート制御機能付駆動回路１の駆動端子ＤＲの出力、すなわちＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１は“Ｈ”レベルから“Ｌ”レベルに変化しＰｃｈＭＯＳトランジスタＱ１を動作させる。結果として出力電圧Ｖｏｕｔは“Ｌ”レベルから“Ｈ”レベルに変化する。この時、前述の（第１の実施形態）の動作説明で述べたように、ＰｃｈＭＯＳトランジスタＱ１のターンオン時間ｔｄｒは短く、かつ出力電圧Ｖｏｕｔは立ち上がりスルーレートが制御された波形となる。

ディレー時間ｄｅｌａｙは、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３とが同時に動作した結果として電源からグランド３へ２つのトランジスタを通して大電流が流れないように、ＮｃｈＭＯＳトランジスタＱ３の動作の停止とＰｃｈＭＯＳトランジスタＱ１の動作始動のタイミングに遅延を持たせるためのものである。

入力信号ＰＷＭが“Ｈ”レベルから“Ｌ”レベルに状態が変化すると、ＰＤ出力信号、すなわちスルーレート制御機能付駆動回路１の入力信号ＩＮは“Ｈ”レベルから“Ｌ”レベルに即座に変化し、これに応じてスルーレート制御機能付駆動回路１の駆動端子ＤＲの出力、すなわちＰｃｈＭＯＳトランジスタＱ１のゲート電圧Ｖｇ１は“Ｌ”レベルから“Ｈ”レベルに変化し、ＰｃｈＭＯＳトランジスタＱ１は動作を停止する。結果として出力電圧Ｖｏｕｔは“Ｈ”レベルから“Ｌ”レベルに変化する。この時、前述の（第１の実施形態）の動作説明で述べたように、ＰｃｈＭＯＳトランジスタＱ１のターンオフ時間ｔｄｆは短かく、かつ出力電圧Ｖｏｕｔは立ち下がりスルーレートが制御された波形となる。それからディレー時間ｄｅｌａｙを置いて、ＮＤ出力信号、すなわちＮｃｈＭＯＳトランジスタＱ３のゲート電圧Ｖｇ３は“Ｌ”レベルから“Ｈ”レベルに状態が変化する。これに応じてＮｃｈＭＯＳトランジスタＱ３が動作をし、負荷ＺＬのインダクター成分による回生電流を駆動する同期整流状態になる。ディレー時間ｄｅｌａｙは、ＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３とが同時に動作した結果として電源からグランド３へ２つのトランジスタを通して大電流が流れないように、ＰｃｈＭＯＳトランジスタＱ１の動作の停止とＮｃｈＭＯＳトランジスタＱ３の動作始動のタイミングに遅延を持たせるためのものである。

本発明の（第３の実施形態）では、前述の（第１の実施形態）の説明で述べたようにＰｃｈＭＯＳトランジスタＱ１，Ｑ２、抵抗Ｒ１とスルーレート制御機能付駆動回路１の働きにより、出力電圧Ｖｏｕｔのスルーレートを制御しつつ、ＰｃｈＭＯＳトランジスタＱ１のターンオン時間ｔｄｒ、ターンオフ時間ｔｄｆを短くしている。そのため、ＰＷＭ出力回路のＰＷＭ駆動信号、すなわち図５の入力信号ＰＷＭに対する出力電圧Ｖｏｕｔ及び負荷電流Ｉｚｌの位相遅れは小さくでき、理想的なものに近づく。

また出力電圧Ｖｏｕｔの立下り時にＰｃｈＭＯＳトランジスタＱ１とＮｃｈＭＯＳトランジスタＱ３が同時に動作しないようにするための遅延時間幅は、前記ディレー時間−ｔｄｆで決まる。本発明ではｔｄｆを小さくできるので、ディレー時間ｄｅｌａｙを小さく設定することが可能となり、その結果として前述の位相遅れを小さくできる効果も有する。

（第４の実施形態）
図６は（第４の実施形態）を示し、図４に示した（第３の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３の極性を変更するとともに、それにあわせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路と貫通防止遅延回路から構成されている。（第３の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３に相当する部分が、それぞれＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１，ＰｃｈＭＯＳトランジスタＱ３１に置き換えられている。動作はパワー出力部において負荷ＺＬの駆動がＮｃｈＭＯＳトランジスタＱ１１で行われ、同期整流がＰｃｈＭＯＳトランジスタＱ３１で行われる点を除くと、（第３の実施形態）の説明と同じ仕組みである。

（第５の実施形態）
図７は（第５の実施形態）を示し、（第３の実施形態）におけるスルーレート制御機能付駆動回路１の具体例を示している。

スルーレート制御機能付駆動回路１は、ＰｃｈＭＯＳトランジスタＱ１のドレインの出力電圧Ｖｏｕｔの立ち上がりスルーレートを任意の値に制御可能とするために、ある特定電流値を持ちグランド３に接地された電流源Ｉ１でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる。またＰｃｈＭＯＳトランジスタＱ１のドレイン電圧が立ち上がる直前までは、ＰｃｈＭＯＳトランジスタＱ１のゲート駆動能力を高めるためにソースをグランド３に接地し、ドレインを電流源Ｉ１のグランド３に接地されていない他端と接続していて、ある特定のゲートサイズを有するＮｃｈトランジスタＱ５と電流源Ｉ１との合成和した電流駆動能力でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる仕組みを持つ回路が構成されている。

また同様にスルーレート制御機能付駆動回路１は、ＰｃｈＭＯＳトランジスタＱ１のドレインの出力電圧Ｖｏｕｔの立ち下がりスルーレートを任意の値に制御可能とするために、ある特定電流値を持ち電源ラインに接続された電流源Ｉ２でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる。ＰｃｈＭＯＳトランジスタＱ１のドレイン電圧が立ち下がる直前までは、ＰｃｈＭＯＳトランジスタＱ１のゲート駆動能力を高めるためにソースを電源ラインに接続し、ドレインを電流源Ｉ２の電源ラインに接続されていない他端と接続してある特定のゲートサイズを有するＮｃｈトランジスタＱ６と電流源Ｉ２との合成和した電流駆動能力でＰｃｈＭＯＳトランジスタＱ１のゲート電圧を駆動させる仕組みを持つ回路が構成されている。

（第６の実施形態）
図８は（第６の実施形態）を示し、図７に示した（第５の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３の極性を変更するとともに、それにあわせて信号の極性を変更した形で構成されるスルーレート制御機能付駆動回路と貫通防止遅延回路から構成されている。（第５の実施形態）のトランジスタＱ１，Ｑ２，Ｑ３に相当する部分が、それぞれＮｃｈＭＯＳトランジスタＱ１１，Ｑ２１，ＰｃｈＭＯＳトランジスタＱ３１に置き換えられている。動作はパワー出力部において負荷ＺＬの駆動がＮｃｈＭＯＳトランジスタＱ１１で行われ、同期整流がＰｃｈＭＯＳトランジスタＱ３１で行われる点を除くと、（第５の実施形態）の説明と同じ仕組みである。

本発明のＰＷＭ出力回路は、出力電圧のスルーレートを制御しつつ、出力を駆動するＭＯＳトランジスタのターンオン時間、ターンオフ時間を短くすることができ、各種負荷のドライバーに使用できる。

本発明の（第１の実施形態）の回路図 同実施形態のタイミングチャート図 本発明の（第２の実施形態）の回路図 本発明の（第３の実施形態）の回路図 同実施形態のタイミングチャート図 本発明の（第４の実施形態）の回路図 本発明の（第５の実施形態）の回路図 本発明の（第６の実施形態）の回路図 従来例の回路図 同従来例のタイミングチャート図

符号の説明

ＺＬ 負荷
１ スルーレート制御機能付駆動回路
２ 貫通防止遅延回路
３ グランド
Ｑ１，Ｑ２ ＰｃｈＭＯＳトランジスタ
Ｑ３ ＮｃｈＭＯＳトランジスタ
Ｒ１ 抵抗
ＩＮ（ＰＷＭ） ＰＷＭ駆動信号
ＤＲ 駆動端子
ＤＣ 駆動能力切り換え端子
ＶＤＤ 電源線電圧
Ｑ１１，Ｑ２１ ＮｃｈＭＯＳトランジスタ
Ｑ３１ ＰｃｈＭＯＳトランジスタ

Claims (11)

1. 入力されたＰＷＭ駆動信号によりゲート電圧を出力する駆動端子を有しこの駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、
   負荷へ供給する電流を制御する第１のＰｃｈトランジスタと、
   第１のＰｃｈトランジスタのゲートに一端が接続される第１の抵抗と、
   第１の抵抗の他端にゲートが接続される第２のＰｃｈトランジスタと、
   第１の抵抗の前記他端をスルーレート制御機能付駆動回路の駆動端子に接続し、
   第２のＰｃｈトランジスタのドレインをスルーレート制御機能付駆動回路の駆動能力切り換え端子に接続し、
   第１のＰｃｈトランジスタのドレインから前記負荷に駆動電流を供給し、第１，第２のＰｃｈトランジスタのソースを共に一方の電源ラインに接続した
   ＰＷＭ出力回路。
2. スルーレート制御機能付駆動回路は、
   入力されたＰＷＭ駆動信号が第１のＰｃｈトランジスタが負荷を駆動するように変化した時に、第１の出力Ｐｃｈトランジスタが負荷を駆動する直前までは駆動端子の能力を高い状態にしておき、第１のＰｃｈトランジスタが負荷を駆動する時は駆動端子のゲート駆動能力を下げて第１のＰｃｈトランジスタのドレイン電圧の立ち上がりスルーレートを制御可能に構成した
   請求項１記載のＰＷＭ出力回路。
3. スルーレート制御機能付駆動回路は、
   入力されたＰＷＭ駆動信号が第１のＰｃｈトランジスタが負荷の駆動をオフするように変化した時に、第１のＰｃｈトランジスタが負荷の駆動をオフし始める直前までは駆動端子の能力を高い状態にしておき、第１のＰｃｈトランジスタがオフ動作に入る直前で駆動端子のゲート駆動能力を下げて第１のＰｃｈトランジスタのドレイン電圧の立ち下がりスルーレートを制御可能に構成した
   請求項１記載のＰＷＭ出力回路。
4. 第１，第２のＰｃｈトランジスタと第１の抵抗は、
   第２のＰｃｈトランジスタが、第１の抵抗と第１のＰｃｈトランジスタのゲート・ソース間容量またはゲート・ドレイン間容量により第１のＰｃｈトランジスタの負荷の駆動直前に動作をするように構成した
   請求項１記載のＰＷＭ出力回路。
5. 第１，第２のＰｃｈトランジスタと第１の抵抗は、
   第２のＰｃｈトランジスタが、第１の抵抗と第１のＰｃｈトランジスタのゲート・ソース間容量またはゲート・ドレイン間容量により負荷の駆動オフ動作直前に動作をオフするように構成した
   請求項１記載のＰＷＭ出力回路。
6. 第１，第２のＰｃｈトランジスタをＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更した
   請求項１記載のＰＷＭ出力回路。
7. 入力されたＰＷＭ駆動信号により互いの位相が異なるとともに切り換え時には貫流電流防止用のディレー区間が設けられた第１，第２の駆動信号を出力する貫通防止遅延回路と、
   貫通防止遅延回路の第１の駆動信号によりゲート電圧を出力する駆動端子を有しこの駆動端子の駆動能力を駆動能力切り換え端子に入力された信号に応じて切り換えるスルーレート制御機能付駆動回路と、
   負荷へ供給する電流を制御する第１のＰｃｈトランジスタと、
   第１のＰｃｈトランジスタのゲートに一端が接続される第１の抵抗と、
   第１の抵抗の他端にゲートが接続される第２のＰｃｈトランジスタと、
   第１の抵抗の前記他端をスルーレート制御機能付駆動回路の駆動端子に接続し、
   第２のＰｃｈトランジスタのドレインをスルーレート制御機能付駆動回路の駆動能力切り換え端子に接続し、
   第１，第２のＰｃｈトランジスタのソースを共に一方の電源ラインに接続し、
   第１のＰｃｈトランジスタのドレインと他方の電源ラインとの間にドレイン・ソース間が接続されたＮｃｈトランジスタのゲートを貫通防止遅延回路の第２の駆動信号で駆動し、
   第１のＰｃｈトランジスタのドレインと前記Ｎｃｈトランジスタのドレインとの接続点に負荷を接続した
   ＰＷＭ出力回路。
8. ＮｃｈトランジスタをＰｃｈトランジスタに変更し、第１，第２のＰｃｈトランジスタをＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更した
   請求項７記載のＰＷＭ出力回路。
9. スルーレート制御機能付駆動回路は、
   第１のＰｃｈトランジスタのドレインからの出力電圧の立ち上がりスルーレート制御を可能とするために、出力電圧が負荷を駆動する時は、ある特定電流値を持ち前記他方の電源ラインに接続された電流源で第１のＰｃｈトランジスタのゲート電圧を駆動し、前記出力電圧が立ち上がる直前までは第１のＰｃｈトランジスタのゲート駆動能力を高めるためにソースを前記他方の電源ラインに接続し、ドレインを前記電流源の他端に接続された特定のゲートサイズを有するＮｃｈトランジスタを有し、
   前記電流源との合成和した電流駆動能力で第１のＰｃｈトランジスタのゲートを駆動させるように構成される
   請求項７記載のＰＷＭ出力回路。
10. スルーレート制御機能付駆動回路は、
    第１のＰｃｈトランジスタのドレインからの出力電圧の立ち下がりスルーレート制御を可能とするために、出力電圧が負荷を駆動する時は、ある特定電流値を持ち前記一方の電源ラインに接続された電流源で第１のＰｃｈトランジスタのゲート電圧を駆動し、前記出力電圧が立ち下がる直前までは第１のＰｃｈトランジスタのゲート駆動能力を高めるためにソースを前記一方の電源ラインに接続し、ドレインを前記電流源の他端に接続された特定のゲートサイズを有するＮｃｈトランジスタを有し、
    前記電流源との合成和した電流駆動能力で第１のＰｃｈトランジスタのゲートを駆動させるように構成される
    請求項７記載のＰＷＭ出力回路。
11. ＮｃｈトランジスタをＰｃｈトランジスタに変更し、第１，第２のＰｃｈトランジスタをＮｃｈトランジスタに変更し、それにあわせて信号の極性を変更した
    請求項９または請求項１０記載のＰＷＭ出力回路。

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