JP5870876B2 - スイッチング素子の駆動装置 - Google Patents

Description

本発明は、電源装置から負荷装置への通電電流を供給するため、スイッチング素子を駆動する装置に関する。

図１２は、出力用スイッチング素子としてのＮチャネルＭＯＳＦＥＴをスイッチング制御する制御回路において、駆動用電源にシリーズレギュレータとＬＤＯ（Low Drop Out）回路とを併用する構成の一例である。駆動制御ＩＣ１の制御端子２には、ＮチャネルＭＯＳＦＥＴ３のゲートが接続されている。ＮチャネルＭＯＳＦＥＴ３は、例えばバッテリ（電源装置）である電源ＶＢとグランドとの間にコイル４（負荷装置）と共に直列に接続されており、両者の共通接続点（ドレイン）はダイオード５のアノードに接続されている。ＮチャネルＭＯＳＦＥＴ３は、駆動制御ＩＣ１に内蔵されるプリドライバ６によりスイッチング制御される。

プリドライバ６は、直列に接続されるＰチャネルＭＯＳＦＥＴ６Ｐ及びＮチャネルＭＯＳＦＥＴ６Ｎで構成され、両者の共通接続点（ドレイン）が制御端子２に接続されている。ＰチャネルＭＯＳＦＥＴ６Ｐのソースは、駆動制御ＩＣ１のプリドライバ電源端子７に接続されている。プリドライバ電源端子７には、バイパスコンデンサ８が外付けされている。

プリドライバ用電源は、駆動制御ＩＣ１の電源端子９とプリドライバ電源端子７との間に接続される駆動電源回路１０及びＬＤＯ回路１１によって供給される。駆動電源回路１０は、電源端子９とグランドとの間に接続される抵抗素子１２及びツェナーダイオード１３の直列回路と、両者の共通接続点にゲートが接続され、ドレインが電源端子９に、ソースがプリドライバ電源端子７にそれぞれ接続されるＮチャネルＭＯＳＦＥＴ１４で構成されている。尚、電源端子９には、主電源として例えば電源ＶＢが供給される。

ＬＤＯ回路１１は、ソースが電源端子９に、ドレインがプリドライバ電源端子７にそれぞれ接続されるＰチャネルＭＯＳＦＥＴ１５を備えている。ＰチャネルＭＯＳＦＥＴ１５のゲートには、バッファ回路１６及びレベルシフト回路２５を介してコンパレータ１７の出力端子が接続されている。電源端子９とグランドとの間には、抵抗素子１８及び１９の直列回路が接続され、それらの共通接続点はコンパレータ１７の非反転入力端子に接続されている。バンドギャップリファンレンス回路（ＢＧ）２０は電源端子９に接続され、生成した基準電圧をコンパレータ１７の反転入力端子に供給する。

プリドライバ６を構成するＰチャネルＭＯＳＦＥＴ６Ｐ及びＮチャネルＭＯＳＦＥＴ６Ｎのゲートには、バッファ回路２１を介してＰＷＭ信号が与えられ、何れか一方が排他的にオンされることでＮチャネルＭＯＳＦＥＴ３のゲート電位をプリドライバ電源レベル，グランドレベルの何れかにしてスイッチング制御する。上記ＰＷＭ信号は、具体的には図示しないが、ダイオード５のカソード側の電位を検知し、コンパレータにより三角波等の搬送波レベルと比較されて生成される。すなわち、上記カソード側の電位が所定の電位となるようにＮチャネルＭＯＳＦＥＴ３をスイッチングしてフィードバック制御する。以上のように構成される駆動制御ＩＣ１と、外付けされている各素子とがスイッチング電源回路２２を構成している。

駆動制御ＩＣ１では、電源端子９の電源電圧が通常範囲内であれば、プリドライバ電源電圧は、駆動電源回路１０を構成するＮチャネルＭＯＳＦＥＴ１４のゲート電位（ツェナー電圧）から、ゲート−ソース間電圧Ｖgsを減じたものとなる。この時、コンパレータ１７における反転入力端子の電位は基準電圧を上回っているので、ＰチャネルＭＯＳＦＥＴ１５のゲートはハイレベルとなっており、ＬＤＯ回路１１は動作を停止している。

そして、電源端子９の電源電圧が低下して、コンパレータ１７における反転入力端子の電位が基準電圧を下回ると、上記のゲート−ソース間電圧Ｖgsによる電圧降下の影響を回避するため、ＰチャネルＭＯＳＦＥＴ１５がオンとなり、ＬＤＯ回路１１を介してプリドライバ電源が供給される。尚、上記の構成に関連した先行技術としては、例えば特許文献１がある。

特開２００５−１３０６２２号公報

ここで、電源端子９に供給される主電源のスルーレートが図１３（ｂ）に示すように遅い場合は特に問題がない。プリドライバ電源端子７に数μＦ程度のバイパスコンデンサ８が接続されているが、駆動電源回路１０のＮチャネルＭＯＳＦＥＴ１４及び駆動電源回路１１のＰチャネルＭＯＳＦＥＴ１５による電流能力は高い。そのため、図１３（ａ）に示すように主電源のスルーレートが速い場合でも、プリドライバ電源電圧は、主電源のスルーレートにほぼ追従して変化する。すると、プリドライバ電源端子７とプリドライバ６の出力端子との間の寄生容量２３を介した結合により、ＮチャネルＭＯＳＦＥＴ３のゲートにハイレベルの信号が一瞬出力される場合があり、この現象が誤動作に繋がるおそれがある。

本発明は上記事情に鑑みてなされたものであり、その目的は、主電源のスルーレートが変化する場合でも、スイッチング素子の誤動作を防止することができるスイッチング素子の駆動装置を提供することにある。

請求項１記載のスイッチング素子の駆動装置によれば、主電源に基づいて、スルーレートが主電源よりも遅い定電圧を生成し、第１駆動電源として供給する第１駆動電源回路と、主電源の電圧に応じた第２駆動電源を供給する第２駆動電源回路とを備え、スイッチング素子を駆動する駆動回路には第１及び／又は第２駆動電源が供給される。また、電位確定手段によって、主電源電圧が低いため駆動回路の出力状態が不安定となる期間に出力電位を確定させる。そして、第２駆動電源制御手段は、主電源が投入されると、第２駆動電源回路による第２駆動電源の供給を、駆動電源の電圧が第１閾値を超えるまで無効化すると共に、主電源の電圧が第２閾値を超えると再度無効化する。この場合、第１閾値は、駆動回路が安定して出力を行うことができる電圧レベルに設定される。

このように構成すれば、第２駆動電源回路は、主電源が投入されると、その電圧が第１閾値を超えてから第２閾値を超えるまでの間に動作して、主電源電圧に応じた第２駆動電源を供給する。一方、第１駆動電源回路は、主電源が投入された直後から動作するが、第１駆動電源のスルーレートは主電源よりも遅いので、投入直後の誤動作の発生は抑止される。

第１実施例でありスイッチング電源回路の構成を示す図 主電源が投入された場合の各電圧の変化を示すタイミングチャート 主電源電圧の変化と第１，第２駆動電源回路の動作状態の変化とを示す図 第２実施例を示す図１相当図 第３実施例を示す図１相当図 第４実施例を示す図１相当図 第５実施例を示す図１相当図 第６実施例を示す図１相当図 第７実施例を示す図１相当図 図２相当図 第８実施例を示す図１相当図 従来技術を示す図１相当図 （ａ）は主電源のスルーレートが速い場合、（ｂ）主電源のスルーレートが遅い場合の各電圧の変化を示すタイミングチャート

（第１実施例）
以下、図１２と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図１において、昇圧型のスイッチング電源回路３１は、図１１に示す駆動制御ＩＣ１を駆動制御ＩＣ３２（駆動装置）に置き換えたものである。第１駆動電源回路３３は、駆動電源回路１０において、抵抗素子１２及びツェナーダイオード１３の共通接続点とＮチャネルＭＯＳＦＥＴ１４のゲートとの間にオペアンプ３４を挿入して構成されている。上記の共通接続点は、オペアンプ３４の非反転入力端子に接続され、オペアンプ３４の反転入力端子は、プリドライバ電源端子７に接続されている。第２駆動電源回路３５（ＬＤＯ回路）は、アンプ１６を、イネーブル端子（制御端子）付きのバッファ回路３６に置き換え、バッファ回路３６に入力される信号は、レベルシフト回路３７を介してレベルシフトされる。

プリドライバ６（駆動回路）の出力端子は、抵抗素子３８（電位確定手段）によりプルダウンされている。ＰチャネルＭＯＳＦＥＴ６Ｐ及びＮチャネルＭＯＳＦＥＴ６Ｎのゲートには、バッファ回路２１に替わるイネーブル端子付きのバッファ回路３９の出力端子が接続されている。

電源端子９とグランドとの間には、抵抗素子４０及び４１の直列回路と、抵抗素子４２及び４３の直列回路とが接続されている。抵抗素子４０及び４１の共通接続点は、コンパレータ４４の非反転入力端子に接続されており、抵抗素子４２及び４３の共通接続点は、コンパレータ４５の非反転入力端子に接続されている。コンパレータ４４の出力端子は、バッファ回路３９のイネーブル端子に接続されており、コンパレータ４５の出力端子は、レベルシフト回路３７の入力端子に接続されている。

また、プリドライバ電源端子７とグランドとの間には、抵抗素子４６及び４７の直列回路が接続されており、両者の共通接続点は、コンパレータ４８（信号出力手段）の非反転入力端子に接続されている。そして、コンパレータ４８の出力端子は、レベルシフト回路３７の入力端子に接続されている。

尚、各コンパレータ４４，４５，４８の反転入力端子には、何れもバンドギャップリファレンス回路２０からの基準電圧が与えられているが、これらは抵抗による分圧比を変えることで、実質的（相対的）に異なる値の基準電圧となっている。ここで、コンパレータ４４に与えられる基準電圧は、プリドライバ６にバッファ回路３９を介してＰＷＭ信号を出力させるための電圧ＵＶＬＯとする（図１３に示すＵＶＬＯについても、図１２では図示していないが、バッファ回路２１がＵＶＬＯに関して、バッファ回路３９と同様に制御されている）。

また、コンパレータ４８に与えられる基準電圧は、主電源が投入された直後から第２駆動電源回路３５の動作を停止させるための第１閾値電圧とする。そして、コンパレータ４５に与えられる基準電圧は、主電源電圧がある程度上昇した時点で第２駆動電源回路３５の動作を再度停止させるための第２閾値電圧とする。これらの電圧の大小関係は、以下のようになっている。
第１閾値電圧＜電圧ＵＶＬＯ＜第２閾値電圧
尚、コンパレータ４５及び４８は、第２駆動電源制御回路４９（第２駆動電源制御手段）を構成している。

次に、本実施例の作用について図２及び図３も参照して説明する。これらの図に示すように、第１駆動電源回路３３については、主電源が投入された直後から動作し続ける。一方、第２駆動電源回路３５については、第２駆動電源制御回路４９により動作が制御され、主電源電圧が第１閾値電圧を超えてから、プリドライバ電源電圧が第２閾値電圧を超えるまでの間だけ動作する。

図２に示すように、主電源が投入されると、最初は第１駆動電源回路３３のみが動作する。第１駆動電源回路３３は、アンプ３４が、非反転入力端子に与えられる主電源電圧とプリドライバ電源電圧との電位差に応じてＮチャネルＭＯＳＦＥＴ１４のゲート電位を制御する。そして、第１駆動電源回路３３の出力形態はソースフォロワとなっている。したがって、アンプ３４が有する位相遅れの性質を利用した応答遅延が発生することで、第１駆動電源回路３３が生成する第１駆動電源電圧のスルーレートは主電源のスルーレートよりも遅くなる。この第１駆動電源回路３３の動作により、例えば主電源の電圧が高い状態にあり、電圧の立ち上がりが比較的急峻となる場合でも、寄生容量２３によるカップリングに起因する誤動作の発生は抑止される。

また、主電源が投入された直後は、第１駆動電源電圧は定電圧とならず、低レベルで変動する電圧となるため、プリドライバ６が出力しようとする電圧は不定となる。しかし、出力端子が抵抗素子３８によりプルダウンされているので、この期間はローレベルが確定し、ＮチャネルＭＯＳＦＥＴ３が不用意にオンすることもない。

主電源電圧が第１閾値電圧を超えると、バッファ回路３６がＰチャネルＭＯＳＦＥＴ１５のゲートをローレベルにすることで第２駆動電源回路３５が動作を開始する。この期間は、ＰチャネルＭＯＳＦＥＴ１５を介して、第１駆動電源よりも電圧降下が小さい第２駆動電源電圧が出力される（ＬＤＯ出力）。そして、第２駆動電源回路３５が動作している間に主電源電圧が電圧ＵＶＬＯを超えると、プリドライバ６を介してＰＷＭ信号が出力され、ＮチャネルＭＯＳＦＥＴ３（スイッチング素子）がスイッチング動作を開始する。

その後、主電源電圧が更に上昇して第２閾値電圧を超えると、コンパレータ４５の出力信号によりバッファ回路３６がＨ出力（オフ制御）となって、第２駆動電源回路３５は動作を停止する。以降は、第１駆動電源回路３３より定電圧となる第１駆動電源が出力される。ここで、第２閾値電圧をＮチャネルＭＯＳＦＥＴ３のゲート電圧の定格値よりも低くなるように設定することで、主電源電圧の上昇に伴って上昇する第２駆動電源電圧がＮチャネルＭＯＳＦＥＴ３のゲートに印加されることは防止される。

以上のように本実施例によれば、主電源に基づいて、スルーレートが主電源よりも遅い定電圧を生成し、第１駆動電源として供給する第１駆動電源回路３３と、主電源の電圧に応じた第２駆動電源を供給する第２駆動電源回路３５とを備え、ＮチャネルＭＯＳＦＥＴ３を駆動するプリドライバ６に第１及び／又は第２駆動電源を供給する。また、プルダウン抵抗素子３８によって、主電源電圧が低いためプリドライバ６の出力状態が不安定となる期間に出力電位をローレベルに確定させる。そして、第２駆動電源制御回路４９は、主電源が投入されると、第２駆動電源回路３５による第２駆動電源の供給をプリドライバ電源の電圧が第１閾値を超えるまで無効化すると共に、主電源の電圧が第２閾値を超えると再度無効化するようにした。

このように構成すれば、第１駆動電源回路３３が供給する第１駆動電源のスルーレートは主電源よりも遅いので、投入直後の誤動作の発生は抑止される。そして、第２駆動電源制御回路４９は、主電源電圧と第２閾値とを比較して第２駆動電源回路３５の動作を停止させるので、主電源電圧がある程度上昇した段階で、ＮチャネルＭＯＳＦＥＴ３のゲートに過電圧が印加されることを防止できる。

また、第１駆動電源回路３３を、主電源とプリドライバ電源端子７との間に接続されるＮチャネルＭＯＳＦＥＴ１４と、プリドライバ電源電圧が、与えられた基準電圧と等しくなるようにＮチャネルＭＯＳＦＥＴ１４のゲートを駆動するアンプ３４とで構成した。したがって、アンプ３４によるフィードバック制御と、ＮチャネルＭＯＳＦＥＴ１４によるソースフォロワ動作により、第１駆動電源電圧のスルーレートを主電源よりも遅くすることができる。

また、第２駆動電源回路３５を、主電源とプリドライバ電源端子７との間に接続されるＰチャネルＭＯＳＦＥＴ１５と、出力端子がＰチャネルＭＯＳＦＥＴ１５のゲートに接続されるバッファ回路３６とで構成し、バッファ回路３６は、制御端子にディスエーブル信号が入力されるとハイレベル信号を出力し、第２駆動電源制御回路４９は、プリドライバ電源の電圧が第１閾値を超えるとローレベルとなる信号をバッファ回路に出力するコンパレータ４８と、主電源電圧が第２閾値を超えると、バッファ回路３６の制御端子にディスエーブル信号を出力するコンパレータ４５で構成した。

したがって、主電源電圧が第１閾値を超えて第２駆動電源回路３５が動作した場合に、主電源電圧に対する第２駆動電源の電圧降下は、ＰチャネルＭＯＳＦＥＴ１５のオン電圧分のみとなる。そして、主電源電圧が第２閾値を超えると、コンパレータ４５がバッファ回路３６を介してハイレベル信号を出力することで、第２駆動電源回路３５の動作を停止できる。

（第２実施例）
図４に示すスイッチング電源回路５１は、第１実施例の駆動制御ＩＣ３２に替えて駆動制御ＩＣ５２を備えている。第２駆動電源回路５３は、第２駆動電源回路３５のバッファ回路３６をバッファ回路１６に置き換え、レベルシフト回路３７をレベルシフト回路３７ａに置き換えたものである。そしてこの場合、バッファ回路１６の入力端子には、コンパレータ４５の出力信号がレベルシフト回路３７ａを介して与えられており、コンパレータ４５も第２駆動電源回路５３の一部を構成している。

また、プリドライバ６の出力端子とグランドとの間には、抵抗素子３８に替えて定電流回路５４（電位確定手段，第２駆動電源制御手段）が接続されている。この定電流回路５４は、コンパレータ４８の出力信号によって制御される。尚、図４では、バッファ回路３９をイネーブル制御するコンパレータ４４の図示は省略している（以降の実施例についても同様）。

次に、第２実施例の作用について説明する。主電源の投入直後から、主電源電圧が第１閾値電圧を超えるまでは、コンパレータ４８（電位確定手段）の出力信号はローレベルを示す。この期間に定電流回路５４を動作させてプリドライバ６の出力端子をローレベルにする。したがって、上記期間に第２駆動電源回路５３が急峻に起動した際に寄生容量２３を経由して誤動作していても、定電流回路５４が動作していればプリドライバ６の出力端子はローレベルに維持されるので、結果として第２駆動電源回路５３による誤動作は無効化される。そして、主電源電圧が第１閾値電圧を超えると、コンパレータ４５の出力信号はハイレベルに転じるので、定電流回路５４は動作を停止する。以降の作用については第１実施例と同様になる。

以上のように第２実施例によれば、主電源電圧が第１閾値電圧を超えるまでは、定電流回路５４を動作させることでプリドライバ６の出力端子をローレベルに確定させる。したがって、定電流回路５４の作用によりプリドライバ電源電圧のスルーレートを遅くして誤動作の発生を防止できる。そして、主電源電圧が第２閾値電圧を超えると、コンパレータ４５がＰチャネルＭＯＳＦＥＴ１５のゲートをハイレベルにするので、以降の第２駆動電源回路５３の動作を停止させることができる。

（第３実施例）
図５に示すスイッチング電源回路６１の駆動制御ＩＣ６２は、第１駆動電源回路３３のアンプ３４を削除して、ＮチャネルＭＯＳＦＥＴ１４のゲートをツェナーダイオード１３（定電圧発生手段）のカソード端子に接続している。また、ツェナーダイオード１３には並列にコンデンサ６３が接続されている。これにより第１駆動電源回路６４が構成されている。また、第２実施例において、コンパレータ４８の出力信号により定電流回路５４の動作を制御する構成部分が追加されている。

次に、第３実施例の作用について説明する。主電源が投入された直後から第１閾値電圧を超えるまで、定電流回路５４によりプリドライバ６の出力端子をローレベルに確定させる作用は第２実施例と同様に行われる。そして、第１駆動電源回路６４については、主電源が投入された当初は、抵抗素子１２を介してコンデンサ６３が充電されるので、ＮチャネルＭＯＳＦＥＴ１４のゲート電位が上昇する速度が主電源電圧よりも遅くなる。そして、コンデンサ６３の充電が完了した時点の第１駆動電源電圧は、ツェナーダイオード１３のツェナー電圧Ｖｚより、ＮチャネルＭＯＳＦＥＴ１４のゲート−ソース間電圧Ｖgsを減じたものとなる。したがって、第１，第２実施例と同様に誤動作を防止できる。

（第４実施例）
図６に示すスイッチング電源回路６５の駆動制御ＩＣ６６は、第３実施例においてコンパレータ４５の出力信号により定電流回路５４の動作を制御する構成部分を、プルダウン抵抗素子３８及びＰＮＰトランジスタ６７の直列回路に置き換えたものである。そして、ＰＮＰトランジスタ６７のオンオフ制御をコンパレータ４８の出力信号によって行う。この様に構成した場合も、第３実施例と同様の効果が得られる。

（第５実施例）
図７に示すスイッチング電源回路７１の駆動制御ＩＣ７２は、第１実施例のコンパレータ４８に替わる信号出力手段として、ツェナーダイオード７３及び抵抗素子７４の直列回路（信号出力手段）を備えている。そして、両者の共通接続点は、レベルシフト回路３７を介してバッファ回路３６のイネーブル制御端子に接続されている。これらが第２駆動電源制御回路７５を構成している。

次に、第５実施例の作用について説明する。主電源が投入された直後からプリドライバ電源電圧が第１閾値電圧を超えるまでは第１実施例と同様に、第１駆動電源回路３５はコンパレータ４５により制御される。そして、プリドライバ電源電圧がダイオード７３の順方向電圧（第２閾値電圧）を超えると、ダイオード７３が導通してカソードの電位はハイレベルとなる。これにより、バッファ回路３６がディスエーブル状態となってＰチャネルＭＯＳＦＥＴ１５をオフさせる。以上のように構成される第５実施例による場合も、第１実施例と同様の効果が得られる。

（第６実施例）
図８に示すスイッチング電源回路８１の駆動制御ＩＣ８２は、第１実施例の第１駆動電源回路３３における抵抗素子１２を、定電流回路８３に置き換えたものである。これにより、第１駆動電源回路８５が構成されている。このように構成した場合も、コンパレータ３４の非反転入力端子にツェナーダイオード１３のツェナー電圧を基準電圧として与えることができる。

（第７実施例）
図９に示すスイッチング電源回路９１は降圧型として構成されている。すなわち、電源ＶＢとグランドとの間にはＰチャネルＭＯＳＦＥＴ９２（スイッチング素子）とダイオード５との直列回路が接続されており、両者の共通接続点（ダイオード５のカソード）にコイル４の一端が接続されている。そして、駆動制御ＩＣ９３もＰチャネルＭＯＳＦＥＴ９２に対応した構成となっている。尚、以下では説明を簡単にするため、図１示す構成に対応するものには同じ符号を用いる。

駆動制御ＩＣ９３において、図１ではプリドライバ電源端子７とグランドとの間に配置されていたプリドライバ６，第２駆動電源制御回路４９は、主電源端子９（電源ＶＢが供給されている）とプリドライバ電源端子７との間に配置されている。抵抗素子３８も主電源端子９とプリドライバ電源端子７との間に接続され、プルアップ抵抗として機能している。また、バイパスコンデンサ８も、電源ＶＢとプリドライバ電源端子７との間に接続されている。

第１駆動電源回路９４，第２駆動電源回路９５は、プリドライバ電源端子７とグランドとの間に配置されている。第１駆動電源回路９４は、ＮチャネルＭＯＳＦＥＴ１４に替えてＰチャネルＭＯＳＦＥＴ９６を用いて構成され、第２駆動電源回路９５は、ＰチャネルＭＯＳＦＥＴ１５に替えてＮチャネルＭＯＳＦＥＴ９７を用いて構成されている。そして、第１駆動電源回路９４は、抵抗素子１２,ツェナーダイオード１３の上下を入れ替えた直列回路を用いている。

次に、第７実施例の作用について図１０を参照して説明する。主電源電圧の変化に応じた第１駆動電源回路９４，第２駆動電源回路９５の動作パターンについては、第１実施例の図３と同じものになる。したがって、プリドライバ電源端子７の電位（ＮチャネルＭＯＳＦＥＴ６Ｎのソース電位）は、主電源電圧が第１閾値電圧に達するまでは、第１駆動電源回路９４により主電源よりも遅いスルーレートで立ち上る。そして、主電源電圧が第１閾値電圧を超えると、第２駆動電源回路９５が動作してプリドライバ電源端子７の電位はグランドレベルとなる。これにより、プリドライバ回路６に印加される駆動電圧は、主電源電圧の上昇に伴って上昇するように変化する。

更に主電源電圧が上昇して第２閾値電圧を超えると第２駆動電源回路９５が動作を停止し、第１駆動電源回路９４による定電圧制御が行われる。すなわち、アンプ３４の非反転入力端子の電位は、主電源電圧より上記ツェナー電圧を減じた電位となるので、当該電位は、主電源電圧の上昇に応じて上昇する。そして、アンプ３４は、反転入力端子の電位と非反転入力端子との電位差に応じてＰチャネルＭＯＳＦＥＴ９６のゲート電位を制御する。その結果、プリドライバ回路６に印加される駆動電圧は、主電源電圧が上昇しても当該電圧との差電圧が一定となるように制御される。

以上のように第７実施例によれば、降圧型のスイッチング電源回路９１についても本発明を適用できる。
（第８実施例）
図１１に示す第８実施例のスイッチング電源回路８１Ａは、第６実施例の駆動制御ＩＣ８２のツェナーダイオード１３を抵抗素子１２に置き換えて駆動制御ＩＣ８２Ａとしたものである。その他の構成は第６実施例と同様である。この様に構成した場合も、定電流回路８３の定電流値及び抵抗素子１２の抵抗値によってコンパレータ３４の非反転入力端子に付与する基準電圧を決定することができる。

本発明は上記した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
スイッチング素子は、ＭＯＳＦＥＴに限らず、バイポーラトランジスタやＩＧＢＴなどでも良い。
電位確定手段については、例えば抵抗素子３８を用いている実施例を、定電流回路５４等に置き換えても良いし、逆のパターンで置き換えても良い。
第１駆動電源回路において定電圧を付与する構成については、バンドギャップリファンレンス回路を用いても良い。
第７実施例について、第２〜第６実施例の構成を適用しても良い。
主電源については、投入時のスルーレートが状態により変動する可能性がある電源であれば、その種類は問わない。

図面中、３はＮチャネルＭＯＳＦＥＴ（スイッチング素子）、６はプリドライバ（駆動回路）、３１はスイッチング電源回路、３２は駆動制御ＩＣ（駆動装置）、３３は第１駆動電源回路、３５は第２駆動電源回路、３８は抵抗素子（電位確定手段）、４８はコンパレータ（信号出力手段）、４９は第２駆動電源制御回路（第２駆動電源制御手段）を示す。

Claims (6)

1. 電源装置（ＶＢ）から負荷装置（４）への通電電流を供給するため、スイッチング素子（３，９２）を駆動する装置であって、
   主電源に基づいて、スルーレートが前記主電源よりも遅い定電圧を生成し、第１駆動電源として供給する第１駆動電源回路（３３，６４，８５，８５Ａ，９４）と、
   前記主電源の電圧に応じた第２駆動電源を供給する第２駆動電源回路（３５，５３，９５）と、
   前記駆動電源が供給され、前記スイッチング素子を駆動する駆動回路（６）と、
   この駆動回路の出力状態が不安定となる期間に、出力電位を確定するように作用する電位確定手段（３８，４５，５４）と、
   前記主電源が投入されると、前記第２駆動電源回路による前記第２駆動電源の供給を、当該駆動電源の電圧が第１閾値を超えるまで無効化すると共に、前記主電源の電圧が前記第１閾値よりも高く設定される第２閾値を超えると再度無効化する第２駆動電源制御手段（４９，５４，７５）とを備え、
   前記第１閾値は、前記駆動回路が安定して出力を行うことができる電圧レベルに設定されていることを特徴とするスイッチング素子の駆動装置。
2. 前記第１駆動電源回路は、前記主電源と、前記駆動電源の供給線との間に接続されるＮチャネルＭＯＳＦＥＴ（１４）と、
   前記駆動電源の電圧が、与えられた基準電圧と等しくなるように前記ＮチャネルＭＯＳＦＥＴのゲートを駆動するアンプ（３４）とで構成され、
   前記第２駆動電源回路は、前記主電源と、前記駆動電源の供給線との間に接続されるＰチャネルＭＯＳＦＥＴ（１５）と、
   出力端子が前記ＰチャネルＭＯＳＦＥＴのゲートに接続されるバッファ回路（３６）とで構成され、
   前記バッファ回路は、制御端子にディスエーブル信号が入力されるとハイレベル信号を出力するように構成され、
   前記第２駆動電源制御手段は、前記駆動電源の電圧が前記第１閾値を超えるとイネーブル信号を前記バッファ回路に出力するコンパレータ（４８）と、
   前記主電源の電圧が前記第２閾値を超えると、前記バッファ回路の制御端子にハイレベル信号を出力する信号出力手段（４５，７５）とで構成されることを特徴とする請求項１記載のスイッチング素子の駆動装置。
3. 前記信号出力手段は、出力端子が前記バッファ回路の制御端子に接続されるコンパレータ（４５）で構成されることを特徴とする請求項２記載のスイッチング素子の駆動装置。
4. 前記信号出力手段（７５）は、前記駆動電源の供給線とグランドとの間に接続されるダイオード（７３）及び抵抗素子（７４）の直列回路で構成され、
   前記ダイオードの順方向電圧が前記第２閾値に等しく設定され、
   前記直列回路の共通接続点が、前記バッファ回路の制御端子に接続されることを特徴とする請求項２記載のスイッチング素子の駆動装置。
5. 前記第１駆動電源回路は、前記主電源と、前記駆動電源の供給線との間に接続されるＮチャネルＭＯＳＦＥＴ（１４）と、
   前記駆動電源の電圧が、与えられた基準電圧と等しくなるように前記ＮチャネルＭＯＳＦＥＴのゲートを駆動するアンプ（３４）とで構成され、
   前記第２駆動電源回路は、前記主電源と、前記駆動電源の供給線との間に接続されるＰチャネルＭＯＳＦＥＴ（１５）と、
   前記主電源の電圧が前記第２閾値を超えると、ＰチャネルＭＯＳＦＥＴのゲートにハイレベル信号を出力させるコンパレータ（４５）とで構成され、
   前記第２駆動電源制御手段は、前記駆動回路の出力端子とグランドとの間に接続される電流源（５４）と、
   前記駆動電源の電圧が前記第１閾値を超えるまで、前記電流源を動作させるように制御信号を出力するコンパレータ（４８）とで構成されることを特徴とする請求項１記載のスイッチング素子の駆動装置。
6. 前記第１駆動電源回路は、前記主電源と、前記駆動電源の供給線との間に接続されるＮチャネルＭＯＳＦＥＴ（１４）と、
   前記主電源とグランドとの間に接続され、両者の共通接続点が前記ＮチャネルＭＯＳＦＥＴのゲートに接続される抵抗素子（１２）及び定電圧発生手段（１３）の直列回路とで構成され、
   前記第２駆動電源回路は、前記主電源と、前記駆動電源の供給線との間に接続されるＰチャネルＭＯＳＦＥＴ（１５）と、
   前記主電源の電圧が前記第２閾値を超えると、前記ＰチャネルＭＯＳＦＥＴのゲートにハイレベル信号を出力するコンパレータ（４５）とで構成され、
   前記第２駆動電源制御手段は、前記第１駆動電源回路を構成する定電圧発生手段（１３）に並列に接続されるコンデンサ（６３）によって構成されることを特徴とする請求項１記載のスイッチング素子の駆動装置。

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