以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。
図1に、本発明の実施形態に係る負荷駆動装置1の構成ブロック図を示す。負荷駆動装置1は、互いに直列接続されたハイサイド側の出力トランジスタTrH及びローサイド側の出力トランジスタTrLを備えると共に、制御回路20と、出力端子OUTと、出力トランジスタごとに設けられた出力ブロック10と、を備える。負荷駆動装置1の各構成要素を半導体集積回路の形態で形成することができ、当該半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置を構成して良い。
出力トランジスタTrH及びTrLにてハーフブリッジ回路が構成される。当該ハーフブリッジ回路において、出力トランジスタTrH及びTrLはNチャネル型のMOSFET(metal-oxide-semiconductor field-effect transistor)として構成されており、出力トランジスタTrHのドレインは、所定の正の直流電圧値を有する電源電圧VPWRが印加される電源電圧ラインLN_VPWRに接続され、出力トランジスタTrLのソースはグランドに接続されている。出力トランジスタTrHのソース及び出力トランジスタTrLのドレインは出力端子OUTに共通接続されている。グランドとは、0V(ゼロボルト)の基準電位を有する基準電位点を指す。尚、本実施形態において、電位はグランドを基準とする電位を指し、特に基準を示さずに記載される電圧は、グランドとの電位差を指す。グランドをグランドラインと読み替えても良い。本実施形態において、ラインとは、導線にて構成された配線又は所定パターン形状の導体を意味する。
各出力ブロック10は、ドライブ回路11、状態監視回路12及び強制オフ回路13を備える。出力トランジスタTrHに対する出力ブロック10を特に符号10Hにて参照し、出力トランジスタTrLに対する出力ブロック10を特に符号10Lにて参照する。
出力ブロック10Hにおけるドライブ回路11は、制御回路20から供給される制御信号に従い、出力トランジスタTrHのゲート電圧(ゲートの電位)を制御することで出力トランジスタTrHのオン、オフを制御する。出力トランジスタTrHのゲート電圧の制御は、出力トランジスタTrHのゲート−ソース間電圧の制御でもある。
出力トランジスタTrH及びTrLを含む任意のFETについて、ゲート−ソース間電圧とは、当該FETのソースの電位から見た当該FETのゲートの電位を指す。以下、出力トランジスタTrH及びTrLを含む任意のFETについて、ゲート−ソース間電圧を、電圧VGSと略記することがある、又は、単にVGSと表記することがある。
出力ブロック10Hにおける状態監視回路12は、出力トランジスタTrHのゲート電圧の電圧レベルを監視することで、出力トランジスタTrHの状態を検出し、出力トランジスタTrHの電圧VGSが出力トランジスタTrHのゲート閾値電圧VTH(ゲート遮断電圧)以下又は出力トランジスタTrHのゲート閾値電圧VTH(ゲート遮断電圧)未満の所定電圧VTH’以下である場合に、デッドタイム分の所定時間tDTの経過を待ってからハイレベルの状態検出信号を出力し、そうでない場合にはローレベルの状態検出信号を出力する。出力トランジスタTrHのゲート閾値電圧VTH及び上記所定電圧VTH’は正の所定電圧値(例えば1V)を有する。本実施形態において、ハイレベル及びローレベルの内、ハイレベルの方がローレベルよりも電位が高い。
出力ブロック10Hの状態監視回路12から出力される状態検出信号は、出力ブロック10Hの強制オフ回路13に伝達される。出力ブロック10Hの強制オフ回路13は、ハイレベルの状態検出信号を受けると、出力トランジスタTrHのゲート−ソース間を短絡させることで出力トランジスタTrHを強制的にオフとする。
出力ブロック10Hの制御及び状態監視の対象となるトランジスタがトランジスタTrHであるのに対し、出力ブロック10Lの制御及び状態監視の対象となるトランジスタはトランジスタTrLである。この点を除けば、出力ブロック10Lの動作は出力ブロック10Hの動作と同様である。即ち、出力ブロック10Lにおけるドライブ回路11は、制御回路20から供給される制御信号に従い、出力トランジスタTrLのゲート電圧(ゲートの電位)を制御することで出力トランジスタTrLのオン、オフを制御する。出力トランジスタTrLのゲート電圧の制御は、出力トランジスタTrLのゲート−ソース間電圧の制御でもある。
出力ブロック10Lにおける状態監視回路12は、出力トランジスタTrLのゲート電圧の電圧レベルを監視することで、出力トランジスタTrLの状態を検出し、出力トランジスタTrLの電圧VGSが出力トランジスタTrLのゲート閾値電圧VTH(ゲート遮断電圧)以下又は出力トランジスタTrLのゲート閾値電圧VTH(ゲート遮断電圧)未満の所定電圧VTH’以下である場合に、デッドタイム分の所定時間tDTの経過を待ってからハイレベルの状態検出信号を出力し、そうでない場合にはローレベルの状態検出信号を出力する。出力トランジスタTrLのゲート閾値電圧VTH及び上記所定電圧VTH’は正の所定電圧値(例えば1V)を有する。
出力ブロック10Lの状態監視回路12から出力される状態検出信号は、出力ブロック10Lの強制オフ回路13に伝達される。出力ブロック10Lの強制オフ回路13は、ハイレベルの状態検出信号を受けると、出力トランジスタTrLのゲート−ソース間を短絡させることで出力トランジスタTrLを強制的にオフとする。
制御回路20は、出力トランジスタTrHがオンとなる期間及びオフとなる期間を指定する制御信号を出力ブロック10Hのドライブ回路11に出力すると共に、出力トランジスタTrLがオンとなる期間及びオフとなる期間を指定する制御信号を出力ブロック10Lのドライブ回路11に出力することで、出力トランジスタTrH及びTrLのオン、オフを指定する。
制御回路20は、出力トランジスタTrHがオンとなる期間と出力トランジスタTrLがオンとなる期間が重複するような制御信号を作成及び出力することは無いが、出力トランジスタTrH及びTrLが同時にオンとなることを確実に防止すべく、一方の出力ブロックの状態監視回路12の出力信号は他方の出力ブロックのドライブ回路11に伝達される。尚、この伝達は制御回路20を通して行われるものであっても良い。
即ち詳細には、出力ブロック10Hのドライブ回路11は、制御回路20からの制御信号及び出力ブロック10Lの状態監視回路12からの状態検出信号に基づいて、出力トランジスタTrHのオン、オフを制御することになり、原則として制御回路20からの制御信号に従うが、出力ブロック10Lの状態監視回路12からローレベルの状態検出信号が出力されている間は出力トランジスタTrHをオフに維持し、出力ブロック10Lの状態監視回路12からハイレベルの状態検出信号が出力されている場合に限って(即ち出力トランジスタTrLの確実なるオフが担保されている場合に限って)出力トランジスタTrHがオンとなることを許容するよう動作する。これにより、出力トランジスタTrH及びTrLが同時にオンとなることを確実に回避する。
同様に、出力ブロック10Lのドライブ回路11は、制御回路20からの制御信号及び出力ブロック10Hの状態監視回路12からの状態検出信号に基づいて、出力トランジスタTrLのオン、オフを制御することになり、原則として制御回路20からの制御信号に従うが、出力ブロック10Hの状態監視回路12からローレベルの状態検出信号が出力されている間は出力トランジスタTrLをオフに維持し、出力ブロック10Hの状態監視回路12からハイレベルの状態検出信号が出力されている場合に限って(即ち出力トランジスタTrHの確実なるオフが担保されている場合に限って)出力トランジスタTrLがオンとなることを許容するよう動作する。
尚、オフとなっている出力トランジスタTrHをオンとすることを指示する制御信号が制御回路20から出力されたときには、出力ブロック10Lの状態監視回路12からハイレベルの状態検出信号が出力されていることを条件に(即ち出力トランジスタTrLの確実なるオフが担保されていることを条件に)、出力ブロック10Hにおいて、状態監視回路12から出力される状態検出信号が強制的にローレベルとされ、この状態検出信号のローレベルは、少なくとも、出力トランジスタTrHの電圧VGSが出力トランジスタTrHのゲート閾値電圧VTHを超えて十分に高くなるまで維持されるものとする。出力ブロック10Hにおいて、状態監視回路12から出力される状態検出信号がローレベルであるとき、強制オフ回路13による出力トランジスタTrHのゲート−ソース間の短絡が解消され、ドライブ回路11により出力トランジスタTrHをオンとすることが可能となる。
同様に、オフとなっている出力トランジスタTrLをオンとすることを指示する制御信号が制御回路20から出力されたときには、出力ブロック10Hの状態監視回路12からハイレベルの状態検出信号が出力されていることを条件に(即ち出力トランジスタTrHの確実なるオフが担保されていることを条件に)、出力ブロック10Lにおいて、状態監視回路12から出力される状態検出信号が強制的にローレベルとされ、この状態検出信号のローレベルは、少なくとも、出力トランジスタTrLの電圧VGSが出力トランジスタTrLのゲート閾値電圧VTHを超えて十分に高くなるまで維持されるものとする。出力ブロック10Lにおいて、状態監視回路12から出力される状態検出信号がローレベルであるとき、強制オフ回路13による出力トランジスタTrLのゲート−ソース間の短絡が解消され、ドライブ回路11により出力トランジスタTrLをオンとすることが可能となる。
出力端子OUTには負荷LDの一端に接続される。出力端子OUTを介して負荷LDに供給される電流をIOUTにて表す。出力トランジスタTrHがオンのときには、電源電圧ラインLN_VPWRから負荷LDに向かって出力トランジスタTrH及び出力端子OUTを介して電流IOUTが流れ、出力トランジスタTrLがオンのときには、負荷LDからグランドに向かって出力端子OUT及び出力トランジスタTrLを介して電流IOUTが流れる。これが実現されるように、負荷LDの他端は、図1に示されない回路に接続されているものとする。
例えば、図1に示されるハーフブリッジ回路(TrH、TrL)と図示されないハーフブリッジ回路を負荷駆動装置1に設けておき、2つのハーフブリッジ回路間に負荷LDを接続することで、負荷LDに対するフルブリッジ回路を構成しても良い。この際例えば、制御回路20は、負荷LDに所望の電流が供給されるように、出力トランジスタTrH及びTrLを含むフルブリッジ回路の各出力トランジスタをスイッチング駆動しても良い。このスイッチング駆動はPWM(pulse width modulation)駆動であっても良い。
以下、複数の実施例の中で、上述した装置及び回路についての詳細や応用、変形技術などを説明する。本実施形態において上述した各事項は、矛盾無き限り、後述の各実施例に適用される。また、矛盾無き限り、以下に述べる複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち複数の実施例の内の任意の2以上の実施例を組み合わせることも可能である)。尚、以下では、説明の具体化のため、抵抗値及び電流値等に関して具体的な数値を挙げているが、それらの数値は例示に過ぎず、当然ながら様々に変更可能である。
[参考実施例]
まず、参考実施例を説明する。図2は、参考実施例の負荷駆動装置1である負荷駆動装置1Aの一部構成図である。負荷駆動装置1Aには、出力トランジスタTrL用の出力ブロック10Lとして出力ブロック10LAが設けられる。出力ブロック10LAには、ドライブ回路11A、状態監視回路12A、強制オフ回路13Aが、図1のドライブ回路11、状態監視回路12、強制オフ回路13として設けられている。
ドライブ回路11Aは、定電流回路31及び32を備える。図2ではドライブ回路11Aの等価回路が示されている。状態監視回路12Aは、抵抗33、デッドタイム回路34及びNチャネル型のMOSFETとして形成されたセンストランジスタTrsを備える。強制オフ回路13AはNチャネル型のMOSFETとして形成された強制オフトランジスタTrfoを備える。
出力トランジスタTrLのゲートに接続されるラインをゲートラインLGと称する。出力トランジスタTrLのゲート及びドレイン間の寄生容量をCgdにて表し、出力トランジスタTrLのゲート及びソース間の寄生容量をCgsにて表す。
出力ブロック10LAの構成及び動作、並びに、出力ブロック10LAと出力トランジスタTrLの接続関係等を説明する。
定電流回路31は、制御回路20からの制御信号に基づき、出力トランジスタTrLの状態をオフ状態からオン状態へと遷移させるターンオン動作において、図3に示す如く、定電流I1をゲートラインLGに向けて供給する回路である。定電流回路32は、制御回路20からの制御信号に基づき、出力トランジスタTrLの状態をオン状態からオフ状態へと遷移させるターンオフ動作において、図4に示す如く、ゲートラインLGから定電流I2を引き込む回路である。故に、ターンオン動作において、定電流I1の大きさに応じた時間をかけて出力トランジスタTrLの状態がオフ状態からオン状態に向かうことになり、ターンオフ動作において、定電流I2の大きさに応じた時間をかけて出力トランジスタTrLの状態がオン状態からオフ状態に向かうことになる。
センストランジスタTrsのゲート及び強制オフトランジスタTrfoのドレインはゲートラインLGに接続され、センストランジスタTrs及び強制オフトランジスタTrfoの各ソースは出力トランジスタTrLのソース(従ってグランド)に接続される。抵抗33の一端には正の直流電圧VAが印加され、抵抗33の他端はセンストランジスタTrsのドレインに接続される。従って、センストランジスタTrsのドレインの電圧レベル(ドレインの電位)は、センストランジスタTrsがオフのときに、直流電圧VAを有するハイレベルとなり、センストランジスタTrsがオンのときに、直流電圧VAよりも十分に低いローレベルとなる。
デッドタイム回路34は入力端子D1及び出力端子D2を有する。センストランジスタTrsのドレイン電圧がデッドタイム回路34の入力端子D1に入力され、デッドタイム回路34は、入力端子D1の電圧レベルに基づき出力端子D2から状態検出信号を出力する。図5に示す如く、デッドタイム回路34は、入力端子D1の入力電圧レベルがローレベルであるときにはローレベルの状態検出信号を出力し、入力端子D1の入力電圧レベルがローレベルからハイレベルに切り替わると、その切り替わりのタイミングからデッドタイムと称される所定時間tDTが経過した時点で、状態検出信号の電圧レベルをローレベルからハイレベルに切り替える。
デッドタイム回路34の出力端子D2は強制オフトランジスタTrfoのゲートに接続される。つまり、デッドタイム回路34からの状態検出信号は強制オフトランジスタTrfoのゲートに供給される。強制オフトランジスタTrfoは、状態検出信号がハイレベルであるときにオンとなり、状態検出信号がローレベルであるときにオフとなる。従って、状態検出信号がハイレベルとなると、強制オフトランジスタTrfoのオンにより、出力トランジスタTrLのゲート−ソース間が短絡されて出力トランジスタTrLが強制的にオフとなる。尚、強制オフトランジスタTrfoは、状態検出信号がハイレベルであるときにのみオンとなって出力トランジスタTrLのゲート−ソース間を短絡する任意のスイッチング素子であって良い。
デッドタイム回路34は、状態検出信号の電圧レベルをローレベルからハイレベルに切り替えた後、一定時間が経過すると、入力端子D1の入力電圧レベルに関わらず状態検出信号の電圧レベルをローレベルに戻す回路であっても良いし、次回の出力トランジスタTrLのターンオン動作が行われるときまで状態検出信号の電圧レベルをハイレベルに維持する回路であっても良い。少なくとも、デッドタイム回路34は、次回の出力トランジスタTrLのターンオン動作が行われるときには、入力端子D1の入力電圧レベルに関わらず状態検出信号の電圧レベルをローレベルとすることで強制オフトランジスタTrfoをオフに維持する。
出力トランジスタTrLのゲート−ソース間電圧が出力トランジスタTrLのゲート閾値電圧VTH以下になったかを正確に検出するべく、センストランジスタTrs及び出力トランジスタTrLは互いに同一の構造にて形成される半導体素子であり、これによって、センストランジスタTrsのゲート閾値電圧VTHと出力トランジスタTrLのゲート閾値電圧VTHは互いに一致しているものとする。但し、ここにおける一致は誤差を含む概念である。
図6を参照し、ターンオフ動作における負荷駆動装置1Aの挙動について詳細な説明を加える。ここでは、負荷LDを経由して出力端子OUTに向かう向きに一定電流が電流IOUTとして負荷LDに供給される、負荷LDの定電流駆動が行われている状況を想定する。そして、出力トランジスタTrHがオフ及び出力トランジスタTrLがオンとされていて一定電流である電流IOUTが負荷LDから出力端子OUT及び出力トランジスタTrLを経由してグランドに流れている状態を起点とし、出力トランジスタTrLのターンオフ動作が行われることを考える。
図7を参照する。図7は、上記ターンオフ動作が行われるときの、簡略化モデルにおける出力端子OUTの電圧波形310、ゲートラインLGの電圧波形320、デッドタイム回路34の入力端子D1における電圧波形331及びデッドタイム回路34の出力端子D2における電圧波形332を表している。簡略化モデルでは、寄生容量Cgdの存在を無視する。尚、以下では、出力トランジスタTrLを含む任意のFETのドレイン−ソース間抵抗を符号RDSにて参照することがある。時間の進行に沿って、タイミングt0、t1、t2、t3、t4の順番で各タイミングが訪れるものとする。
タイミングt0は出力トランジスタTrLに対するターンオフ動作の開始前のタイミングである。タイミングt0では、出力トランジスタTrLのドレイン−ソース間抵抗RDSが十分に低くなる電圧VONがゲート電圧としてゲートラインLGに印加されており、ここでは、電圧VONは5V(ボルト)であるとする。電圧VONは、出力トランジスタTrL及びセンストランジスタTrsのゲート閾値電圧VTHよりも十分に高い。タイミングt0においては、抵抗RDSが十分に低いため、出力端子OUTの電圧は略0Vとなっている。
タイミングt1から出力トランジスタTrLに対するターンオフ動作が開始される。即ち、タイミングt1から寄生容量Cgsの蓄積電荷が減ずるよう電流I2がゲートラインLGから定電流回路32に向けて流れ、徐々にゲートラインLGの電圧は低下してゆき、タイミングt3においてゲートラインLGの電圧がセンストランジスタTrsのゲート閾値電圧VTHと一致する。そうすると、タイミングt3を境に、スイッチとして機能するセンストランジスタTrsがオンからオフに切り替わってデッドタイム回路34の入力端子D1の電圧レベルがローレベルからハイレベルに切り替わる。その後、タイミングt3から所定時間tDTが経過したタイミングt4にてデッドタイム回路34の出力端子D2の電圧レベルがローレベルからハイレべルに切り替わり、強制オフトランジスタTrfoのターンオンにより、ゲートラインLGの電圧レベルは実質的に0Vまで強制的に低下される。
タイミングt1からタイミングt2を経由してタイミングt3に至るまで、ゲートラインLGの電圧レベルが低下するにつれて、出力トランジスタTrLのドレイン−ソース間抵抗RDSは緩やかではあるが徐々に増大してゆき、結果、出力端子OUTの電圧レベルも緩やかではあるが徐々に上昇してゆく。そして、ゲートラインLGの電圧がゲート閾値電圧VTHと一致するタイミングt3を境に、その抵抗RDSは急激に増大し、出力端子OUTの電圧は(VPWR+Vf)に向かう。抵抗RDSが十分に大きくなると、一定電流としての電流IOUTは、図8に示す如く、実質的に全て、ハイサイド側の出力トランジスタTrHに並列接続されたダイオードDIを通じて電源電圧ラインLN_VPWRに流れ込む。VfはダイオードDIの順方向電圧を表す。ダイオードDIは出力トランジスタTrHのソースからドレインに向かう方向を順方向とする。ダイオードDIは出力トランジスタTrHの寄生ダイオードであっても良い。
図7に対応する簡略化モデルでは、上述の如く寄生容量Cgdの存在を無視しているが、実際のゲートラインLGの電圧変化は寄生容量Cgdの存在の影響を受ける。
図9を参照し、寄生容量Cgdの存在を考慮したターンオフ動作における各信号波形を説明する。以下の各シミュレーションでは、特に記述無き限り、寄生容量Cgdの存在が考慮されているものとする。図9における実線波形410、実線波形420、実線波形431、破線波形432は、夫々、第1シミュレーションにおける出力端子OUTの電圧波形、ゲートラインLGの電圧波形、デッドタイム回路34の入力端子D1での電圧波形、デッドタイム回路34の出力端子D2での電圧波形を表している。
第1シミュレーション及び後述の各シミュレーションでは、負荷LDの定電流駆動が行われている状況が想定され、出力トランジスタTrHがオフ及び出力トランジスタTrLがオンとされていて一定電流である電流IOUTが負荷LDから出力端子OUT及び出力トランジスタTrLを経由してグランドに流れている状態を起点とし、出力トランジスタTrLのターンオフ動作が行われるときの挙動がシミュレートされた。第1シミュレーション及び後述の各シミュレーションでは、電源電圧VPWRが12Vであり、上述のダイオードDIの順方向電圧が0.6Vであり、上述の電圧VONが5Vであり、センストランジスタTrsのゲート閾値電圧VTHが0.87Vであると仮定した。更に、第1シミュレーション及び後述の各シミュレーションでは、出力トランジスタTrLのドレイン−ソース間抵抗RDSは、ゲートラインLGの電圧が0.97Vであるときに60Ωであると仮定した。そして、第1シミュレーションでは、電流IOUTが100mAであると仮定した。
第1シミュレーションにおいて、タイミングt0は出力トランジスタTrLに対するターンオフ動作の開始前のタイミングである。タイミングt0では、出力トランジスタTrLのドレイン−ソース間抵抗RDSが十分に低くなる(例えば0.2Ωとなる)電圧VONがゲート電圧としてゲートラインLGに印加されており、出力端子OUTの電圧は略0Vとなっている。
第1シミュレーションにおいて、タイミングt1から出力トランジスタTrLに対するターンオフ動作が開始される。即ち、第1シミュレーションにおいて、タイミングt1から寄生容量Cgsの蓄積電荷が減ずるよう電流I2がゲートラインLGから定電流回路32に向けて流れ、徐々にゲートラインLGの電圧は低下してゆき、タイミングt2を経由してタイミングt3においてゲートラインLGの電圧がセンストランジスタTrsのゲート閾値電圧VTHと一致する。そうすると、タイミングt3を境に、スイッチとして機能するセンストランジスタTrsがオンからオフに切り替わってデッドタイム回路34の入力端子D1の電圧レベルがローレベルからハイレベルに切り替わる。その後、タイミングt3から所定時間tDTが経過したタイミングt4にてデッドタイム回路34の出力端子D2の電圧レベルがローレベルからハイレべルに切り替わり、強制オフトランジスタTrfoのターンオンにより、ゲートラインLGの電圧レベルは実質的に0Vまで強制的に低下される。
第1シミュレーションにおいて、タイミングt1からタイミングt2を経由してタイミングt3に至るまで、ゲートラインLGの電圧レベルが低下するにつれて、出力トランジスタTrLのドレイン−ソース間抵抗RDSは徐々に増大してゆき、結果、出力端子OUTの電圧レベルも徐々に上昇してゆく。この際、ゲートラインLGの電圧が出力トランジスタTrLのゲート閾値電圧近くまで低下してくると、ゲートラインLGの電圧低下に対する抵抗RDSの増大の程度が大きくなってくる。出力端子OUTの電圧レベルが上昇する際に寄生容量Cgdに流れる電流は、電流I2の流れによるゲートラインLGの電圧低下を妨げるよう作用するので、出力端子OUTの電圧レベルの上昇過程におけるゲートラインLGの電圧低下速度は相応に小さくなる。第1シミュレーションにおいて、タイミングt1及びt3間の或るタイミングt2では、ゲートラインLGの電圧が0.97Vであって、この際、出力トランジスタTrLのドレイン−ソース間抵抗RDSは60Ωであり、結果、出力端子OUTの電圧は6Vとなっている。
そして、タイミングt3以降では、出力トランジスタTrLの抵抗RDSが十分に大きくなって、一定電流としての電流IOUTは、実質的に全て、ハイサイド側の出力トランジスタTrHに並列接続されたダイオードDIを通じて電源電圧ラインLN_VPWRに流れ込むようになる。
上述のように第1シミュレーションで想定されるIOUT=100mAの下では、ターンオフ動作において出力端子OUTの電圧を定電流I2の大きさに応じたスルーレートで上昇させるスルーレート制御が、所望通りに実現される。
但し、電流IOUTの大きさによっては当該スルーレート制御が所望通りに働かないことがある。これを、図10を参照して説明する。図10における実線波形460、実線波形470、実線波形481、破線波形482は、夫々、第2シミュレーションにおける出力端子OUTの電圧波形、ゲートラインLGの電圧波形、デッドタイム回路34の入力端子D1での電圧波形、デッドタイム回路34の出力端子D2での電圧波形を表している。第2シミュレーションでは、電流IOUTが10mAであると仮定した。
第2シミュレーションにおいて、タイミングt0は出力トランジスタTrLに対するターンオフ動作の開始前のタイミングである。タイミングt0では、出力トランジスタTrLのドレイン−ソース間抵抗RDSが十分に低くなる(例えば0.2Ωとなる)電圧VONがゲート電圧としてゲートラインLGに印加されており、出力端子OUTの電圧は略0Vとなっている。
第2シミュレーションにおいて、タイミングt1から出力トランジスタTrLに対するターンオフ動作が開始される。即ち、第2シミュレーションにおいて、タイミングt1から寄生容量Cgsの蓄積電荷が減ずるよう電流I2がゲートラインLGから定電流回路32に向けて流れ、徐々にゲートラインLGの電圧は低下してゆき、タイミングt3’においてゲートラインLGの電圧がセンストランジスタTrsのゲート閾値電圧VTHと一致する。そうすると、タイミングt3’を境に、スイッチとして機能するセンストランジスタTrsがオンからオフに切り替わってデッドタイム回路34の入力端子D1の電圧レベルがローレベルからハイレベルに切り替わる。その後、タイミングt3’から所定時間tDTが経過したタイミングt4’にてデッドタイム回路34の出力端子D2の電圧レベルがローレベルからハイレべルに切り替わり、強制オフトランジスタTrfoのターンオンにより、ゲートラインLGの電圧レベルは実質的に0Vまで強制的に低下される。
第2シミュレーションにおいて、タイミングt3’にてゲートラインLGの電圧がセンストランジスタTrsのゲート閾値電圧VTH(ここでは0.87V)にまで低下するが、電流IOUTが第1シミュレーションよりも小さな10mAであるが故に、タイミングt3’での出力端子OUTの電圧レベルは第1シミュレーションのタイミングt3での出力端子OUTの電圧レベルよりも随分と小さくなる。例えば、ゲートラインLGの電圧が0.87Vであるときの出力トランジスタTrLのドレイン−ソース間抵抗RDSが100Ωであるとしたならば、第2シミュレーションにおいて、センストランジスタTrsのターンオフタイミング(t3’)での出力端子OUTの電圧は1Vに過ぎない。
結果、センストランジスタTrsのターンオフタイミング(t3’)から所定時間tDTを経たタイミングt4’においても、出力端子OUTの電圧はそれほど大きくなっておらず、タイミングt4’にてゲートラインLGの電圧が0Vに急激に下げられると、出力端子OUTの電圧が比較的低い電圧(例えば2V)から電源電圧VPWR付近まで急峻に上昇することになり、所望のスルーレート制御が実現されなくなる。
[第1実施例]
次に、第1実施例を説明する。図11は、第1実施例の負荷駆動装置1である負荷駆動装置1Bの一部構成図である。負荷駆動装置1Bには、出力トランジスタTrL用の出力ブロック10Lとして出力ブロック10LBが設けられる。出力ブロック10LBには、ドライブ回路11B、状態監視回路12B、強制オフ回路13Bが、図1のドライブ回路11、状態監視回路12、強制オフ回路13として設けられている。
上述したように、出力トランジスタTrLのゲートに接続されるラインをゲートラインLGと称すると共に、出力トランジスタTrLのゲート及びドレイン間の寄生容量をCgdにて表し且つ出力トランジスタTrLのゲート及びソース間の寄生容量をCgsにて表す。
出力ブロック10LBの構成及び動作、並びに、出力ブロック10LBと出力トランジスタTrLの接続関係等を説明する。
ドライブ回路11Bは参考実施例におけるドライブ回路11Aと同じものであり、定電流回路31及び32を備える(図11ではドライブ回路11Bの等価回路が示されている)。即ち、定電流回路31は、制御回路20からの制御信号に基づき、出力トランジスタTrLの状態をオフ状態からオン状態へと遷移させるターンオン動作において、図3に示したものと同様に、定電流I1をゲートラインLGに向けて供給する。定電流回路32は、制御回路20からの制御信号に基づき、出力トランジスタTrLの状態をオン状態からオフ状態へと遷移させるターンオフ動作において、図4に示したものと同様に、ゲートラインLGから定電流I2を引き込む。故に、ターンオン動作において、定電流I1の大きさに応じた時間をかけて出力トランジスタTrLの状態がオフ状態からオン状態に向かうことになり、ターンオフ動作において、定電流I2の大きさに応じた時間をかけて出力トランジスタTrLの状態がオン状態からオフ状態に向かうことになる。
状態監視回路12Bは、Nチャネル型のMOSFETとして形成されたセンストランジスタTrs及びデッドタイム回路34を備え、それらの動作は参考実施例で述べたものと同様である。但し、状態監視回路12Bには、抵抗41及び定電流回路42並びに43が設けられている。具体的には、状態監視回路12Bにおいて、抵抗41の一端はゲートラインLGに接続される一方で抵抗41の他端はセンストランジスタTrsのゲートに接続され、且つ、センストランジスタTrsのソースは出力トランジスタTrLのソース(従ってグランド)に接続される。センストランジスタTrsのゲートと抵抗41との接続ノード(接続点)Nsは定電流回路42に接続され、センストランジスタTrsのドレインはデッドタイム回路34の入力端子D1に接続されると共に定電流回路43に接続される。
定電流回路42は、少なくとも出力トランジスタTrLのターンオフ動作が行われるときにおいて(ゲートラインLGから定電流回路32に向けて定電流I2が流れるときにおいて)、定電流I3を抵抗41に供給する回路である。この際、定電流I3は、センストランジスタTrsのゲート及び抵抗41間の接続ノードNsから抵抗41を介してゲートラインLGへと流れ、電流I2の一部としてドライブ回路11Bに引き込まれる(或いは、強制オフトランジスタTrfoがオンであるときには強制オフトランジスタTrfoを介してグランドに流れる)。このため、抵抗41に定電流I3が流れているときには、定電流I3による抵抗41の電圧降下の分だけ、ゲートラインLGの電圧よりもセンストランジスタTrsのゲート電圧の方が高くなる。
より具体的には、定電流回路42は、定電流源42aと、Pチャネル型のMOSFETとして構成されたトランジスタ42b及び42cとを備える。トランジスタ42b及び42cの各ソースには正の直流電圧VBが印加され、トランジスタ42b及び42cの各ゲート並びにトランジスタ42bのドレインは互いに共通接続され、トランジスタ43cのドレインはセンストランジスタTrsのゲート及び抵抗41間の接続ノードNsに接続される。そして、トランジスタ42bのドレインは定電流源42aに接続され、定電流源42aによる定電流をトランジスタ42bのドレイン電流として流すことで、トランジスタ42cのドレイン電流としての定電流I3を必要なときに抵抗41に供給することが可能となっている。
定電流回路43は、センストランジスタTrsがオンとなっているときにおいて、定電流I4をセンストランジスタTrsのドレイン電流として供給する回路である。より具体的には、定電流回路43は、定電流源43aと、Pチャネル型のMOSFETとして構成されたトランジスタ43b及び43cとを備える。トランジスタ43b及び43cの各ソースには正の直流電圧VAが印加され、トランジスタ43b及び43cの各ゲート並びにトランジスタ43bのドレインは互いに共通接続され、トランジスタ43cのドレインはセンストランジスタTrsのドレインとデッドタイム回路34の入力端子D1に共通接続される。そして、トランジスタ43bのドレインは定電流源43aに接続され、定電流源43aによる定電流をトランジスタ43bのドレイン電流として流すことで、トランジスタ43cのドレイン電流としての定電流I4が、センストランジスタTrsがオンとなっているときにセンストランジスタTrsのドレイン電流として流れることになる。センストランジスタTrsのドレインの電圧レベル(ドレインの電位)は、センストランジスタTrsがオフのときに、直流電圧VAと同程度の電圧を有するハイレベルとなり、センストランジスタTrsがオンのときに、直流電圧VAよりも十分に低いローレベルとなる。
デッドタイム回路34の動作は参考実施例で述べたものと同じである。強制オフ回路13Bは参考実施例における強制オフ回路13Aと同じものであり、Nチャネル型のMOSFETとして形成された強制オフトランジスタTrfoを備える。参考実施例と同様に、デッドタイム回路34の出力端子D2は強制オフトランジスタTrfoのゲートに接続され、強制オフトランジスタTrfoのドレインはゲートラインLGに接続され、強制オフトランジスタTrfoのソースは出力トランジスタTrLのソース(従ってグランド)に接続される。故に、デッドタイム回路34の出力端子D2から出力される状態検出信号は強制オフトランジスタTrfoのゲートに供給され、強制オフトランジスタTrfoは状態検出信号がハイレベルであるときにオンとなり、状態検出信号がローレベルであるときにはオフとなる。状態検出信号がハイレベルであるときには、強制オフトランジスタTrfoのオンにより、出力トランジスタTrLのゲート−ソース間が短絡されて出力トランジスタTrLが強制的にオフとなる。即ち、強制オフトランジスタTrfoを通じて寄生容量Ggsの蓄積電荷を放電させる電路を形成することで出力トランジスタTrLのゲート−ソース間電圧VGSを実質的にゼロにまで低下させ、出力トランジスタTrLを介した電流IOUTの流れを遮断する。
参考実施例でも述べたように、デッドタイム回路34は、状態検出信号の電圧レベルをローレベルからハイレベルに切り替えた後、一定時間が経過すると、入力端子D1の入力電圧レベルに関わらず、状態検出信号の電圧レベルをローレベルに戻す回路であっても良いし、次回の出力トランジスタTrLのターンオン動作が行われるときまで状態検出信号の電圧レベルをハイレベルに維持する回路であっても良い。少なくとも、デッドタイム回路34は、次回の出力トランジスタTrLのターンオン動作が行われるときには、入力端子D1の入力電圧レベルに関わらず状態検出信号の電圧レベルをローレベルとすることで強制オフトランジスタTrfoをオフに維持する。
センストランジスタTrs及び出力トランジスタTrLは互いに同一の構造にて形成される半導体素子であり、これによって、センストランジスタTrsのゲート閾値電圧VTHと出力トランジスタTrLのゲート閾値電圧VTHは互いに一致しているものとする。但し、ここにおける一致は誤差を含む概念である。センストランジスタTrs及び出力トランジスタTrLを含む任意のFETに関し、ゲート閾値電圧VTHとは、所定の周辺温度環境下において、当該FETのドレイン及びソース間に所定電圧(例えば10V)を印加している際に所定の大きさ(例えば1mA)のドレイン電流を流すために必要なゲート−ソース間電圧として定義される。トランジスタTrs及びTrLを互いに同一の構造にて形成される半導体素子としておくことで、VTHの値だけでなくVTHの温度依存性やドレイン電流及び電圧VGS間関係の温度依存性など、FETの電気的特性がトランジスタTrs及びTrL間で同等となる(同等となることが期待される)。結果、広い温度範囲において所望通りの動作を実現することが可能となる。
図12及び図13を参照し、第1実施例の負荷駆動装置1Bについて行った第3及び第4シミュレーションの結果を説明する。第3シミュレーションでは電流IOUTが100mAであると仮定され、第4シミュレーションでは電流IOUTが10mAであると仮定された。
図12における実線波形510、実線波形520、破線波形521、実線波形531、破線波形532は、夫々、第3シミュレーションにおける出力端子OUTの電圧波形、ゲートラインLGの電圧波形、ノードNsでの電圧波形、デッドタイム回路34の入力端子D1での電圧波形、デッドタイム回路34の出力端子D2での電圧波形を表している。
図13における実線波形560、実線波形570、破線波形571、実線波形581、破線波形582は、夫々、第4シミュレーションにおける出力端子OUTの電圧波形、ゲートラインLGの電圧波形、ノードNsでの電圧波形、デッドタイム回路34の入力端子D1での電圧波形、デッドタイム回路34の出力端子D2での電圧波形を表している。
第3及び第4シミュレーションにおいて、タイミングT0は出力トランジスタTrLに対するターンオフ動作の開始前のタイミングである。タイミングT0では、出力トランジスタTrLのドレイン−ソース間抵抗RDSが十分に低くなる(例えば0.2Ωとなる)電圧VONがゲート電圧としてゲートラインLGに印加されており、出力端子OUTの電圧は略0Vとなっている。
第3及び第4シミュレーションにおいて、タイミングT1から出力トランジスタTrLに対するターンオフ動作が開始される。即ち、第3及び第4シミュレーションにおいて、タイミングT1から寄生容量Cgsの蓄積電荷が減ずるよう定電流I2がゲートラインLGから定電流回路32に向けて流れ、徐々にゲートラインLGの電圧は低下してゆく。この際、定電流I3が抵抗41に流れることで、抵抗41にて0.15Vの電圧が発生しているものとする。即ち、出力トランジスタTrLのターンオフ動作において、少なくとも後述のタイミングT4にて強制オフトランジスタTrfoがターンオンされる前には、センストランジスタTrsのゲート電圧(ノードNsでの電圧)は出力トランジスタTrLのゲート電圧よりも0.15Vだけ高くなっている。尚、図12では、波形520及び521間の区別が容易となるように、0.15Vに相当する波形520及び521間のずれを若干大げさに示している(図13の波形570及び571についても同様)。
第3及び第4シミュレーションにおいて、タイミングT1及びT3間のタイミングであるタイミングT2は、出力端子OUTの電圧が6Vとなるタイミグである。図12の第3シミュレーションでは、ゲートラインLGの電圧が0.97VであるタイミングがタイミングT2に相当し、図13の第4シミュレーションでは、ゲートラインLGの電圧が0.78VであるタイミングがタイミングT2に相当する。これは、出力トランジスタTrLにおいて、ゲート−ソース間電圧VGSが0.97Vであるときはドレイン−ソース間抵抗が60Ω(=6V/100mA)であり、ゲート−ソース間電圧VGSが0.78Vであるときはドレイン−ソース間抵抗が600Ω(=6V/10mA)であることを示している。
出力ブロック10LBのターンオフ動作において、ゲートラインLGの電圧が0.78Vにまで低下してもノードNsの電圧は0.93V(=0.78V+0.15V)であって、センストランジスタTrsのゲート閾値電圧VTHである0.87Vより高いため、センストランジスタTrsはオン状態に維持されている。
第3及び第4シミュレーションにおいて、タイミングT2を超えてタイミングT3に至ったときにノードNsの電圧が0.87Vまで低下することになる。このタイミングT3では、ゲートラインLGの電圧は、“0.87−0.15=0.72”より0.72Vとなっている。第3及び第4シミュレーションにおいて、タイミングT3を境に、スイッチとして機能するセンストランジスタTrsがオンからオフに切り替わってデッドタイム回路34の入力端子D1の電圧レベルがローレベルからハイレベルに切り替わり、その後、タイミングT3から所定時間tDTが経過したタイミングT4にてデッドタイム回路34の出力端子D2の電圧レベルがローレベルからハイレべルに切り替わる。そうすると、強制オフトランジスタTrfoのターンオンにより、ゲートラインLGの電圧レベルは実質的に0Vまで強制的に低下される。
また第3及び第4シミュレーションにおいて、タイミングT3以降では、出力トランジスタTrLのドレイン−ソース間抵抗RDSが十分に大きくなって、一定電流としての電流IOUTは、実質的に全て、ハイサイド側の出力トランジスタTrHに並列接続されたダイオードDIを通じて電源電圧ラインLN_VPWRに流れ込むようになるため、出力端子OUTの電圧は12V以上となっている。
このように、出力トランジスタTrLのターンオフ動作において、出力トランジスタTrLのゲート電圧よりも高いゲート電圧にてセンストランジスタTrsを制御するようにしたため、出力トランジスタTrLのドレイン−ソース間抵抗が十分に高まった状態でセンストランジスタTrsがターンオフするようになる。結果、負荷LDが比較的重い場合でも軽い場合でも、出力トランジスタTrLのターンオフ動作において出力端子OUTの電圧を定電流I2の大きさに応じたスルーレートで上昇させるスルーレート制御を、所望通りに実現することが可能となる。
また、参考実施例(図2)の如く、センストランジスタTrsのドレインを抵抗33にてプルアップする方式では、抵抗33の抵抗値の製造ばらつきや該抵抗値の温度変化が相応に大きく、これらは、デッドタイム回路34の入力端子D1における電圧レベルがローレベル及びハイレベル間で遷移するときの、センストランジスタTrsのゲート電圧にばらつきを与える。第1実施例の如く、抵抗33を定電流回路43に置き換えることで、このようなばらつきを抑制することができる。
[第2実施例]
第2実施例を説明する。第1実施例では、説明の明確化のため、ローサイド側の出力トランジスタTrLに対する出力ブロック10LBのみを示し、出力ブロック10LBに限定して出力ブロックの構成及び動作を説明した。しかしながら、上述の負荷駆動装置1Bには、図14に示す如く、ハイサイド側の出力トランジスタTrHに対しても、出力ブロック10LBと同様の出力ブロック10HBが設けられる。即ち、負荷駆動装置1Bには出力トランジスタTrH用の出力ブロック10Hとして出力ブロック10HBが設けられる。出力ブロック10HBの構成及び動作は、第1実施例で述べた出力ブロック10LBのそれらと同様である。
但し、出力ブロック10HBの構成及び動作を考える際、参考実施例及び第1実施例の記述における出力トランジスタTrLが出力トランジスタTrHに読み替えられ、出力ブロック10HBにおけるセンストランジスタTrs及び強制オフトランジスタTrfoの各ソースは出力トランジスタTrHのソース(従って出力端子OUT)に接続されることになる。ローサイド用の出力ブロック10LB内の回路12B及び13Bが出力トランジスタTrLのターンオフ動作において有益に機能するのに対し、ハイサイド用の出力ブロック10HB内の回路12B及び13Bは出力トランジスタTrHのターンオフ動作において有益に機能することになる。
[第3実施例]
第3実施例を説明する。第3実施例では、第1及び第2実施例に係る装置及び回路の構成及び動作についての補足説明を設ける。
上述の如く、各出力ブロックは、自身に接続された対象出力トランジスタのオン、オフの制御や対象出力トランジスタの状態の監視等を行う。出力ブロック10L(第1実施例において10LB)に対する対象出力トランジスタは出力トランジスタTrLであり、出力ブロック10H(第2実施例において10HB)に対する対象出力トランジスタは出力トランジスタTrHである。
対象出力トランジスタに対する出力ブロック(10LB又は10HB)は、対象出力トランジスタのゲートにおける電圧レベルに基づき、強制オフ信号を出力する状態監視回路12Bを備える。第1及び第2実施例においては、ハイレベルの状態検出信号が強制オフ信号に相当し、ローレベルの状態検出信号は強制オフ信号ではないが、これらの関係を逆にする変形も可能である。
また、対象出力トランジスタに対する出力ブロック(10LB又は10HB)は、当該出力ブロック中の状態監視回路12Bから強制オフ信号を受けたとき、対象出力トランジスタを強制的にオフとする強制オフ回路13Bを備えている。つまり、強制オフ回路13Bは、強制オフ信号を受けたとき、強制オフトランジスタTrfoを通じて対象出力トランジスタのゲート−ソース間の寄生容量の蓄積電荷を放電させる電路を形成し、これによって、対象出力トランジスタのドレイン及びソース間が非導通となる向きに対象出力トランジスタのゲート電圧を制御する、換言すれば、対象出力トランジスタのドレイン及びソース間の抵抗値が高まる向きに対象出力トランジスタのゲート電圧及びゲート−ソース間電圧を制御する。
出力トランジスタTrL及びTrHの双方が対象出力トランジスタとなりうるが、説明の明確化のため、出力トランジスタTrL及びTrHの内の一方を対象出力トランジスタと捉えると共に他方を非対象出力トランジスタと称した場合、対象出力トランジスタに対するドライブ回路11Bと非対象出力トランジスタに対するドライブ回路11Bとでドライブ部が構成される。このドライブ部は、対象出力トランジスタについての状態監視回路12Bから強制オフ信号を受けたときに、非対象出力トランジスタのオンを許容するように動作し、これによって対象出力トランジスタと非対象出力トランジスタが同時にオン状態となることによる貫通電流の発生を抑止する。
対象出力トランジスタに対する状態監視回路12Bは、対象出力トランジスタのオン、オフに連動して、オン、オフするように配置されたセンストランジスタTrsを有する。即ち、対象出力トランジスタに対する状態監視回路12Bは、ドライブ部(具体的には対象出力トランジスタに対するドライブ回路11B)のターンオン動作により対象出力トランジスタがオフ状態からオン状態に向かう向きに対象出力トランジスタのゲート電圧が制御される際にセンストランジスタTrsもオフ状態からオン状態に向かうように構成され、且つ、ドライブ部(具体的には対象出力トランジスタに対するドライブ回路11B)のターンオフ動作により対象出力トランジスタがオン状態からオフ状態に向かう向きに対象出力トランジスタのゲート電圧が制御される際にセンストランジスタTrsもオン状態からオフ状態に向かうように構成されている。そして、対象出力トランジスタに対する状態監視回路12Bは、センストランジスタTrsのターンオフを受けて強制オフ信号(ここではハイレベルの状態検出信号)を出力する。より具体的には、当該状態監視回路12Bは、スイッチとして機能するセンストランジスタTrsがターンオフしたタイミングから所定時間tDTが経過した後に強制オフ信号を出力する。
但し、対象出力トランジスタに対する状態監視回路12Bは、センストランジスタTrsのゲートと対象出力トランジスタのゲートとの間に抵抗(調整抵抗)41を備え、ドライブ部のターンオフ動作により対象出力トランジスタがオン状態からオフ状態に向かう向きに対象出力トランジスタのゲート電圧が制御される際に(対象出力トランジスタのゲート−ソース間電圧が縮小される際に)、抵抗41に所定電流(ここでは定電流I2)を供給する。これにより、抵抗41が無いときとの比較において、所定電流による抵抗41の電圧降下分だけセンストランジスタTrsのターンオフのタイミングが遅れることになる。
つまり、対象出力トランジスタに対するドライブ部のターンオフ動作により対象出力トランジスタのゲート−ソース間電圧が縮小している過程において、対象出力トランジスタのデート電圧及びゲート−ソース間電圧がセンストランジスタTrsのゲート閾値電圧まで縮小されてもセンストランジスタTrsのオン状態が維持され、その後、更に、抵抗41の電圧降下分、対象出力トランジスタのゲート−ソース間電圧が縮小したときに、センストランジスタTrsがターンオフする(スイッチとして機能するセンストランジスタTrsの状態がオン状態からオフ状態に切り替わる)。
また後述されるように、対象出力トランジスタ及びセンストランジスタTrsをIGBT(Insulated Gate Bipolar Transistor)に置換した場合においては(図20参照)、ソースがエミッタに置き換わるため、対象出力トランジスタ及びセンストランジスタTrsのエミッタ同士が共通接続される。そして、対象出力トランジスタに対するドライブ部のターンオフ動作により対象出力トランジスタのゲート−エミッタ間電圧が縮小している過程において、対象出力トランジスタのゲート電圧及びゲート−エミッタ間電圧がセンストランジスタTrsのゲート閾値電圧まで縮小されてもセンストランジスタTrsのオン状態が維持され、その後、更に、抵抗41の電圧降下分、対象出力トランジスタのゲート−エミッタ間電圧が縮小したときに、センストランジスタTrsがターンオフすることになる。
対象出力トランジスタが繰り返しオン、オフされるように例えば周期的にオン、オフされるように)、制御信号の出力を通じてドライバ部を制御することができる。即ち、制御回路20は、対象出力トランジスタがオン状態となる期間と対象出力トランジスタがオフ状態となる期間が交互に且つ繰り返し訪れるように、制御信号の出力を通じてドライバ部を制御することができるが、上述のような構成及び動作を通じ、対象出力トランジスタのターンオフ動作において、負荷電流の大きさに依存せず出力端子OUTの電圧を所望のスルーレートで変化させるスルーレート制御を、良好に実現することが可能となる。
尚、出力トランジスタTrHに対する出力ブロック10を抵抗41等を含む出力ブロック10HB(図14参照)としつつも、出力トランジスタTrLに対する出力ブロック10を抵抗41等を含まない出力ブロック10LA(図2参照)にすることが有り得ても良い。逆に、出力トランジスタTrLに対する出力ブロック10を抵抗41等を含む出力ブロック10LB(図11参照)としつつも、出力トランジスタTrHに対する出力ブロック10を抵抗41等を含まない出力ブロックにすることが有り得ても良い。
[第4実施例]
第4実施例を説明する。図15に、上述の定電流回路32の構成例を示す。定電流回路32は、定電流源32aと、Nチャネル型のMOSFETとして構成されたトランジスタ32b、32c及び32dとを備える。
トランジスタ32b、32c及び32dの各ソースはグランドに接続され、トランジスタ32b及び32cの各ゲートとトランジスタ32b及び32dの各ドレインは互いに共通接続される。トランジスタ32cのドレインは、対応するゲートラインLGに接続される。そして、トランジスタ32bのドレインは定電流源32aに接続され、定電流源32aによる定電流をトランジスタ32bのドレイン電流として流すことで、トランジスタ32cのドレイン電流としての定電流I2を必要なときに、対応するゲートラインLGから引き込むことができる。制御回路20は、トランジスタ32dのゲート電圧の制御を通じてトランジスタ32dをオン、オフすることで、定電流I1の流れの有無を制御することができる。
定電流I1をゲートラインLGに供給するための定電流回路31も、定電流回路32と同様の回路とすることができる(但し、定電流の流れを逆にするための変形が施される)。
また、負荷駆動装置(1、1A、1B)において、定電流I1及びI2の大きさは可変設定されるものであっても良い。
尚、本発明において、電流I2が定電流であることは必須では無く、ターンオフ動作の実行期間において電流I2が時間経過と共に変化しても構わない。同様に、本発明において、電流I1が定電流であることは必須では無く、ターンオン動作の実行期間において電流I1が時間経過と共に変化しても構わない。
[第5実施例]
第5実施例を説明する。負荷LDは、出力端子OUTを介して電流IOUTの供給を受けて駆動する負荷であれば任意である。負荷LDがモータであるとき、負荷駆動装置(1、1A、1B)はモータドライバ装置として機能すると言える。また、第1実施例等では、本発明に係る出力ブロックの動作の理解を容易にするために、負荷LDに供給される電流IOUTが一定電流であると仮定したが、電流IOUTは一定電流で無くても良い。
[第6実施例]
第6実施例を説明する。図16は、第6実施例に係る磁気ディスク装置としてのハードディスク装置(以下HDD装置と称する)100の機構に関わる概略構成図である。図17(a)は、HDD装置100の電気的な概略ブロック図である。
HDD装置100は、記録媒体としての磁気ディスク110と、磁気ディスク110に対して情報の書き込み及び読み込みを行う磁気ヘッドであるヘッド111と、ヘッド111を磁気ディスク110の半径方向に対して移動自在に支持するアーム112と、磁気ディスク110を支持及び回転させるスピンドルモータ113(以下SPM113と称する)と、アーム112を回転駆動及び位置決めすることでヘッド111を磁気ディスク110の半径方向に対して移動させ且つ位置決めするボイスコイルモータ114(以下VCM114と称する)と、ヘッド111が磁気ディスク110の外周の外側に移動した際、ヘッド111を磁気ディスク110から離間した所定の退避位置に保持するランプ部115と、を備える。磁気ディスク110、ヘッド111、アーム112、SPM113、VCM114及びランプ部115は、HDD装置100の筐体内に収められる。尚、磁気ディスク110の半径方向における移動とは、円盤形状を有する磁気ディスク110の外周と中心とを結ぶ方向における移動を意味するが、磁気ディスク110の半径方向における移動が、磁気ディスク110の外周と中心とを結ぶ方向における移動の成分に加えて、他の方向(例えば磁気ディスクの外周の接線方向)における移動の成分を含むこともある。
HDD装置100には、電気的な構成部品として、ドライバIC200、信号処理回路120、MPU(micro-processing unit)130及び電源回路140が設けられている。電源回路140は、ドライバIC200及び信号処理回路120、MPU130を駆動するための電源電圧を、それらに供給する。
信号処理回路120は、磁気ディスク110への情報の書き込み時には、当該情報を書き込むための記録信号をヘッド111に出力し、磁気ディスク110から情報を読み出す時には、磁気ディスク110から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をMPU130に送る。MPU130は、信号処理回路120の制御を通じてヘッド111による情報の書き込み動作及び読み込み動作を制御する。
ドライバIC200は、図17(b)に示すような、半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで形成された電子部品(モータドライバ装置)である。尚、図17(b)に示されるドライバIC200のピン数(外部端子の数)は例示に過ぎない。ドライバIC200には、SPM113を駆動するためのSPMドライバ210及びVCM114を駆動するためのVCMドライバ220が設けられる他、MPU130及びドライバIC200間の双方向通信を可能とするためのIF回路(インターフェース回路)230や、IF回路230にてMPU130から受けた制御データに基づきSPMドライバ210及びVCMドライバ220の動作を制御する制御回路240などが設けられる。
MPU130は、ドライバIC200のSPMドライバ210を制御することによりSPM113の駆動制御を通じて磁気ディスク110の回転制御を行い、ドライバIC200のVCMドライバ220を制御することによりVCM114の駆動制御を通じてヘッド111の移動制御及び位置決めを行う。磁気ディスク110の各箇所には磁気ディスク110上の各々の位置を示す位置情報が記録されており、磁気ディスク110上にヘッド111が位置しているとき、この位置情報はヘッド111により読み取られて、信号処理回路120を通じてMPU130に伝達される。MPU130は当該位置情報に基づいてVCMドライバ220を制御でき、この制御を通じてVCMドライバ220がVCM114に必要な駆動電流を供給することでヘッド111の移動及び位置決めが実現される。尚、ヘッド111が磁気ディスク110上に位置しているとは、ヘッド111が微小な空間を隔てて磁気ディスク110の上方に位置していることを意味する。
図18に、SPM113及びSPMドライバ210の内部構成とそれらの接続関係を示す。SPM113は、スター結線されたU相のコイル113u、V相のコイル113v及びW相のコイル113wから成る三相直流モータである。コイル113uの一端、コイル113vの一端、コイル113wの一端は、夫々、ドライバIC200に設けられた外部端子OUTu、OUTv、OUTwに接続され、コイル113u、113v及び113wの他端同士は中性点113nにて共通接続されている。
SPMドライバ210は、外部端子OUTuを介してコイル113uの一端に接続されるハーフブリッジ回路211uと、外部端子OUTvを介してコイル113vの一端に接続されるハーフブリッジ回路211vと、外部端子OUTwを介してコイル113wの一端に接続されるハーフブリッジ回路211wと、各ハーフブリッジ回路内の各トランジスタをオン、オフするための出力段回路212と、出力段回路212の動作を制御する制御回路213を備える。
ハーフブリッジ回路211u、211v及び211wの夫々は、電源電圧VPWRが加わるライン(即ち電源ラインLN_VPWR;図1参照)とグランドとの間に直列に接続されたハイサイド側の出力トランジスタTrH及びローサイド側の出力トランジスタTrLから成る。SPMドライバ210内の各ハーフブリッジ回路における出力トランジスタTrH及びTrLは上述の各実施例における出力トランジスタTrH及びTrLに相当し、ハーフブリッジ回路211uの出力トランジスタTrH及びTrL並びに出力端子OUTu間の接続関係、ハーフブリッジ回路211vの出力トランジスタTrH及びTrL並びに出力端子OUTv間の接続関係、ハーフブリッジ回路211wの出力トランジスタTrH及びTrL並びに出力端子OUTw間の接続関係は、夫々に、上述の各実施例における出力トランジスタTrH及びTrL並びに出力端子OUT間の接続関係と同じである。
制御回路213は、例えば、コイル113uの一端とハーフブリッジ回路211uとの接続点の電位、コイル113vの一端とハーフブリッジ回路211vとの接続点の電位、コイル113wの一端とハーフブリッジ回路211wとの接続点の電位、及び、中性点113nの電位などに基づいて、U相用のPWM信号、V相用のPWM信号及びW相用のPWM信号を生成する。そして、出力段回路212が制御回路213からの各PWM信号に従って対応するハーフブリッジ回路(211u、211v、211w)の各出力トランジスタのオン、オフすることで、電源電圧VPWRをパルス幅変調して得られる電圧であるU相用、V相用及びW相用のスイッチング電圧を生成し、U相用、V相用及びW相用のスイッチング電圧を夫々コイル113u、113v及び113wに供給する。この際、例えば、コイル113u、113v及び113wに流れる電流が夫々に正弦波状になるように各相のPWM信号が生成されて良い。
出力段回路212は、SPMドライバ210内の各出力トランジスタを個別にオン、オンするための計6つの出力ブロック10を備えるが、これら6つの出力ブロック10を第1実施例又は第2実施例に示した出力ブロック10LB又は10HB(図11、図14参照)とすると良い。即ち、出力段回路212は、SPMドライバ210内の各出力トランジスタTrHに対して出力ブロック10HBを備え、SPMドライバ210内の各出力トランジスタTrLに対して出力ブロック10LBを備えていると良い。この際、ハーフブリッジ回路211uに対して設けられる出力ブロック10HB及び10LBの動作、ハーフブリッジ回路211vに対して設けられる出力ブロック10HB及び10LBの動作、並びに、ハーフブリッジ回路211wに対して設けられる出力ブロック10HB及び10LBの動作は、夫々に、上述の各実施例で述べた出力ブロック10HB及び10LBの動作と同じであって良い。SPMドライバ210においては、制御回路213が制御回路20(図1等参照)の機能を包含し、SPM113(コイル113u、113v、113w)が負荷LDに対応することになる。故に、SPMドライバ210は上述の負荷駆動装置1Bを内包していると言える。
コイル113u、113v及び113wに流れる電流が夫々に正弦波状になるように各相のPWM信号が生成される場合などにおいて、出力端子OUTu、OUTv、OUTwを介して流れる電流の大きさは夫々に時間経過に沿って変化する。出力段回路212に出力ブロック10HB及び10LBを用いることで、それらの電流の大きさが大きいときにも小さいときにも、貫通電流の発生を抑止しつつ、対象出力トランジスタ(U相、V相、W相用のTrH又はTrL)のターンオフ動作において出力端子(OUTu、OUTv、OUTw)の電圧を所望のスルーレートで変化させるスルーレート制御を良好に実現することが可能となる。
図19に、VCM114及びVCMドライバ220の内部構成とそれらの接続関係を示す。ドライバIC200に設けられた外部端子には外部端子OUTa及びOUTbが含まれ、外部端子OUTaはセンス抵抗Rsを介してVCM114の一端に接続され、外部端子OUTbはVCM114の他端に直接接続されている。
VCMドライバ220は、外部端子OUTaに接続されるハーフブリッジ回路221aと、外部端子OUTbに接続されるハーフブリッジ回路221bと、各ハーフブリッジ回路(221a、221b)内の各トランジスタをオン、オフするための出力段回路222と、出力段回路222の動作を制御する制御回路223を備える。
ハーフブリッジ回路221a及び221bの夫々は、電源電圧VPWRが加わるライン(即ち電源ラインLN_VPWR;図1参照)とグランドとの間に直列に接続されたハイサイド側の出力トランジスタTrH及びローサイド側の出力トランジスタTrLから成る。VCMドライバ220内の各ハーフブリッジ回路における出力トランジスタTrH及びTrLは上述の各実施例における出力トランジスタTrH及びTrLに相当し、ハーフブリッジ回路221aの出力トランジスタTrH及びTrL並びに出力端子OUTa間の接続関係、ハーフブリッジ回路221bの出力トランジスタTrH及びTrL並びに出力端子OUTb間の接続関係は、夫々に、上述の各実施例における出力トランジスタTrH及びTrL並びに出力端子OUT間の接続関係と同じである。
制御回路223は、例えば、出力端子OUTa及びOUTbを介してVCM114に流れる電流の大きさ及び向きを表す抵抗Rsの電圧降下の信号と、VCM114に供給されるべき電流の大きさ及び向きを指定する電流指令信号とに基づいて、VCM114に流れる電流が電流指令信号に従ったものとなるように、VCMドライバ220内の各ハーフブリッジ回路に対するPWM信号を生成及び出力する。電流指令信号は例えばMPU130からドライバIC200に供給される。そして、出力段回路222が制御回路223からの各PWM信号に従って対応するハーフブリッジ回路(221a、221b)の各出力トランジスタのオン、オフすることで、パルス幅変調を利用しつつ、VCM114に流れる電流を電流指令信号に従ったものに制御する。電流指令信号にて指定される電流の大きさ及び向きが一定であるならば、PWM駆動にてVCM114が定電流動作することになる。この際、出力端子OUTaから出力端子OUTbに向けて流れる電流をVCM114に供給することでヘッド111は磁気ディスク110の外周側から磁気ディスク110の中心に向けて移動し、出力端子OUTbから出力端子OUTaに向けて流れる電流をVCM114に供給することでヘッド111は磁気ディスク110の中心から磁気ディスク110の外周側に向けて移動する。
出力段回路222は、VCMドライバ220内の各出力トランジスタを個別にオン、オンするための計4つの出力ブロック10を備えるが、これら4つの出力ブロック10を第1実施例又は第2実施例に示した出力ブロック10LB又は10HB(図11、図14参照)とすると良い。即ち、出力段回路222は、VCMドライバ220内の各出力トランジスタTrHに対して出力ブロック10HBを備え、VCMドライバ220内の各出力トランジスタTrLに対して出力ブロック10LBを備えていると良い。この際、ハーフブリッジ回路221aに対して設けられる出力ブロック10HB及び10LBの動作、並びに、ハーフブリッジ回路221bに対して設けられる出力ブロック10HB及び10LBの動作は、夫々に、上述の各実施例で述べた出力ブロック10HB及び10LBの動作と同じであって良い。VCMドライバ220においては、制御回路223が制御回路20(図1等参照)の機能を包含し、VCM114が負荷LDに対応することになる。故に、VCMドライバ220は上述の負荷駆動装置1Bを内包していると言える。
電流指令信号の変化(必要なトルクの変化)を通じてVCM114への供給電流は様々に変化する。出力段回路222に出力ブロック10HB及び10LBを用いることで、VCM114への供給電流が大きいときにも小さいときにも、貫通電流の発生を抑止しつつ、対象出力トランジスタ(TrH又はTrL)のターンオフ動作において出力端子(OUTa、OUTb)の電圧を所望のスルーレートで変化させるスルーレート制御を良好に実現することが可能となる。
尚、VCMドライバ220について上述したVCM114の駆動方式は、パルス幅変調された電圧をVCM114に供給することで間欠的にVCM114に電力を供給するPWM駆動方式に属するが、VCMドライバ220は、パルス幅変調されていない連続的な電圧をVCM114の駆動電圧として供給することでVCM114に常時電力を供給するリニア駆動方式にて動作することが可能であっても良い。VCMドライバ220に、PWM駆動方式用の回路とリニア駆動方式用の回路を設けておいて良く、この場合、それらの回路を切り替えて使用することでPWM駆動方式及びリニア駆動方式の何れかでVCM114が駆動される。この際、PWM駆動方式用の回路とリニア駆動方式用の回路の内、一方の回路の一部は他方の回路の一部として兼用されて良い。
SPM113又はVCM114をPWM駆動する際、SPM113又はVCM114に繋がる出力端子(OUTu、OUTa等)での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分が、HDD装置100全体の騒音を増大させることが知られている。このため、このような騒音をなるだけ小さくすべく、HDD装置では、一般に、対象出力トランジスタ(TrH又はTrL)のターンオン動作及びターンオフ動作において出力端子の電圧を所望のスルーレートでなだらかに変化させるスルーレート制御が要求される。第1及び第2実施例等にて示した出力ブロックを用いることで、負荷への電流の大きさに関わらず当該要求に応えることが可能となる。
尚、ドライバIC200の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成されることになるが、複数のディスクリート部品を用いてドライバIC200内の回路と同等の回路を構成するようにしても良い。また、ドライバIC200はモータドライバ装置として機能すると言える。但し、ドライバIC200とMPU130の組み合わせによってモータドライバ装置が構成されると考えることもできる。
[第7実施例]
第7実施例を説明する。
負荷駆動装置(1、1A、1B)においては、トランジスタのゲート−ソース間電圧をセンスする方式を採用しているため、上記デッドタイムを設けないようにしても良く(即ち上記所定時間tDTはゼロであっても良く)、デッドタイムを設けなくても原理的に貫通電流の発生を抑止できる。
HDD装置における騒音の低減に関してスルーレート制御を上述したが、出力端子(OUT)での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分がノイズとして他の回路動作に悪影響を及ぼすことがあり、これを考慮して、上述のスルーレート制御が要求されることもある。本発明は、上述のスルーレート制御が要求される任意の用途に適用可能である。
上述の実施形態に示されたFET(電界効果トランジスタ)のチャネルの種類は例示であり、Pチャネル型のFETがNチャネル型のFETに変更されるように、或いは、Nチャネル型のFETがPチャネル型のFETに変更されるように、FETを含む回路の構成は変形され得る。
但し、対象出力トランジスタ(TrH、TrL)をPチャネル型のFETに変更する場合には、対象出力トランジスタに対応して設けられるセンストランジスタTrs及び強制オフトランジスタTrfoもPチャネル型のFETに変更される。
対象出力トランジスタ(TrH、TrL)及びセンストランジスタTrsをPチャネル型のFETに変更する場合、それらのゲート閾値電圧が負の電圧となることを考慮し、上述してきた主旨に沿って上述の各回路の構成及び動作を変更すれば良い。例えば、出力トランジスタTrHをPチャネル型のFETに変更する場合、出力トランジスタTrHのターンオン動作における電流I1の流れの向きは、それがNチャネル型であるときとは逆になり(即ち、出力トランジスタTrHのゲート電圧を下げる向きとなり)、出力トランジスタTrHのターンオフ動作における電流I2の流れの向きも、それがNチャネル型であるときとは逆になる(即ち、出力トランジスタTrHのゲート電圧を上げる向きとなる)。
更に、上述の実施形態で例示した各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして示されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
特に例えば、上述の出力トランジスタ(TrH、TrL)は、MOSFETを含むFET又はIGBTなどの電圧制御型の出力トランジスタ(即ち、制御電極における電圧に応じて第1及び第2電極間に流れる電流が制御されるトランジスタ)とされると良い。
図20に、出力トランジスタTrL及びTrH並びにセンストランジスタTrsがNチャネル型のIGBTとして形成された負荷駆動装置1Bの一部構成図を示す。トランジスタTrL、TrH及びTrsがIGBTとされる場合には、トランジスタTrL、TrH及びTrsに関する上述の説明文中のドレイン、ソースを、夫々、コレクタ、エミッタに読み替えれば足る。ローサイド側の出力ブロック10LBにおいて、出力トランジスタTrL及びセンストランジスタTrsがIGBTとして形成される場合においても、それらがFETとして形成される場合と同様、出力トランジスタTrL及びセンストランジスタTrsは互いに同一の構造にて形成されると良く、これによって、センストランジスタTrsのゲート閾値電圧VTHと出力トランジスタTrLのゲート閾値電圧VTHは互いに一致していると良い。ハイサイド側の出力ブロック10HBについても同様である。
<<本発明の考察>>
上述の実施形態にて具体化された本発明について考察する。
本発明に係る負荷駆動装置W(図11等参照)は、互いに直列接続された第1出力トランジスタ及び第2出力トランジスタと、各出力トランジスタをオン、オフするためのドライブ部(例えば図1の2つのドライブ回路11の組み合わせ)と、を有し、前記第1出力トランジスタと前記第2出力トランジスタとの間に設けられた出力端子を介して負荷に負荷電流を供給する負荷駆動装置であって、前記第1出力トランジスタ及び前記第2出力トランジスタの何れか一方である対象出力トランジスタ(例えばTrL)の制御電極に接続され、前記対象出力トランジスタの制御電極における電圧レベルに基づき、強制オフ信号を出力可能な監視回路(12B)と、前記監視回路から前記強制オフ信号を受けたとき、前記対象出力トランジスタを強制的にオフとする強制オフ回路(13B)と、を備え、前記監視回路は、センストランジスタ(Trs)を有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記センストランジスタもオン状態からオフ状態に向かうように構成され、前記センストランジスタのターンオフを受けて前記強制オフ信号を出力し、前記ドライブ部は、前記強制オフ信号の出力を受けて、前記第1出力トランジスタ及び前記第2出力トランジスタの内の他方の出力トランジスタ(例えばTrH)のオンを許容し、前記監視回路は、前記センストランジスタの制御電極と前記対象出力トランジスタの制御電極との間に挿入された調整抵抗(41)を更に有し、前記ドライブ部により前記対象出力トランジスタがオン状態からオフ状態に向かう向きに前記対象出力トランジスタの制御電極における電圧が制御される際に、前記調整抵抗に所定電流を供給することで、前記調整抵抗がないときとの比較において前記調整抵抗の電圧降下分だけ前記センストランジスタのターンオフのタイミングを遅らせることを特徴とする。
強制オフ回路とドライブ部の機能により、第1及び第2出力トランジスタの同時オンによる貫通電流の発生を抑止できる。そして、調整抵抗を含む負荷駆動装置Wによれば、対象出力トランジスタの負荷電流が流れる箇所の抵抗値(FETであればドレイン−ソース間抵抗の抵抗値)が十分に高まってから、センストランジスタのターンオフを通じて対象出力トランジスタの強制オフが実行されることになるため、対象出力トランジスタがオン状態からオフ状態に向かう過程における出力端子の電圧変化を、負荷電流が大きいときにも小さいときにも、なだらかなものとすることができる。
前記負荷駆動装置Wにおいて例えば、前記ドライブ部は、前記対象出力トランジスタをオン状態からオフ状態に切り替える際、前記対象出力トランジスタがオン状態からオフ状態に向かう向きに、前記オフ用電流源と前記対象出力トランジスタの制御電極との間において所定のオフ用電流(I2)を流し、これによって前記オフ用電流の大きさに応じた時間をかけて前記対象出力トランジスタをオン状態からオフ状態に向わせると良い。
これにより、対象出力トランジスタがオン状態からオフ状態に向かう過程における出力端子の電圧変化を、オフ用電流に応じた速度での電圧変化とすることができ(スルーレート制御が可能となり)、当該電圧変化における高周波成分を低減することが可能となる。出力端子の電圧変化における高周波成分の低減により、負荷駆動装置を組み込んだ装置における騒音の低減や、ノイズの発生を抑制することができる。そして、調整抵抗を用いて上記の如く負荷駆動装置Wを構成することにより、出力端子の電圧変化を負荷電流の大きさに依存せず、なだらかなものとすることが可能となる。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。