JP2004111031A - 能動負荷回路を具備する半導体メモリ装置及びそれに関連した方法 - Google Patents

Abstract

【課題】能動負荷回路を具備する半導体メモリ装置が提供される。
【解決手段】半導体メモリ装置は、多数のメモリセルを含むメモリセルアレイ、メモリセルアレイのメモリセルからビットライン対に出力されるデータを感知増幅し、感知増幅されたデータをデータラインと相補データラインとに提供するビットラインセンスアンプ、データラインと第１電源の間に電気的に連結される第１負荷素子と相補データラインと第１電源間に電気的に連結される第１負荷素子を含む能動負荷回路を具備する。第１負荷素子の電気的抵抗は、データラインの電圧レベルに応答して可変され、第２負荷素子の電気的抵抗は、相補データラインの電圧レベルに応答して可変される。
【選択図】図２

Description

　本発明は、半導体回路に係り、特に、ビットライン感知増幅器を含む集積回路と関連した方法に関する。

　一般的に、動的ランダムアクセスメモリ装置（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、ビットラインセンスアンプによって感知された情報を外部に読み取るために電流感知増幅器を使用する。
　電流感知増幅器は、感知速度が電圧感知増幅器より速いので、多く使われる。電流感知増幅器は伝送線を通じて入力される電流信号を感知し、電圧信号に増幅して出力する。このような電流感知増幅器は、電流信号を効率的に受け入れてこそ伝送線に載っているデータを安定的に感知できる。

　通常的に、電流感知回路の動作点を受動負荷回路を使用して設定する。しかし、受動負荷回路は、比較的小さい入力抵抗値を有するので、電流信号の損失が起きるようになり、これによって、データが適切に感知されない場合もある。
　このような損失を減らすためには、受動負荷回路の抵抗値が高くならなければならない。しかし、受動負荷回路の入力抵抗を大きくすれば、これによってデータ伝達が遅くなる短所がある。このような問題は伝送線が長くなれば長くなるほど、また、電流感知回路と負荷抵抗とが遠くなるほどさらに深刻に現れる。これについての代案として理想的な電流源を使用して電流感知回路の動作点が設定できるが、これは回路があまりにも大きくなり、また制御し難い短所がある。

　図１は、通常の受動負荷回路を具備する半導体メモリ装置を示す図面である。受動負荷回路１３０は、データラインＧＩＯと相補データラインＤＩＯＢ対に連結される。ビットラインセンスアンプ１１０によって感知、増幅されたデータは伝送線、すなわちデータライン対ＧＩＯ、ＧＩＯＢを通じて電流感知増幅器１４０に伝送される。伝送ゲート１２０がカラム選択ラインＣＳＬを利用してターンオンされれば、ビットラインセンスアンプ１１０によって感知されたデータはデータライン対ＧＩＯ、ＧＩＯＢ間に載せられ、データライン対ＧＩＯ、ＧＩＯＢの電流信号に小さい変化が発生する。電流感知増幅器１４０は、電流信号Ｉ１、Ｉ２の変化を増幅して電流信号Ｉ１、Ｉ２に応答する出力電圧ＤＯ、ＤＯＢを発生する。

　受動負荷回路１３０は、第１ＰＭＯＳトランジスタＰ１及び第２ＰＭＯＳトランジスタＰ２を含む。第１ＰＭＯＳトランジスタＰ１は、電源電圧ＶＣＣとデータラインＧＩＯ間に、第２ＰＭＯＳトランジスタＰ２は電源電圧ＶＣＣと相補データラインＧＩＯＢに配置される。第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２は所定の相補イネーブル信号ＯＮＢによってターンオン／ターンオフされる。したがって、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２は、イネーブル信号ＯＮが活性化される時、すなわち、相補イネーブル信号ＯＮＢがロジックローである時にターンオンされる。その時の相補イネーブル信号ＯＮＢの電圧レベルがロジックローレベルに一定なので、第１及び第２ＰＭＯＳトランジスタＰ１、Ｐ２のターンオン抵抗も一定である。したがって、第１及び第２トランジスタＰ１、Ｐ２は比較的一定の抵抗値を有する受動素子のように作用する。

　ビットラインセンスアンプ１１０によって感知されたデータが‘０’である場合、伝送ゲート１２０がターンオンされれば、データラインＧＩＯの電圧は低くなる。そして、データラインＧＩＯの電流信号に微細な変化が発生する。同時に、データラインＧＩＯの電圧が低くなるにつれて、第１ＰＭＯＳトランジスタＰ１の両端にかかる電圧が大きくなるので、第１ＰＭＯＳトランジスタＰ１を通じて電源電圧ＶＣＣからデータラインＧＩＯに流れる電流は強くなる。したがって、電流感知増幅器１４０に流入される電流信号Ｉ１の変化量は減る。すなわち、電流感知増幅器１４０に入る電流信号Ｉ１、Ｉ２の損失が生じうる。電流信号の損失が発生すれば、電流感知増幅器１４０がデータを安定的に感知できない場合もある。

　したがって、本発明が解決しようとする技術的課題は、データライン対を通じて安定的に電流信号を電流感知増幅器まで伝送できる能動負荷回路を具備する半導体メモリ装置を提供することである。
　本発明が解決しようとする他の技術的課題は、前記半導体メモリ装置の動作方法を提供するものである。

　前記技術的課題を達成するための本発明の一態様による半導体メモリ装置は、多数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイのメモリセルからビットライン対に出力されるデータを感知増幅して、前記感知増幅されたデータをデータラインと相補データラインとに提供するビットラインセンスアンプと、前記データラインと第１電源間に電気的に連結される第１負荷素子と前記相補データラインと前記第１電源間に電気的に連結される第１負荷素子とを含む能動負荷回路を具備して、前記第１負荷素子の前記電気的抵抗は、前記データラインの電圧レベルに応答して可変され、前記第２負荷素子の電気的抵抗は、前記相補データラインの電圧レベルに応答して可変される。

　望ましくは、前記第１負荷素子の電気的抵抗は、前記データラインの電圧レベルが低くなれば大きくなり、前記第２負荷素子の電気的抵抗は、前記相補データラインの電圧レベルが低くなれば大きくなる。同じように、前記第１負荷素子の電気的抵抗は、前記データラインの電圧レベルが高くなれば低くなり、前記第２負荷素子の電気的抵抗は、前記相補データラインの電圧レベルが高くなれば低くなる。

　さらに望ましくは、前記第１負荷素子は前記データラインと前記第１電源間に連結される第１負荷トランジスタを含み、前記第２負荷素子は前記相補データラインと前記第１電源間に連結される第２負荷素子を含む。
　さらに望ましくは、前記能動負荷回路は、前記データラインの電圧レベルに応答して、前記第１負荷トランジスタのゲートに印加される第１制御信号を発生する第１制御トランジスタと、前記相補データラインの電圧レベルに応答して、前記第２負荷トランジスタのゲートに印加される第２制御信号を発生する第２制御トランジスタをさらに具備する。

　さらに望ましくは、能動負荷回路は前記相補データラインと前記第１制御トランジスタ間に配置される第１ダイオードと、前記データラインと前記第２制御トランジスタ間に配置される第２ダイオードとをさらに具備する。前記第１ダイオード及び前記第２ダイオードのそれぞれは、ＭＯＳトランジスタで構成されうる。前記第１及び第２負荷素子のそれぞれはＰＭＯＳトランジスタで構成されうる。前記第１制御トランジスタは前記第１負荷素子のゲートと所定の共通ノード間に配置され、そのゲートは前記データラインに連結され、前記第２制御トランジスタは前記第２負荷素子のゲートと前記共通ノード間に配置され、そのゲートは前記相補データラインに連結されうる。前記第１及び第２制御トランジスタのそれぞれはＮＭＯＳトランジスタで構成されうる。

　さらに望ましくは、前記能動負荷回路は前記共通ノードと第２電源間に配置され、所定のイネーブル信号に応答してＯＮ／オフされる動作制御トランジスタをさらに具備する。前記能動負荷回路は前記イネーブル信号の非活性化に応答して前記第１及び第２制御信号を第１ロジックレベルにプリチャージするためのプリチャージ手段をさらに具備できる。　前記プリチャージ手段は、前記第１電源と前記第１負荷素子のゲート間に配置され、前記イネーブル信号をゲートに受信する第１プリチャージトランジスタと、前記第１電源と前記第２負荷素子のゲート間に配置され、前記イネーブル信号をゲートに受信する第２プリチャージトランジスタとを含むことができる。前記第１電源は供給電圧を含み、前記第２電源はグラウンド電圧を含みうる。

　さらに望ましくは、前記半導体メモリ装置は前記データラインと前記相補データラインのデータとを増幅するための電流感知増幅器をさらに具備する。前記半導体メモリ装置は、カラム選択信号のイネーブルに応答して前記ビットラインセンスアンプを前記能動負荷回路に連結させ、前記カラム選択信号のディスエーブルに応答して前記ビットラインセンスアンプを前記能動負荷回路から分離させるために、前記データラインと前記相補データライン上に配置される伝送ゲートをさらに具備できる。

　前記他の技術的課題を達成するための本発明の他の一態様による半導体メモリ装置の動作方法は、メモリセルアレイと前記メモリセルアレイのメモリセルからビットライン対に出力されるデータを感知増幅して前記感知増幅されたデータをデータラインと相補データラインとに提供するビットラインセンスアンプを具備する半導体メモリ装置の動作方法に関するものであって、（ａ）前記データラインの電圧レベルに応答して前記データラインと電源間の電気的抵抗を可変する段階と、（ｂ）前記相補データラインの電圧レベルに応答して前記相補データラインと前記電源間の電気的抵抗を可変する段階とを具備する。

　前記（ａ）段階は、前記データラインの電圧レベルが低くなれば、前記データラインと前記電源間の電気的抵抗を大きくする段階を含み、前記（ｂ）段階は、前記相補データラインの電圧レベルが低くなれば、前記相補データラインと前記電源間の電気的抵抗を大きくする段階を含みうる。同じように、前記（ａ）段階は、前記データラインの電圧レベルが高くなれば、前記データラインと前記電源間の電気的抵抗を小さくする段階を含み、前記（ｂ）段階は、前記相補データラインの電圧レベルが高くなれば、前記相補データラインと前記電源間の電気的抵抗を小さくする段階を含むことができる。

　前記（ａ）段階は、前記データラインの電圧レベルに応答する第１制御信号を発生する段階と、前記第１制御信号に応答して前記データラインと前記電源間の電気的抵抗を可変する段階とを含み、前記（ｂ）段階は、前記相補データラインの電圧レベルに応答する第２制御信号を発生する段階と、前記第２制御信号に応答して前記相補データラインと前記電源間の電気的抵抗を可変する段階とを含みうる。

　前記半導体メモリ装置の動作方法は、（ｃ）イネーブル信号の非活性化に応答して前記第１及び第２制御信号を第１ロジックレベルにプリチャージする段階をさらに具備できる。前記電源は前記半導体メモリ装置に対する供給電圧を含みうる。また、前記半導体メモリ装置の動作方法は、（ｃ）前記データラインと前記相補データラインのデータを増幅する段階をさらに具備できる。また、前記半導体メモリ装置は、（ｃ）カラム選択信号のイネーブルに応答して前記ビットラインセンスアンプを前記データラインと前記相補データラインとに連結させる段階と、（ｃ）前記カラム選択信号のディスエーブルに応答して前記ビットラインセンスアンプを前記データラインと前記相補データラインとから分離させる段階とをさらに具備できる。

　本発明によれば、微小電流信号をデータライン対を通じて損失なく安定的に電流感知増幅器まで伝送できる。したがって、電流感知増幅器はビットラインセンスアンプによって出力されるデータを安定的に感知増幅できる。結局、半導体メモリ装置の出力データの信頼性が高まる効果がある。

　本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する図面及び図面に記載された内容を参照せねばならない。
　以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図２は、本発明の一実施形態による能動負荷回路を具備する半導体メモリ装置２００を示す回路図である。これを参照すれば、半導体メモリ装置２００は、メモリセルアレイ２１０、ビットラインセンスアンプ２２０、データライン対ＧＩＯ、ＧＩＯＢ、能動負荷回路２３０及び電流感知増幅器２４０を具備する。メモリセルアレイ２１０はローとカラムのマトリックス形態に配列される複数のメモリセルを含む。

　ビットラインセンスアンプ２２０は、メモリセルアレイ２１０からビットライン対ＢＬ、ＢＬＢを通じて出力されるデータを感知増幅する。ビットラインセンスアンプ２２０によって感知増幅されたデータは伝送ゲートＴＧ１、ＴＧ２を通じてデータライン対ＧＩＯ、ＧＩＯＢに伝えられる。伝送ゲートＴＧ１、ＴＧ２は、カラム選択ラインＣＳＬに応答してターンオン／ターンオフされる。ビットラインセンスアンプ２２０によって感知増幅されたデータは伝送線、すなわち、データライン対ＧＩＯ、ＧＩＯＢを通じて伝送される。

　電流感知増幅器２４０は、データライン対ＧＩＯ、ＧＩＯＢに連結されてビットラインセンスアンプに２２０から出力されるデータを感知増幅する。能動負荷回路２３０はデータライン対ＧＩＯ、ＧＩＯＢに連結されて電流感知増幅器２４０の動作点を設定する役割を果たす。
　能動負荷回路２３０の構成を詳細に説明すれば、能動負荷回路２３０は、第１負荷素子ＰＬ１、第２負荷素子ＰＬ２、第１及び第２制御トランジスタＭＬ１、ＭＬ２、第１及び第２ダイオードＰＬ３、ＰＬ４、そして、動作制御トランジスタＭＬ３を含む。
　第１負荷素子ＰＬ１は、データラインＧＩＯに電気的に連結され、データラインＧＩＯの電圧レベルに応答して流れる電流量が制御される。第２負荷素子ＰＬ２は相補データラインＧＩＯＢに電気的に連結され、相補データラインＧＩＯＢの電圧レベルに応答して流れる電流量が制御される。

　具体的に、第１負荷素子ＰＬ１はそのソースは電源電圧ＶＣＣに、そのドレーンはデータラインＧＩＯに接続され、そのゲートとして第１制御信号ＣＶ１を受信するＰＭＯＳトランジスタであって、第２負荷素子ＰＬ２はそのソースは電源電圧ＶＣＣに、そのドレーンは相補データラインＧＩＯＢに接続され、そのゲートとして第２制御信号ＣＶ２を受信するＰＭＯＳトランジスタである。
　第１制御トランジスタＭＬ１は、データラインＧＩＯの電圧レベルに応答して第１負荷素子ＰＬ１を制御するための第１制御信号ＣＶ１を発生する。第２制御トランジスタＭＬ２は相補データラインＧＩＯＢの電圧レベルに応答して第２負荷素子ＰＬ２を制御するための第２制御信号ＣＶ２を発生する。

　具体的に、第１制御トランジスタＭＬ１は、そのゲートはデータラインＧＩＯに、そのドレーンは第１負荷素子ＰＬ１のゲートノードＮ１に、そのソースは共通ノードＮ３に接続されるＮＭＯＳトランジスタであって、第２制御トランジスタＭＬ２はそのゲートは相補データラインＧＩＯＢに、そのドレーンは第２負荷素子ＰＬ２のゲートノードＮ２に、そのソースは共通ノードＮ３に接続されるＮＭＯＳトランジスタである。
　データラインＧＩＯの電圧レベルが低くなれば、第１制御信号ＣＶ１の電圧レベルが増加する。これによって第１負荷素子ＰＬ１のターンオン抵抗が大きくなって第１負荷素子ＰＬ１を通じて流れる電流量が減る。従来技術による受動負荷（図１の１３０）によると、データラインＧＩＯの電圧が低くなれば、流れる電流量が増加する。一方、相補データラインＧＩＯＢの電圧レベルが低くなれば、第２制御信号ＣＶ２の電圧レベルが増加する。これによって第２負荷素子ＰＬ２のターンオン抵抗が大きくなって第２負荷素子ＰＬ２を通じて流れる電流量が減る。

　第１ダイオードＰＬ３は、相補データラインＧＩＯＢと第１制御トランジスタＭＬ１間に配置されて、第１制御信号ＣＶ１の電圧が相補データラインＧＩＯＢの電圧レベルで第１ダイオードＰＬ３のスレショルド電圧レベルを差し引いたレベルにする。第２ダイオードＰＬ４はデータラインＧＩＯと第２制御トランジスタＭＬ２間に配置されて、第２制御信号ＣＶ２の電圧レベルがデータラインＧＩＯの電圧レベルで第２ダイオードＰＬ４のスレショルド電圧レベルを差し引いたレベルにする。

　データライン対ＧＩＯ、ＧＩＯＢの電圧レベルは電源電圧ＶＣＣレベルに近い。したがって、第１及び第２ダイオードＰＬ３、ＰＬ４は、第１及び第２制御信号ＣＶ１、ＣＶ２の各電圧を‘電源電圧ＶＣＣ−スレショルド電圧’以下になるようにして第１及び第２負荷素子ＰＬ１、ＰＬ２がターンオン状態を維持するようにする。
　具体的に、第１ダイオードＰＬ３は、そのソースは相補データラインＧＯＢに、そのゲートとドレーンとは第１負荷素子ＰＬ１のゲートノードＮ１に共通に接続されるＰＭＯＳトランジスタであって、第２ダイオードＰＬ４は、そのソースはデータラインＧＩＯに、そのゲートとドレーンとは第２負荷素子ＰＬ２のゲートノードＮ２に共通に接続されるＰＭＯＳトランジスタである。

　動作制御トランジスタＭＬ３はイネーブル信号ＯＮに応答して能動負荷回路２３０の全体動作をオン／オフする役割を果たす。イネーブル信号ＯＮが活性化されれば、これに応答して動作制御トランジスタＭＬ３がターンオンされ、動作制御トランジスタＭＬ３がターンオンによって能動負荷回路２３０が動作する。具体的に、動作制御トランジスタＭＬ３は、そのドレーンは共通ノードＮ３に、そのソースは接地電圧ＶＳＳに接続され、そのゲートにはイネーブル信号ＯＮを受信するＮＭＯＳトランジスタである。

　電流感知増幅器２４０は、データライン対ＧＩＯ、ＧＩＯＢに連結されてビットラインセンスアンプ２２０から出力されるデータを感知増幅する。具体的な構成を述べれば、電流感知増幅器２４０は第１及び第２センシングトランジスタＰＡ１、ＰＡ２、ロード抵抗の役割を果たす負荷トランジスタＭＡ１、ＭＡ２とスイッチングトランジスタＭＡ３とを含む。ここでは、第１及び第２センシングトランジスタＰＡ１、ＰＡ２はＰＭＯＳトランジスタであって、負荷トランジスタＭＡ１、ＭＡ２とスイッチングトランジスタＭＡ３とはＮＭＯＳトランジスタである。

　第１及び第２センシングトランジスタＰＡ１、ＰＡ２は、ラッチ構造を有して、第１及び第２センシングトランジスタＰＡ１、ＰＡ２のドレーンとゲートとは相互交差連結される。第１及び第２センシングトランジスタＰＡ１、ＰＡ２ドレーンは、それぞれ出力ノードＮ４と反転出力ノードＮ５に連結されている。出力ノードＮ４で出力電圧ＤＯが、反転出力ノードＮ５で反転出力電圧ＤＯＢが出力される。
　負荷トランジスタＭＡ１、ＭＡ２は、それぞれドレーンとゲートとが連結されて、ダイオード型のトランジスタに具現されて、相互同じ抵抗値を有する。

　スイッチングトランジスタＭＡ３は、イネーブル信号ＯＮによってターンオン／ターンオフされる。すなわち、スイッチングトランジスタＭＡ３はイネーブル信号ＯＮが活性化されれば、これに応答してターンオンされ、スイッチングトランジスタＭＡ３がターンオンされてこそ電流感知増幅器２４０が動作する。
　電流感知増幅器２４０は、データライン対ＧＩＯ、ＧＩＯＢから流入される電流信号Ｉ１、Ｉ２のレベル差を感知して増幅する。データラインＧＩＯに載せられたデータがロジックローレベル‘０’なので、データラインＧＩＯの電圧が相補データラインＧＩＯＢの電圧より低くなれば、第１センシングトランジスタＰＡ１に流れる電流信号Ｉ１が弱まる。したがって、Ｉ１とＩ２間にレベル差が発生する。負荷トランジスタＭＡ１、ＭＡ２は、同じ抵抗値を有するので、負荷トランジスタＭＡ１、ＭＡ２のそれぞれにかかる電圧でも差が生じる。

　すなわち、出力ノードＮ４の電圧レベルが反転出力ノードＮ５の電圧レベルに比べて相対的に低くなる。出力ノードＮ４と反転出力ノードＮ５とは第１及び第２センシングトランジスタＰＡ１、ＰＡ２と交差連結されているので、出力ノードＮ４と反転出力ノードＮ５間の電圧レベル差は第１及び第２センシングトランジスタＰＡ１、ＰＡ２によってさらに増幅される。
　したがって、ビットラインセンスアンプ２２０から出力されるデータによるデータライン対ＧＩＯ、ＧＩＯＢの電流変化が損失なしに電流感知増幅器２４０に伝えられてこそ電流感知増幅器２４０がデータを正しく感知増幅できる。データライン対ＧＩＯ、ＧＩＯＢの電流変化が電流感知増幅器２４０への伝達において損失が発生すれば、電流感知増幅器２４０が電流信号を十分に感知できず、したがって、感知されるデータの信頼性が落ちる。

　本発明の一実施形態による能動負荷回路２３０は、データライン対ＧＩＯ、ＧＩＯＢの電圧に応答して抵抗値が制御されることによって、データライン対ＧＩＯ、ＧＩＯＢに現れる電流信号の変化が損失なく電流感知増幅器２４０に伝送されうる。
　図２を参照して図２に図示された半導体メモリ装置の動作を述べれば、次の通りである。
　カラム選択ラインＣＳＬが活性化されるにつれて、伝送ゲートＴＧ１、ＴＧ２がターンオンされる。これによってビットラインセンスアンプ２２０によって感知されたデータがデータライン対ＧＩＯ、ＧＩＯＢに載せられる。データは‘０’に仮定する。

　データが‘０’である場合、データラインＧＩＯの電圧が低くなって、データラインＧＩＯの電圧によって制御される第１制御トランジスタＭＬ１の抵抗値が高くなる。したがって、第１制御信号ＣＶ１の電圧レベルが上昇し、これによって第１制御信号ＣＶ１によって制御される第１負荷素子ＰＬ１の抵抗値が高くなり、電源電圧ＶＣＣからデータラインＧＩＯに流れる電流が減少する。
　すなわち、データラインＧＩＯの電圧レベルが低くなれば、電源電圧ＶＣＣとデータラインＧＩＯ間の負荷素子、すなわち第１負荷素子ＰＬ１の抵抗値が高くなることによって、電源電圧ＶＣＣから第１負荷素子ＰＬ１を経てデータラインＧＩＯに流入される電流量が減少する。したがって、データラインＧＩＯの電流信号の変化が電流感知増幅器２４０に流入される電流信号Ｉ１に損失なしに現れる。

　ビットラインセンスアンプ２２０によって感知されたデータが‘１’である場合にも、前記の原理と同じく能動負荷回路２４０は電流信号の損失を最大限に抑制する。
　データが‘１’である場合には、相補データラインＧＩＯＢの電圧が低くなって、相補データラインＧＩＯＢの電圧によって制御される第２制御トランジスタＭＬ２の抵抗値が高くなる。したがって、第２制御信号ＣＶ２の電圧レベルが上昇し、これによって第２制御信号ＣＶ２より制御される第２負荷素子ＰＬ２の抵抗値が高くなり、電源電圧ＶＣＣから相補データラインＧＩＯＢに流れる電流量が減少する。

　すなわち、相補データラインＧＩＯＢの電圧レベルが低くなれば、電源電圧ＶＣＣとデータラインＧＩＯＢ間の負荷素子、すなわち第２負荷素子ＰＬ２の抵抗値が高くなることによって、電源電圧ＶＣＣから第２負荷素子ＰＬ２を経て相補データラインＧＩＯＢに流入される電流量が減少する。したがって、相補データラインＧＩＯＢの電流信号の変化が電流感知増幅器２４０に流入される電流信号Ｉ２に損失なしに現れる。
　前記したように、本発明の能動負荷回路２３０が使われる場合、ビットラインセンスアンプ２２０からデータライン対ＧＩＯ、ＧＩＯＢに載せられる微小電流信号が損失なく電流感知増幅器２４０に伝送されることによって、電流感知増幅器２４０がデータを正確で安定して感知増幅できる。

　図３は、本発明の他の一実施形態による能動負荷回路３００を示す回路図である。
　これを参照すれば、本発明の他の一実施形態による能動負荷回路３００はプリチャージ手段３１０を具備する回路であって、図２に図示された本発明の一実施形態による能動負荷回路２３０にプリチャージ手段３１０をさらに具備する。したがって、図２に図示された本発明の一実施形態による能動負荷回路２３０と同じ構成についての詳細なる説明は省略する。

　プリチャージ手段３１０は、能動負荷回路２３０がオフされる時、第１及び第２制御信号ＣＶ２を所定の第１電圧レベル（ここでは、ロジックハイレベル）にプリチャージする役割を果たす。
　プリチャージ手段３１０の詳細なる構成を述べれば、プリチャージ手段３１０はイネーブル信号ＯＮに応答してそれぞれ第１制御信号ＣＶ１と第２制御信号ＣＶ２とをロジックハイレベルにプリチャージする第１及び第２プリチャージトランジスタＰＬ５、ＰＬ６を含む。

　具体的に、第１プリチャージトランジスタＰＬ５は、そのソースは電源電圧ＶＣＣに、そのドレーンは、第１負荷素子ＰＬ１のゲートノードＮ１に接続され、そのゲートにはイネーブル信号ＯＮを受信するＰＭＯＳトランジスタであって、第２プリチャージトランジスタＰＬ６は、そのソースは電源電圧ＶＣＣに、そのドレーンは第２負荷素子ＰＬ２のゲートノードＮ２に接続され、そのゲートには、イネーブル信号ＯＮを受信するＰＭＯＳトランジスタである。

　第１及び第２プリチャージトランジスタＰＬ５、ＰＬ６は、イネーブル信号ＯＮがローレベルに非活性化されれば、ターンオンされることによって、第１及び第２制御信号ＣＶ２をロジックハイレベルにする。したがって、第１及び第２制御信号ＣＶ２によって制御される第１及び第２負荷素子ＰＬ１、ＰＬ２がターンオフされる。すなわち、イネーブル信号ＯＮの非活性化に応答して能動負荷回路２３０の全体動作がオフされる時は、第１及び第２プリチャージトランジスタＰＬ５、ＰＬ６によって第１及び第２負荷素子ＰＬ１、ＰＬ２がターンオフされる。一方、イネーブル信号ＯＮがハイレベルに活性化されて能動負荷回路２３０がオンされれば、第１及び第２プリチャージトランジスタＰＬ５、ＰＬ６はターンオフされる。

　図４は、通常の受動負荷回路を使用した場合と本発明の能動負荷回路を使用した場合とで電流感知増幅器で感知された電流信号を示す波形図である。すなわち、図４で（ａ）は、図１に図示された従来技術による受動負荷を使用する時の電流感知増幅器での電流信号Ｉ１、Ｉ２であって、（ｂ）は、図２に図示された本発明の一実施形態による能動負荷回路２３０を使用する時の電流感知増幅器での電流信号Ｉ１、Ｉ２である。
　図４で分かるように、（ａ）に比べて（ｂ）の場合に電流信号のレベル差Ｉ１−Ｉ２がさらに大きいことが分かる。

　図５は、図４に図示された（ａ）と（ｂ）の場合について、それぞれ電流信号のレベル差Ｉ１−Ｉ２を示すグラフである。すなわち、図５で、（ａ）は図１に図示された通常の受動負荷回路を使用する時の電流感知増幅器に現れる電流信号の差Ｉ１−Ｉ２を示し、（ｂ）は、図２に図示された本発明の一実施形態による能動負荷回路２３０を使用する時の電流感知増幅器に現れる電流信号の差Ｉ１−Ｉ２を示す。図５に示したように、（ａ）に比べて（ｂ）の場合に差の信号の振幅がさらに大きくなることがわかる。電流感知増幅器に現れる電流信号の差が大きいほど、電流感知増幅器がデータを安易に安定して感知増幅できる。したがって、出力されるデータの信頼性も高まる。

　本発明の実施形態による能動負荷回路を具備する半導体メモリ装置は、データライン対を通じて電流感知増幅器に電流信号をさらに効率的に伝達できる。本発明の実施形態による半導体メモリ装置は、メモリセルのデータを感知、増幅するためにビットラインに連結されるビットラインセンスアンプ、ビットラインセンスアンプから出力されるデータを伝送するデータライン対、データライン対のデータを感知増幅する電流感知増幅器及び能動負荷回路が具備できる。能動負荷回路は、データライン対のうちの一つのデータラインに電気的に連結され、データラインの電圧に応答して電流量が制御される第１負荷素子を含む。能動負荷回路は、またデータライン対のうち他の１つである相補データラインに電気的に連結され、相補データラインの電圧に応答して電流量が制御される第２負荷素子を含む。第１負荷素子のターンオン抵抗は、データラインの電圧が低くなれば大きくなり、第２負荷素子のターンオン抵抗は、相補データラインの電圧が低くなればターンオン抵抗が大きくなりうる。

　能動負荷回路は、データラインの電圧に応答して第１負荷素子を制御するための第１制御信号を発生する第１制御トランジスタと、相補データラインの電圧に応答して第２負荷素子を制御するための第２制御信号を発生する第２制御トランジスタとをさらに具備できる。
　本発明の他の実施形態による半導体メモリ装置は、多数のメモリセルが配置されるメモリセルアレイと、メモリセルアレイとからビットライン対に出力されるデータを感知増幅するビットラインセンスアンプと、ビットラインセンスアンプとによって感知増幅されたデータを伝送するためのデータライン対が具備できる。半導体メモリ装置は、またデータライン対に連結されてビットラインセンスアンプから出力されるデータを感知増幅する電流感知増幅器とデータライン対に連結される能動負荷回路とをさらに具備できる。能動負荷回路は、電流感知増幅器の動作点を設定する。能動負荷回路は、データライン対のうちの一つであるデータラインに電気的に連結され、データラインの電圧に応答して電流量が制御される第１負荷素子を含む。能動負荷回路は、またデータライン対のうちの他の１つである相補データラインに電気的に連結され、相補データラインの電圧に応答して電流量が制御される第２負荷素子を含む。第１負荷素子のターンオン抵抗はデータラインの電圧が低くなれば大きくなり、第２負荷素子のターンオン抵抗は相補データラインの電圧が低くなればターンオン抵抗が大きくなりうる。

　能動負荷回路は、データラインの電圧に応答して第１負荷素子を制御するための第１制御信号を発生する第１制御トランジスタと、相補データラインの電圧に応答して第２負荷素子を制御するための第２制御信号を発生する第２制御トランジスタとをさらに具備できる。電流感知増幅器は、流入される電流信号を感知増幅して電圧信号に出力できる。
　第１負荷素子は、第１電源とデータライン間に配置され、第１制御信号をゲートに受信するＰＭＯＳトランジスタで具現できて、第２負荷素子は第１電源と相補データライン間に配置され、第２制御信号をゲートに受信するＰＭＯＳトランジスタで具現できる。第１制御トランジスタは、第１負荷素子のゲートノードと共通ノード間に配置され、そのゲートは、データラインに接続されるＮＭＯＳトランジスタで具現されて、第２制御トランジスタは、第２負荷素子のゲートノードと共通ノード間に配置され、そのゲートは、相補データラインに接続されるＮＭＯＳトランジスタで具現できる。

　能動負荷回路は、また共通ノードと第２電源間に配置され、所定のイネーブル信号に応答してオン／オフされる動作制御トランジスタをさらに含むことができる。
　本発明は、図面に図示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって定められなければならない。

　本実施形態で安定的に提供された電流信号を電流感知増幅器まで伝送できる能動負荷回路を具備する半導体メモリ装置は、ＭＰ３プレーヤー及びコンピュータ装置のメモリ装置に使用できる。

通常の受動負荷回路を具備する半導体メモリ装置の回路図である。 本発明の一実施形態による能動負荷回路を具備する半導体メモリ装置の回路図である。 本発明の他の一実施形態による能動負荷回路を示す回路図である。 通常の受動負荷回路と本発明の能動負荷回路で電流感知増幅器によって感知された電流信号を示す波形図である。 図４の受動負荷回路と能動負荷回路との電流信号のレベル差を示すグラフである。

符号の説明

　２００　　半導体メモリ装置
　２１０　　メモリセルアレイ
　２２０　　ビットラインセンスアンプ
　２３０　　能動負荷回路
　２４０　　電流感知増幅器
　ＢＬ、ＢＬＢ　　ビットライン対
　ＴＧ１、ＴＧ２　　伝送ゲート
　ＣＳＬ　　カラム選択ライン
　ＧＩＯ　　データライン
　ＧＩＯＢ　　相補データライン
　ＶＣＣ　　電源電圧
　ＰＬ１、ＰＬ２　　第１負荷素子及び第２負荷素子
　ＰＬ３、ＰＬ４　　第１及び第２ダイオード
　ＣＶ１、ＣＶ２　　第１及び第２制御信号
　Ｎ１　　第１負荷素子ＰＬ１のゲートノード
　Ｎ２　　第２負荷素子ＰＬ２のゲートノード
　Ｎ３　　共通ノード
　Ｎ４　　出力ノード
　Ｎ５　　反転出力ノード、
　ＭＬ１、ＭＬ２　　第１及び第２制御トランジスタ
　ＭＬ３　　動作制御トランジスタ
　ＯＮ　　イネーブル信号
　ＶＳＳ　　接地電圧
　ＰＡ１、ＰＡ２　　第１及び第２センシングトランジスタ
　ＭＡ１、ＭＡ２　　負荷トランジスタ
　ＭＡ３　　スイッチングトランジスタ
　ＤＯ　　出力電圧
　ＤＯＢ　　反転出力電圧

Claims (24)

1. 　多数のメモリセルを含むメモリセルアレイと、
   　前記メモリセルアレイのメモリセルからビットライン対に出力されるデータを感知増幅して、前記感知増幅されたデータをデータラインと相補データラインとに提供するビットラインセンスアンプと、
   　前記データラインと第１電源間に電気的に連結する第１負荷素子と、前記相補データラインと前記第１電源間に電気的に連結される第１負荷素子とを含む能動負荷回路と
   　を具備して、
   　前記第１負荷素子の電気的抵抗は、前記データラインの電圧レベルに応答して可変され、　前記第２負荷素子の電気的抵抗は、前記相補データラインの電圧レベルに応答して可変されることを特徴とする半導体メモリ装置。
2. 　前記第１負荷素子の電気的抵抗は、前記データラインの電圧レベルが低くなれば大きくなり、
   　前記第２負荷素子の電気的抵抗は、前記相補データラインの電圧レベルが低くなれば大きくなることを特徴とする請求項１に記載の半導体メモリ装置。
3. 　前記第１負荷素子の電気的抵抗は、前記データラインの電圧レベルが高くなれば小さくなり、
   　前記第２負荷素子の電気的抵抗は、前記相補データラインの電圧レベルが高くなれば小さくなることを特徴とする請求項１に記載の半導体メモリ装置。
4. 　前記第１負荷素子は、前記データラインと前記第１電源間に連結される第１負荷トランジスタを含み、前記第２負荷素子は、前記相補データラインと前記第１電源間に連結される第２負荷素子を含むことを特徴とする請求項１に記載の半導体メモリ装置。
5. 　前記能動負荷回路は、
   　前記データラインの電圧レベルに応答して、前記第１負荷トランジスタのゲートに印加される第１制御信号を発生する第１制御トランジスタと、
   　前記相補データラインの電圧レベルに応答して、前記第２負荷トランジスタのゲートに印加される第２制御信号を発生する第２制御トランジスタと
   　をさらに具備することを特徴とする請求項４に記載の半導体メモリ装置。
6. 　前記能動負荷回路は、
   　前記相補データラインと前記第１制御トランジスタ間に配置される第１ダイオードと、
   　前記データラインと前記第２制御トランジスタ間に配置される第２ダイオードと
   　をさらに具備することを特徴とする請求項５に記載の半導体メモリ装置。
7. 　前記第１ダイオード及び前記第２ダイオードのそれぞれは、
   　ＭＯＳトランジスタで構成されることを特徴とする請求項６に記載の半導体メモリ装置。
8. 　前記第１及び第２負荷素子のそれぞれは、
   　ＰＭＯＳトランジスタで構成されることを特徴とする請求項４に記載の半導体メモリ装置。
9. 　前記第１制御トランジスタは、前記第１負荷素子のゲートと所定の共通ノード間に配置され、そのゲートは前記データラインに連結されて、
   　前記第２制御トランジスタは、前記第２負荷素子のゲートと前記共通ノード間に配置され、そのゲートは前記相補データラインに連結されることを特徴とする請求項５に記載の半導体メモリ装置。
10. 　前記第１及び第２制御トランジスタのそれぞれは、
    　ＮＭＯＳトランジスタで構成されることを特徴とする請求項９に記載の半導体メモリ装置。
11. 　前記能動負荷回路は、
    　前記共通ノードと第２電源間に配置され、所定のイネーブル信号に応答してオン／オフされる動作制御トランジスタをさらに具備することを特徴とする請求項９に記載の半導体メモリ装置。
12. 　前記能動負荷回路は、
    　前記イネーブル信号の非活性化に応答して前記第１及び第２制御信号を第１ロジックレベルにプリチャージするためのプリチャージ手段をさらに具備することを特徴とする請求項１１に記載の半導体メモリ装置。
13. 　前記プリチャージ手段は、
    　前記第１電源と前記第１負荷素子のゲート間に配置され、前記イネーブル信号をゲートに受信する第１プリチャージトランジスタと、
    　前記第１電源と前記第２負荷素子のゲート間に配置され、前記イネーブル信号をゲートに受信する第２プリチャージトランジスタと
    　を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
14. 　前記第１電源は、供給電圧を含み、前記第２電源は、グラウンド電圧を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
15. 　前記半導体メモリ装置は、
    　前記データラインと前記相補データラインのデータを増幅するための電流感知増幅器とをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
16. 　前記半導体メモリ装置は、
    　カラム選択信号のイネーブルに応答して前記ビットラインセンスアンプを前記能動負荷回路に連結させ、前記カラム選択信号のディスエーブルに応答して前記ビットラインセンスアンプを前記能動負荷回路から分離させるために、前記データラインと前記相補データライン上に配置される伝送ゲートをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
17. 　メモリセルアレイと前記メモリセルアレイのメモリセルからビットライン対に出力されるデータを感知増幅して、前記感知増幅されたデータをデータラインと相補データラインとに提供するビットラインセンスアンプを具備する半導体メモリ装置の動作方法において、
    （ａ）前記データラインの電圧レベルに応答して前記データラインと電源間の電気的抵抗を可変する段階と、
    （ｂ）前記相補データラインの電圧レベルに応答して前記相補データラインと前記電源間の電気的抵抗を可変する段階と
    　を具備する半導体メモリ装置の動作方法。
18. 　前記（ａ）段階は、前記データラインの電圧レベルが低くなれば前記データラインと前記電源間の電気的抵抗を大きくする段階を含み、
    　前記（ｂ）段階は、前記相補データラインの電圧レベルが低くなれば前記相補データラインと前記電源間の電気的抵抗を大きくする段階を含むことを特徴とする請求項１７に記載の半導体メモリ装置の動作方法。
19. 　前記（ａ）段階は、前記データラインの電圧レベルが高くなれば前記データラインと前記電源間の電気的抵抗を小さくする段階を含み、
    　前記（ｂ）段階は、前記相補データラインの電圧レベルが高くなれば前記相補データラインと前記電源間の電気的抵抗を小さくする段階を含むことを特徴とする請求項１７に記載の半導体メモリ装置の動作方法。
20. 　前記（ａ）段階は、前記データラインの電圧レベルに応答する第１制御信号を発生する段階と、前記第１制御信号に応答して前記データラインと前記電源間の電気的抵抗を可変する段階とを含み、
    　前記（ｂ）段階は、前記相補データラインの電圧レベルに応答する第２制御信号を発生する段階と、前記第２制御信号に応答して前記相補データラインと前記電源間の電気的抵抗を可変する段階とを含むことを特徴とする請求項１７に記載の半導体メモリ装置の動作方法。
21. 　前記半導体メモリ装置の動作方法は、
    （ｃ）イネーブル信号の非活性化に応答して前記第１及び第２制御信号を第１ロジックレベルにプリチャージする段階をさらに具備することを特徴とする請求項２０に記載の半導体メモリ装置の動作方法。
22. 　前記電源は、
    　前記半導体メモリ装置に対する供給電圧を含むことを特徴とする請求項１７に記載の半導体メモリ装置の動作方法。
23. 　前記半導体メモリ装置の動作方法は、
    （ｃ）前記データラインと前記相補データラインのデータとを増幅する段階をさらに具備することを特徴とする請求項１７に記載の半導体メモリ装置の動作方法。
24. 　前記半導体メモリ装置は、
    （ｃ）カラム選択信号のイネーブルに応答して前記ビットラインセンスアンプを前記データラインと前記相補データラインとに連結させる段階と、
    （ｃ）前記カラム選択信号のディスエーブルに応答して前記ビットラインセンスアンプを前記データラインと前記相補データラインから分離させる段階とをさらに具備することを特徴とする請求項１７に記載の半導体メモリ装置。
    
    

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