KR20110054773A - 비트라인 디스털번스를 개선하는 반도체 메모리 장치 - Google Patents

비트라인 디스털번스를 개선하는 반도체 메모리 장치 Download PDF

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KR20110054773A
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Abstract

본 발명은 비트라인 디스털번스를 개선하는 반도체 메모리 장치에 관한 것이다. 반도체 메모리 장치는, 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 비트라인 센스 앰프, 칼럼 선택 신호에 응답하여 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 칼럼 선택부, 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 데이터 라인 프리차아지부, 그리고 로컬 데이터 라인 쌍으로 전달된 데이터를 감지 증폭하는 데이터 라인 센스 앰프를 포함한다. 데이터 라인 센스 앰프는, 제1 데이터 라인 센싱 인에이블 신호와 로컬 데이터 라인 쌍의 데이터에 응답하여 프리차아지 전압 레벨의 로컬 데이터 라인 쌍의 차아지를 디스차아지시키는 차아지 싱크부와, 제2 데이터 라인 센싱 인에이블 신호에 응답하여 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 데이터 센싱부를 포함한다.
Figure P1020090111543
비트라인 디스털번스, 데이터 라인 프리차아지, 데이터 라인 센스 앰프, 차아지 싱크부, 데이터 센싱부

Description

비트라인 디스털번스를 개선하는 반도체 메모리 장치{Semiconductor memory device for improving bit line disturbance}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인 디스털번스 현상을 개선하는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치들은 사용자들의 요구에 따라 고용량화와 저전력 고속 동작이 요구되는 추세이다. 반도체 메모리 장치들의 고용량화에 따라 데이터 라인의 부하 커패시턴스가 커지고, 저전력화에 따라 독출 동작과 기입 동작을 포함하는 데이터 억세스 동작 시에 사용되는 동작 전압이 점점 낮아지고 있다. 동작 전압이 저전압 레벨로 내려갈수록 메모리 셀 데이터를 감지 증폭하는 센싱 마진이 부족해진다(critical).
본 발명이 이루고자하는 기술적 과제는 비트라인 디스털번스 현상을 개선하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 상기 반도체 메모리 장치의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 비트라인 센스 앰프, 칼럼 선택 신호에 응답하여 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 칼럼 선택부, 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 데이터 라인 프리차아지부, 그리고 로컬 데이터 라인 쌍으로 전달된 데이터를 감지 증폭하는 데이터 라인 센스 앰프를 포함한다. 데이터 라인 센스 앰프는, 제1 데이터 라인 센싱 인에이블 신호와 로컬 데이터 라인 쌍의 데이터에 응답하여 프리차아지 전압 레벨의 로컬 데이터 라인 쌍의 차아지를 디스차아지시키는 차아지 싱크부와, 제2 데이터 라인 센싱 인에이블 신호에 응답하여 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 데이터 센싱부를 포함한다.
본 발명의 실시예들에 따라, 차아지 싱크부는 로컬 데이터 라인 쌍의 데이터를 감지 증폭할 수 있다.
본 발명의 실시예들에 따라, 제1 데이터 라인 센싱 인에이블 신호는 컬럼 선택 신호의 활성화 시점에 맞추어 동시에 활성화될 수 있다. 제1 데이터 라인 센싱 인에이블 신호는 제2 데이터 라인 센싱 인에이블 신호보다 먼저 활성화될 수 있다. 제1 데이터 라인 센싱 인에이블 신호는 제2 데이터 라인 센싱 인에이블 신호와 동시에 활성화될 수 있다. 제1 데이터 라인 센싱 인에이블 신호는 제2 데이터 라인 센싱 인에이블 신호보다 나중에 활성화될 수 있다.
본 발명의 실시예들에 따라, 차아지 싱크부는, 로컬 데이터 라인에 그 게이트가 연결되고 상보 로컬 데이터 라인에 그 드레인이 연결되는 제1 엔모스 트랜지스터, 상보 로컬 데이터 라인에 그 게이트가 연결되고 로컬 데이터 라인에 그 드레인이 연결되는 제2 엔모스 트랜지스터, 그리고 제1 및 제2 엔모스 트랜지스터들의 소스들에 그 드레인이 연결되고 제1 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제3 엔모스 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 데이터 센싱부는, 제2 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 상보 글로벌 데이터 라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터, 제2 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 글로벌 데이터 라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터, 로컬 데이터 라인에 그 게이트가 연결되고 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되는 제3 엔모스 트랜지스터, 상보 로컬 데이터 라인에 그 게이트가 연결되고 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되는 제4 엔모스 트랜지스터, 그 리고 제3 및 상기 제4 엔모스 트랜지스터들의 소스들에 그 드레인이 연결되고 제2 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제5 엔모스 트랜지스터를 포함할 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치는, 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 비트라인 센스 앰프, 칼럼 선택 신호에 응답하여 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 칼럼 선택부, 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 데이터 라인 프리차아지부, 그리고 로컬 데이터 라인 쌍으로 전달된 데이터를 감지 증폭하는 데이터 라인 센스 앰프를 포함한다. 데이터 라인 센스 앰프는, 데이터 라인 센싱 인에이블 신호를 입력하여 반전된 데이터 라인 센싱 인에이블 신호를 발생하는 센싱 제어부, 데이터 라인 센싱 인에이블 신호, 반전된 데이터 라인 센싱 인에이블 신호 및 로컬 데이터 라인 쌍의 데이터에 응답하여 프리차아지 전압 레벨의 로컬 데이터 라인 쌍의 차아지를 디스차아지시키는 차아지 싱크부와, 데이터 라인 센싱 인에이블 신호에 응답하여 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 데이터 센싱부를 포함한다.
본 발명의 실시예들에 따라, 데이터 라인 센싱 인에이블 신호는 컬럼 선택 신호의 활성화 시점에 맞추어 동시에 활성화될 수 있다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 또 다른 면에 따른 반도체 메모리 장치의 동작 방법은, 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 단계, 선택된 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 단계, 칼럼 선택 신호에 응답하여 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 단계, 제1 데이터 라인 센싱 인에이블 신호에 응답하여 프리차아지 전압 레벨의 로컬 데이터 라인 쌍의 차아지를 디스차아지시키고 로컬 데이터 라인 쌍의 데이터를 감지 증폭하는 단계, 그리고 제2 데이터 라인 센싱 인에이블 신호에 응답하여 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 단계를 포함한다.
상기 다른 기술적 과제를 해결하기 위하여, 본 발명의 또 다른 면에 따른 반도체 메모리 장치의 동작 방법은, 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 단계, 선택된 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 단계, 칼럼 선택 신호에 응답하여 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 단계, 데이터 라인 센싱 인에이블 신호 및 반전된 데이터 라인 센싱 인에이블 신호에 응답하여 프리차아지 전압 레벨의 로컬 데이터 라인 쌍의 차아지를 디스차아지시키고 로컬 데이터 라인 쌍의 데이터를 감지 증폭하는 단계, 그리고 데이터 라인 센싱 인에이블 신호에 응답하여 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 단계를 포함한다.
상술한 본 발명의 반도체 메모리 장치는, 프리차아지 전압 레벨로 프리차아지된 로컬 데이터 라인 쌍의 차아지를 데이터 라인 센스 앰프 내 차아지 싱크부를 통하여 주로 디스차아지시키기 때문에, 비트라인 센스 앰프 쪽으로 흘러들어가는 차아지가 크게 줄어들게 되어 비트라인 디스털번스 현상을 줄인다. 또한, 반도체 메모리 장치는 데이터 센스 앰프 내 데이터 센싱부가 로컬 데이터 라인 쌍과 글로벌 데이터 라인 쌍을 서로 분리시키는 구조를 가지기 때문에, 로컬 데이터 라인 쌍의 데이터가 글로벌 데이터 라인 쌍으로 직접 영향을 미치지 않는다. 이에 따라, 반도체 메모리 장치의 동작상 전압 변동, 노이즈 등으로 인해 로컬 데이터 라인의 전압 레벨이 흔들리더라도 글로벌 데이터 라인 쌍은 바로 영향을 받지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
반도체 메모리 장치들 중 DRAM은, 메모리 셀로부터 독출된 데이터를 비트라인 센스 앰프에 의해서 감지 증폭한다. 비트라인 센스 앰프는 비트라인 쌍으로 전달된 메모리 셀 데이터에 의해 차아지 셰어링된 비트라인 쌍 사이의 전압 차이를 크게 벌려 디벨롭시킨다. 비트라인 센스 앰프에 의해 감지 증폭된 데이터는 데이터 라인 센스 앰프에 의해 다시 감지 증폭되어 외부로 독출된다.
DRAM의 고속 동작화의 주요 파라미터 중 하나인 tRCD (/RAS to /CAS delay time)는, 도 1에 도시된 바와 같이, 라스(/RAS) 액티브 명령과 카스(/CAS) 액티브 명령 사이의 시간을 의미하는 데, tRCD가 짧을수록 DRAM의 고속 동작이 가능해진다. 라스 액티브 명령은 독출하고자 하는 메모리 셀이 연결된 워드라인을 활성화시킨다. 워드라인이 활성화되면, 워드라인에 연결된 모든 메모리 셀들의 데이터들이 대응되는 비트라인들로 전송된다. 비트라인 센스 앰프는 비트라인 쌍으로 전달된 메모리 셀 데이터에 의해 차아지 셰어링된 비트라인 쌍 사이의 전압 차이를 디벨롭시킨다. 카스 액티브 명령은 칼럼 선택 신호를 활성화시켜서 독출하고자 하는 메모리 셀의 비트라인 쌍의 데이터를 데이터 라인 쌍으로 전달한다.
도 2는 비트라인 쌍의 데이터 증폭과 tRCD 타이밍과의 관계를 설명하는 도면이다. 도 2를 참조하면, 비트라인 쌍(BL, BLB)으로 전달된 메모리 셀 데이터에 의해 차아지 셰어링된 후 증폭되어 디벨롭되는 파형에서, 비트라인 쌍(BL, BLB)이 충분히 디벨롭된 후에 칼럼 선택 신호에 의해 비트라인 쌍(BL, BLB)의 데이터를 데이터 라인으로 전달한다. tRCD 시간이 짧을수록 DRAM의 고속 동작이 가능해진다. tRCD 시간을 최단 시간으로 줄일수록 비트라인 쌍(BL, BLB)의 데이터가 완전히 증폭되기 전에 데이터 라인 쌍으로 전달될 수 있다. 이에 따라, 데이터 라인 쌍의 전압 차가 작아져서 데이터 라인 센스 앰프가 감지해낼 수 있는 값보다 작아질 수 있다. 이 경우, 데이터 라인 센스 앰프의 오동작이 발생할 수 있다.
또한, 비트라인 쌍(BL, BLB)의 데이터가 완전히 증폭되기 전에 데이터 라인 쌍으로 전달되는 경우, 프리차아지 레벨로 프리차아지 되어있던 데이터 라인 쌍의 차아지들이 비트라인 쌍 쪽으로 흘러들어가 비트라인 센스 앰프의 동작을 방해할 수 있다. 이러한 비트라인 디스털번스는 비트라인 센스 앰프의 미스매치를 일으켜서 비트라인 센스 앰프의 오동작을 유발할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 3을 참조하면, 반도체 메모리 장치(100)는 메모리 셀(110), 비트라인 센스 앰프(120), 칼럼 선택부(130), 데이터 라인 프리차아지부(140) 그리고 데이터 라인 센스 앰프(150)를 포함한다.
메모리 셀(110)은 비트라인 쌍(BL, BLB)과 워드라인(WL)이 교차하는 지점에배치되고, 셀 트랜지스터(111)와 셀 커패시터(112)를 포함한다. 셀 트랜지스터(111)는 워드라인(WL)이 활성화되면 셀 커패시터(112)에 저장된 메모리 셀 데이터를 비트라인(BL)으로 전달한다. 메모리 셀(110)은 설명의 편의를 위하여 하나의 비트라인 쌍(BL, BLB)과 하나의 워드라인(WL)에 연결되는 하나의 메모리 셀을 예시적으로 설명하고 있다. 복수개의 비트라인 쌍들(BLs, BLBs)과 복수개의 워드라인들(WLs)이 교차하는 지점들에 메모리 셀들(110)이 각각 연결되어 매트릭스 형태의 메모리 셀 어레이가 형성된다.
비트라인 센스 앰프(120)는 비트라인 쌍(BL, BLB)으로 전달되는 메모리 셀 데이터를 감지 증폭하여 비트라인 쌍(BL, BLB)의 전압 레벨을 디벨롭시킨다. 비트라인 센스 앰프(120)는 제1 비트라인 센싱 인에이블 신호(LAENB)에 응답하여 제1 노드(LA)로 전원 전압(VA)을 공급하는 제1 피모스 트랜지스터(121)와, 제2 비트라인 센싱 인에이블 신호(LAEN)에 응답하여 제2 노드(LAB)로 접지 전압(VSS)을 공급하는 제1 엔모스 트랜지스터(122)를 포함한다. 그리고, 비트라인 센스 앰프(120) 는 비트라인 쌍(BL, BLB) 사이에 교차 연결되는 제2 및 제3 피모스 트랜지스터들(123, 124)과 제2 및 제3 엔모스 트랜지스터들(125, 126)을 포함한다. 제1 노드(LA)와 비트라인(BL) 사이에, 그리고 제1 노드(LA)와 상보 비트라인(BLB) 사이에 제2 및 제3 피모스 트랜지스터(123, 124)가 각각 연결되고, 제2 피모스 트랜지스터(123)의 게이트는 상보 비트라인(BLB)에 연결되고, 제3 피모스 트랜지스터(124)의 게이트는 비트라인(BL)에 연결된다. 제2 노드(LAB)와 비트라인(BL) 사이에, 그리고 제2 노드(LAB)와 상보 비트라인(BLB) 사이에 제2 및 제3 엔모스 트랜지스터(125, 126)가 각각 연결되고, 제2 엔모스 트랜지스터(125)의 게이트는 상보 비트라인(BLB)에 연결되고, 제3 엔모스 트랜지스터(126)의 게이트는 비트라인(BL)에 연결된다.
칼럼 선택부(130)는 칼럼 선택 신호(CSL)에 응답하여 비트라인 쌍(BL, BLB)의 데이터를 로컬 데이터 라인 쌍(LIO, LIOB)으로 전달한다. 칼럼 선택부(130)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)을 로컬 데이터 라인(LIO)과 연결시키는 제1 엔모스 트랜지스터(131)와 상보 비트라인(BLB)과 상보 로컬 데이터 라인(LIOB)을 연결시키는 제2 엔모스 트랜지스터(132)를 포함한다. 칼럼 선택 신호(CSL)는 반도체 메모리 장치(100)로 입력되는 칼럼 어드레스를 디코딩하는 칼럼 디코더(미도시)에 의해 발생되고, 독출하고자 하는 메모리 셀(110)의 비트라인 쌍(BL, BLB)을 로컬 데이터 라인 쌍(LIO, LIOB)과 연결시킨다.
데이터 라인 프리차아지부(140)는 프리차아지 신호(PLIOEQ)에 응답하여 로컬 데이터 라인 쌍(LIO, LIOB)을 전원 전압(VA) 레벨로 프리차아지시킨다. 데이터 라 인 프리차아지부(140)는 전원 전압(VA)과 로컬 데이터 라인(LIO) 사이에 연결되는 제1 피모스 트랜지스터(141), 전원 전압(VA)와 상보 로컬 데이터 라인(LIOB) 사이에 연결되는 제2 피모스 트랜지스터(142), 그리고 로컬 데이터 라인(LIO)과 상보 로컬 데이터 라인(LIOB) 사이에 연결되는 제3 피모스 트랜지스터(143)를 포함한다. 제1 내지 제3 피모스 트랜지스터들(141, 142, 143)은 프리차아지 신호(PLIOEQ)에 의해 제어된다. 데이터 라인 프리차아지부(140)는 전원 전압(VA)과 로컬 데이터 라인(LIO) 사이에 연결되는 제1 엔모스 트랜지스터(144)와 전원 전압(VA)와 상보 로컬 데이터 라인(LIOB) 사이에 연결되는 제2 엔모스 트랜지스터(145)를 포함한다. 제1 및 제2 엔모스 트랜지스터들(144, 145)은 프리차아지 신호(PLIOEQ)를 입력하는 인버터(146)의 출력에 의해 제어된다. 제1 내지 제3 피모스 트랜지스터들(141, 142, 143)과 제1 및 제2 엔모스 트랜지스터들(144, 145)은 로직 로우레벨의 프리차아지 신호(PLIOEQ)에 응답하여 턴온되어, 로컬 데이터 라인 쌍(LIO, LIOB)을 전원 전압(VA) 레벨로 프리차아지시킨다.
데이터 라인 센스 앰프(150)는 차아지 싱크부(160)와 데이터 센싱부(170)를 포함한다. 차아지 싱크부(160)는 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)에 응답하여 전원 전압(VA) 레벨로 프리차아지된 로컬 데이터 라인 쌍(LIO, LIOB)의 차아지를 디스차아지시키고, 로컬 데이터 라인 쌍(LIO, LIOB)의 데이터를 감지 증폭한다. 데이터 센싱부(170)는 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)에 응답하여 로컬 데이터 라인 쌍(LIO, LIOB)으로 전달된 데이터를 감지 증폭하여 글로벌 데이터 라인 쌍(GIO, GIOB)으로 전달한다.
차아지 싱크부(160)는, 로컬 데이터 라인(LIO)에 그 게이트가 연결되고 상보 로컬 데이터 라인(LIOB)에 그 드레인이 연결되는 제1 엔모스 트랜지스터(161), 상보 로컬 데이터 라인(LIOB)에 그 게이트가 연결되고 로컬 데이터 라인(LIO)에 그 드레인이 연결되는 제2 엔모스 트랜지스터(162), 그리고 제1 및 제2 엔모스 트랜지스터들(161, 162)의 소스들에 그 드레인이 연결되고 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제3 엔모스 트랜지스터(163)를 포함한다.
데이터 센싱부(170)는, 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)가 그 게이트에 연결되고 상보 글로벌 데이터 라인(GIOB)이 그 드레인에 연결되는 제1 엔모스 트랜지스터(171), 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)가 그 게이트에 연결되고 글로벌 데이터 라인(GIO)이 그 드레인에 연결되는 제2 엔모스 트랜지스터(172), 로컬 데이터 라인(LIO)에 그 게이트가 연결되고 제1 엔모스 트랜지스터(171)의 소스가 그 드레인에 연결되는 제3 엔모스 트랜지스터(173), 상보 로컬 데이터 라인(LIOB)에 그 게이트가 연결되고 제2 엔모스 트랜지스터(172)의 소스가 그 드레인에 연결되는 제4 엔모스 트랜지스터(174), 그리고 제3 및 제4 엔모스 트랜지스터들(173, 174)의 소스들에 그 드레인이 연결되고 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제5 엔모스 트랜지스터(175)를 포함한다.
도 4는 도 3의 반도체 메모리 장치(100)의 동작을 설명하는 타이밍 다이어그램이다. 도 3의 반도체 메모리 장치(100)와 연계하여 도 4의 타이밍 다이어그램을 참조하면, 독출하고자 하는 메모리 셀(110)의 워드라인(WL)이 활성화되고, 메모리 셀(110)의 데이터가 비트라인 쌍(BL, BLB)으로 전달되고, 비트라인 쌍(BL, BLB)은 메모리 셀(110)의 데이터에 의해 차아지 셰어링된다. 로직 하이레벨의 제1 비트라인 센싱 인에이블 신호(LAEN)와 로직 로우레벨의 제2 비트라인 센싱 인에이블 신호(LAENB)에 의해 비트라인 센스 앰프(120)가 인에이블되면, 제1 노드(LA)는 전원 전압(VA) 레벨이 되고 제2 노드(LAB)는 접지 전압(VSS) 레벨이 되고, 비트라인 쌍(BL, BLB)의 데이터가 감지 증폭되어 비트라인 쌍(BL, BLB)의 전압 레벨이 디벨롭된다. 이 때, 로컬 데이터 라인 쌍(LIO, LIOB)은 프리차아지 신호(PLIOEQ)의 활성화에 응답하여 전원 전압(VA) 레벨로 프리차아지되어 있다.
이 후, 프리차아지 신호(PLIOEQ)는 비활성화되고 칼럼 선택 신호(CSL)가 로직 하이레벨로 활성화되면, 비트라인 쌍(BL, BLB)의 데이터는 로컬 데이터 라인 쌍(LIO, LIOB)으로 전달된다. 전원 전압(VA) 레벨로 프리차아지된 로컬 데이터 라인 쌍(LIO, LIOB)이 비트라인 쌍(BL, BLB)과 연결됨에 따라, 비트라인 쌍(BL, BLB)의 전압 레벨이 순간적으로 올라간다. 즉, 로컬 데이터 라인 쌍(LIO, LIOB)의 차아지들이 비트라인 쌍(BL, BLB) 쪽으로 흘러들어가서 비트라인 쌍(BL, BLB)의 전압 레벨을 상승시키는 비트라인 디스털번스 현상이 발생된다. 여기에서, 비트라인 쌍(BL, BLB)의 데이터들이 비트라인 센스 앰프(120)에 의해 충분히 디벨롭되기 전에 비트라인 디스털번스 현상이 일어나게 되면, 최악의 경우 비트라인 쌍(BL, BLB)의 데이터가 뒤집혀질 수 있다. 이 경우, 비트라인 센스 앰프(120)의 오동작이 유발된다.
비트라인 디스털번스 현상을 개선하기 위하여, 데이터 라인 센스 앰프(150)의 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)를 칼럼 선택 신호(CSL)의 활성화 시점에 맞추어 활성화시킨다. 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)가 로직 하이레벨로 활성화되면, 차아지 싱크부(160)의 제3 엔모스 트랜지스터(163)가 턴온된다. 예를 들어, 비트라인 센스 앰프(120)에 의해 감지 증폭되어진 비트라인(BL)의 데이터가 로직 로우레벨쪽의 전압 레벨을 갖고 상보 비트라인(BLB) 데이터가 로직 하이레벨쪽의 전압 레벨을 갖는다고 가정하자. 칼럼 선택 신호(CSL)가 활성화되어 비트라인(BL)의 로직 로우레벨쪽의 전압 레벨이 로컬 데이터 라인(LIO)으로 전달되고, 상보 비트라인(BLB)의 로직 하이레벨쪽의 전압 레벨이 상보 로컬 데이터 라인(LIOB)으로 전달된다. 이와 동시에, 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)가 활성화되면, 로직 하이레벨쪽의 전압 레벨을 갖는 상보 로컬 데이터 라인(LIOB)에 제어되는 제2 엔모스 트랜지스터(162)가 턴온되어, 로컬 데이터 라인(LIO)의 차아지는 제2 엔모스 트랜지스터(162)와 제3 엔모스 트랜지스터(163)로 구성되는 제1 경로(CP1)를 통해서 디스차아지된다.
로컬 데이터 라인(LIO)의 차아지는 데이터 라인 센스 앰프(150)쪽의 제1 경로(CP2)와 더불어 비트라인 센스 앰프(120)쪽의 제2 경로(CP1)로도 디스차아지된다. 제2 경로(CP2)는 로직 하이레벨쪽의 전압 레벨을 갖는 상보 비트라인(BLB)에 의해 턴온되는 비트라인 센스 앰프(120)의 제2 엔모스 트랜지스터(125)와 제2 비트라인 센싱 인에이블 신호(LAEN)에 의해 턴온되는 제1 엔모스 트랜지스터(122)로 구성된다. 비트라인 센스 앰프(120)의 트랜지스터들(121-126)의 사이즈가 데이터 라 인 센스 앰프(160) 내 차아지 싱크부(16)의 트랜지스터들(161-163)의 사이즈 보다 작기 때문에, 로컬 데이터 라인(LIO)의 차아지는 제2 경로(CP2) 보다는 제1 경로(CP1)로 주로 디스차아지된다. 이에 따라, 비트라인 센스 앰프(120) 쪽으로 흘러들어가는 차아지가 크게 줄어들게 되어 비트라인 디스털번스 현상을 줄일 수 있다.
한편, 차아지 싱크부(160)는 제1 경로(CP1)를 통해 로직 로우레벨쪽의 전압 레벨을 갖는 로컬 데이터 라인(LIO)을 접지 전압(VSS) 레벨쪽의 로직 로우레벨이 되게 한다. 상보 로컬 데이터 라인(LIOB)은 칼럼 선택부(130)를 통하여 전달되는 상보 비트라인(BLB)의 로직 하이레벨쪽의 전압 레벨이 데이터 라인 프리차아지부(140)에 의해 전원 전압(VA) 레벨로 되어 로직 하이레벨이 된다. 즉, 차아지 싱크부(160)는 로컬 데이터 라인쌍(LIO, LIOB)의 데이터를 감지 증폭하는 동작을 수행한다.
마찬가지로, 비트라인 센스 앰프(120)에 의해 감지 증폭되어진 비트라인(BL)의 데이터가 로직 하이레벨쪽의 전압 레벨을 갖고 상보 비트라인(BLB) 데이터가 로직 로우레벨쪽의 전압 레벨을 갖는 경우에도, 전원 전압(VA) 레벨로 프리차아지된 상보 로컬 데이터 라인(LIOB)의 차아지는 차아지 싱크부(160) 내 제1 엔모스 트랜지스터(161)와 제3 엔모스 트랜지스터(163)로 구성되는 제1 경로로 주로 디스차아지되어, 비트라인 센스 앰프(120) 쪽으로 흘러들어가는 차아지를 줄여 비트라인 디스털번스 현상을 줄일 수 있다. 차아지 싱크부(160)는 상보 로컬 데이터 라인(LIOB)은 접지 전압(VSS) 레벨쪽의 로직 로우레벨로, 그리고 로컬 데이터 라 인(LIO)은 전원 전압(VA) 레벨의 로직 하이레벨로 감지 증폭한다.
제1 데이터 라인 센싱 인에이블 신호(PLSAE1)의 활성화 후에, 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)가 활성화되면, 데이터 라인 센스 앰프(150) 내 데이터 센싱부(170)의 제1, 제2 및 제5 엔모스 트랜지스터들(171, 172, 175)이 턴온된다. 차아지 싱크부(160)에 의해 예컨대, 로컬 데이터 라인(LIO)은 로직 로우레벨로, 그리고 상보 로컬 데이터 라인(LIOB)은 로직 하이레벨로 감지 증폭되면, 데이터 센싱부(170)의 제4 엔모스 트랜지스터(174)가 턴온되어, 글로벌 데이터 라인(GIO)은 로직 로우레벨이 된다. 상보 글로벌 데이터 라인(GIOB)은 글로벌 데이터 라인 프리차아지부(미도시)를 통해 프리차아지된 전원 전압(VA) 레벨의 로직 하이레벨을 유지한다. 이에 따라, 데이터 라인 센스 앰프(150)는 로컬 데이터 라인쌍(LIO, LIOB)의 데이터를 감지 증폭하여 글로벌 데이터 라인쌍(GIO, GIOB)으로 전달한다.
한편, 데이터 센싱부(170)는 로컬 데이터 라인 쌍(LIO, LIOB)과 글로벌 데이터 라인 쌍(GIO, GIOB)을 서로 분리시키는 구조를 가지면서 로컬 데이터 라인쌍(LIO, LIOB)의 데이터를 글로벌 데이터 라인쌍(GIO, GIOB)으로 전달한다. 즉, 비트라인 쌍(BL, BLB)은 컬럼 선택부(130)의 트랜지스터들(131, 132)의 정션들을 통하여 로컬 데이터 라인 쌍(LIO, LIOB)과 연결되는 구조를 가지는 데, 이에 따라 상술한 비트라인 디스털번스 현상과 같이 로컬 데이터 라인 쌍(LIO, LIOB)의 전압 레벨이 비트라인 쌍(BL, BLB)으로 직접 영향을 미치는 현상이 발생된다. 이에 대하여, 로컬 데이터 라인 쌍(LIO, LIOB)은 데이터 센싱부(170)의 제3 및 제4 엔모스 트랜지스터들(173, 174)의 게이트들에 연결되고 글로벌 데이터 라인 쌍(GIO, GIOB)은 데이터 센싱부(170)의 제1 및 제2 엔모스 트랜지스터들(171, 172)의 드레인들에 연결되어, 로컬 데이터 라인쌍(LIO, LIOB)과 글로벌 데이터 라인쌍(GIO, GIOB)은 직접 연결되는 구조를 갖지 않는다. 로컬 데이터 라인 쌍(LIO, LIOB)의 데이터가 글로벌 데이터 라인 쌍(GIO, GIOB)으로 직접 영향을 미치지 않기 때문에, 반도체 메모리 장치(100)의 동작상 전압 변동, 노이즈 등으로 인해 로컬 데이터 라인(LIO, LIOB)의 전압 레벨이 흔들리더라도 글로벌 데이터 라인 쌍(GIO, GIOB)은 바로 영향을 받지 않는다.
본 실시예에서는 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)가 제2 데이터 라인 센싱 인에이블 신호(PLSAE2) 보다 먼저 활성화되는 경우에 대하여 설명하였다. 다른 한편으로, 제1 데이터 라인 센싱 인에이블 신호(PLSAE1)가 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)와 동시에 활성화되는 경우에, 차아지 싱크부(160)에 의한 로컬 데이터 라인(LIO)의 차아지를 디스차아지시키는 동작과 로컬 데이터 라인 쌍(LIO, LIOB)을 감지 증폭하는 동작이 이루어짐과 동시에, 감지 증폭된 로컬 데이터 라인쌍(LIO, LIOB)의 데이터를 데이터 센싱부(170)를 통해 글로벌 데이터 라인쌍(GIO, GIOB)으로 전달하는 동작이 이루어지도록 설정할 수 있다. 또 다른 한편으로, 제2 데이터 라인 센싱 인에이블 신호(PLSAE2)가 제1 데이터 라인 센싱 인에이블 신호(PLSAE1) 보다 먼저 활성화되는 경우에, 로컬 데이터 라인 쌍(LIO, LIOB)으로 전달된 비트라인 쌍(BL, BLB)의 데이터를 데이터 센싱부(170)를 통해 글로벌 데이터 라인쌍(GIO, GIOB)으로 전달하는 동작이 이루어지는 가운데, 차아지 싱크부(160)에 의한 로컬 데이터 라인(LIO)의 차아지를 디스차아지시키는 동작과 로컬 데이터 라인 쌍(LIO, LIOB)을 감지 증폭하는 동작이 이루어지도록 설정할 수 있다. 이 두 경우는 데이터 라인 센스 앰프(150)에 의한 센싱 동작 중에도 비트라인 센스 앰프(120)가 동작하고 있기 때문에, 비트라인 디스털번스에 의한 비트라인 센스 앰프(120)의 오동작을 방지하기 위함이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다. 도 5를 참조하면, 반도체 메모리 장치(500)는 도 3의 반도체 메모리 장치(100)와 비교하여 데이터 라인 센스 앰프(550) 만이 차이가 있고, 나머지 구성요소들은 동일하다. 설명의 중복을 피하기 위하여, 메모리 셀(110), 비트라인 센스 앰프(120), 칼럼 선택부(130) 그리고 데이터 라인 프리차아지부(140)에 대한 구체적인 설명은 생략된다.
데이터 라인 센스 앰프(550)는 센싱 제어부(540), 차아지 싱크부(560) 그리고 데이터 센싱부(570)를 포함한다. 센싱 제어부(540)는 데이터 라인 센싱 인에이블 신호(PLSAE)에 응답하여 반전된 데이터 라인 센싱 인에이블 신호(PLSAEB)를 발생한다. 차아지 싱크부(560)는 데이터 라인 센싱 인에이블 신호(PLSAE)와 반전된 데이터 라인 센싱 인에이블 신호(PLSAEB)에 응답하여 전원 전압(VA) 레벨로 프리차아지된 로컬 데이터 라인 쌍(LIO, LIOB)의 차아지를 디스차아지시키고, 로컬 데이터 라인 쌍(LIO, LIOB)의 데이터를 감지 증폭한다. 데이터 센싱부(570)는 데이터 라인 센싱 인에이블 신호(PLSAE)에 응답하여 감지 증폭된 로컬 데이터 라인 쌍(LIO, LIOB)의 데이터를 글로벌 데이터 라인 쌍(GIO, GIOB)으로 전달한다.
센싱 제어부(580)는 데이터 라인 센싱 인에이블 신호(PLSAE)를 입력하여 반전된 데이터 라인 센싱 인에이블 신호(PLSAEB)를 출력하는 인버터(541)로 구성된다. 차아지 싱크부(560)는 반전된 데이터 라인 센싱 인에이블 신호(PLSAEB)가 그 게이트에 연결되고 전원 전압(VA)이 그 소스에 연결되는 제1 피모스 트랜지스터(561)와 데이터 라인 센싱 인에이블 신호(PLSAEB)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터(562)를 포함한다. 그리고, 차아지 싱크부(560)는 로컬 데이터 라인 쌍(LIO, LIOB) 사이에 교차 연결되는 제2 및 제3 피모스 트랜지스터들(563, 564)과 제2 및 제3 엔모스 트랜지스터들(565, 566)을 포함한다. 제1 피모스 트랜지스터(561)의 드레인과 로컬 데이터 라인(LIO) 사이에, 그리고 제1 피모스 트랜지스터(561)의 드레인과 상보 로컬 데이터 라인(LIOB) 사이에 제2 및 제3 피모스 트랜지스터(563, 564)가 각각 연결되고, 제2 피모스 트랜지스터(563)의 게이트는 상보 로컬 데이터 라인(LIOB)에 연결되고, 제3 피모스 트랜지스터(564)의 게이트는 로컬 데이터 라인(LIO)에 연결된다. 제1 엔모스 트랜지스터(562)의 드레인과 로컬 데이터 라인(LIO) 사이에, 그리고 제1 엔모스 트랜지스터(562)의 드레인과 상보 로컬 데이터 라인(LIOB) 사이에 제2 및 제3 엔모스 트랜지스터(565, 566)가 각각 연결되고, 제2 엔모스 트랜지스터(565)의 게이트는 상보 로컬 데이터 라인(LIOB)에 연결되고, 제3 엔모스 트랜지스터(566)의 게이트는 로컬 데이터 라인(LIO)에 연결된다.
차아지 싱크부(560)는, 데이터 라인 센싱 인에이블 신호(PLSAE)가 로직 하이레벨로 활성화되고 반전된 데이터 라인 센싱 인에이블 신호(PLSAEB)가 로직 로우레 벨이 되면, 제1 피모스 트랜지스터(561)과 제1 엔모스 트랜지스터(562)가 턴온된다. 예를 들어, 비트라인 센스 앰프(120)에 의해 감지 증폭되어진 비트라인(BL)의 데이터가 로직 로우레벨쪽의 전압 레벨을 갖고 상보 비트라인(BLB) 데이터가 로직 하이레벨쪽의 전압 레벨을 갖는다고 가정하자. 칼럼 선택 신호(CSL)가 활성화되어 비트라인(BL)의 로직 로우레벨쪽의 전압 레벨이 로컬 데이터 라인(LIO)으로 전달되고, 상보 비트라인(BLB)의 로직 하이레벨쪽의 전압 레벨이 상보 로컬 데이터 라인(LIOB)으로 전달된다. 로직 하이레벨쪽의 전압 레벨을 갖는 상보 로컬 데이터 라인(LIOB)에 제어되는 제2 엔모스 트랜지스터(565)가 턴온되어, 로컬 데이터 라인(LIO)의 차아지는 제1 및 제2 엔모스 트랜지스터들(562, 565)로 구성되는 전류 경로(CP)를 통해서 디스차아지된다.
차아지 싱크부(160)는 전류 경로(CP)를 통해 로직 로우레벨쪽의 전압 레벨을 갖는 로컬 데이터 라인(LIO)을 접지 전압(VSS) 레벨쪽의 로직 로우레벨이 되게 한다. 상보 로컬 데이터 라인(LIOB)은 데이터 라인 프리차아지부(140)에 의해 전원 전압(VA) 레벨로 프리차아지된 상태에서 칼럼 선택부(130)를 통하여 상보 비트라인(BLB)의 로직 하이레벨쪽의 전압 레벨이 전달되어 로직 하이레벨이 되어 있다. 여기에다가, 차아지 싱크부(160) 내 로직 로우레벨의 로컬 데이터 라인(LIO)에 제어되는 제3 피모스 트랜지스터(564)가 턴온되어, 상보 로컬 데이터 라인(LIOB)은 제1 및 제3 피모스 트랜지스터들(561, 564)로 구성되는 전류 경로를 통해서 전원 전압 레벨(VA)로 로직 하이레벨이 된다. 이에 따라, 차아지 싱크부(560)는 로컬 데이터 라인쌍(LIO, LIOB)의 데이터를 감지 증폭하는 동작을 수행한다.
데이터 센싱부(570)는, 도 3의 데이터 센싱부와 동일하게, 데이터 라인 센싱 인에이블 신호(PLSAE)가 활성화되면, 제1, 제2 및 제5 엔모스 트랜지스터들(171, 172, 175)이 턴온된다. 차아지 싱크부(160)에 의해 예컨대, 로컬 데이터 라인(LIO)은 로직 로우레벨로, 그리고 상보 로컬 데이터 라인(LIOB)은 로직 하이레벨로 감지 증폭되면, 데이터 센싱부(570)의 제4 엔모스 트랜지스터(174)가 턴온되어, 글로벌 데이터 라인(GIO)은 로직 로우레벨이 된다. 상보 글로벌 데이터 라인(GIOB)은 글로벌 데이터 라인 프리차아지부(미도시)를 통해 프리차아지된 전원 전압(VA) 레벨의 로직 하이레벨을 유지한다. 이에 따라, 데이터 라인 센스 앰프(550)는 로컬 데이터 라인쌍(LIO, LIOB)의 데이터를 감지 증폭하여 글로벌 데이터 라인쌍(GIO, GIOB)으로 전달한다.
도 6과 도 7은 도 3의 반도체 메모리 장치(100)의 동작을 시뮬레이션한 결과를 보여주는 도면들이다. 도 6은 비트라인 센스 앰프(120)에 의해 감지 증폭된 비트라인(BL)과 상보 비트라인(BLB)의 전압 레벨을 보여주는 도면이다. 도 6을 참조하면, 칼럼 선택 신호(CSL)의 활성화시 로컬 데이터 라인(LIO)에 의한 비트라인 디스털번스 현상으로 인해 상승된 비트라인(BL)의 전압 레벨이 데이터 라인 센스 앰프(150) 내 차아지 싱크부(160)의 동작으로 인하여 낮아지는 것을 볼 수 있다.
도 7은 감지 증폭된 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(VBL)에 따른 시뮬레이션 결과들을 보여준다. 도 7을 참조하면, 종래 기술에서 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(VBL)가 400mV 인 시점에서 칼럼 선택 신호(CSL)를 활성화시키면, 로컬 데이터 라인(LIO)에 의한 비트라인 디스털번스 현 상으로 비트라인 쌍(BL, BLB)의 데이터가 뒤집혀져서 불량으로 나타나는 시료의 개수는 1개로 나타난다. 도 2에서 설명된 tRCD 시간을 짧게 설정하는 경우, 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(VBL)를 300mV, 200mV, 150mV로 좁힐 수록 비트라인 디스털번스 현상으로 불량이 되는 시료가 점점 많아진다. 이에 반하여, 본 발명의 반도체 메모리 장치(100)는 짧게 설정되는 tRCD 시간에 따라 비트라인(BL)과 상보 비트라인(BLB) 사이의 전압차(VBL)가 400mV 300mV, 200mV, 150mV 일 때 칼럼 선택 신호(CSL)를 활성화시키더라도 불량으로 나타나는 시료가 없음을 볼 수 있다. 따라서, 본 발명의 반도체 메모리 장치는 불량없이 tRCD 시간을 짧일 수 있으므로 고속 동작이 가능해진다.
도 8은 본 발명의 반도체 메모리 장치를 포함하는 메모리 칩들을 갖는 메모리 모듈을 설명하는 도면이다. 도 8의 메모리 모듈(800)은 도 3 또는 도 5의 반도체 메모리 장치들(100, 500)을 포함하는 메모리 칩들(50-58)을 포함한다. 메모리 모듈(800)은 인쇄 회로 기판(Printed Circuit Board: PCB, 801)의 한 면에 배열된 9개의 메모리 칩들(50-58)을 갖는 SIMM (Single in line memory module)이다. SIMM 내 이러한 메모리 칩들의 수는 전형적으로 3 내지 9 정도로 다양하다. 인쇄 회로 기판(801)은 한쪽 길이 에지를 따라 컴퓨터 마더 보드 상의 메모리 소켓에 꽂히도록 에지 컨넥터(802)를 갖는다. 도시되지는 않았지만, 와이어링 패턴(wiring pattern)이 인쇄 회로 기판(801) 상에 형성되어 있으며 에지 컨넥터(802)를 구성하는 터미널들 또는 리드들이 메모리 칩들(50-58)과 연결된다.
도 9는 본 발명의 반도체 메모리 장치로 구현되는 RAM(912)을 사용하는 프로 세서 기반의 시스템을 설명하는 블락 다이어그램이다. 즉, RAM(912)은 도 3 또는 도 5와 연관하여 설명된 데이터 라인 센스 앰프를 이용한다. 프로세서 기반의 시스템은 컴퓨터 시스템, 프로세서 제어 시스템 또는 프로세서와 연관된 메모리를 채용하는 다른 시스템일 수 있다. 시스템(904)은 버스(911) 상으로 RAM(912)와 I/O 장치들(908, 910)과 통신하는 마이크로 프로세서와 같은 CPU(905)를 포함한다. 시스템(904)은 ROM(914)을 포함하고, 버스(911) 상으로 CPU(905)와 통신하는 CD 롬 드라이버(909) 등의 주변 장치들을 포함한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 tRCD 타이밍 파라미터를 설명하는 도면이다.
도 2는 비트라인 쌍의 데이터 증폭과 tRCD 타이밍과의 관계를 설명하는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 4는 도 3의 반도체 메모리 장치의 동작을 설명하는 타이밍 다이어그램이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하는 도면이다.
도 6과 도 7은 도 3의 반도체 메모리 장치의 동작을 시뮬레이션한 결과를 보여주는 도면들이다.
도 8은 본 발명의 반도체 메모리 장치를 포함하는 메모리 칩들을 갖는 메모리 모듈을 설명하는 도면이다.
도 9는 본 발명의 반도체 메모리 장치로 구현되는 RAM을 사용하는 프로세서 기반의 시스템을 설명하는 블락 다이어그램이다.

Claims (10)

  1. 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 비트라인 센스 앰프;
    칼럼 선택 신호에 응답하여 상기 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 칼럼 선택부;
    프리차아지 신호에 응답하여 상기 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 데이터 라인 프리차아지부; 및
    상기 로컬 데이터 라인 쌍으로 전달된 데이터를 감지 증폭하는 데이터 라인 센스 앰프를 구비하고,
    상기 데이터 라인 센스 앰프는
    제1 데이터 라인 센싱 인에이블 신호와 상기 로컬 데이터 라인 쌍의 데이터에 응답하여 상기 프리차아지 전압 레벨의 상기 로컬 데이터 라인 쌍의 차아지를 디스차아지시키는 차아지 싱크부; 및
    제2 데이터 라인 센싱 인에이블 신호에 응답하여 상기 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 데이터 센싱부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 데이터 라인 센싱 인에이블 신호는
    상기 컬럼 선택 신호의 활성화 시점에 맞추어 동시에 활성화되는 것을 특징 으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1 데이터 라인 센싱 인에이블 신호는
    상기 제2 데이터 라인 센싱 인에이블 신호보다 먼저 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 데이터 라인 센싱 인에이블 신호는
    상기 제2 데이터 라인 센싱 인에이블 신호보다 나중에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 차아지 싱크부는
    로컬 데이터 라인에 그 게이트가 연결되고, 상보 로컬 데이터 라인에 그 드레인이 연결되는 제1 엔모스 트랜지스터;
    상기 상보 로컬 데이터 라인에 그 게이트가 연결되고 상기 로컬 데이터 라인에 그 드레인이 연결되는 제2 엔모스 트랜지스터; 및
    상기 제1 및 상기 제2 엔모스 트랜지스터들의 소스들에 그 드레인이 연결되고 상기 제1 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제3 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 데이터 센싱부는
    상기 제2 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 상보 글로벌 데이터 라인이 그 드레인에 연결되는 제1 엔모스 트랜지스터;
    상기 제2 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 글로벌 데이터 라인이 그 드레인에 연결되는 제2 엔모스 트랜지스터;
    로컬 데이터 라인에 그 게이트가 연결되고 상기 제1 엔모스 트랜지스터의 소스가 그 드레인에 연결되는 제3 엔모스 트랜지스터;
    상보 로컬 데이터 라인에 그 게이트가 연결되고 상기 제2 엔모스 트랜지스터의 소스가 그 드레인에 연결되는 제4 엔모스 트랜지스터; 및
    상기 제3 및 상기 제4 엔모스 트랜지스터들의 소스들에 그 드레인이 연결되고 상기 제2 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제5 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 비트라인 센스 앰프;
    칼럼 선택 신호에 응답하여 상기 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 칼럼 선택부;
    프리차아지 신호에 응답하여 상기 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 데이터 라인 프리차아지부; 및
    상기 로컬 데이터 라인 쌍으로 전달된 데이터를 감지 증폭하는 데이터 라인 센스 앰프를 구비하고,
    상기 데이터 라인 센스 앰프는
    데이터 라인 센싱 인에이블 신호를 입력하여 반전된 데이터 라인 센싱 인에이블 신호를 발생하는 센싱 제어부;
    상기 데이터 라인 센싱 인에이블 신호, 상기 반전된 데이터 라인 센싱 인에이블 신호 및 상기 로컬 데이터 라인 쌍의 데이터에 응답하여 상기 프리차아지 전압 레벨의 상기 로컬 데이터 라인 쌍의 차아지를 디스차아지시키는 차아지 싱크부; 및
    상기 데이터 라인 센싱 인에이블 신호에 응답하여 상기 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 데이터 센싱부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 차아지 싱크부는
    상기 반전된 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 전원 전압이 그 소스에 연결되는 제1 피모스 트랜지스터;
    상기 데이터 라인 센싱 인에이블 신호가 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인과 로컬 데이터 라인 사이에 연결되고, 상보 로컬 데이터 라인이 그 게이트에 연결되는 제2 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인과 상기 상보 로컬 데이터 라인 사이에 연결되고, 상기 로컬 데이터 라인이 그 게이트에 연결되는 제3 피모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 드레인과 상기 로컬 데이터 라인 사이에 연결되고, 상기 상보 로컬 데이터 라인이 그 게이트에 연결되는 제2 엔모스 트랜지스터; 및
    상기 제1 엔모스 트랜지스터의 드레인과 상기 상보 로컬 데이터 라인 사이에 연결되고, 상기 로컬 데이터 라인이 그 게이트에 연결되는 제3 엔모스 트랜지스터르 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 단계;
    선택된 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 단계;
    칼럼 선택 신호에 응답하여 상기 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 단계;
    제1 데이터 라인 센싱 인에이블 신호에 응답하여, 상기 프리차아지 전압 레벨의 상기 로컬 데이터 라인 쌍의 차아지를 디스차아지시키고 상기 로컬 데이터 라인 쌍의 데이터를 감지 증폭하는 단계; 및
    제2 데이터 라인 센싱 인에이블 신호에 응답하여 상기 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  10. 프리차아지 신호에 응답하여 로컬 데이터 라인 쌍을 프리차아지 전압 레벨로 프리차아지시키는 단계;
    선택된 메모리 셀 데이터가 전달되는 비트라인 쌍을 감지 증폭하는 단계;
    칼럼 선택 신호에 응답하여 상기 비트라인 쌍의 데이터를 로컬 데이터 라인 쌍으로 전달하는 단계;
    데이터 라인 센싱 인에이블 신호 및 반전된 데이터 라인 센싱 인에이블 신호에 응답하여, 상기 프리차아지 전압 레벨의 상기 로컬 데이터 라인 쌍의 차아지를 디스차아지시키고 상기 로컬 데이터 라인 쌍의 데이터를 감지 증폭하는 단계; 및
    상기 데이터 라인 센싱 인에이블 신호에 응답하여 상기 로컬 데이터 라인 쌍의 데이터를 글로벌 데이터 라인으로 전달하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140083363A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US8971142B2 (en) 2012-08-29 2015-03-03 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20150131870A (ko) * 2014-05-16 2015-11-25 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치
KR20160091746A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR102254158B1 (ko) * 2019-12-30 2021-05-18 연세대학교 산학협력단 레퍼런스 셀을 이용한 센스 앰프 장치 및 플래시 메모리

Families Citing this family (143)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9158667B2 (en) 2013-03-04 2015-10-13 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US8964496B2 (en) 2013-07-26 2015-02-24 Micron Technology, Inc. Apparatuses and methods for performing compare operations using sensing circuitry
US8971124B1 (en) 2013-08-08 2015-03-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9153305B2 (en) 2013-08-30 2015-10-06 Micron Technology, Inc. Independently addressable memory array address spaces
US9019785B2 (en) 2013-09-19 2015-04-28 Micron Technology, Inc. Data shifting via a number of isolation devices
US9449675B2 (en) 2013-10-31 2016-09-20 Micron Technology, Inc. Apparatuses and methods for identifying an extremum value stored in an array of memory cells
US9430191B2 (en) 2013-11-08 2016-08-30 Micron Technology, Inc. Division operations for memory
US9934856B2 (en) 2014-03-31 2018-04-03 Micron Technology, Inc. Apparatuses and methods for comparing data patterns in memory
US9496023B2 (en) 2014-06-05 2016-11-15 Micron Technology, Inc. Comparison operations on logical representations of values in memory
US9786335B2 (en) 2014-06-05 2017-10-10 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9711207B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9910787B2 (en) 2014-06-05 2018-03-06 Micron Technology, Inc. Virtual address table
US10074407B2 (en) 2014-06-05 2018-09-11 Micron Technology, Inc. Apparatuses and methods for performing invert operations using sensing circuitry
US9711206B2 (en) 2014-06-05 2017-07-18 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9455020B2 (en) 2014-06-05 2016-09-27 Micron Technology, Inc. Apparatuses and methods for performing an exclusive or operation using sensing circuitry
US9830999B2 (en) 2014-06-05 2017-11-28 Micron Technology, Inc. Comparison operations in memory
US9779019B2 (en) 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9740607B2 (en) 2014-09-03 2017-08-22 Micron Technology, Inc. Swap operations in memory
US9747961B2 (en) 2014-09-03 2017-08-29 Micron Technology, Inc. Division operations in memory
US10068652B2 (en) 2014-09-03 2018-09-04 Micron Technology, Inc. Apparatuses and methods for determining population count
US9589602B2 (en) 2014-09-03 2017-03-07 Micron Technology, Inc. Comparison operations in memory
US9898252B2 (en) 2014-09-03 2018-02-20 Micron Technology, Inc. Multiplication operations in memory
US9847110B2 (en) 2014-09-03 2017-12-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in multiple columns of an array corresponding to digits of a vector
US9904515B2 (en) 2014-09-03 2018-02-27 Micron Technology, Inc. Multiplication operations in memory
US9940026B2 (en) 2014-10-03 2018-04-10 Micron Technology, Inc. Multidimensional contiguous memory allocation
US9836218B2 (en) 2014-10-03 2017-12-05 Micron Technology, Inc. Computing reduction and prefix sum operations in memory
US10163467B2 (en) 2014-10-16 2018-12-25 Micron Technology, Inc. Multiple endianness compatibility
US10147480B2 (en) 2014-10-24 2018-12-04 Micron Technology, Inc. Sort operation in memory
US9779784B2 (en) 2014-10-29 2017-10-03 Micron Technology, Inc. Apparatuses and methods for performing logical operations using sensing circuitry
US10073635B2 (en) 2014-12-01 2018-09-11 Micron Technology, Inc. Multiple endianness compatibility
US9747960B2 (en) 2014-12-01 2017-08-29 Micron Technology, Inc. Apparatuses and methods for converting a mask to an index
US10032493B2 (en) 2015-01-07 2018-07-24 Micron Technology, Inc. Longest element length determination in memory
US10061590B2 (en) 2015-01-07 2018-08-28 Micron Technology, Inc. Generating and executing a control flow
US9583163B2 (en) 2015-02-03 2017-02-28 Micron Technology, Inc. Loop structure for operations in memory
EP3254286B1 (en) 2015-02-06 2019-09-11 Micron Technology, INC. Apparatuses and methods for parallel writing to multiple memory device locations
WO2016126478A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for memory device as a store for program instructions
WO2016126472A1 (en) 2015-02-06 2016-08-11 Micron Technology, Inc. Apparatuses and methods for scatter and gather
WO2016144724A1 (en) 2015-03-10 2016-09-15 Micron Technology, Inc. Apparatuses and methods for shift decisions
US9898253B2 (en) 2015-03-11 2018-02-20 Micron Technology, Inc. Division operations on variable length elements in memory
US9741399B2 (en) 2015-03-11 2017-08-22 Micron Technology, Inc. Data shift by elements of a vector in memory
EP3268965A4 (en) 2015-03-12 2018-10-03 Micron Technology, INC. Apparatuses and methods for data movement
US10146537B2 (en) 2015-03-13 2018-12-04 Micron Technology, Inc. Vector population count determination in memory
US10049054B2 (en) 2015-04-01 2018-08-14 Micron Technology, Inc. Virtual register file
US10140104B2 (en) 2015-04-14 2018-11-27 Micron Technology, Inc. Target architecture determination
US9959923B2 (en) 2015-04-16 2018-05-01 Micron Technology, Inc. Apparatuses and methods to reverse data stored in memory
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9704541B2 (en) 2015-06-12 2017-07-11 Micron Technology, Inc. Simulating access lines
US9921777B2 (en) 2015-06-22 2018-03-20 Micron Technology, Inc. Apparatuses and methods for data transfer from sensing circuitry to a controller
US9996479B2 (en) 2015-08-17 2018-06-12 Micron Technology, Inc. Encryption of executables in computational memory
US9905276B2 (en) 2015-12-21 2018-02-27 Micron Technology, Inc. Control of sensing components in association with performing operations
US9952925B2 (en) 2016-01-06 2018-04-24 Micron Technology, Inc. Error code calculation on sensing circuitry
US10048888B2 (en) 2016-02-10 2018-08-14 Micron Technology, Inc. Apparatuses and methods for partitioned parallel data movement
US9892767B2 (en) 2016-02-12 2018-02-13 Micron Technology, Inc. Data gathering in memory
US9971541B2 (en) 2016-02-17 2018-05-15 Micron Technology, Inc. Apparatuses and methods for data movement
US9899070B2 (en) 2016-02-19 2018-02-20 Micron Technology, Inc. Modified decode for corner turn
US10956439B2 (en) 2016-02-19 2021-03-23 Micron Technology, Inc. Data transfer with a bit vector operation device
US9697876B1 (en) 2016-03-01 2017-07-04 Micron Technology, Inc. Vertical bit vector shift in memory
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
US10262721B2 (en) 2016-03-10 2019-04-16 Micron Technology, Inc. Apparatuses and methods for cache invalidate
US10379772B2 (en) 2016-03-16 2019-08-13 Micron Technology, Inc. Apparatuses and methods for operations using compressed and decompressed data
US9910637B2 (en) 2016-03-17 2018-03-06 Micron Technology, Inc. Signed division in memory
US11074988B2 (en) 2016-03-22 2021-07-27 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10120740B2 (en) 2016-03-22 2018-11-06 Micron Technology, Inc. Apparatus and methods for debugging on a memory device
US10388393B2 (en) 2016-03-22 2019-08-20 Micron Technology, Inc. Apparatus and methods for debugging on a host and memory device
US10977033B2 (en) 2016-03-25 2021-04-13 Micron Technology, Inc. Mask patterns generated in memory from seed vectors
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US10074416B2 (en) 2016-03-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for data movement
US10430244B2 (en) 2016-03-28 2019-10-01 Micron Technology, Inc. Apparatuses and methods to determine timing of operations
US10453502B2 (en) 2016-04-04 2019-10-22 Micron Technology, Inc. Memory bank power coordination including concurrently performing a memory operation in a selected number of memory regions
US10607665B2 (en) 2016-04-07 2020-03-31 Micron Technology, Inc. Span mask generation
US9818459B2 (en) 2016-04-19 2017-11-14 Micron Technology, Inc. Invert operations using sensing circuitry
US10153008B2 (en) 2016-04-20 2018-12-11 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US9659605B1 (en) 2016-04-20 2017-05-23 Micron Technology, Inc. Apparatuses and methods for performing corner turn operations using sensing circuitry
US10042608B2 (en) 2016-05-11 2018-08-07 Micron Technology, Inc. Signed division in memory
US9659610B1 (en) 2016-05-18 2017-05-23 Micron Technology, Inc. Apparatuses and methods for shifting data
US10049707B2 (en) 2016-06-03 2018-08-14 Micron Technology, Inc. Shifting data
US10387046B2 (en) 2016-06-22 2019-08-20 Micron Technology, Inc. Bank to bank data transfer
US10037785B2 (en) 2016-07-08 2018-07-31 Micron Technology, Inc. Scan chain operation in sensing circuitry
US10388360B2 (en) 2016-07-19 2019-08-20 Micron Technology, Inc. Utilization of data stored in an edge section of an array
US10733089B2 (en) 2016-07-20 2020-08-04 Micron Technology, Inc. Apparatuses and methods for write address tracking
US10387299B2 (en) 2016-07-20 2019-08-20 Micron Technology, Inc. Apparatuses and methods for transferring data
US9767864B1 (en) 2016-07-21 2017-09-19 Micron Technology, Inc. Apparatuses and methods for storing a data value in a sensing circuitry element
US9972367B2 (en) 2016-07-21 2018-05-15 Micron Technology, Inc. Shifting data in sensing circuitry
US10303632B2 (en) 2016-07-26 2019-05-28 Micron Technology, Inc. Accessing status information
US10468087B2 (en) 2016-07-28 2019-11-05 Micron Technology, Inc. Apparatuses and methods for operations in a self-refresh state
US9990181B2 (en) 2016-08-03 2018-06-05 Micron Technology, Inc. Apparatuses and methods for random number generation
US11029951B2 (en) 2016-08-15 2021-06-08 Micron Technology, Inc. Smallest or largest value element determination
US10606587B2 (en) 2016-08-24 2020-03-31 Micron Technology, Inc. Apparatus and methods related to microcode instructions indicating instruction types
US10466928B2 (en) 2016-09-15 2019-11-05 Micron Technology, Inc. Updating a register in memory
US10387058B2 (en) 2016-09-29 2019-08-20 Micron Technology, Inc. Apparatuses and methods to change data category values
US10014034B2 (en) 2016-10-06 2018-07-03 Micron Technology, Inc. Shifting data in sensing circuitry
US10529409B2 (en) 2016-10-13 2020-01-07 Micron Technology, Inc. Apparatuses and methods to perform logical operations using sensing circuitry
US9805772B1 (en) 2016-10-20 2017-10-31 Micron Technology, Inc. Apparatuses and methods to selectively perform logical operations
US10373666B2 (en) 2016-11-08 2019-08-06 Micron Technology, Inc. Apparatuses and methods for compute components formed over an array of memory cells
US10423353B2 (en) 2016-11-11 2019-09-24 Micron Technology, Inc. Apparatuses and methods for memory alignment
US9761300B1 (en) 2016-11-22 2017-09-12 Micron Technology, Inc. Data shift apparatuses and methods
US10402340B2 (en) 2017-02-21 2019-09-03 Micron Technology, Inc. Memory array page table walk
US10403352B2 (en) 2017-02-22 2019-09-03 Micron Technology, Inc. Apparatuses and methods for compute in data path
US10268389B2 (en) 2017-02-22 2019-04-23 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10838899B2 (en) 2017-03-21 2020-11-17 Micron Technology, Inc. Apparatuses and methods for in-memory data switching networks
US11222260B2 (en) 2017-03-22 2022-01-11 Micron Technology, Inc. Apparatuses and methods for operating neural networks
US10185674B2 (en) 2017-03-22 2019-01-22 Micron Technology, Inc. Apparatus and methods for in data path compute operations
US10049721B1 (en) 2017-03-27 2018-08-14 Micron Technology, Inc. Apparatuses and methods for in-memory operations
US10147467B2 (en) 2017-04-17 2018-12-04 Micron Technology, Inc. Element value comparison in memory
US10043570B1 (en) 2017-04-17 2018-08-07 Micron Technology, Inc. Signed element compare in memory
US9997212B1 (en) 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10942843B2 (en) 2017-04-25 2021-03-09 Micron Technology, Inc. Storing data elements of different lengths in respective adjacent rows or columns according to memory shapes
US10236038B2 (en) 2017-05-15 2019-03-19 Micron Technology, Inc. Bank to bank data transfer
US10068664B1 (en) 2017-05-19 2018-09-04 Micron Technology, Inc. Column repair in memory
US10013197B1 (en) 2017-06-01 2018-07-03 Micron Technology, Inc. Shift skip
US10152271B1 (en) 2017-06-07 2018-12-11 Micron Technology, Inc. Data replication
US10262701B2 (en) 2017-06-07 2019-04-16 Micron Technology, Inc. Data transfer between subarrays in memory
US10318168B2 (en) 2017-06-19 2019-06-11 Micron Technology, Inc. Apparatuses and methods for simultaneous in data path compute operations
US10162005B1 (en) 2017-08-09 2018-12-25 Micron Technology, Inc. Scan chain operations
US10534553B2 (en) 2017-08-30 2020-01-14 Micron Technology, Inc. Memory array accessibility
US10416927B2 (en) 2017-08-31 2019-09-17 Micron Technology, Inc. Processing in memory
US10741239B2 (en) 2017-08-31 2020-08-11 Micron Technology, Inc. Processing in memory device including a row address strobe manager
US10346092B2 (en) 2017-08-31 2019-07-09 Micron Technology, Inc. Apparatuses and methods for in-memory operations using timing circuitry
US10409739B2 (en) 2017-10-24 2019-09-10 Micron Technology, Inc. Command selection policy
US10522210B2 (en) 2017-12-14 2019-12-31 Micron Technology, Inc. Apparatuses and methods for subarray addressing
US10332586B1 (en) 2017-12-19 2019-06-25 Micron Technology, Inc. Apparatuses and methods for subrow addressing
US10614875B2 (en) 2018-01-30 2020-04-07 Micron Technology, Inc. Logical operations using memory cells
US10437557B2 (en) 2018-01-31 2019-10-08 Micron Technology, Inc. Determination of a match between data values stored by several arrays
US11194477B2 (en) 2018-01-31 2021-12-07 Micron Technology, Inc. Determination of a match between data values stored by three or more arrays
US10725696B2 (en) 2018-04-12 2020-07-28 Micron Technology, Inc. Command selection policy with read priority
US10440341B1 (en) 2018-06-07 2019-10-08 Micron Technology, Inc. Image processor formed in an array of memory cells
US10769071B2 (en) 2018-10-10 2020-09-08 Micron Technology, Inc. Coherent memory access
US11175915B2 (en) 2018-10-10 2021-11-16 Micron Technology, Inc. Vector registers implemented in memory
US10483978B1 (en) 2018-10-16 2019-11-19 Micron Technology, Inc. Memory device processing
US11184446B2 (en) 2018-12-05 2021-11-23 Micron Technology, Inc. Methods and apparatus for incentivizing participation in fog networks
KR102666974B1 (ko) * 2018-12-28 2024-05-20 에스케이하이닉스 주식회사 데이터 출력 회로 및 이를 포함하는 이미지 센서
US10867655B1 (en) 2019-07-08 2020-12-15 Micron Technology, Inc. Methods and apparatus for dynamically adjusting performance of partitioned memory
US11360768B2 (en) 2019-08-14 2022-06-14 Micron Technolgy, Inc. Bit string operations in memory
KR102198771B1 (ko) * 2019-09-09 2021-01-06 주식회사 메타씨앤아이 메모리 장치 및 메모리를 구동하는 방법
US11449577B2 (en) 2019-11-20 2022-09-20 Micron Technology, Inc. Methods and apparatus for performing video processing matrix operations within a memory array
US11853385B2 (en) 2019-12-05 2023-12-26 Micron Technology, Inc. Methods and apparatus for performing diversity matrix operations within a memory array
US11227641B1 (en) 2020-07-21 2022-01-18 Micron Technology, Inc. Arithmetic operations in memory
US11984154B2 (en) 2022-01-14 2024-05-14 Changxin Memory Technologies, Inc. Local amplifier circuit, data readout method, and memory
CN116486853A (zh) * 2022-01-14 2023-07-25 长鑫存储技术有限公司 本地放大电路、数据读出方法和存储器
US20230230632A1 (en) * 2022-01-14 2023-07-20 Changxin Memory Technologies, Inc. Local amplifying circuit, data readout method and memory
CN118038917A (zh) * 2022-11-04 2024-05-14 长鑫存储技术有限公司 存储器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050043093A (ko) 2003-11-05 2005-05-11 삼성전자주식회사 저전압 동작특성을 개선하기 위한 로컬 센스 앰프를 갖는반도체 메모리 장치
KR100555568B1 (ko) 2004-08-03 2006-03-03 삼성전자주식회사 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치
TW200721163A (en) * 2005-09-23 2007-06-01 Zmos Technology Inc Low power memory control circuits and methods
KR100763247B1 (ko) 2006-05-25 2007-10-04 삼성전자주식회사 로컬 센스앰프를 갖는 반도체 메모리 장치

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8971142B2 (en) 2012-08-29 2015-03-03 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20140083363A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150131870A (ko) * 2014-05-16 2015-11-25 에스케이하이닉스 주식회사 반도체 시스템 및 반도체 장치
KR20160091746A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
KR102254158B1 (ko) * 2019-12-30 2021-05-18 연세대학교 산학협력단 레퍼런스 셀을 이용한 센스 앰프 장치 및 플래시 메모리

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Publication number Publication date
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