KR101052928B1 - 반도체메모리장치 - Google Patents

Abstract

반도체메모리장치는 서브홀영역 또는 에지영역에 위치하여, 센스앰프어레이가 동작을 개시하기 소정 구간 전에 인에이블되는 제1 전치제어신호에 응답하여 턴온되어 센스앰프어레이에 바이어스전압을 공급하기 위한 제1 전압라인에 외부전압을 인가하는 제1 스위치와, 센스앰프 오버드라이빙 구간에서 인에이블되는 제1 제어신호에 응답하여 턴온되어 상기 전압라인에 외부전압을 인가하는 제2 스위치를 포함한다.

센스앰프, 바이어스전압

Description

반도체메모리장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체메모리장치에 관한 것이다.

컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 반도체메모리장치는 점차로 저가격화, 소형화 및 대용량화되어 가고 있으며, 아울러 에너지 효율에 대한 요구 또한 커지고 있어 불필요한 전류의 소모를 억제하는 방향으로 반도체메모리장치에 대한 기술개발이 이루어지고 있다.

일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 어레이는 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.

일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.

먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호를 받아들이고, 이 때에 받아들인 로우 어드레스 신호들을 디코딩하여 셀 어레이 의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다.

이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고, 센스앰프 구동회로에 의해 센스앰프 바이어스전압은 각각 코어전압(VCORE)과 접지전압(Vss)로 천이되어 센스앰프래치를 구동시키게 된다. 센스앰프래치가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터 버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력하게 된다.

즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 비트라인 프리차지전압(VBLP)로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스앰프래치가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.

그런데, 센스앰프래치가 센스앰프 바이어스전압으로 코어전압(VCORE)을 인가받아 그 동작을 개시하는 시점에서는 갑자기 많은 전류가 소요됨으로 인하여, 코어전압(VCORE)이 급격하게 하강하는 현상이 발생하게 된다. 따라서, 이러한 문제점을 해결하기 위하여 센스앰프래치가 동작을 시작하는 시점에 외부전압(VDD)과 코어전압(VCORE)을 단락시켜 코어전압(VCORE)으로 외부전압(VDD)을 공급하는 방법이 널리 적용되어 왔는데, 이를 센스앰프 오버드라이빙이라 한다.

한편, 반도체메모리장치에는, 도 1에 도시된 바와 같이, 다수의 메모리셀 어레이(MEMORY CELL ARRAY) 및 센스앰프 어레이(SA ARRAY)가 배치되고, 메모리셀 어레이를 선택적으로 구동시키기 위한 서브워드라인 드라이버(SWD)가 배치된다. 도 1에 도시된 반도체메모리장치의 배치도에서 센스앰프 어레이(SA ARRAY)들 사이 영역은 서브홀영역(SH)으로 지칭하고, 양쪽 끝부분 영역은 에지영역(EDGE)으로 지칭한다.

본 발명은 노이즈에 의한 간섭을 배제할 수 있도록 한 반도체메모리장치를 개시한다.

이를 위해 본 발명은 서브홀영역 또는 에지영역에 위치하여, 센스앰프어레이가 동작을 개시하기 소정 구간 전에 인에이블되는 제1 전치제어신호에 응답하여 턴온되어 센스앰프어레이에 바이어스전압을 공급하기 위한 제1 전압라인에 외부전압을 인가하는 제1 스위치와, 센스앰프 오버드라이빙 구간에서 인에이블되는 제1 제어신호에 응답하여 턴온되어 상기 전압라인에 외부전압을 인가하는 제2 스위치를 포함하는 반도체메모리장치를 제공한다.

또한, 본 발명은 센스앰프어레이에 바이어스전압을 공급하는 제1 및 제2 전압라인과, 제1 및 제2 제어신호에 응답하여 상기 제1 전압라인에 외부전압 또는 내부전압을 공급하는 제1 스위치부와, 제3 제어신호에 응답하여 상기 제2 전압라인에 접지전압을 공급하는 제2 스위치부와, 상기 제1 전압라인에 연결된 제1 금속라인과, 상기 제2 전압라인에 연결된 제2 금속라인과, 제1 전치제어신호에 응답하여 상기 제1 금속라인에 상기 외부전압을 공급하고, 제2 전치제어신호에 응답하여 상기 제2 금속라인에 상기 접지전압을 공급하는 제3 스위치부를 포함하는 반도체메모리장치를 제공한다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 2는 본 발명의 일 실시예에 따른 센스앰프 구동을 위한 반도체메모리장치의 구성을 도시한 도면이다.

도 2에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 센스앰프어레이(10), 제1 스위치부(11), 제2 스위치부(12), 제3 스위치부(13) 및 제4 스위치부(14)로 구성된다.

센스앰프어레이(10)는 메모리셀어레이에 포함된 다수의 메모리셀들을 센싱하기 위한 다수의 센스앰프로 구성된다. 센스앰프는 비트라인쌍에 연결된 크로스커플드래치로 구현하는 것이 바람직하다.

제1 스위치부(11)는 외부전압(VDD)과 제1 전압라인(RTO) 사이에 연결되어 제1 제어신호(SAP1)에 응답하여 턴온되는 PMOS 트랜지스터(P10) 및 PMOS 트랜지스터(P12)와, 내부전압(VCORE)과 제1 전압라인(RTO) 사이에 연결되어 제2 제어신호(SAP2)에 응답하여 턴온되는 PMOS 트랜지스터(P11) 및 PMOS 트랜지스터(P13)를 포함한다. 제1 스위치부(11)는 서브홀영역(SH)에 위치하는 것이 바람직하다. 제2 제어신호(SAP2)는 센스앰프 오버드라이빙 구간이 종료되고 난 후 센스앰프 동작 구간동안 로우레벨로 인에이블되는 신호이다.

제2 스위치부(12)는 접지전압(VSS)과 제2 전압라인(SB) 사이에 연결되어 제어신호(SAN)에 응답하여 턴온되는 NMOS 트랜지스터(N10) 및 NMOS 트랜지스터(N11)를 포함한다. 제2 스위치부(12)는 서브홀영역(SH)에 위치하는 것이 바람직하다.

제3 스위치부(13)는 외부전압(VDD)과 제1 금속라인(ML1) 사이에 연결되어 제1 전치제어신호(SAP1_E)에 응답하여 턴온되는 PMOS 트랜지스터(P14)와, 접지전압(VSS)과 제2 금속라인(ML2) 사이에 연결되어 제2 전치제어신호(SAN_E)에 응답하여 턴온되는 NMOS 트랜지스터(N12)를 포함한다. 제1 금속라인(ML1)은 제3 금속라인(ML3) 및 제4 금속라인(ML4)에 의해 제1 전압라인(RTO)에 연결되고, 제2 금속라인(ML2)은 제5 금속라인(ML5) 및 제6 금속라인(ML6)에 의해 제2 전압라인(SB)에 연결된다. 이와 같이, PMOS 트랜지스터(P14)가 제1 금속라인(ML1)을 통해 제1 전압라인(RTO)에 연결되고, NMOS 트랜지스터(N12)가 제2 금속라인(ML2)을 통해 제2 전압라인(SB)에 연결되는 이유는 제1 전압라인(RTO) 및 제2 전압라인(SB)에 간접적으로 연결되는 것이 노이즈 제거에 더욱 효과적이기 때문이다. 제3 스위치부(13)는 서브홀영역(SH) 또는 에지영역(EDGE)에 위치하는 것이 바람직하다. 여기서, PMOS 트랜지스터(P14)는 제1 스위치부(11)에 포함된 PMOS 트랜지스터들(P10-P13)보다 큰 사이즈의 MOS 트랜지스터로 구현되어 전류 구동력이 크게 형성되는 것이 바람직하다. 또한, NMOS 트랜지스터(N12)는 제2 스위치부(12)에 포함된 NMOS 트랜지스터들(N10-N11)보다 큰 사이즈의 MOS 트랜지스터로 구현되어 전류 구동력이 크게 형성되는 것이 바람직하다.

제4 스위치부(14)는 외부전압(VDD)과 제1 금속라인(ML1) 사이에 연결되어 제1 전치제어신호(SAP1_E)에 응답하여 턴온되는 PMOS 트랜지스터(P15)와, 접지전압(VSS)과 제2 금속라인(ML2) 사이에 연결되어 제2 전치제어신호(SAN_E)에 응답하여 턴온되는 NMOS 트랜지스터(N13)를 포함한다. 여기서, PMOS 트랜지스터(P15)는 제1 스위치부(11)에 포함된 PMOS 트랜지스터들(P10-P13)보다 큰 사이즈의 MOS 트랜지스터로 구현되어 전류 구동력이 크게 형성되는 것이 바람직하다. 또한, NMOS 트랜지스터(N13)는 제2 스위치부(12)에 포함된 NMOS 트랜지스터들(N10-N11)보다 큰 사이즈의 MOS 트랜지스터로 구현되어 전류 구동력이 크게 형성되는 것이 바람직하다.

도 3은 제1 전치제어신호(SAP1_E), 제1 제어신호(SAP1), 제2 전치제어신호(SAN_E) 및 제어신호(SAN)를 생성하는 제어신호생성부(2)의 회로도이다. 제어신호생성부(2)는 도 2에 도시된 반도체 메모리 장치에 포함되어 제1 스위치부(11), 제2 스위치부(12), 제3 스위치부(13) 및 제4 스위치부(14)를 구동시킨다.

좀 더 구체적으로 도 3을 참고하면, 제어신호생성부(2)는 제1 인에이블신호(EN1)를 버퍼링하는 버퍼부(20)와, 버퍼부(20)의 출력신호를 반전버퍼링하여 제1 전치제어신호(SAP1_E)를 생성하는 버퍼로 동작하는 인버터(IV20)와, 버퍼부(20)의 출력신호를 소정구간 지연시키는 제1 지연부(21)와, 제1 지연부(21)의 출력신호를 반전버퍼링하여 제1 제어신호(SAP1)를 생성하는 버퍼로 동작하는 인버터(IV21)로 구성된다. 여기서, 제1 인에이블신호(EN1)는 센스앰프 인에이블신호에 응답하여 하이레벨로 인에이블되는 신호이고, 제1 제어신호(SAP1)는 센스앰프 오버드라이빙 구간 동안 로우레벨로 인에이블되는 신호이다. 또한, 제1 전치제어신호(SAP1_E)는 제1 제어신호(SAP1)가 인에이블되는 시점보다 제1 지연부(21)의 지연구간만큼 빠른 시점에서 로우레벨로 인에이블되는 신호이다.

또한, 제어신호생성부(2)는 제2 인에이블신호(EN2)를 반전버퍼링하는 버퍼로 동작하는 인버터(IV22)와, 인버터(IV22)의 출력신호를 반전버퍼링하여 제2 전치제어신호(SAN_E)를 생성하는 버퍼로 동작하는 인버터(IV23)와, 인버터(IV22)의 출력신호를 소정구간 지연시키는 제2 지연부(22)와, 제2 지연부(22)의 출력신호를 반전버퍼링하여 제3 제어신호(SAN)를 생성하는 버퍼로 동작하는 인버터(IV24)로 구성된다. 여기서, 제2 인에이블신호(EN2)는 센스앰프 인에이블신호에 응답하여 하이레벨로 인에이블되는 신호이고, 제3 제어신호(SAN)는 센스앰프 동작구간 동안 하이레벨로 인에이블되는 신호이다. 또한, 제2 전치제어신호(SAN_E)는 제3 제어신호(SAN)가 인에이블되는 시점보다 제2 지연부(22)의 지연구간만큼 빠른 시점에서 하이레벨로 인에이블되는 신호이다.

이와 같이 구성된 반도체 메모리 장치의 동작을 설명하면 다음과 같다.

센스앰프 인에이블신호가 인에이블되면 제1 인에이블신호(EN1) 및 제2 인에이블신호(EN2)가 각각 기설정된 구간에서 하이레벨로 인에이블된다. 제어신호생성부(2)는 제1 인에이블신호(EN1) 및 제2 인에이블신호(EN2)를 입력받아 제1 전치제어신호(SAP1_E), 제1 제어신호(SAP1), 제2 전치제어신호(SAN_E) 및 제3 제어신호(SAN)를 생성한다. 제1 전치제어신호(SAP1_E)는 센스앰프 동작구간이 개시되기 전에 로우레벨로 인에이블되고, 제2 전치제어신호(SAN_E)는 센스앰프 동작구간이 개시되기 전에 하이레벨로 인에이블된다.

로우레벨로 인에이블된 제1 전치제어신호(SAP1_E)에 의해 제3 스위치부(13)에 포함된 PMOS 트랜지스터(P14) 및 제4 스위치부(14)에 포함된 PMOS 트랜지스터(P15)가 턴온되어 제1 금속라인(ML1)을 외부전압(VDD)으로 구동한다. 이와 같이, 센스앰프 동작 구간이 개시되기 전 제1 금속라인(ML1)을 외부전압(VDD)으로 구동하여 제3 금속라인(ML3) 및 제4 금속라인(ML4)을 통해 연결된 제1 전압라인(RTO)의 노이즈(noise)를 제거할 수 있다.

하이레벨로 인에이블된 제2 전치제어신호(SAN_E)에 의해 제3 스위치부(13)에 포함된 NMOS 트랜지스터(N12) 및 제4 스위치부(14)에 포함된 NMOS 트랜지스터(N13)가 턴온되어 제2 금속라인(ML2)을 접지전압(VSS)으로 구동한다. 이와 같이, 센스앰프 동작 구간이 개시되기 전 제2 금속라인(ML2)을 접지전압(VSS)으로 구동하여 제5 금속라인(ML5) 및 제6 금속라인(ML6)을 통해 연결된 제2 전압라인(SB)의 노이즈(noise) 성분을 제거할 수 있다.

이후, 제1 제어신호(SAP1)가 로우레벨로 인에이블되면 제1 스위치부(11)에 포함된 PMOS 트랜지스터들(P10-P13)가 턴온되어 제1 전압라인(RTO)이 외부전압(VDD)으로 구동된다. 제1 스위치부(11)는 센스앰프 동작구간 중 오버드라이빙 구간동안 제1 전압라인(RTO)을 외부전압(VDD)으로 구동한다. 또한, 제3 제어신호(SAN)가 하이레벨로 인에이블되면 제2 스위치부(12)에 포함된 NMOS 트랜지스터들(N10-N11)가 턴온되어 제2 전압라인(SB)이 접지전압(VSS)으로 구동된다. 제2 스위치부(12)는 센스앰프 동작구간동안 제2 전압라인(SB)을 접지전압(VSS)으로 구동한다. 이와 같이 센스앰프 동작 구간이 개시되면 제1 전압라인(RTO)은 외부전압(VDD)으로 구동되고, 제2 전압라인(SB)은 접지전압(VSS)으로 구동되는데, 센스앰프 동작 구간이 개시되기 전 미리 제1 전압라인(RTO)을 외부전압(VDD)으로 구동하고, 제2 전압라인(SB)을 접지전압(VSS)으로 구동함으로써, 제1 전압라인(RTO) 및 제2 전압라인(SB)의 노이즈(noise) 성분을 제거하고 센스앰프를 구동시킬 수 있다.

한편, 센스앰프 동작 구간 중 오버드라이빙 구간이 종료되면 제1 제어신호(SAP1)는 하이레벨로 디스에이블되고, 제2 제어신호(SAP2)가 로우레벨로 인에이블되어 제1 전압라인(RTO)을 내부전압(VCORE)으로 구동한다. 제1 전압라인(RTO)이 내부전압(VCORE)으로 구동되는 구간을 센스앰프 동작 구간 중 정상동작구간이라 지칭한다.

도 1은 일반적인 반도체메모리장치의 배치를 보여주는 도면이다.

도 2는 본 발명의 일 실시예에 따른 센스앰프 구동을 위한 반도체메모리장치의 구성을 도시한 도면이다.

도 3은 도 2에 도시된 반도체메모리장치에 입력되는 전치제어신호와 제1 및 제3 제어신호를 생성하는 제어신호생성부의 회로도이다.

Claims (19)

1. 서브홀영역 또는 에지영역에 위치하여, 센스앰프어레이가 동작을 개시하기 소정 구간 전에 인에이블되는 제1 전치제어신호에 응답하여 턴온되어 센스앰프어레이에 바이어스전압을 공급하기 위한 제1 전압라인에 외부전압을 인가하는 제1 스위치; 및

   센스앰프 오버드라이빙 구간에서 인에이블되는 제1 제어신호에 응답하여 턴온되어 상기 전압라인에 외부전압을 인가하는 제2 스위치를 포함하는 반도체메모리장치.
2. 제 1 항에 있어서, 상기 제1 스위치는 상기 제1 전압라인에 연결된 제1 금속라인과 상기 외부전압 사이에 연결되어, 상기 제1 전치제어신호를 입력받아 턴온되는 제1 MOS 트랜지스터인 반도체메모리장치.
3. 제 2 항에 있어서, 상기 제2 스위치는 상기 제1 전압라인과 상기 외부전압 사이에 연결되어, 상기 제1 제어신호를 입력받아 턴온되는 제2 MOS 트랜지스터인 반도체메모리장치.
4. 제 3 항에 있어서, 상기 제1 MOS 트랜지스터는 상기 제2 MOS 트랜지스터보다 전류 구동력이 큰 반도체메모리장치.
5. 제 1 항에 있어서,

   서브홀영역 또는 에지영역에 위치하여, 센스앰프어레이가 동작을 개시하기 소정 구간 전에 인에이블되는 제2 전치제어신호에 응답하여 턴온되어 센스앰프어레이에 바이어스전압을 공급하기 위한 제2 전압라인에 접지전압을 인가하는 제3 스위치; 및

   센스앰프동작구간에서 인에이블되는 제2 제어신호에 응답하여 턴온되어 상기 전압라인에 접지전압을 인가하는 제4 스위치를 더 포함하는 반도체메모리장치.
6. 제 5 항에 있어서, 상기 제3 스위치는 상기 제2 전압라인에 연결된 제3 금속라인과 상기 접지전압 사이에 연결되어, 상기 제2 전치제어신호를 입력받아 턴온되는 제1 MOS 트랜지스터인 반도체메모리장치.
7. 제 6 항에 있어서, 상기 제4 스위치는 상기 제2 전압라인과 상기 접지전압 사이에 연결되어, 상기 제2 제어신호를 입력받아 턴온되는 제2 MOS 트랜지스터인 반도체메모리장치.
8. 제 7 항에 있어서, 상기 제1 MOS 트랜지스터는 상기 제2 MOS 트랜지스터보다 전류 구동력이 큰 반도체메모리장치.
9. 제 1 항에 있어서,

   제1 인에이블신호를 버퍼링하는 버퍼부;

   상기 버퍼부의 출력신호를 버퍼링하여 상기 제1 전치제어신호로 출력하는 제1 버퍼;

   상기 버퍼부의 출력신호를 지연시켜 출력하는 제1 지연부; 및

   상기 제1 지연부의 출력신호를 버퍼링하여 상기 제1 제어신호로 출력하는 제2 버퍼를 포함하는 반도체메모리장치.
10. 제 1 항에 있어서,

    제2 인에이블신호를 버퍼링하는 제1 버퍼;

    상기 제1 버퍼의 출력신호를 버퍼링하여 상기 제2 전치제어신호로 출력하는 제2 버퍼;

    상기 제1 버퍼의 출력신호를 지연시켜 출력하는 제2 지연부; 및

    상기 제2 지연부의 출력신호를 버퍼링하여 상기 제2 제어신호로 출력하는 제3 버퍼를 포함하는 반도체메모리장치.
11. 센스앰프어레이에 바이어스전압을 공급하는 제1 및 제2 전압라인;

    제1 및 제2 제어신호에 응답하여 상기 제1 전압라인에 외부전압 또는 내부전압을 공급하는 제1 스위치부;

    제3 제어신호에 응답하여 상기 제2 전압라인에 접지전압을 공급하는 제2 스위치부;

    상기 제1 전압라인에 연결된 제1 금속라인;

    상기 제2 전압라인에 연결된 제2 금속라인; 및

    제1 전치제어신호에 응답하여 상기 제1 금속라인에 상기 외부전압을 공급하고, 제2 전치제어신호에 응답하여 상기 제2 금속라인에 상기 접지전압을 공급하는 제3 스위치부를 포함하는 반도체메모리장치.
12. 제 11 항에 있어서, 상기 제1 및 제2 스위치부는 서브홀영역에 위치하는 반 도체메모리장치.
13. 제 11 항에 있어서, 상기 제3 스위치부는 서브홀영역 또는 에지영역에 위치하는 반도체메모리장치.
14. 제 11 항에 있어서, 상기 제1 스위치부는

    상기 외부전압과 상기 제1 전압라인 사이에 연결되어, 상기 제1 제어신호에 응답하여 턴온되는 제1 MOS 트랜지스터; 및

    상기 내부전압과 상기 제1 전압라인 사이에 연결되어, 상기 제2 제어신호에 응답하여 턴온되는 제2 MOS 트랜지스터를 포함하는 반도체메모리장치.
15. 제 14 항에 있어서, 상기 제2 스위치부는 상기 접지전압과 상기 제2 전압라인 사이에 연결되어, 상기 제3 제어신호에 응답하여 턴온되는 제3 MOS 트랜지스터를 포함하는 반도체메모리장치.
16. 제 15 항에 있어서, 상기 제3 스위치부는

    상기 외부전압과 상기 제1 금속라인 사이에 연결되어, 상기 제1 전치제어신호에 응답하여 턴온되는 제4 MOS 트랜지스터; 및

    상기 접지전압과 상기 제2 금속라인 사이에 연결되어, 상기 제2 전치제어신호에 응답하여 턴온되는 제5 MOS 트랜지스터를 포함하는 반도체메모리장치.
17. 제 16항에 있어서, 상기 제4 MOS 트랜지스터는 상기 제1 MOS 트랜지스터보다 전류구동력이 크고, 제5 MOS 트랜지스터는 상기 제3 MOS 트랜지스터보다 전류구동력이 큰 반도체메모리장치.
18. 제 11항에 있어서, 제1 및 제2 인에이블신호를 입력받아 상기 제1 및 제2 전치제어신호와 상기 제1 및 제3 제어신호를 생성하는 제어신호생성부를 더 포함하는 반도체메모리장치.
19. 제 18항에 있어서, 상기 제어신호생성부는

    제1 인에이블신호를 버퍼링하는 제1 버퍼부;

    상기 제1 버퍼부의 출력신호를 버퍼링하여 상기 제1 전치제어신호로 출력하는 제1 버퍼;

    상기 제1 버퍼부의 출력신호를 지연시켜 출력하는 제1 지연부;

    상기 제1 지연부의 출력신호를 버퍼링하여 상기 제1 제어신호로 출력하는 제2 버퍼;

    제2 인에이블신호를 버퍼링하는 제3 버퍼;

    상기 제3 버퍼의 출력신호를 버퍼링하여 상기 제2 전치제어신호로 출력하는 제4 버퍼;

    상기 제3 버퍼의 출력신호를 지연시켜 출력하는 제2 지연부; 및

    상기 제2 지연부의 출력신호를 버퍼링하여 상기 제2 제어신호로 출력하는 제5 버퍼를 포함하는 반도체메모리장치.

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