KR100564557B1

KR100564557B1 - 전류 센스 앰프를 구비한 메모리장치

Info

Publication number: KR100564557B1
Application number: KR1019990042039A
Authority: KR
Inventors: 류훈
Original assignee: 삼성전자주식회사
Priority date: 1999-09-30
Filing date: 1999-09-30
Publication date: 2006-03-28
Also published as: KR20010029290A

Abstract

전류증폭 센스앰프 사용에 따른 전류를 증가시키지 않으며, 입출력 라인의 증폭기로서 전류 센스앰프를 사용하여 레이아웃 면적을 감소시킬 수 있는 메모리 장치를 개시한다. 상기 메모리 장치는, 입출력 라인쌍과 데이터 입출력 라인쌍 사이에 구비되고, 데이터 독출시 어드레스 변화를 감지하여 상기 입출력 라인쌍을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 입출력 멀티플렉서 회로와, 상기 데이터 입출력 라인쌍에 나타나는 전류 변화를 감지하여 전압 레벨로 증폭하여 출력하는 전류 센스앰프를 구비하며, 상기 입출력 멀티플렉서 회로는, 선택된 메모리 블록의 해당 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 스위치를 구비하는 것을 특징으로 한다.

Description

전류 센스 앰프를 구비한 메모리 장치{Memory device having current sense amplifier}

도 1은 본 발명의 바람직한 실시예에 따른 메모리 장치의 개략적 블록도이다.

도 2는 본 발명의 바람직한 실시예에 따른 멀티플렉서 회로를 보여주는 회로도이다.

도 3은 본 발명의 일 실시예에 의한 어드레스 천이 감지기를 보여주는 회로도이다.

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 전류증폭 센스앰프 사용에 따른 전류의 증가없이 레이아웃 면적을 감소시킬 수 있는 메모리 장치에 관한 것이다.

일반적으로 디램(이하 DRAM)과 같은 반도체 메모리 장치는 데이터의 기입(write)과 독출(read) 동작을 반복한다. 독출 동작을 예로 들면, 로우 어드레스(row address)에 의하여 특정 블록 내 메모리 셀의 데이터가 비트라인쌍 상에 전 압의 형태로 전송된다. 그리고, 비트라인쌍에 전송된 데이터는 비트라인 센스 앰프에 의하여 증폭된다. 이와 같이 증폭된 신호는 칼럼 어드레스에 의해 선택된 칼럼선택라인의 활성화에 의해 입출력라인쌍으로 전송된다. 입출력라인쌍으로 전송된 상기 칼럼 데이터는 주변회로부로 전달될 수 있는 정도의 레벨에 미치지 못하기 때문에 입출력 센스앰프라는 증폭수단을 거치게 된다.

현재 사용되고 있는 상기 입출력 센스앰프 중의 하나로는 입출력라인쌍의 신호를 전류 모드로 센싱하는 전류증폭 센스앰프를 들수 있다. 전류증폭 센스앰프는, 부하(load) 트랜지스터를 사용하여 입출력라인쌍으로 전류가 흐르도록 하고, 입출력라인쌍을 통해 흐르는 상기 전류 차이를 감지하여 이를 전위 차이로 변환 출력한다. 이러한 전류증폭 센스앰프는, 복수개의 입출력라인쌍에 공용으로 사용될 수 있으며, 따라서, 레이아웃 면적을 줄일 수 있는 잇점이 발생된다.

그런데, 다수개의 메모리 블록이 동시에 활성하는 멀티-블록 액티베이션의 경우, 입출력 라인쌍의 개수가 많으므로 동작전류가 증가하게 된다. 따라서, 부하 트랜지스터를 사용하는 상기와 같은 전류증폭 센스앰프를 사용할 수가 없으며, 그 결과, 언급된 바와 같은 레이아웃 면적을 줄이는 효과를 기대할 수 없다.

본 발명이 이루고자 하는 기술적 과제는, 전류증폭 센스앰프 사용에 따른 전류를 증가시키지 않으며, 입출력 라인의 증폭기로서 전류 센스앰프를 사용하여 레이아웃 면적을 감소시킬 수 있는 메모리 장치를 제공하는 것이다.

상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 입출력 라인쌍과 데이터 입출력 라인쌍 사이에 구비되고, 데이터 독출시 어드레스 변화를 감지하여 상기 입출력 라인쌍을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 입출력 멀티플렉서 회로와, 상기 데이터 입출력 라인쌍에 나타나는 전류 변화를 감지하여 전압 레벨로 증폭하여 출력하는 전류 센스앰프를 구비하며, 상기 입출력 멀티플렉서 회로는, 선택된 메모리 블록의 해당 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 스위치를 구비하는 것을 특징으로 한다.

상기 입출력 멀티플렉서 회로는, 각 메모리 블록들의 상기 입출력 라인쌍 사이에 구비되고, 선택된 메모리 블록의 해당 입출력 라인쌍만을 디벨로프시키는 로드 트랜지스터와, 어드레스 변화를 감지하여 해당 로드 트랜지스터가 인에이블되기 전에 선택될 입출력 라인쌍을 미리 일정 전압 레벨로 프리차지시키는 프리차지 회로를 더 구비한다.

그리고, 상기 메모리 장치는, 칼럼 어드레스 변화를 감지하여 소정의 펄스 신호를 발생하는 어드레스 천이 감지기(address transiton detector)를 더 구비하고, 상기 프리차지 회로는 상기 펄스 신호에 응답하여 인에이블된다.

본 발명에 의하면, 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시키기 때문에, 특정 블록의 해당 입출력 라인쌍으로만 전류가 흐르게 되어 입출력 라인쌍을 통해 흐르는 전류가 줄어든다. 따라서, 복수개의 입출력 라인쌍에 공용으로 사용될 수 있는 전류 센스앰프를 입출력 라인 증폭기로 사용하기 때문에, 레이아웃 면적을 줄일 수 있다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.

도 1은 본 발명의 바람직한 실시예에 따른 메모리 장치(100)의 개략적 블록도이다.

도 1을 참조하면, 본 발명의 메모리 장치(100)는, 복수개의 메모리 블록들(MB1,MB2)과, 각 메모리 블록(MB1,MB2)에 마련된 복수개의 입출력 라인들(IO,IOB), 및 입출력 멀티플렉서 회로(IOMUX), 상기 입출력 라인들(IO,IOB)에 공통으로 연결되는 복수개의 데이터 입출력 라인들(DIO,DIOB), 상기 각 데이터 입출력 라인들(DIO,DIOB)과 접속된 복수개의 입출력 센스 앰프들(IOSA)을 구비한다.

본 발명에 따른 상기 멀티플렉서 회로(IOMUX)는, 입출력 라인쌍(IO,IOB)과 데이터 입출력 라인쌍(DIO,DIOB) 사이에 구비되어, 선택된 메모리 블록에 마련된 입출력 라인들(IO,IOB)을 상기 데이터 입출력 라인들(DIO,DIOB)에 연결한다. 특히, 데이터 독출시 어드레스 변화를 감지하여 상기 입출력 라인쌍(IO,IOB)을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍(IO,IOB)과 데이터 입출력 라인쌍(DIO,DIOB)을 연결한다.

그리고, 상기 입출력 센스앰프(IOSA)는 상기 데이터 입출력 라인들(DIO,DIOB)로 전송된 데이터를 감지 증폭한다.

상기 멀티플렉서 회로(IOMUX)는 후술되는 도 2를 참조하여 더욱 자세히 기술된다.

도 2는 본 발명의 바람직한 실시예에 따른 멀티플렉서 회로(IOMUX)를 보여주는 회로도이다.

도 2를 참조하면, 상기 멀티플렉서 회로(IOMUX)는, 전압레벨 고정회로(110)와, 프리차지 회로(120), 로드 트랜지스터(130) 및 스위치(140)를 구비한다.

상기 전압레벨 고정회로(110)는 칩의 프리차지 상태에서나, 해당 블록은 멀티플렉서 회로가 선택되지 않을 때 상기 입출력 라인쌍(IO,IOB)을 비트라인 전압 레벨(VBL)로 고정시킨다. 바람직하기로는, 상기 전압레벨 고정회로(110)는 블록선택신호(BLSIJ)에 응답하여 디스에이블되는 NMOS 트랜지스터로 구현된다.

상기 프리차지 회로(120)는 해당 로드 트랜지스터(130)가 인에이블되기 전에 선택될 입출력 라인쌍(IO,IOB)을 미리 일정 전압 레벨로 프리차지시킨다. 바람직하기로는, 상기 프리차지 회로(120)는 블록선택신호(BLSIJ) 및 입출력 라인 등화신호(IOEQPB)에 응답하여 인에이블되는 PMOS 트랜지스터들로 구현된다.

상기 로드 트랜지스터(130)는 선택된 메모리 블록의 해당 입출력 라인쌍(IO,IOB)을 디벨로프시킨다. 바람직하기로는 상기 로드 트랜지스터(130)는 입출력 라인 프리차지신호(PIOPB)와 디코딩된 칼럼어드레스 신호(PBLDCA)에 응답하여 인에이블되는 PMOS 트랜지스터들로 구현된다. 그리고, 상기 디코딩된 칼럼어드 레스 신호(PBLDCA)는 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온시키도록 구성된다.

그리고, 상기 스위치(140)는, 입출력 라인 프리차지신호(PIOPB)와 디코딩된 칼럼어드레스 신호(PBLDCA)에 응답하여, 선택된 메모리 블록의 해당 입출력 라인쌍(IO,IOB)과 데이터 입출력 라인쌍(DIO,DIOB)을 연결한다.

상기와 같이 구성된 본 발명의 메모리 장치에 의하면, 멀티-블록 액티베이션시, 인에이블된 블록의 입출력 라인쌍 중에서 특정 블록의 입출력 라인쌍의 데이터를 독출하는 경우, 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시킨다. 이처럼, 인에이블된 모든 블록의 입출력 라인쌍의 로드 트랜지스터를 온시키던 종래와는 달리, 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시키기 때문에, 그 이외의 다른 블록의 로드 트랜지스터는 인에이블되지 않은 블록의 로드 트랜지스터와 마찬가지로 오프 상태를 유지하게 된다. 따라서, 특정 블록의 해당 입출력 라인쌍으로만 전류가 흐르게 되어 입출력 라인쌍을 통해 흐르는 전체 전류를 줄일 수 있다.

그리고, 인에이블된 블록의 모든 입출력 라인쌍의 로드 트랜지스터가 동작하여 입출력 라인쌍이 거의 같은 레벨을 유지하는 종래와는 다르게, 상기 본 발명에 의하면 데이터를 독출하지 않는 입출력 라인쌍들은 비트라인 센스앰프에 의해 증폭되어 전원전압(Vcc)과 접지전압(Vss) 레벨로 디벨로프된다.

따라서, 칼럼 어드레스가 바뀌어 데이터를 독출하는 입출력 라인쌍이 바뀌면, 로드 트랜지스터가 온되기 전에 입출력 라인쌍을 같은 레벨로 프리차지시켜 주 어야 한다. 칼럼 어드레스의 천이를 감지하는 회로가 도 3에 예시된다.

도 3은 본 발명의 일 실시예에 의한 어드레스 천이 감지기(150)를 보여주는 회로도이다.

도 3을 참조하면, 어드레스 천이 감지기(150)는 칼럼 어드레스(CAi)를 수신하여 소정의 펄스 신호(ATPI)를 발생한다. 즉, 상기 어드레스 천이 감지기(150)는 칼럼 어드레스(CAi)의 천이를 감지하여 일정시간동안 활성하는 펄스 신호(ATPI)를 발생한다.

그리고, 상기 펄스 신호(ATPI)는 도 2에 도시된 입출력 라인 등화신호(IOEQPB)의 제어신호로써 제공된다.

따라서, 칼럼 어드레스가 바뀌어 데이터를 독출하는 입출력 라인쌍이 바뀌면, 상기 어드레스 천이 감지기(150)를 통해 펄스 신호(ATPI)가 발생되고, 상기 펄스 신호(ATPI)에 응답하여 상기 입출력 라인 등화신호(IOEQPR)가 로우 레벨로 인에이블된다. 그 결과, 상기 프리차지 회로(120)가 인에이블되어 입출력 라인쌍(IO,IOB)은 동일 레벨로 프리차지된다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 구성된 본 발명의 메모리 장치에 의하면, 어드레스 변화를 감지하여 데이터 입출력 라인쌍을 프리차지한 후 특정 블록의 입출력 라인쌍과 관련된 로드 트랜지스터만을 턴-온 시킨다. 따라서, 특정 블록의 해당 입출력 라인쌍으로만 전류가 흐르게 되어 입출력 라인쌍을 통해 흐르는 전체 전류가 줄어든다. 그 결과, 복수개의 입출력 라인쌍에 공용으로 사용될 수 있는 전류 센스앰프를 입출력 라인 증폭기로 사용하기 때문에, 레이아웃 면적을 줄일 수 있다.

Claims

복수개의 메모리 블록들을 구비하는 메모리 장치에 있어서,

입출력 라인쌍과 데이터 입출력 라인쌍 사이에 구비되고, 어드레스 변화를 감지하여 상기 입출력 라인쌍을 일정레벨로 프리차지시킨 후 상기 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 입출력 멀티플렉서 회로; 및

상기 데이터 입출력 라인쌍에 나타나는 전류 변화를 감지하여 전압 레벨로 증폭하여 출력하는 전류 센스앰프를 구비하며,

상기 입출력 멀티플렉서 회로는, 선택된 메모리 블록의 해당 입출력 라인쌍과 데이터 입출력 라인쌍을 연결하는 스위치를 구비하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 입출력 멀티플렉서 회로는,

각 메모리 블록들의 상기 입출력 라인쌍 사이에 구비되고, 선택된 메모리 블록의 해당 입출력 라인쌍만을 디벨로프시키는 로드 트랜지스터; 및

어드레스 변화를 감지하여, 해당 로드 트랜지스터가 인에이블되기 전에 입출력 라인쌍을 미리 일정 전압 레벨로 프리차지시키는 프리차지 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.
제2항에 있어서, 상기 메모리 장치는,

칼럼 어드레스 변화를 감지하여 소정의 펄스 신호를 발생하는 어드레스 천이 감지기(address transiton detector)를 더 구비하고,

상기 프리차지 회로는 상기 펄스 신호에 응답하여 인에이블되는 것을 특징으로 하는 메모리 장치.