JP2003513460A - フラッシュメモリのチップ全体に亘るワード線トラッキング - Google Patents
フラッシュメモリのチップ全体に亘るワード線トラッキングInfo
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Abstract
Description
能な読み出し専用メモリ)セルのアレイなど浮遊ゲート型のメモリ装置に関し、
より詳細には、セクタの位置にかかわらずチップ全体に亘って基準のワード線電
圧とセクタコアのワード線電圧とを一致させるためのワード線トラッキング構成
を有する半導体集積回路メモリ装置に関する。
発性メモリ装置の一種であり、EPROMの集積度の高さとEEPROMの電気
的消去が可能という利点を併せ持つことにより、重要なメモリ装置として近年注
目されている。このフラッシュEEPROMでは、電気的消去とセルサイズの微
細化が可能である。従来のフラッシュEEPROMメモリ装置においては、1つ
のトランジスタで構成されるコアセルが半導体基板に複数個形成されている。各
セルは、Pタイプの導電型の基板と、基板と一体に形成されたNタイプの導電型
のソース領域と、同様に基板と一体に形成されたNタイプの導電型のドレイン領
域とから構成されている。浮遊ゲートは薄い層により基板から分離されている。
制御ゲートは第2の誘電体層により浮遊ゲートから分離されている。ソース領域
とドレイン領域は、基板のP型チャネル領域により分離されている。
に呼ばれているものがあり、この構造は、複数のセクタに分割されたフラッシュ
EEPROMのセルアレイ(浮遊ゲート型装置)で構成される。また、各セクタ
のメモリセルは、ワード線からなるロウとそれに交差するビット線からなるコラ
ムに配置される。各セクタにおける各セルトランジスタのソース領域は、共通の
ノードに接続される。従って、同一セクタ内の全セルは同時に消去可能であり、
消去は1セクタ単位で行われる。セルトランジスタの制御ゲートとドレインはそ
れぞれ、ワード線とビット線に接続される。
イン領域と制御ゲートを、ソース領域に与えられる電位よりも高い所定の電位に
ひき上げる。例えば、ドレイン領域には約+5.5Vの電圧VDを印加し、制御
ゲートには約+9Vの電圧VGを印加する。これらの電圧により「ホットエレク
トロン」が発生し、ホットエレクトロンは加速されて薄い誘電体層を通過し、浮
遊ゲートに到達する。このホットエレクトロンの注入により、浮遊ゲートのしき
い値が2Vから4V程度上昇する。
に正の電位(例えば+5V)を与え、制御ゲートに負の電位(例えば−8V)を
与える。また、ドレイン領域はフローティング状態にする。浮遊ゲートとソース
領域の間に強い電界が形成され、負電荷がFN(ファウラー・ノルドハイム)ト
ンネリングにより浮遊ゲートからソース領域にひき出される。
には、読み出し電流の大きさを測定する。通常、読み出しモード時の動作では、
ソース領域をグランド電位(0V)にしておき、制御ゲートを約5Vの電位にし
ておく。ドレイン領域は1Vから2Vの電位にしておく。このような条件で、プ
ログラムされていないセル(論理「1」が格納されている)には50から100
FA程度の電流が流れる。一方、プログラムされたセル(論理「0」が格納され
ている)は、これよりもかなり低い電流値を示す。
単一チップ上にN×Mのマトリクス状に作られる。ここで、Nはロウの数に等し
く、Mはコラムの数に等しい。また、メモリコアアレイは、左側セクタアレイと
右側セクタアレイに分割されていてもよい。左側と右側の各セクタアレイは、多
数のセクタで構成され(例えば16セクタ)、各セクタは個別に選択可能なブロ
ックを表す。各セクタは、所定の数のグループ化したロウを有する。左側セクタ
アレイの16セクタと右側セクタアレイの16セクタに分割された16Mbのア
レイにおいて、各セクタまたはブロックが512ロウと1024コラムの大きさ
を有する。
10が示されており、このコアアレイ10は、左側セクタアレイ12と右側セク
タアレイ14で構成される、このような典型的な16Mbメモリコアアレイ10
が図1に示されている。左側セクタアレイ12はS0からS15までの16セク
タで構成される。同様に、右側セクタアレイ14はS16からS31までの16
セクタで構成される。S0からS31までの各セクタはそれぞれ、512のロウ
と1024のコラムに配列した512Kビットのデータを格納する。図からわか
るように、多数のセクタ(S0〜S31)がチップ11全体に亘って個別に配置
される。このように、一つの隅にあるセクタ(例えばS24)と他の隅にあるセ
クタ(例えばS23)との距離はかなり長い。その結果、メモリコアアレイ10
における様々なセクタ間の位置の差により、読み出しモード時の動作においてセ
ンス動作の問題が発生する。
も高い電圧を内部で発生させることが必要になることが多い。例えば、3.0V
のVCCで動作するフラッシュメモリEEPROMでは、メモリセルの読み出し
モード時の動作のために約5.0Vの高電圧を発生させる必要がある。従って、
半導体メモリは一般に、外部電圧よりも高くなるように昇圧された出力信号を発
生する内部電圧昇圧回路を有する。このような昇圧回路16が図1に示されてお
り、これはノードN1にワード線供給電圧VPXGを発生させ、その電圧はロウ
デコーダ18を介してメモリコアアレイ10のS0からS31までの各セクタにあ
る適切なワード線に与えられる。
配置される。このロウデコーダは、アドレス信号に応答してワードドライバ(図
示せず)を駆動し、昇圧回路16から各セクタにつながる対応するワード線にワ
ード線供給電圧VPXGを供給する。ワード線供給電圧VPXGは、典型的には
3.7Vから4.7Vの範囲であり、通常3.0Vの外部から入力される電源電
圧VCCよりも高くひき上げられている。
3は昇圧回路16の近くに配置され、セクタS24は昇圧回路からかなり離れて
配置される。従って、セクタS23につながるノードN2のワード線WLN にお
けるワード線電圧VPXG1は、昇圧回路16からの昇圧電圧VPXGと実質的
に等しくなる。昇圧電圧VPXGは、理想的にはチップ全体に亘って維持される
べき目標電圧である。しかしながら実際には、セクタS24につながるノードN
3のワード線WLF におけるワード線電圧VPXG2は、読み出しモード時の動
作におけるセンス期間の大半で、目標電圧よりも実質的に低くなる。
れる。従って、基準セクタ20につながるノードN4のワード線WLR における
基準ワード線電圧も、昇圧電圧VPXGと実質的に等しくなる。基準セクタ又は
アレイ20は、ロウとコラム(例えば20×20)に配列した複数の基準セルを
有する。抵抗R1は、「近い」セクタS23に隣接するノードN2と「遠い」セ
クタS24に隣接するノードN3の間に延びる導体のリード線21に関連した合
成抵抗を表す。容量CS は、付随するワード線に接続されたときの選択されたセ
クタの負荷容量を表す。選択されたセクタの容量CS は、メモリコアアレイ10
内の位置にかかわらず同じ値を有する。容量CR は、基準セクタ又はアレイ20
の入力における負荷容量を表し、容量CS よりもはるかに小さい値を有する。
間の間にセクタコアのセルを読み出す必要がある。このため、ワード線WLR と
WLF における電圧が互いに一致するときに、最適の読み出しが実質的に行われ
る。従って、基準セクタ又はアレイ20の基準ワード線WLR における電圧VP
XGと、「遠い」セクタS24に関わるワード線における電圧VPXG2を比較
すると、大きな差が得られる。これは、昇圧回路16から基準セクタ20の基準
ワード線WLR と「遠い」セクタS24のメモリコアのワード線WLR までの経
路における、抵抗と容量の不一致に起因するものである。その結果、読み出し時
に用いられるセンス回路(図示せず)におけるセンスマージン、特に導電状態の
メモリコアセルに対するセンスマージンが不十分になる。
とセクタコアのワード線電圧を一致させるためのワード線トラッキング構成の実
現に対する要求が生じている。かかる要求は、本発明によれば、「遠い」セクタ
のセクタワード線と基準セルミニアレイの間に動作可能に接続される第2のVP
XG導体線を設ける事により、達成される。この第2のVPXG導体線は、昇圧
回路の出力と「遠い」セクタのセクタワード線の間に動作可能に接続される第1
のVPXG導体線よりも実質的に小さい時定数を有している。
易で、従来技術のメモリ装置に比べて読み出し時の精度を向上させることができ
る、複数のセクタに配列されたフラッシュEEPROMメモリセルに用いられる
ワード線トラッキング構成を提供することである。
に配列されたフラッシュEEPROMメモリセルに用いられるワード線トラッキ
ング構成を提供することである。
準ワード線電圧とセクタコアのワード線電圧とを一致させるための、複数のセク
タに分割されたフラッシュEEPROMメモリセルに用いられるワード線トラッ
キング構成を提供することである。
ルのミニアレイの間に動作可能に接続された第2のVPXG導体線を有し、複数
のセクタに分割されたフラッシュEEPROMメモリセルに用いられるワード線
トラッキング構成を提供することである。
PROMのメモリセルアレイを有する半導体メモリ装置に用いられるワード線ト
ラッキング構成が実現される。このワード線トラッキング構成は、セクタの位置
にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧
を一致させるよう機能する。このワード線トラッキング構成は、「遠い」セクタ
のセクタワード線と基準セルのミニアレイの間に動作可能に接続された第2のV
PXG導体線を有する。第2のVPXG導体線は、昇圧回路の出力と「遠い」セ
クタのセクタワード線の間に動作可能に接続された第1のVPXG導体線よりも
実質的に小さい時定数を有する。
しつつ以下の詳細な記述から、より一層明瞭となるであろう。添付の図面におい
て、対応する構成要素には一貫して同じ参照番号を使用している。
する。以下の記述においては、本発明を完全に理解できるように、回路の構成や
要素など具体的な事柄についての説明が数多くなされている。しかしながら、こ
れらの具体的な記述がなくても、本発明が実施可能であるということは当業者に
とって明らかである。例の事項において、周知のプロセスや回路及び制御線など
本発明の動作原理を理解するにあたって特に関係のないものについては、明確に
するために意図的に省略してある。
16Mbのメモリコアアレイ410を有するEEPROM半導体集積回路メモリ
装置400の簡略化したブロック構成が示されている。メモリコアアレイ410
は、左側セクタ412及び右側セクタ414から構成される。左側セクタ412
はS400からS415までの16のセクタで構成される。同様に、右側セクタ
414はS416からS431までの16のセクタで構成される。S400から
S431までの各セクタは、それぞれ512のロウと1024のコラムに配列さ
れた512Kビットのデータを格納する。なお、S400からS431までの複
数のセクタは、チップ411全体にわたって個別に配置される。従って、1つの
隅にあるセクタ(例えばS424)と他の隅にあるセクタ(例えばS423)と
の距離はかなり長い。また、電圧昇圧回路16がチップ411の左下の部分に設
けられ、ワード線供給電圧VPXGを発生させるのに用いられる。このワード線
供給電圧VPXGは、ロウデコーダ18とワード線ドライバ(図示せず)を介し
て、メモリコアアレイ410内の各セクタの対応するワード線を伝わる。昇圧回
路16からのこのワード線供給電圧は、外部から入力される電源電圧VCCより
も高くひき上げられる。基準セルのミニアレイ、すなわち基準セクタ20が昇圧
回路16に近くなるよう配置される。基準セクタ420は、複数のロウとコラム
(例えば20×20)に配列された複数の基準セルを有する。さらに、メモリコ
アのセルのワード線電圧を、そのメモリコアのセルのあるセクタの位置にかかわ
らず基準セルのセクタのワード線電圧に一致させるための、本発明に係るトラッ
キング構成が設けられる。
ず、図1のEEPROMメモリ装置における読み出し動作及びそれに伴う問題に
ついて図2及び図3を参照しながら説明すれば、本発明の原理を理解するのに役
立つであろう。
セクタS23が選択されている場合、曲線202で示される昇圧回路16からの
昇圧電圧VPXGは、最初の時刻t1において、外部から入力される電源電圧V
CCよりも高くひき上げられる。基準セクタ20は昇圧回路16の近くに配置さ
れているので、曲線204で示される基準ワード線WLR における基準ワード線
電圧は、昇圧電圧VPXGに追従し、昇圧電圧VPXGと実質的に等しくなる。
「近い」セクタS23は基準セクタ20よりも昇圧回路16から離れて配置され
ているが、それでも曲線206で示されるワード線WLN におけるワード線電圧
VPXG1は、昇圧電圧VPXGに実質的に等しくなる。また、実際の読み出し
が行われる時刻t2においては、基準ワード線電圧と「近い」セクタのワード線
電圧VPXG1の間には小さな電圧差Xしかない。この差は許容範囲であり、読
み出し時のエラーをひき起こす原因にはならない。
セクタS24が選択されている場合、曲線302で示される昇圧回路16からの
昇圧電圧VPXGは、再び最初の時刻t3において、上述の電源電圧VCCより
も高くひき上げられる。基準セクタ20は昇圧回路16の近くに配置されている
ので、曲線304で示される基準ワード線WLR における基準ワード線電圧は、
昇圧電圧VPXGに追従し、昇圧電圧VPXGと実質的に等しくなる。しかし、
「遠い」セクタは昇圧回路16からかなり遠く離れて配置されているので、曲線
306で示されるセクタコアのワード線WLF におけるワード線電圧VPXG2
は、昇圧電圧VPXGに一致しない。これは、そのセクタのワード線と基準ワー
ド線から昇圧回路までの経路における抵抗と容量の不一致に起因する。
当該セクタのワード線電圧VPXG2の間には大きな電圧差Yがある。結果とし
て、この電圧差が、読み出し動作において使われるセンス回路でのセンスマージ
ンを低下させ、読み出し時のエラーを発生させる。このように、図1において行
われる読み出し動作には、当該セクタのワード線電圧が基準ワード線電圧と一致
しないために読み出しエラーを生じるという不都合がある。
線と基準ビット線の間にある電流の差を表わす。すなわち、異なる電流間の差を
センスアンプが確実に増幅できるように、その前に適正な「マージン」をそれら
の異なる電流間に形成する必要がある。また、ビット線の電流は、ワード線電圧
とセルトランジスタのしきい値電圧の差に比例する。従って、セクタ内のメモリ
コアのセルに印加されるワード線電圧が低くなるだけで差動電流は非常に小さく
なり、読み出し時のエラーを発生させる。
準ワード線の電圧とセクタコアのワード線電圧を一致させるためのワード線トラ
ッキング構成を開発した。すなわち、基準セクタ420につながる基準ワード線
WLR における電圧と、「遠い」セクタまたは他の任意のセクタにつながるセク
タコアのワード線WLF における電圧との差が、選択されたセクタの位置にかか
わらず小さく保たれる。従って、アレイ内のどのセクタを読み出す時でもセンス
マージンが十分なものとなり、エラーが回避される。これは、セクタの位置にか
かわらず基準ワード線の電圧とセクタコアのワード線電圧とが一致することによ
る。
Gの導体線の長さを更に延ばし、昇圧回路16に隣接する位置へ戻すことによっ
て実現される。そして、昇圧回路16の出力ノードN1と基準ワード線WLR が
つながる基準セクタ20の入力との間の導線を切断、すなわち接続を断ち切る。
従って、延長VPXG導体線の末端は基準セクタの入力に接続される。
端426を有する延長された第2のVPXG導体線422を備えていることがわ
かる。この第2の導体線422の第1の端424は、ノードN3で元の第1のV
PXG導体線421の末端に接続される。なお、元のVPXG導体線421の末
端は、「遠い」セクタS424につながるセクタワード線の近くに配置される。
また、導体線422の第2の端426は、ノードN4で基準セクタ420に接続
される。図1の従来技術とは違い、昇圧回路416の出力のノードN1は、ノー
ドN4すなわち基準セクタ420の入力に接続される。この変更により、ノード
N4における基準ワード線WLR の基準ワード線電圧は、セクタの位置にかかわ
らず、ノードN3におけるセクタワード線WLF のセクタコアワード線電圧VP
XG2に一致するようになる。
セクタS423が選択されている場合、曲線502で示される昇圧回路416か
らの昇圧電圧VPXGは、最初の時刻t5において、電源電圧VCCよりも高く
ひき上げられる。なお、曲線504で示される基準ワード線WLR における基準
ワード線電圧は、昇圧電圧VPXGに一致しない。ノードN1とN4の間の接続
を切断し、第2のVPXG導体線422を追加したため、昇圧電圧VPXGがノ
ードN4に到達するには2つの導体421と422を伝播しなければならない。
図からわかるように、この場合、曲線504で示される基準ワード線電圧は、曲
線506で示されるワード線WLN におけるワード線電圧VPXG1に追従し、
それと実質的に等しくなる。また、実際の読み出しが行われる時刻t6において
も、基準ワード線電圧と「近い」セクタのワード線電圧VPXG1との差X1は
小さいままである。
セクタS424が選択されている場合、曲線602で示される昇圧回路416か
らの昇圧電圧VPXGは、再び最初の時刻t7において、電源電圧VCCよりも
高くひき上げられる。しかしこの場合は、曲線604で示される基準ワード線電
圧が、曲線606で示されるセクタワード線電圧VPXG2に追従し、それと実
質的に等しくなる。この場合、実際の読み出しが行われる時刻t8において、基
準ワード線電圧と「遠い」セクタのワード線電圧との差Y1は小さい。結果とし
て、読み出しモード時の動作におけるエラー発生の可能性が排除される。
420に関わる容量CR (基準ミニ・アレイの容量に等しい)よりも非常に大き
いため、基準ワード線WLR の電圧はセクタコアのワード線WLF の電圧に一致
する。従って、延長VPXG導体線422に沿って伝わる信号の遅延は、第1の
VPXG導体線421による遅延よりも非常に小さい。その結果、導体421に
関わる合成抵抗R1による遅延は、時定数R1CS に依存する。
と)、ノードN2からセクタS420までの長さの抵抗値R1aは、時定数R1
aCS に依存する遅延を必然的に有する、ということは当業者には明確に理解さ
れるであろう。この場合、合成抵抗R1aの実際の値は、R1のうち選択されて
いるセクタS420よりも遠い側にある部分による抵抗と、R2による抵抗の和
になる。
数R1aCS に依存し、ノードN4における電圧は、時定数R2CR が比較的短
いため、選択されたセクタのワード線電圧に一致する。結果として、導体421
の途中にある容量CS の位置にかかわらず、ノードN4における電圧は、時定数
R1aCS に依存するため、選択されたセクタのワード線電圧に実質的に一致す
ることになる。
圧とセクタコアのワード線電圧の読み出しモードにおける波形が示されている。
曲線702と曲線704は、図1の従来技術における「遠い」セクタに対する読
み出し時の基準ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線
702と704を比較すると、それらの差Wは、基準ワード線電圧とセクタコア
のワード線電圧との間に大きな電圧差があることを示している。一方、曲線70
6と708は、図4の本発明における「遠い」セクタに対する読み出し時の基準
ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線706と708
を比較すると、それらの差W1は、基準ワード線電圧とセクタコアのワード線電
圧との間に非常に小さな電圧差しかないことを示している。
び「遠い」セクタにつながるセクタワード線WLF と基準セクタ420につなが
る基準ワード線WLR の間にある延長VPXG導体線422に関わる抵抗と寄生
容量を示す概略的な回路図が示されている。本発明に係る延長VPXG導体線4
22を追加したことにより、ノードN3とN4の間の経路における遅延特性又は
時定数は、ノードN1とN3の間にある元のVPXG導体線421に比べて小さ
くすることができる。
ュEEPROMメモリセルにおいて、セクタの位置にかかわらずチップ全体に亘
って基準ワード線電圧とセクタコアのワード線電圧を一致させるワード線トラッ
キング構成を実現できることがわかる。本発明に係るワード線トラッキング構成
は、「遠い」セクタのセクタワード線と基準セルのミニアレイの間に動作可能に
接続された第2のVPXG導体線を有する。第2のVPXG導体線は、昇圧回路
の出力と「遠い」セクタのセクタワード線の間に動作可能に接続された第1のV
PXG導体線よりも実質的に小さい時定数を有する。
が、様々な変更や修正が可能であり、その構成要素と等価のものは、本発明の要
旨から逸脱しない範囲において適用可能であることは、当業者には理解されるで
あろう。さらに、本発明の要旨の範囲から逸脱しない範囲において、特定の状況
や構成要素を本発明の教示に適合させて様々な修正を行うことが可能である。従
って、本発明は、上述した本発明を実施するための最良の形態として開示された
特定の実施形態に限定されるものではなく、特許請求の範囲に含まれる全ての実
施形態を含むものである。
OM半導体集積回路メモリ装置の簡略化したブロック図である。
種々の信号の波形を示す図である。
種々の信号の波形を示す図である。
EEPROM半導体集積回路メモリ装置の簡略化したブロック図である。
「近い」セクタにおける種々の信号の波形を示す図である。
「遠い」セクタにおける種々の信号の波形を示す図である。
線電圧及びセクタコアのワード線電圧の波形を示す図である。
路図である。
Claims (4)
- 【請求項1】 フラッシュEEPROMメモリセルのアレイを有する半導体
メモリ装置であって、 セクタの位置にかかわらずチップ全体に亘って基準のワード線電圧とセクタコ
アのワード線電圧とを一致させるためのワード線トラッキング構成を有し、該ワ
ード線トラッキング構成が、 複数のセクタ(S400〜S431)に分割された複数のメモリコアセルを有
するメモリアレイ(410)であって、各セクタが、ワード線で構成されるロウ
と該ロウに交差するビット線で構成されるコラムとに沿って配列された複数のメ
モリコアセルを有し、前記チップ全体に亘ってそれぞれ個別に配置されている、
前記メモリアレイと、 基準コアワード線で構成されるロウと基準ビット線で構成されるコラムとに沿
って配列された複数の基準コアセルを有する基準セルミニアレイ(426)と、 前記複数のセクタのうちの1つにおいて任意のセクタワード線を選択するため
のロウデコーダ手段(418)と、 電源電圧よりも高くなるように昇圧されたワード線供給電圧を発生して、読み
出し動作モードの期間中前記ロウデコーダ手段を介して前記選択されたワード線
を駆動すると共に、前記基準コアワード線を駆動するための昇圧回路手段(41
6)とを含み、 前記昇圧回路手段及び前記基準セルミニアレイが、前記チップの一部において
相互に物理的に近接して配置され、 前記複数のセクタの1つが、前記昇圧回路手段に物理的に近接して配置されて
いる「近い」セクタを規定し、 前記複数のセクタの別の1つが、前記昇圧回路手段から物理的に遠く離れて配
置されている「遠い」セクタを規定しており、 更に、前記昇圧回路手段の出力と前記「遠い」セクタのセクタワード線との間
に動作可能に接続された第1の導体手段(421)と、 前記「遠い」セクタのセクタワード線と前記基準セルミニアレイとの間に動作
可能に接続され、前記基準セルミニアレイに関わる基準ワード線電圧が前記選択
されたセクタの位置にかかわらず前記読み出し動作の期間中前記セクタワード線
電圧に一致するように、前記第1の導体手段よりも実質的に小さい遅延特性を有
する第2の導体手段(422)とを含む、半導体メモリ装置。 - 【請求項2】 前記第2のVPXG導体手段は、時定数R2CR によって定
義される遅延特性を有し、R2は該導体手段の抵抗性負荷であり、CR は前記基
準セルミニアレイの容量性負荷である、請求項1に記載の半導体メモリ装置。 - 【請求項3】 前記第1のVPXG導体手段は、時定数R1CS によって定
義される遅延特性を有し、R1は該導体手段の抵抗性負荷であり、CS は前記選
択されたセクタの容量性負荷である、請求項2に記載の半導体メモリ装置。 - 【請求項4】 選択されたいずれのセクタにおいても、前記容量性負荷CR が前記容量性負荷CS よりも実質的に小さい、請求項3に記載の半導体メモリ装
置。
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