JP2003513460A - フラッシュメモリのチップ全体に亘るワード線トラッキング - Google Patents
フラッシュメモリのチップ全体に亘るワード線トラッキングInfo
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Abstract
(57)【要約】
フラッシュＥＥＰＲＯＭメモリセルのアレイにおいて使用するワード線トラッキング構成が提供される。このトラッキング構成は、セクタの位置にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧とを一致させるよう機能する。このトラッキング構成は、「遠い」セクタのセクタワード線と基準セルミニアレイとの間に動作可能に接続された第２のＶＰＸＧ導体線（４２２）を有する。第２のＶＰＸＧ導体線は、昇圧回路の出力と「遠い」セクタのセクタワード線との間に動作可能に接続された第１のＶＰＸＧ導体線（４２１）よりも実質的に小さい時定数を有する。その結果、基準セルミニアレイにつながる基準ワード線の電圧は、読み出し動作中、選択されたセクタの位置にかかわらずセクタワード線の電圧に一致するようになる。
Description
（技術分野）
本発明は、広くは、フラッシュＥＥＰＲＯＭ（電気的に消去及びプログラム可
能な読み出し専用メモリ）セルのアレイなど浮遊ゲート型のメモリ装置に関し、
より詳細には、セクタの位置にかかわらずチップ全体に亘って基準のワード線電
圧とセクタコアのワード線電圧とを一致させるためのワード線トラッキング構成
を有する半導体集積回路メモリ装置に関する。
能な読み出し専用メモリ）セルのアレイなど浮遊ゲート型のメモリ装置に関し、
より詳細には、セクタの位置にかかわらずチップ全体に亘って基準のワード線電
圧とセクタコアのワード線電圧とを一致させるためのワード線トラッキング構成
を有する半導体集積回路メモリ装置に関する。
【０００１】
（背景技術）
当該技術分野においては周知のように、「フラッシュＥＥＰＲＯＭ」は、不揮
発性メモリ装置の一種であり、ＥＰＲＯＭの集積度の高さとＥＥＰＲＯＭの電気
的消去が可能という利点を併せ持つことにより、重要なメモリ装置として近年注
目されている。このフラッシュＥＥＰＲＯＭでは、電気的消去とセルサイズの微
細化が可能である。従来のフラッシュＥＥＰＲＯＭメモリ装置においては、１つ
のトランジスタで構成されるコアセルが半導体基板に複数個形成されている。各
セルは、Ｐタイプの導電型の基板と、基板と一体に形成されたＮタイプの導電型
のソース領域と、同様に基板と一体に形成されたＮタイプの導電型のドレイン領
域とから構成されている。浮遊ゲートは薄い層により基板から分離されている。
制御ゲートは第２の誘電体層により浮遊ゲートから分離されている。ソース領域
とドレイン領域は、基板のＰ型チャネル領域により分離されている。
発性メモリ装置の一種であり、ＥＰＲＯＭの集積度の高さとＥＥＰＲＯＭの電気
的消去が可能という利点を併せ持つことにより、重要なメモリ装置として近年注
目されている。このフラッシュＥＥＰＲＯＭでは、電気的消去とセルサイズの微
細化が可能である。従来のフラッシュＥＥＰＲＯＭメモリ装置においては、１つ
のトランジスタで構成されるコアセルが半導体基板に複数個形成されている。各
セルは、Ｐタイプの導電型の基板と、基板と一体に形成されたＮタイプの導電型
のソース領域と、同様に基板と一体に形成されたＮタイプの導電型のドレイン領
域とから構成されている。浮遊ゲートは薄い層により基板から分離されている。
制御ゲートは第２の誘電体層により浮遊ゲートから分離されている。ソース領域
とドレイン領域は、基板のＰ型チャネル領域により分離されている。
【０００２】
フラッシュメモリに使われる構造の１つに、ＮＯＲ型フラッシュメモリと一般
に呼ばれているものがあり、この構造は、複数のセクタに分割されたフラッシュ
ＥＥＰＲＯＭのセルアレイ（浮遊ゲート型装置）で構成される。また、各セクタ
のメモリセルは、ワード線からなるロウとそれに交差するビット線からなるコラ
ムに配置される。各セクタにおける各セルトランジスタのソース領域は、共通の
ノードに接続される。従って、同一セクタ内の全セルは同時に消去可能であり、
消去は１セクタ単位で行われる。セルトランジスタの制御ゲートとドレインはそ
れぞれ、ワード線とビット線に接続される。
に呼ばれているものがあり、この構造は、複数のセクタに分割されたフラッシュ
ＥＥＰＲＯＭのセルアレイ（浮遊ゲート型装置）で構成される。また、各セクタ
のメモリセルは、ワード線からなるロウとそれに交差するビット線からなるコラ
ムに配置される。各セクタにおける各セルトランジスタのソース領域は、共通の
ノードに接続される。従って、同一セクタ内の全セルは同時に消去可能であり、
消去は１セクタ単位で行われる。セルトランジスタの制御ゲートとドレインはそ
れぞれ、ワード線とビット線に接続される。
【０００３】
従来の動作では、フラッシュＥＥＰＲＯＭのセルをプログラムするには、ドレ
イン領域と制御ゲートを、ソース領域に与えられる電位よりも高い所定の電位に
ひき上げる。例えば、ドレイン領域には約＋５．５Ｖの電圧ＶＤを印加し、制御
ゲートには約＋９Ｖの電圧ＶＧを印加する。これらの電圧により「ホットエレク
トロン」が発生し、ホットエレクトロンは加速されて薄い誘電体層を通過し、浮
遊ゲートに到達する。このホットエレクトロンの注入により、浮遊ゲートのしき
い値が２Ｖから４Ｖ程度上昇する。
イン領域と制御ゲートを、ソース領域に与えられる電位よりも高い所定の電位に
ひき上げる。例えば、ドレイン領域には約＋５．５Ｖの電圧ＶＤを印加し、制御
ゲートには約＋９Ｖの電圧ＶＧを印加する。これらの電圧により「ホットエレク
トロン」が発生し、ホットエレクトロンは加速されて薄い誘電体層を通過し、浮
遊ゲートに到達する。このホットエレクトロンの注入により、浮遊ゲートのしき
い値が２Ｖから４Ｖ程度上昇する。
【０００４】
従来の動作では、フラッシュＥＥＰＲＯＭのセルを消去するには、ソース領域
に正の電位（例えば＋５Ｖ）を与え、制御ゲートに負の電位（例えば−８Ｖ）を
与える。また、ドレイン領域はフローティング状態にする。浮遊ゲートとソース
領域の間に強い電界が形成され、負電荷がＦＮ（ファウラー・ノルドハイム）ト
ンネリングにより浮遊ゲートからソース領域にひき出される。
に正の電位（例えば＋５Ｖ）を与え、制御ゲートに負の電位（例えば−８Ｖ）を
与える。また、ドレイン領域はフローティング状態にする。浮遊ゲートとソース
領域の間に強い電界が形成され、負電荷がＦＮ（ファウラー・ノルドハイム）ト
ンネリングにより浮遊ゲートからソース領域にひき出される。
【０００５】
フラッシュＥＥＰＲＯＭのセルが正しくプログラムされたかどうかを確認する
には、読み出し電流の大きさを測定する。通常、読み出しモード時の動作では、
ソース領域をグランド電位（０Ｖ）にしておき、制御ゲートを約５Ｖの電位にし
ておく。ドレイン領域は１Ｖから２Ｖの電位にしておく。このような条件で、プ
ログラムされていないセル（論理「１」が格納されている）には５０から１００
ＦＡ程度の電流が流れる。一方、プログラムされたセル（論理「０」が格納され
ている）は、これよりもかなり低い電流値を示す。
には、読み出し電流の大きさを測定する。通常、読み出しモード時の動作では、
ソース領域をグランド電位（０Ｖ）にしておき、制御ゲートを約５Ｖの電位にし
ておく。ドレイン領域は１Ｖから２Ｖの電位にしておく。このような条件で、プ
ログラムされていないセル（論理「１」が格納されている）には５０から１００
ＦＡ程度の電流が流れる。一方、プログラムされたセル（論理「０」が格納され
ている）は、これよりもかなり低い電流値を示す。
【０００６】
例えば、１６Ｍｂ（メガビット）のフラッシュメモリのコアアレイは、通常、
単一チップ上にＮ×Ｍのマトリクス状に作られる。ここで、Ｎはロウの数に等し
く、Ｍはコラムの数に等しい。また、メモリコアアレイは、左側セクタアレイと
右側セクタアレイに分割されていてもよい。左側と右側の各セクタアレイは、多
数のセクタで構成され（例えば１６セクタ）、各セクタは個別に選択可能なブロ
ックを表す。各セクタは、所定の数のグループ化したロウを有する。左側セクタ
アレイの１６セクタと右側セクタアレイの１６セクタに分割された１６Ｍｂのア
レイにおいて、各セクタまたはブロックが５１２ロウと１０２４コラムの大きさ
を有する。
単一チップ上にＮ×Ｍのマトリクス状に作られる。ここで、Ｎはロウの数に等し
く、Ｍはコラムの数に等しい。また、メモリコアアレイは、左側セクタアレイと
右側セクタアレイに分割されていてもよい。左側と右側の各セクタアレイは、多
数のセクタで構成され（例えば１６セクタ）、各セクタは個別に選択可能なブロ
ックを表す。各セクタは、所定の数のグループ化したロウを有する。左側セクタ
アレイの１６セクタと右側セクタアレイの１６セクタに分割された１６Ｍｂのア
レイにおいて、各セクタまたはブロックが５１２ロウと１０２４コラムの大きさ
を有する。
【０００７】
図１には、単一チップ１１上に形成された典型的な１６Ｍｂメモリコアアレイ
１０が示されており、このコアアレイ１０は、左側セクタアレイ１２と右側セク
タアレイ１４で構成される、このような典型的な１６Ｍｂメモリコアアレイ１０
が図１に示されている。左側セクタアレイ１２はＳ０からＳ１５までの１６セク
タで構成される。同様に、右側セクタアレイ１４はＳ１６からＳ３１までの１６
セクタで構成される。Ｓ０からＳ３１までの各セクタはそれぞれ、５１２のロウ
と１０２４のコラムに配列した５１２Ｋビットのデータを格納する。図からわか
るように、多数のセクタ（Ｓ０〜Ｓ３１）がチップ１１全体に亘って個別に配置
される。このように、一つの隅にあるセクタ（例えばＳ２４）と他の隅にあるセ
クタ（例えばＳ２３）との距離はかなり長い。その結果、メモリコアアレイ１０
における様々なセクタ間の位置の差により、読み出しモード時の動作においてセ
ンス動作の問題が発生する。
１０が示されており、このコアアレイ１０は、左側セクタアレイ１２と右側セク
タアレイ１４で構成される、このような典型的な１６Ｍｂメモリコアアレイ１０
が図１に示されている。左側セクタアレイ１２はＳ０からＳ１５までの１６セク
タで構成される。同様に、右側セクタアレイ１４はＳ１６からＳ３１までの１６
セクタで構成される。Ｓ０からＳ３１までの各セクタはそれぞれ、５１２のロウ
と１０２４のコラムに配列した５１２Ｋビットのデータを格納する。図からわか
るように、多数のセクタ（Ｓ０〜Ｓ３１）がチップ１１全体に亘って個別に配置
される。このように、一つの隅にあるセクタ（例えばＳ２４）と他の隅にあるセ
クタ（例えばＳ２３）との距離はかなり長い。その結果、メモリコアアレイ１０
における様々なセクタ間の位置の差により、読み出しモード時の動作においてセ
ンス動作の問題が発生する。
【０００８】
特に、チップに供給される外部電圧すなわちオフチップの電源電圧ＶＣＣより
も高い電圧を内部で発生させることが必要になることが多い。例えば、３．０Ｖ
のＶＣＣで動作するフラッシュメモリＥＥＰＲＯＭでは、メモリセルの読み出し
モード時の動作のために約５．０Ｖの高電圧を発生させる必要がある。従って、
半導体メモリは一般に、外部電圧よりも高くなるように昇圧された出力信号を発
生する内部電圧昇圧回路を有する。このような昇圧回路１６が図１に示されてお
り、これはノードＮ１にワード線供給電圧ＶＰＸＧを発生させ、その電圧はロウ
デコーダ１８を介してメモリコアアレイ10のＳ０からＳ３１までの各セクタにあ
る適切なワード線に与えられる。
も高い電圧を内部で発生させることが必要になることが多い。例えば、３．０Ｖ
のＶＣＣで動作するフラッシュメモリＥＥＰＲＯＭでは、メモリセルの読み出し
モード時の動作のために約５．０Ｖの高電圧を発生させる必要がある。従って、
半導体メモリは一般に、外部電圧よりも高くなるように昇圧された出力信号を発
生する内部電圧昇圧回路を有する。このような昇圧回路１６が図１に示されてお
り、これはノードＮ１にワード線供給電圧ＶＰＸＧを発生させ、その電圧はロウ
デコーダ１８を介してメモリコアアレイ10のＳ０からＳ３１までの各セクタにあ
る適切なワード線に与えられる。
【０００９】
ロウデコーダ１８は、左側セクタアレイ１２と右側セクタアレイ１４の中間に
配置される。このロウデコーダは、アドレス信号に応答してワードドライバ（図
示せず）を駆動し、昇圧回路１６から各セクタにつながる対応するワード線にワ
ード線供給電圧ＶＰＸＧを供給する。ワード線供給電圧ＶＰＸＧは、典型的には
３．７Ｖから４．７Ｖの範囲であり、通常３．０Ｖの外部から入力される電源電
圧ＶＣＣよりも高くひき上げられている。
配置される。このロウデコーダは、アドレス信号に応答してワードドライバ（図
示せず）を駆動し、昇圧回路１６から各セクタにつながる対応するワード線にワ
ード線供給電圧ＶＰＸＧを供給する。ワード線供給電圧ＶＰＸＧは、典型的には
３．７Ｖから４．７Ｖの範囲であり、通常３．０Ｖの外部から入力される電源電
圧ＶＣＣよりも高くひき上げられている。
【００１０】
昇圧回路１６をチップ１１の左下の部分に配置するとしたならば、セクタＳ２
３は昇圧回路１６の近くに配置され、セクタＳ２４は昇圧回路からかなり離れて
配置される。従って、セクタＳ２３につながるノードＮ２のワード線ＷＬN にお
けるワード線電圧ＶＰＸＧ１は、昇圧回路１６からの昇圧電圧ＶＰＸＧと実質的
に等しくなる。昇圧電圧ＶＰＸＧは、理想的にはチップ全体に亘って維持される
べき目標電圧である。しかしながら実際には、セクタＳ２４につながるノードＮ
３のワード線ＷＬF におけるワード線電圧ＶＰＸＧ２は、読み出しモード時の動
作におけるセンス期間の大半で、目標電圧よりも実質的に低くなる。
３は昇圧回路１６の近くに配置され、セクタＳ２４は昇圧回路からかなり離れて
配置される。従って、セクタＳ２３につながるノードＮ２のワード線ＷＬN にお
けるワード線電圧ＶＰＸＧ１は、昇圧回路１６からの昇圧電圧ＶＰＸＧと実質的
に等しくなる。昇圧電圧ＶＰＸＧは、理想的にはチップ全体に亘って維持される
べき目標電圧である。しかしながら実際には、セクタＳ２４につながるノードＮ
３のワード線ＷＬF におけるワード線電圧ＶＰＸＧ２は、読み出しモード時の動
作におけるセンス期間の大半で、目標電圧よりも実質的に低くなる。
【００１１】
また、基準セクタ又はミニアレイ２０は、一般に昇圧回路１６の近くに配置さ
れる。従って、基準セクタ２０につながるノードＮ４のワード線ＷＬR における
基準ワード線電圧も、昇圧電圧ＶＰＸＧと実質的に等しくなる。基準セクタ又は
アレイ２０は、ロウとコラム（例えば２０×２０）に配列した複数の基準セルを
有する。抵抗Ｒ１は、「近い」セクタＳ２３に隣接するノードＮ２と「遠い」セ
クタＳ２４に隣接するノードＮ３の間に延びる導体のリード線２１に関連した合
成抵抗を表す。容量ＣS は、付随するワード線に接続されたときの選択されたセ
クタの負荷容量を表す。選択されたセクタの容量ＣS は、メモリコアアレイ１０
内の位置にかかわらず同じ値を有する。容量ＣR は、基準セクタ又はアレイ２０
の入力における負荷容量を表し、容量ＣS よりもはるかに小さい値を有する。
れる。従って、基準セクタ２０につながるノードＮ４のワード線ＷＬR における
基準ワード線電圧も、昇圧電圧ＶＰＸＧと実質的に等しくなる。基準セクタ又は
アレイ２０は、ロウとコラム（例えば２０×２０）に配列した複数の基準セルを
有する。抵抗Ｒ１は、「近い」セクタＳ２３に隣接するノードＮ２と「遠い」セ
クタＳ２４に隣接するノードＮ３の間に延びる導体のリード線２１に関連した合
成抵抗を表す。容量ＣS は、付随するワード線に接続されたときの選択されたセ
クタの負荷容量を表す。選択されたセクタの容量ＣS は、メモリコアアレイ１０
内の位置にかかわらず同じ値を有する。容量ＣR は、基準セクタ又はアレイ２０
の入力における負荷容量を表し、容量ＣS よりもはるかに小さい値を有する。
【００１２】
高速の読み出し動作では、ワード線電圧が直流の定常状態になる前の安定化時
間の間にセクタコアのセルを読み出す必要がある。このため、ワード線ＷＬR と
ＷＬF における電圧が互いに一致するときに、最適の読み出しが実質的に行われ
る。従って、基準セクタ又はアレイ２０の基準ワード線ＷＬR における電圧ＶＰ
ＸＧと、「遠い」セクタＳ２４に関わるワード線における電圧ＶＰＸＧ２を比較
すると、大きな差が得られる。これは、昇圧回路１６から基準セクタ２０の基準
ワード線ＷＬR と「遠い」セクタＳ２４のメモリコアのワード線ＷＬR までの経
路における、抵抗と容量の不一致に起因するものである。その結果、読み出し時
に用いられるセンス回路（図示せず）におけるセンスマージン、特に導電状態の
メモリコアセルに対するセンスマージンが不十分になる。
間の間にセクタコアのセルを読み出す必要がある。このため、ワード線ＷＬR と
ＷＬF における電圧が互いに一致するときに、最適の読み出しが実質的に行われ
る。従って、基準セクタ又はアレイ２０の基準ワード線ＷＬR における電圧ＶＰ
ＸＧと、「遠い」セクタＳ２４に関わるワード線における電圧ＶＰＸＧ２を比較
すると、大きな差が得られる。これは、昇圧回路１６から基準セクタ２０の基準
ワード線ＷＬR と「遠い」セクタＳ２４のメモリコアのワード線ＷＬR までの経
路における、抵抗と容量の不一致に起因するものである。その結果、読み出し時
に用いられるセンス回路（図示せず）におけるセンスマージン、特に導電状態の
メモリコアセルに対するセンスマージンが不十分になる。
【００１３】
これに鑑み、セクタの位置にかかわらずチップ全体に亘って基準ワード線電圧
とセクタコアのワード線電圧を一致させるためのワード線トラッキング構成の実
現に対する要求が生じている。かかる要求は、本発明によれば、「遠い」セクタ
のセクタワード線と基準セルミニアレイの間に動作可能に接続される第２のＶＰ
ＸＧ導体線を設ける事により、達成される。この第２のＶＰＸＧ導体線は、昇圧
回路の出力と「遠い」セクタのセクタワード線の間に動作可能に接続される第１
のＶＰＸＧ導体線よりも実質的に小さい時定数を有している。
とセクタコアのワード線電圧を一致させるためのワード線トラッキング構成の実
現に対する要求が生じている。かかる要求は、本発明によれば、「遠い」セクタ
のセクタワード線と基準セルミニアレイの間に動作可能に接続される第２のＶＰ
ＸＧ導体線を設ける事により、達成される。この第２のＶＰＸＧ導体線は、昇圧
回路の出力と「遠い」セクタのセクタワード線の間に動作可能に接続される第１
のＶＰＸＧ導体線よりも実質的に小さい時定数を有している。
【００１４】
（発明の開示）
従って、本発明の一般的な技術的利点は、比較的簡単な構成で、かつ製造が容
易で、従来技術のメモリ装置に比べて読み出し時の精度を向上させることができ
る、複数のセクタに配列されたフラッシュＥＥＰＲＯＭメモリセルに用いられる
ワード線トラッキング構成を提供することである。
易で、従来技術のメモリ装置に比べて読み出し時の精度を向上させることができ
る、複数のセクタに配列されたフラッシュＥＥＰＲＯＭメモリセルに用いられる
ワード線トラッキング構成を提供することである。
【００１５】
本発明の技術的利点は、読み出し時のエラーを回避するための、複数のセクタ
に配列されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッキ
ング構成を提供することである。
に配列されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッキ
ング構成を提供することである。
【００１６】
本発明の他の技術的利点は、セクタの位置にかかわらずチップ全体に亘って基
準ワード線電圧とセクタコアのワード線電圧とを一致させるための、複数のセク
タに分割されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッ
キング構成を提供することである。
準ワード線電圧とセクタコアのワード線電圧とを一致させるための、複数のセク
タに分割されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線トラッ
キング構成を提供することである。
【００１７】
本発明のさらに他の技術的利点は、「遠い」セクタのセクタワード線と基準セ
ルのミニアレイの間に動作可能に接続された第２のＶＰＸＧ導体線を有し、複数
のセクタに分割されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線
トラッキング構成を提供することである。
ルのミニアレイの間に動作可能に接続された第２のＶＰＸＧ導体線を有し、複数
のセクタに分割されたフラッシュＥＥＰＲＯＭメモリセルに用いられるワード線
トラッキング構成を提供することである。
【００１８】
本発明の好適な実施形態によれば、複数のセクタに分割されたフラッシュＥＥ
ＰＲＯＭのメモリセルアレイを有する半導体メモリ装置に用いられるワード線ト
ラッキング構成が実現される。このワード線トラッキング構成は、セクタの位置
にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧
を一致させるよう機能する。このワード線トラッキング構成は、「遠い」セクタ
のセクタワード線と基準セルのミニアレイの間に動作可能に接続された第２のＶ
ＰＸＧ導体線を有する。第２のＶＰＸＧ導体線は、昇圧回路の出力と「遠い」セ
クタのセクタワード線の間に動作可能に接続された第１のＶＰＸＧ導体線よりも
実質的に小さい時定数を有する。
ＰＲＯＭのメモリセルアレイを有する半導体メモリ装置に用いられるワード線ト
ラッキング構成が実現される。このワード線トラッキング構成は、セクタの位置
にかかわらずチップ全体に亘って基準ワード線電圧とセクタコアのワード線電圧
を一致させるよう機能する。このワード線トラッキング構成は、「遠い」セクタ
のセクタワード線と基準セルのミニアレイの間に動作可能に接続された第２のＶ
ＰＸＧ導体線を有する。第２のＶＰＸＧ導体線は、昇圧回路の出力と「遠い」セ
クタのセクタワード線の間に動作可能に接続された第１のＶＰＸＧ導体線よりも
実質的に小さい時定数を有する。
【００１９】
本発明のこれらの目的及び利点並びに他の目的及び利点は、添付の図面を参照
しつつ以下の詳細な記述から、より一層明瞭となるであろう。添付の図面におい
て、対応する構成要素には一貫して同じ参照番号を使用している。
しつつ以下の詳細な記述から、より一層明瞭となるであろう。添付の図面におい
て、対応する構成要素には一貫して同じ参照番号を使用している。
【００２０】
（発明を実施するための最良の形態）
フラッシュＥＥＰＲＯＭメモリセル用ワード線トラッキング構成について説明
する。以下の記述においては、本発明を完全に理解できるように、回路の構成や
要素など具体的な事柄についての説明が数多くなされている。しかしながら、こ
れらの具体的な記述がなくても、本発明が実施可能であるということは当業者に
とって明らかである。例の事項において、周知のプロセスや回路及び制御線など
本発明の動作原理を理解するにあたって特に関係のないものについては、明確に
するために意図的に省略してある。
する。以下の記述においては、本発明を完全に理解できるように、回路の構成や
要素など具体的な事柄についての説明が数多くなされている。しかしながら、こ
れらの具体的な記述がなくても、本発明が実施可能であるということは当業者に
とって明らかである。例の事項において、周知のプロセスや回路及び制御線など
本発明の動作原理を理解するにあたって特に関係のないものについては、明確に
するために意図的に省略してある。
【００２１】
以下、図面を詳細に参照すると、図４には、単一チップ４１１上に形成された
１６Ｍｂのメモリコアアレイ４１０を有するＥＥＰＲＯＭ半導体集積回路メモリ
装置４００の簡略化したブロック構成が示されている。メモリコアアレイ４１０
は、左側セクタ４１２及び右側セクタ４１４から構成される。左側セクタ４１２
はＳ４００からＳ４１５までの１６のセクタで構成される。同様に、右側セクタ
４１４はＳ４１６からＳ４３１までの１６のセクタで構成される。Ｓ４００から
Ｓ４３１までの各セクタは、それぞれ５１２のロウと１０２４のコラムに配列さ
れた５１２Ｋビットのデータを格納する。なお、Ｓ４００からＳ４３１までの複
数のセクタは、チップ４１１全体にわたって個別に配置される。従って、１つの
隅にあるセクタ（例えばＳ４２４）と他の隅にあるセクタ（例えばＳ４２３）と
の距離はかなり長い。また、電圧昇圧回路１６がチップ４１１の左下の部分に設
けられ、ワード線供給電圧ＶＰＸＧを発生させるのに用いられる。このワード線
供給電圧ＶＰＸＧは、ロウデコーダ１８とワード線ドライバ（図示せず）を介し
て、メモリコアアレイ４１０内の各セクタの対応するワード線を伝わる。昇圧回
路１６からのこのワード線供給電圧は、外部から入力される電源電圧ＶＣＣより
も高くひき上げられる。基準セルのミニアレイ、すなわち基準セクタ２０が昇圧
回路１６に近くなるよう配置される。基準セクタ４２０は、複数のロウとコラム
（例えば２０×２０）に配列された複数の基準セルを有する。さらに、メモリコ
アのセルのワード線電圧を、そのメモリコアのセルのあるセクタの位置にかかわ
らず基準セルのセクタのワード線電圧に一致させるための、本発明に係るトラッ
キング構成が設けられる。
１６Ｍｂのメモリコアアレイ４１０を有するＥＥＰＲＯＭ半導体集積回路メモリ
装置４００の簡略化したブロック構成が示されている。メモリコアアレイ４１０
は、左側セクタ４１２及び右側セクタ４１４から構成される。左側セクタ４１２
はＳ４００からＳ４１５までの１６のセクタで構成される。同様に、右側セクタ
４１４はＳ４１６からＳ４３１までの１６のセクタで構成される。Ｓ４００から
Ｓ４３１までの各セクタは、それぞれ５１２のロウと１０２４のコラムに配列さ
れた５１２Ｋビットのデータを格納する。なお、Ｓ４００からＳ４３１までの複
数のセクタは、チップ４１１全体にわたって個別に配置される。従って、１つの
隅にあるセクタ（例えばＳ４２４）と他の隅にあるセクタ（例えばＳ４２３）と
の距離はかなり長い。また、電圧昇圧回路１６がチップ４１１の左下の部分に設
けられ、ワード線供給電圧ＶＰＸＧを発生させるのに用いられる。このワード線
供給電圧ＶＰＸＧは、ロウデコーダ１８とワード線ドライバ（図示せず）を介し
て、メモリコアアレイ４１０内の各セクタの対応するワード線を伝わる。昇圧回
路１６からのこのワード線供給電圧は、外部から入力される電源電圧ＶＣＣより
も高くひき上げられる。基準セルのミニアレイ、すなわち基準セクタ２０が昇圧
回路１６に近くなるよう配置される。基準セクタ４２０は、複数のロウとコラム
（例えば２０×２０）に配列された複数の基準セルを有する。さらに、メモリコ
アのセルのワード線電圧を、そのメモリコアのセルのあるセクタの位置にかかわ
らず基準セルのセクタのワード線電圧に一致させるための、本発明に係るトラッ
キング構成が設けられる。
【００２２】
本発明に係るトラッキング構成及びその動作について詳細に説明する前に、先
ず、図１のＥＥＰＲＯＭメモリ装置における読み出し動作及びそれに伴う問題に
ついて図２及び図３を参照しながら説明すれば、本発明の原理を理解するのに役
立つであろう。
ず、図１のＥＥＰＲＯＭメモリ装置における読み出し動作及びそれに伴う問題に
ついて図２及び図３を参照しながら説明すれば、本発明の原理を理解するのに役
立つであろう。
【００２３】
図１及び図２からわかるように、読み出しモード時の動作において、「近い」
セクタＳ２３が選択されている場合、曲線２０２で示される昇圧回路１６からの
昇圧電圧ＶＰＸＧは、最初の時刻ｔ１において、外部から入力される電源電圧Ｖ
ＣＣよりも高くひき上げられる。基準セクタ２０は昇圧回路１６の近くに配置さ
れているので、曲線２０４で示される基準ワード線ＷＬR における基準ワード線
電圧は、昇圧電圧ＶＰＸＧに追従し、昇圧電圧ＶＰＸＧと実質的に等しくなる。
「近い」セクタＳ２３は基準セクタ２０よりも昇圧回路１６から離れて配置され
ているが、それでも曲線２０６で示されるワード線ＷＬN におけるワード線電圧
ＶＰＸＧ１は、昇圧電圧ＶＰＸＧに実質的に等しくなる。また、実際の読み出し
が行われる時刻ｔ２においては、基準ワード線電圧と「近い」セクタのワード線
電圧ＶＰＸＧ１の間には小さな電圧差Ｘしかない。この差は許容範囲であり、読
み出し時のエラーをひき起こす原因にはならない。
セクタＳ２３が選択されている場合、曲線２０２で示される昇圧回路１６からの
昇圧電圧ＶＰＸＧは、最初の時刻ｔ１において、外部から入力される電源電圧Ｖ
ＣＣよりも高くひき上げられる。基準セクタ２０は昇圧回路１６の近くに配置さ
れているので、曲線２０４で示される基準ワード線ＷＬR における基準ワード線
電圧は、昇圧電圧ＶＰＸＧに追従し、昇圧電圧ＶＰＸＧと実質的に等しくなる。
「近い」セクタＳ２３は基準セクタ２０よりも昇圧回路１６から離れて配置され
ているが、それでも曲線２０６で示されるワード線ＷＬN におけるワード線電圧
ＶＰＸＧ１は、昇圧電圧ＶＰＸＧに実質的に等しくなる。また、実際の読み出し
が行われる時刻ｔ２においては、基準ワード線電圧と「近い」セクタのワード線
電圧ＶＰＸＧ１の間には小さな電圧差Ｘしかない。この差は許容範囲であり、読
み出し時のエラーをひき起こす原因にはならない。
【００２４】
図１及び図３からわかるように、読み出しモード時の動作において、「遠い」
セクタＳ２４が選択されている場合、曲線３０２で示される昇圧回路１６からの
昇圧電圧ＶＰＸＧは、再び最初の時刻ｔ３において、上述の電源電圧ＶＣＣより
も高くひき上げられる。基準セクタ２０は昇圧回路１６の近くに配置されている
ので、曲線３０４で示される基準ワード線ＷＬR における基準ワード線電圧は、
昇圧電圧ＶＰＸＧに追従し、昇圧電圧ＶＰＸＧと実質的に等しくなる。しかし、
「遠い」セクタは昇圧回路１６からかなり遠く離れて配置されているので、曲線
３０６で示されるセクタコアのワード線ＷＬF におけるワード線電圧ＶＰＸＧ２
は、昇圧電圧ＶＰＸＧに一致しない。これは、そのセクタのワード線と基準ワー
ド線から昇圧回路までの経路における抵抗と容量の不一致に起因する。
セクタＳ２４が選択されている場合、曲線３０２で示される昇圧回路１６からの
昇圧電圧ＶＰＸＧは、再び最初の時刻ｔ３において、上述の電源電圧ＶＣＣより
も高くひき上げられる。基準セクタ２０は昇圧回路１６の近くに配置されている
ので、曲線３０４で示される基準ワード線ＷＬR における基準ワード線電圧は、
昇圧電圧ＶＰＸＧに追従し、昇圧電圧ＶＰＸＧと実質的に等しくなる。しかし、
「遠い」セクタは昇圧回路１６からかなり遠く離れて配置されているので、曲線
３０６で示されるセクタコアのワード線ＷＬF におけるワード線電圧ＶＰＸＧ２
は、昇圧電圧ＶＰＸＧに一致しない。これは、そのセクタのワード線と基準ワー
ド線から昇圧回路までの経路における抵抗と容量の不一致に起因する。
【００２５】
さらに、実際の読み出しが行われる時刻ｔ４においては、基準ワード線電圧と
当該セクタのワード線電圧ＶＰＸＧ２の間には大きな電圧差Ｙがある。結果とし
て、この電圧差が、読み出し動作において使われるセンス回路でのセンスマージ
ンを低下させ、読み出し時のエラーを発生させる。このように、図１において行
われる読み出し動作には、当該セクタのワード線電圧が基準ワード線電圧と一致
しないために読み出しエラーを生じるという不都合がある。
当該セクタのワード線電圧ＶＰＸＧ２の間には大きな電圧差Ｙがある。結果とし
て、この電圧差が、読み出し動作において使われるセンス回路でのセンスマージ
ンを低下させ、読み出し時のエラーを発生させる。このように、図１において行
われる読み出し動作には、当該セクタのワード線電圧が基準ワード線電圧と一致
しないために読み出しエラーを生じるという不都合がある。
【００２６】
ここで用いられているように、「マージン」という語は、メモリコアのビット
線と基準ビット線の間にある電流の差を表わす。すなわち、異なる電流間の差を
センスアンプが確実に増幅できるように、その前に適正な「マージン」をそれら
の異なる電流間に形成する必要がある。また、ビット線の電流は、ワード線電圧
とセルトランジスタのしきい値電圧の差に比例する。従って、セクタ内のメモリ
コアのセルに印加されるワード線電圧が低くなるだけで差動電流は非常に小さく
なり、読み出し時のエラーを発生させる。
線と基準ビット線の間にある電流の差を表わす。すなわち、異なる電流間の差を
センスアンプが確実に増幅できるように、その前に適正な「マージン」をそれら
の異なる電流間に形成する必要がある。また、ビット線の電流は、ワード線電圧
とセルトランジスタのしきい値電圧の差に比例する。従って、セクタ内のメモリ
コアのセルに印加されるワード線電圧が低くなるだけで差動電流は非常に小さく
なり、読み出し時のエラーを発生させる。
【００２７】
これに鑑み、本発明者らは、チップ全体に亘ってセクタの位置にかかわらず基
準ワード線の電圧とセクタコアのワード線電圧を一致させるためのワード線トラ
ッキング構成を開発した。すなわち、基準セクタ４２０につながる基準ワード線
ＷＬR における電圧と、「遠い」セクタまたは他の任意のセクタにつながるセク
タコアのワード線ＷＬF における電圧との差が、選択されたセクタの位置にかか
わらず小さく保たれる。従って、アレイ内のどのセクタを読み出す時でもセンス
マージンが十分なものとなり、エラーが回避される。これは、セクタの位置にか
かわらず基準ワード線の電圧とセクタコアのワード線電圧とが一致することによ
る。
準ワード線の電圧とセクタコアのワード線電圧を一致させるためのワード線トラ
ッキング構成を開発した。すなわち、基準セクタ４２０につながる基準ワード線
ＷＬR における電圧と、「遠い」セクタまたは他の任意のセクタにつながるセク
タコアのワード線ＷＬF における電圧との差が、選択されたセクタの位置にかか
わらず小さく保たれる。従って、アレイ内のどのセクタを読み出す時でもセンス
マージンが十分なものとなり、エラーが回避される。これは、セクタの位置にか
かわらず基準ワード線の電圧とセクタコアのワード線電圧とが一致することによ
る。
【００２８】
本発明に係るこのトラッキング構成は、図１に示す昇圧回路１６からのＶＰＸ
Ｇの導体線の長さを更に延ばし、昇圧回路１６に隣接する位置へ戻すことによっ
て実現される。そして、昇圧回路１６の出力ノードＮ１と基準ワード線ＷＬR が
つながる基準セクタ２０の入力との間の導線を切断、すなわち接続を断ち切る。
従って、延長ＶＰＸＧ導体線の末端は基準セクタの入力に接続される。
Ｇの導体線の長さを更に延ばし、昇圧回路１６に隣接する位置へ戻すことによっ
て実現される。そして、昇圧回路１６の出力ノードＮ１と基準ワード線ＷＬR が
つながる基準セクタ２０の入力との間の導線を切断、すなわち接続を断ち切る。
従って、延長ＶＰＸＧ導体線の末端は基準セクタの入力に接続される。
【００２９】
図４を再び参照すると、このトラッキング構成は、第１の端４２４及び第２の
端４２６を有する延長された第２のＶＰＸＧ導体線４２２を備えていることがわ
かる。この第２の導体線４２２の第１の端４２４は、ノードＮ３で元の第１のＶ
ＰＸＧ導体線４２１の末端に接続される。なお、元のＶＰＸＧ導体線４２１の末
端は、「遠い」セクタＳ４２４につながるセクタワード線の近くに配置される。
また、導体線４２２の第２の端４２６は、ノードＮ４で基準セクタ４２０に接続
される。図１の従来技術とは違い、昇圧回路４１６の出力のノードＮ１は、ノー
ドＮ４すなわち基準セクタ４２０の入力に接続される。この変更により、ノード
Ｎ４における基準ワード線ＷＬR の基準ワード線電圧は、セクタの位置にかかわ
らず、ノードＮ３におけるセクタワード線ＷＬF のセクタコアワード線電圧ＶＰ
ＸＧ２に一致するようになる。
端４２６を有する延長された第２のＶＰＸＧ導体線４２２を備えていることがわ
かる。この第２の導体線４２２の第１の端４２４は、ノードＮ３で元の第１のＶ
ＰＸＧ導体線４２１の末端に接続される。なお、元のＶＰＸＧ導体線４２１の末
端は、「遠い」セクタＳ４２４につながるセクタワード線の近くに配置される。
また、導体線４２２の第２の端４２６は、ノードＮ４で基準セクタ４２０に接続
される。図１の従来技術とは違い、昇圧回路４１６の出力のノードＮ１は、ノー
ドＮ４すなわち基準セクタ４２０の入力に接続される。この変更により、ノード
Ｎ４における基準ワード線ＷＬR の基準ワード線電圧は、セクタの位置にかかわ
らず、ノードＮ３におけるセクタワード線ＷＬF のセクタコアワード線電圧ＶＰ
ＸＧ２に一致するようになる。
【００３０】
図４及び図５からわかるように、読み出しモード時の動作において、「近い」
セクタＳ４２３が選択されている場合、曲線５０２で示される昇圧回路４１６か
らの昇圧電圧ＶＰＸＧは、最初の時刻ｔ５において、電源電圧ＶＣＣよりも高く
ひき上げられる。なお、曲線５０４で示される基準ワード線ＷＬR における基準
ワード線電圧は、昇圧電圧ＶＰＸＧに一致しない。ノードＮ１とＮ４の間の接続
を切断し、第２のＶＰＸＧ導体線４２２を追加したため、昇圧電圧ＶＰＸＧがノ
ードＮ４に到達するには２つの導体４２１と４２２を伝播しなければならない。
図からわかるように、この場合、曲線５０４で示される基準ワード線電圧は、曲
線５０６で示されるワード線ＷＬN におけるワード線電圧ＶＰＸＧ１に追従し、
それと実質的に等しくなる。また、実際の読み出しが行われる時刻ｔ６において
も、基準ワード線電圧と「近い」セクタのワード線電圧ＶＰＸＧ１との差Ｘ１は
小さいままである。
セクタＳ４２３が選択されている場合、曲線５０２で示される昇圧回路４１６か
らの昇圧電圧ＶＰＸＧは、最初の時刻ｔ５において、電源電圧ＶＣＣよりも高く
ひき上げられる。なお、曲線５０４で示される基準ワード線ＷＬR における基準
ワード線電圧は、昇圧電圧ＶＰＸＧに一致しない。ノードＮ１とＮ４の間の接続
を切断し、第２のＶＰＸＧ導体線４２２を追加したため、昇圧電圧ＶＰＸＧがノ
ードＮ４に到達するには２つの導体４２１と４２２を伝播しなければならない。
図からわかるように、この場合、曲線５０４で示される基準ワード線電圧は、曲
線５０６で示されるワード線ＷＬN におけるワード線電圧ＶＰＸＧ１に追従し、
それと実質的に等しくなる。また、実際の読み出しが行われる時刻ｔ６において
も、基準ワード線電圧と「近い」セクタのワード線電圧ＶＰＸＧ１との差Ｘ１は
小さいままである。
【００３１】
図４及び図６からわかるように、読み出しモード時の動作において、「遠い」
セクタＳ４２４が選択されている場合、曲線６０２で示される昇圧回路４１６か
らの昇圧電圧ＶＰＸＧは、再び最初の時刻ｔ７において、電源電圧ＶＣＣよりも
高くひき上げられる。しかしこの場合は、曲線６０４で示される基準ワード線電
圧が、曲線６０６で示されるセクタワード線電圧ＶＰＸＧ２に追従し、それと実
質的に等しくなる。この場合、実際の読み出しが行われる時刻ｔ８において、基
準ワード線電圧と「遠い」セクタのワード線電圧との差Ｙ１は小さい。結果とし
て、読み出しモード時の動作におけるエラー発生の可能性が排除される。
セクタＳ４２４が選択されている場合、曲線６０２で示される昇圧回路４１６か
らの昇圧電圧ＶＰＸＧは、再び最初の時刻ｔ７において、電源電圧ＶＣＣよりも
高くひき上げられる。しかしこの場合は、曲線６０４で示される基準ワード線電
圧が、曲線６０６で示されるセクタワード線電圧ＶＰＸＧ２に追従し、それと実
質的に等しくなる。この場合、実際の読み出しが行われる時刻ｔ８において、基
準ワード線電圧と「遠い」セクタのワード線電圧との差Ｙ１は小さい。結果とし
て、読み出しモード時の動作におけるエラー発生の可能性が排除される。
【００３２】
本発明において、選択されたセクタＳ４２４に関わる容量ＣS が、基準セクタ
４２０に関わる容量ＣR （基準ミニ・アレイの容量に等しい）よりも非常に大き
いため、基準ワード線ＷＬR の電圧はセクタコアのワード線ＷＬF の電圧に一致
する。従って、延長ＶＰＸＧ導体線４２２に沿って伝わる信号の遅延は、第１の
ＶＰＸＧ導体線４２１による遅延よりも非常に小さい。その結果、導体４２１に
関わる合成抵抗Ｒ１による遅延は、時定数Ｒ１ＣS に依存する。
４２０に関わる容量ＣR （基準ミニ・アレイの容量に等しい）よりも非常に大き
いため、基準ワード線ＷＬR の電圧はセクタコアのワード線ＷＬF の電圧に一致
する。従って、延長ＶＰＸＧ導体線４２２に沿って伝わる信号の遅延は、第１の
ＶＰＸＧ導体線４２１による遅延よりも非常に小さい。その結果、導体４２１に
関わる合成抵抗Ｒ１による遅延は、時定数Ｒ１ＣS に依存する。
【００３３】
容量ＣS を導体４２１の途中に接続すると（例えばセクタＳ４２０を選択する
と）、ノードＮ２からセクタＳ４２０までの長さの抵抗値Ｒ１ａは、時定数Ｒ１
ａＣS に依存する遅延を必然的に有する、ということは当業者には明確に理解さ
れるであろう。この場合、合成抵抗Ｒ１ａの実際の値は、Ｒ１のうち選択されて
いるセクタＳ４２０よりも遠い側にある部分による抵抗と、Ｒ２による抵抗の和
になる。
と）、ノードＮ２からセクタＳ４２０までの長さの抵抗値Ｒ１ａは、時定数Ｒ１
ａＣS に依存する遅延を必然的に有する、ということは当業者には明確に理解さ
れるであろう。この場合、合成抵抗Ｒ１ａの実際の値は、Ｒ１のうち選択されて
いるセクタＳ４２０よりも遠い側にある部分による抵抗と、Ｒ２による抵抗の和
になる。
【００３４】
しかしながら、上記のように定義された値Ｒ１ａの大半について、遅延は時定
数Ｒ１ａＣS に依存し、ノードＮ４における電圧は、時定数Ｒ２ＣR が比較的短
いため、選択されたセクタのワード線電圧に一致する。結果として、導体４２１
の途中にある容量ＣS の位置にかかわらず、ノードＮ４における電圧は、時定数
Ｒ１ａＣS に依存するため、選択されたセクタのワード線電圧に実質的に一致す
ることになる。
数Ｒ１ａＣS に依存し、ノードＮ４における電圧は、時定数Ｒ２ＣR が比較的短
いため、選択されたセクタのワード線電圧に一致する。結果として、導体４２１
の途中にある容量ＣS の位置にかかわらず、ノードＮ４における電圧は、時定数
Ｒ１ａＣS に依存するため、選択されたセクタのワード線電圧に実質的に一致す
ることになる。
【００３５】
図７には、図１及び図４のそれぞれ「遠い」セクタについて、基準ワード線電
圧とセクタコアのワード線電圧の読み出しモードにおける波形が示されている。
曲線７０２と曲線７０４は、図１の従来技術における「遠い」セクタに対する読
み出し時の基準ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線
７０２と７０４を比較すると、それらの差Ｗは、基準ワード線電圧とセクタコア
のワード線電圧との間に大きな電圧差があることを示している。一方、曲線７０
６と７０８は、図４の本発明における「遠い」セクタに対する読み出し時の基準
ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線７０６と７０８
を比較すると、それらの差Ｗ１は、基準ワード線電圧とセクタコアのワード線電
圧との間に非常に小さな電圧差しかないことを示している。
圧とセクタコアのワード線電圧の読み出しモードにおける波形が示されている。
曲線７０２と曲線７０４は、図１の従来技術における「遠い」セクタに対する読
み出し時の基準ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線
７０２と７０４を比較すると、それらの差Ｗは、基準ワード線電圧とセクタコア
のワード線電圧との間に大きな電圧差があることを示している。一方、曲線７０
６と７０８は、図４の本発明における「遠い」セクタに対する読み出し時の基準
ワード線電圧とセクタコアのワード線電圧をそれぞれ表す。曲線７０６と７０８
を比較すると、それらの差Ｗ１は、基準ワード線電圧とセクタコアのワード線電
圧との間に非常に小さな電圧差しかないことを示している。
【００３６】
図８には、昇圧回路４１６と「遠い」セクタにつながるセクタワード線ＷＬF
の間にある図４の元の第１のＶＰＸＧ導体線４２１に関わる抵抗と寄生容量、及
び「遠い」セクタにつながるセクタワード線ＷＬF と基準セクタ４２０につなが
る基準ワード線ＷＬR の間にある延長ＶＰＸＧ導体線４２２に関わる抵抗と寄生
容量を示す概略的な回路図が示されている。本発明に係る延長ＶＰＸＧ導体線４
２２を追加したことにより、ノードＮ３とＮ４の間の経路における遅延特性又は
時定数は、ノードＮ１とＮ３の間にある元のＶＰＸＧ導体線４２１に比べて小さ
くすることができる。
び「遠い」セクタにつながるセクタワード線ＷＬF と基準セクタ４２０につなが
る基準ワード線ＷＬR の間にある延長ＶＰＸＧ導体線４２２に関わる抵抗と寄生
容量を示す概略的な回路図が示されている。本発明に係る延長ＶＰＸＧ導体線４
２２を追加したことにより、ノードＮ３とＮ４の間の経路における遅延特性又は
時定数は、ノードＮ１とＮ３の間にある元のＶＰＸＧ導体線４２１に比べて小さ
くすることができる。
【００３７】
以上の詳細な記述から、本発明によれば、複数のセクタに分割されたフラッシ
ュＥＥＰＲＯＭメモリセルにおいて、セクタの位置にかかわらずチップ全体に亘
って基準ワード線電圧とセクタコアのワード線電圧を一致させるワード線トラッ
キング構成を実現できることがわかる。本発明に係るワード線トラッキング構成
は、「遠い」セクタのセクタワード線と基準セルのミニアレイの間に動作可能に
接続された第２のＶＰＸＧ導体線を有する。第２のＶＰＸＧ導体線は、昇圧回路
の出力と「遠い」セクタのセクタワード線の間に動作可能に接続された第１のＶ
ＰＸＧ導体線よりも実質的に小さい時定数を有する。
ュＥＥＰＲＯＭメモリセルにおいて、セクタの位置にかかわらずチップ全体に亘
って基準ワード線電圧とセクタコアのワード線電圧を一致させるワード線トラッ
キング構成を実現できることがわかる。本発明に係るワード線トラッキング構成
は、「遠い」セクタのセクタワード線と基準セルのミニアレイの間に動作可能に
接続された第２のＶＰＸＧ導体線を有する。第２のＶＰＸＧ導体線は、昇圧回路
の出力と「遠い」セクタのセクタワード線の間に動作可能に接続された第１のＶ
ＰＸＧ導体線よりも実質的に小さい時定数を有する。
【００３８】
以上、現時点で好適と思われる本発明の実施形態について例示し説明してきた
が、様々な変更や修正が可能であり、その構成要素と等価のものは、本発明の要
旨から逸脱しない範囲において適用可能であることは、当業者には理解されるで
あろう。さらに、本発明の要旨の範囲から逸脱しない範囲において、特定の状況
や構成要素を本発明の教示に適合させて様々な修正を行うことが可能である。従
って、本発明は、上述した本発明を実施するための最良の形態として開示された
特定の実施形態に限定されるものではなく、特許請求の範囲に含まれる全ての実
施形態を含むものである。
が、様々な変更や修正が可能であり、その構成要素と等価のものは、本発明の要
旨から逸脱しない範囲において適用可能であることは、当業者には理解されるで
あろう。さらに、本発明の要旨の範囲から逸脱しない範囲において、特定の状況
や構成要素を本発明の教示に適合させて様々な修正を行うことが可能である。従
って、本発明は、上述した本発明を実施するための最良の形態として開示された
特定の実施形態に限定されるものではなく、特許請求の範囲に含まれる全ての実
施形態を含むものである。
【図１】
複数のセクタに分割されたメモリセルアレイを有する従来の１６ＭｂＥＥＰＲ
ＯＭ半導体集積回路メモリ装置の簡略化したブロック図である。
ＯＭ半導体集積回路メモリ装置の簡略化したブロック図である。
【図２】
読み出し中に生じる問題点を理解するための、図１の「近い」セクタにおける
種々の信号の波形を示す図である。
種々の信号の波形を示す図である。
【図３】
読み出し中に生じる問題点を理解するための、図１の「遠い」セクタにおける
種々の信号の波形を示す図である。
種々の信号の波形を示す図である。
【図４】
本発明の原理に従い構成された、ワード線トラッキング構成を有する１６Ｍｂ
ＥＥＰＲＯＭ半導体集積回路メモリ装置の簡略化したブロック図である。
ＥＥＰＲＯＭ半導体集積回路メモリ装置の簡略化したブロック図である。
【図５】
読み出し中に生じる問題点をどのように解決するかを理解するための、図４の
「近い」セクタにおける種々の信号の波形を示す図である。
「近い」セクタにおける種々の信号の波形を示す図である。
【図６】
読み出し中に生じる問題点をどのように解決するかを理解するための、図４の
「遠い」セクタにおける種々の信号の波形を示す図である。
「遠い」セクタにおける種々の信号の波形を示す図である。
【図７】
それぞれ図１及び図４における「遠い」セクタについての、基準セルのワード
線電圧及びセクタコアのワード線電圧の波形を示す図である。
線電圧及びセクタコアのワード線電圧の波形を示す図である。
【図８】
図４の第１及び第２のＶＰＸＧ導体線に関わる抵抗及び寄生容量の概略的な回
路図である。
路図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山田 重和
アメリカ合衆国 95014 カリフォルニア
州 クパーティノ ステバンス クリーク
ビー１ ブイディー ＃391 5636
(72)発明者 コリン・エス． ・ビル
アメリカ合衆国 95014 カリフォルニア
州 クパーティノ ローズ ガーデン レ
ーン 1384
(72)発明者 ミヒャエル・エイ． ・ファン・ブスキル
ク
アメリカ合衆国 95070 カリフォルニア
州 サラトガ ベッシング ロード
18653
Ｆターム(参考） 5B025 AA01 AD03 AD05 AD09 AE08
5F083 EP77 ER22 GA11 LA05 LA16
5F101 BD33 BE02 BE07 BE14
Claims (4)
- 【請求項１】 フラッシュＥＥＰＲＯＭメモリセルのアレイを有する半導体
メモリ装置であって、 セクタの位置にかかわらずチップ全体に亘って基準のワード線電圧とセクタコ
アのワード線電圧とを一致させるためのワード線トラッキング構成を有し、該ワ
ード線トラッキング構成が、 複数のセクタ（Ｓ４００〜Ｓ４３１）に分割された複数のメモリコアセルを有
するメモリアレイ（４１０）であって、各セクタが、ワード線で構成されるロウ
と該ロウに交差するビット線で構成されるコラムとに沿って配列された複数のメ
モリコアセルを有し、前記チップ全体に亘ってそれぞれ個別に配置されている、
前記メモリアレイと、 基準コアワード線で構成されるロウと基準ビット線で構成されるコラムとに沿
って配列された複数の基準コアセルを有する基準セルミニアレイ（４２６）と、 前記複数のセクタのうちの１つにおいて任意のセクタワード線を選択するため
のロウデコーダ手段（４１８）と、 電源電圧よりも高くなるように昇圧されたワード線供給電圧を発生して、読み
出し動作モードの期間中前記ロウデコーダ手段を介して前記選択されたワード線
を駆動すると共に、前記基準コアワード線を駆動するための昇圧回路手段（４１
６）とを含み、 前記昇圧回路手段及び前記基準セルミニアレイが、前記チップの一部において
相互に物理的に近接して配置され、 前記複数のセクタの１つが、前記昇圧回路手段に物理的に近接して配置されて
いる「近い」セクタを規定し、 前記複数のセクタの別の１つが、前記昇圧回路手段から物理的に遠く離れて配
置されている「遠い」セクタを規定しており、 更に、前記昇圧回路手段の出力と前記「遠い」セクタのセクタワード線との間
に動作可能に接続された第１の導体手段（４２１）と、 前記「遠い」セクタのセクタワード線と前記基準セルミニアレイとの間に動作
可能に接続され、前記基準セルミニアレイに関わる基準ワード線電圧が前記選択
されたセクタの位置にかかわらず前記読み出し動作の期間中前記セクタワード線
電圧に一致するように、前記第１の導体手段よりも実質的に小さい遅延特性を有
する第２の導体手段（４２２）とを含む、半導体メモリ装置。 - 【請求項２】 前記第２のＶＰＸＧ導体手段は、時定数Ｒ２ＣR によって定
義される遅延特性を有し、Ｒ２は該導体手段の抵抗性負荷であり、ＣR は前記基
準セルミニアレイの容量性負荷である、請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１のＶＰＸＧ導体手段は、時定数Ｒ１ＣS によって定
義される遅延特性を有し、Ｒ１は該導体手段の抵抗性負荷であり、ＣS は前記選
択されたセクタの容量性負荷である、請求項２に記載の半導体メモリ装置。 - 【請求項４】 選択されたいずれのセクタにおいても、前記容量性負荷ＣR が前記容量性負荷ＣS よりも実質的に小さい、請求項３に記載の半導体メモリ装
置。
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