JP6290034B2 - 不揮発性半導体記憶装置、及びその読み出し方法 - Google Patents
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Description
[全体構成例]
図1を用いて第1実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図1は、第1実施形態に係る不揮発性半導体記憶装置のブロック図である。
図1において、メモリセルアレイ1は、例えば2値以上のデータを保持可能な不揮発性のメモリセルMCを備えた半導体メモリであって、例えばNAND型フラッシュメモリである。
次に図1に示すように、ブロックBLK0〜BLKsの各々は、不揮発性のメモリセルMCが直列接続された複数のNANDストリング7を備えている。NANDストリング7の各々は、例えば64個のメモリセルMCと、選択トランジスタST1、ST2とを含んでいる。
図1に戻って周辺回路について説明する。
次にセンスアンプ3について説明する。センスアンプ3はメモリセルアレイ1上に配置されるビット線BLと1対1対応で接続可能とする。
カラムデコーダ4は、メモリセルアレイ1のビット線BLを選択するカラム選択信号を出力する。
電圧生成回路5は、制御部6から供給される各種制御信号に応じて、読み出し電圧、書き込み電圧、ベリファイ電圧など、メモリセルアレイ1やセンスアンプ回路3、カラムデコーダ4の各種動作に必要な電圧を生成する。
制御部6は、不揮発性半導体記憶装置全体を制御する。例えば、図示せぬホストから受信したコマンドを用いて書き込み動作、及び書き込みベリファイ等の動作タイミングを制御する。
次に図2を用いてセンスアンプ3の詳細について説明する。センスアンプ3は、nチャネル型MOSトランジスタ10、11、12、14、16〜20、22〜31、及び36〜37、pチャネル型MOSトランジスタ14〜15、32〜35、並びにキャパシタ素子21を備える。
TDLは書き込みデータ、読み出しデータを保持可能する。ここでは、読み出しデータについて説明する。
具体的にはTDLは、ノードLAT_Tのデータを保持する。例えば、読み出しデータが“0”の場合、LAT_Tの電圧レベルは“H”レベルとなる。
次に、図3及び図4を用いて読み出し動作について説明する。
なお、制御部6が各信号の電圧レベル、及びそのタイミングを制御する。
選択ワード線WLに接続されたメモリセルMCがオフすれば、NANDストリング7はオフするため、時刻t10において信号XXLをオン状態としても、ノードSENの電圧は電圧VX2付近を維持する。すなわちノードSENは、図4中のパターンAの波形となる。
これに対して、選択ワード線WLに接続されたメモリセルMCがオンすれば、NANDストリング7はオンし、この結果時刻t10において信号XXLをオンすると図3中、(3)に示すようにSENノードの電圧がソース線SLに向かって放電する。すなわち、図3に示すようにノードSENはパターンCの波形となる。
次に、図5、及び図6第2の実施形態に係る不揮発性半導体記憶装置について説明する。
第2の実施形態では、センスアンプ3内に設けられる配線LBUSをキャパシタ素子の容量と見立てて、読み出し動作をするものである。このため、第2の実施形態ではキャパシタ素子21、及びその周辺の複数MOSトランジスタを省略することが出来る。
なお、構成、及び読み出し動作についても、上記第1の実施形態と同じ箇所については説明を省略する。
第2の実施形態に係るセンスアンプ3は、第1の実施形態に係るセンスアンプ3の構成から複数のMOSトランジスタ及びキャパシタ素子を削除可能な構成を採用する。
次に図5を用いて読み出し動作について説明する。
配線LBUSの電荷が放電された場合、制御部6が時刻t12で信号LSLの電圧レベルを“H”としても、MOSトランジスタ28はオフ状態であるため、LAT_Tは“H”レベルを維持する。
この場合、MOSトランジスタ28はオン状態であるため、制御部6が時刻t12で信号LSLの電圧レベルを“H”とすると、LAT_Tの電荷がこれらMOSトランジスタ27及び28を介して放電される。なお、ここでMOSトランジスタ28の電流経路の他端の電圧はVSSよりも高い電圧CELSRCとなっている。つまり、LAT_Tの電圧はCELSRC近くまで放電される。
第2の実施形態に係る不揮発性半導体記憶装置であると、MOSトランジスタ、及びキャパシタ素子を削減できるため、これらが占めていた体積分だけ回路を縮小させることが出来る。
これは、3つ理由がある。
配線LBUSの配線容量は、キャパシタ素子21の容量に匹敵する値を有する。このため、この配線LUBSに蓄積される電荷の充放電を用いることで、キャパシタ素子21の代用を図る。すなわち、この既存の配線LBUSを有効活用することにより、キャパシタ素子21を廃する事が出来る。
第1の実施形態でも説明したが、キャパシタ素子21に入力していたクロック信号を廃しても、TDLでこのような動作を行えば、従前の通りセンスを行うことが出来、また回路規模を縮小することができる効果を奏する。
次に図7、及び図8を用いて第2の実施形態に係る変形例について説明する。
以下説明する変形例では、センスを実行時においてTDL(LAT_T、INV_T、及び電源D)に供給する電圧値、及び供給方法を変更する点で上記実施形態と異なる。
具体的には、2つ違いがあり、
(1)センス時にMOSトランジスタ34、及び35の電流経路の一端に供給する電圧を、電圧VDDから電圧VX2に遷移させたタイミングで、電源Dの電圧値を接地電位(VSS)からCELSRCに遷移させる点、及び
(2)MOSトランジスタ36を経由したINV_T、及びLAT_Tへのプリチャージは行わず、変形例ではINV_Tを“L”の配線LBUSの電位に接地し、LAT_Tの電圧レベルをMOSトランジスタ34、及び32を介して“H”にする点、
で異なる。
図8では省略するが、まず、制御部6は、時刻t0以前から信号TTIの電圧レベルを“L”とし、ノードN7の値を電圧VDDとする(図7参照)。
配線LBUSの電荷が放電された場合、制御部6が時刻t8で信号LSLの電圧レベルを“H”としても、MOSトランジスタ28はオフ状態であるため、LAT_Tは“H”レベルを維持する(パターンG)。
この場合、MOSトランジスタ28はオン状態であるため、制御部6が時刻t8で信号LSLの電圧レベルを“H”とすると、LAT_Tの電荷がこれらMOSトランジスタ27及び28を介して放電される。
変形例に係る不揮発性半導体記憶装置であると、MOSトランジスタ29のオフ時におけるINV_Tの電圧レベルのぶれを防止することが出来る(効果その1)。
上記第1、及び2の実施形態では、INV_Tをプリチャージする際にMOSトランジスタ29をオンし、その後このMOSトランジスタ29をオフする動作があった。
このタイミングでLAT_Tの電圧レベルが若干落ちる場合がある。
上記第1、第2の実施形態に係る不揮発性半導体記憶装置であると、ノードN7と電源Dとを同電位としていた。
(1)読み出し動作では、
Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V,0.21V〜0.31V,0.31V〜0.4V,0.4V〜0.5V,0.5V〜0.55Vいずれかの間にしてもよい。
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V,14.8V〜19.0V,19.0V〜19.8V,19.8V〜21Vの間であってもよい。
半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、またはSiONなどの絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRuなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfOなどが挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの仕事関数調整用の材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで仕事関数調整用の材料はTaOなどの金属酸化膜、TaNなどの金属窒化膜である。制御電極にはWなどを用いることができる。
Claims (7)
- メモリセルを含むメモリセルアレイと、
前記メモリセルから読み出されたデータを保持可能なラッチ部と、前記ラッチ部と前記メモリセルの一端を電気的に接続する配線と、前記ラッチ部の第1端と前記配線との間に電気的に接続される第1トランジスタと、前記ラッチ部の第2端と前記配線との間に電気的に接続される第2トランジスタと、前記配線の電圧値に応じて前記第1端に第1電圧を供給可能な第3トランジスタと、前記第1端に電気的に接続され、且つ第2電圧を出力可能な第1ノードと、前記第1端に電気的に接続され、且つ第3電圧を供給可能な第2ノードとを有するセンスアンプと、
前記センスアンプを制御する制御部と
を具備し、
前記制御部は、前記第1ノード及び前記第2ノードの電位を制御することで、前記ラッチ部の前記データをセンス前において保持可能とし、
前記配線をディスチャージしたのちに、前記制御部は、前記配線の前記電圧値に応じて前記第3トランジスタを制御し、前記第1端に前記第1電圧を供給し、前記ラッチ部に格納されるデータを確定する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御部は、前記第1トランジスタのゲートに第4電圧を供給し、前記第2トランジスタに前記第4電圧よりも小さな第5電圧を供給する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記ラッチ部は、
ゲートが前記第2端に接続され、電流経路の一端が前記第1端に接続された第1nチャネル型トランジスタと、
ゲートが前記第1端に接続され、電流経路の一端が前記第2端に接続された第2nチャネル型トランジスタと、
を含み、
前記第3トランジスタがオンして前記第1端を前記第1電圧まで放電すると、前記第1端の電位は前記第2端の電位よりも小さくなった結果、前記第2nチャネル型トランジスタはオフし、前記第1nチャネル型トランジスタはオンすることで、前記データが確定される
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記ラッチ部は、
ゲートが前記第2端に接続され、電流経路の一端が前記第1端に接続された第1nチャネル型トランジスタと、
ゲートが前記第1端に接続され、電流経路の一端が前記第2端に接続された第2nチャネル型トランジスタと、
を含み、
前記第3トランジスタをオフさせ、前記第1端を前記第1電圧で維持させると、前記第1電圧は前記第2端の電位よりも大きくなった結果、前記第2nチャネル型トランジスタはオンし、前記第1nチャネル型トランジスタはオフすることで、前記データが確定される
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記第3トランジスタの電流経路の一端に前記第1電圧を供給することで、前記第3トランジスタがオン・オフするレベルを上昇させる
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - データを保持可能なメモリセルからデータを読み出し、このデータを格納するラッチ部に設けられたnチャネル型トランジスタの電流経路の一端に第1電圧を供給し、前記ラッチ部を無効化することと、
前記ラッチ部の第1端、及び第2端、並びにこのラッチ部と前記メモリセルの電流経路の一端とを電気的に接続する配線に電圧をプリチャージすることと、
前記メモリセルが保持する前記データに応じて変化する前記配線の前記電圧に応じて、前記第1端を前記プリチャージの電圧に維持、又は前記プリチャージの電圧からソース線電圧に遷移させることと、
前記第1電圧を接地電位に遷移させ、前記nチャネル型トランジスタのゲートとソースとの電位差を広げることで、前記ラッチ部に格納させる前記データを確定させることと
を具備する不揮発性半導体記憶装置の読み出し方法。 - 前記プリチャージにおいて、
前記第1端及び前記配線に電流経路の一端及び他端が接続される第1トランジスタのゲートに第2電圧を供給することと、
前記第2端及び前記配線に電流経路の一端及び他端が接続される第2トランジスタのゲートに前記第2電圧よりも小さな第3電圧を供給することと
を具備することを特徴とする請求項6記載の不揮発性半導体記憶装置の読み出し方法。
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