CN1212621C - 用于快闪电可擦除可编程只读存储器中的字线追踪结构 - Google Patents

Abstract

本发明提供一种使用于快闪EEPROM内存存储单元阵列的字线追踪结构。此追踪结构作用为匹配参考和区段核心字线电压，跨越整个芯片而无关于区段位置。此追踪结构包括第二VPXG导体线(422)操作连接于“远”区段的区段字线和参考存储单元极小阵列之间。第二VPXG导体线具有较操作连接于升压电路的输出和“远”区段的区段字线之间的第一VPXG导体线(421)，有实质较小的时间常数。结果，相关于参考存储单元极小阵列的参考字线电压于读取操作期间无关于选择的区段的位置而将精密地追踪区段字线电压。

Description

用于快闪电可擦除可编程只读存储器中的字线追踪结构

技术领域

本发明一般涉及譬如快闪电可擦除可编程只读存储器(EEPROM)存储单元阵列的浮置栅极内存装置。本发明尤其涉及半导体集成电路内存装置，包括有字线追踪结构，用来匹配参考和区段核心字线电压，无关于区段位置而跨越整个芯片。

背景技术

如于此技艺方面一般所知，存在有一种非易失内存装置称之为“快闪EEPROM”，此快闪EEPROM最近表现为一种重要的内存装置，结合了EPROM的密度和EPROM的电子可擦除的优点。此种快闪EEPROM具有电子可擦除性和小的存储单元大小。于已有的快闪EEPROM内存装置，可以在半导体基板上形成多个单一晶体管的核心存储单元，其中各存储单元包含有P-型导电性基板、与此基板整体形成的N-型导电性源极区、和亦整体形成于基板内的N-型导电性漏极区。浮置栅极藉由薄介电层而与基板隔离。第二介电层将控制栅极与浮置栅极隔离。于基板上的P-型沟道区隔离源极和漏极区。

使用为闪存的一种架构型式，一般称之为NOR闪存架构，此种NOR闪存架构分成了多个区段的快闪EEPROM存储单元〔浮置栅极〕阵列。再者，在每一个区段内的内存存储单元配置成字线的行和与该字线的行相交叉的位线的列。在各区段内的各存储单元晶体管的源极区连结在共同节点。因此，能同时擦除在特定区段内的所有存储单元，且能根据一个区段接着一个区段的方式施行擦除。存储单元晶体管的控制栅极耦接到字线，而其漏极耦接到位线。

在已有的操作中为了编程快闪EEPROM存储单元，漏极区和控制栅极上升至高于施加至源极区电位的预定电位。举例而言，在漏极区施加了大约+5.5伏特的V_D电压，以控制栅极V_G具有大约+9伏特的施加电压。这些电压产生“热电子”，会加速通过薄的介电层并到达浮置栅极。此热电子注入造成浮置栅极临界值增加大约2至4伏特。

在已有的操作中为了擦除快闪EEPROM存储单元，正电位〔例如，+5伏特〕加至源极区。控制栅极施加以负电位〔例如-8伏特〕，而允许漏极区浮置。在浮置栅极和源极区之间产生强电场，而由佛勒-诺德汉〔Fowler-Nordheim〕穿遂方法将电子从浮置栅极吸引至源极区。

为了判定快闪EEPROM存储单元是否已经适当地编程，则测量读取电流的大小。一般而言，于源极区操作的读取模式保持在接地电位〔0伏特〕，而控制栅极保持在大约+5伏特电位。源极区保持在大约+1至+2伏特之间电位。在这些情况下，未编程的存储单元〔储存逻辑“1”〕将传导大约50至100微安培的电流。而已编程的存储单元〔储存逻辑“0”〕将流过相当少的电流。

举例而言，16兆位〔Mb〕闪存核心阵列一般在单一芯片上制成NxM矩阵的型式，其中N等于行数而M等于列数。再者，内存核心阵列可以分成左半区段阵列和右半区段阵列。左半区段阵列和右半区段阵列各形成有许多的区段，譬如16个区段，各定义一个可选择的区块〔BLOCK〕。各区段形成预定数目结合成群的行。对于16兆位阵列分成在左半区段阵列的16个区段，和在右半区段阵列的16个区段，各区段或区块具有512行和1024列的大小。

如此显示于图1中由左半区段阵列12和右半区段阵列14组成的形成在单一芯片11上的一般16百万位内存核心阵列10。左半区段阵列12包括有16个区段，S0至S15。相似地，右半区段阵列14包括有16个区段，S16至S31。各区段S0至S31储存512K配置成512行和1024列的数据位。如所示之，许多区段〔S0至S31〕各别位于跨越整个芯片11。因此，一个角落区段〔例如，区段S24〕和另一个角落区段〔例如，区段S23〕之间的距离是非常长的。其结果，在内存核心阵列10中于不同的区段之间的位置差异，在读取操作模式期间将造成感测上的问题。

详言之，经常需要内部产生的电压大于由外部或芯片外供应至芯片的电源供应电位所产生的电压。举例而言，已知快闪EEPROM操作于VCC趋近于+5伏特，需要等于+3.0伏特的高电压产生用于内存存储单元的操作读取模式。其结果，半导体内存一般亦包括内部升压电路用来产生提升至高于外部供应电压的输出信号。如此的升压电路16如图1中所示，用来产生字线供应电压VPXG于节点N1，此字线供应电压VPXG经由行译码器18而传送至于内存核心阵列10中的不同的区段S0至S31中的适当的字线。

行译码器18位于左半区段阵列12和右半区段阵列14之间中心位置。行译码器18反应于用来致使字驱动器〔未显示〕供应从升压电路16来的字线供应电压VPXG至结合之不同的区段适当的字线的地址信号。字线供应电压VPXG一般在+3.7伏特至+4.7伏特的范围，此电压范围发生高于一般+3.0伏特的输入电源供应电位VCC。

若假设升压电路16位于芯片11的下左侧部，则区段S23位于接近升压电路16而区段S24位于很远离升压电路16。因此，结合于区段S23的于节点N2的于字线WL_N的字线电压VPXG1，将实质相等于从升压电路16来的提升的电压VPXG。此提升的电压VPXG为目标电压希望能维持跨越整个芯片。然而，结合区段S24的于节点N3的于字线WL_F的字线电压VPXG2，在读取模式操作期间，多数的感测将实质小于目标电压。

再者，假设参考区段或极小阵列20一般位于接近升压电路16。因此，结合于参考区段20的于节点N4的于字线WL_R的参考字线电压，亦将实质相等于提升的电压VPXG。参考区段或阵列20包括多个配置成行和列〔例如，20×20〕的参考存储单元。电阻R1代表结合邻接“近”区段S23在节点N2和邻接“远”区段S24在节点N3之间的导体线21的集总电阻负载。电容器C_S代表当连接到其结合字线选择的区段的电容负载。用于选择的区段的电容负载C_S代表具有相同的值，不管其在内存核心阵列10中的位置。电容器C_R代表于参考区段或阵列20的输入的电容负载，和具有远较电容器C_S小的值。

对于高速读取操作，于设定字线电压的时间期间，在他们到达直流〔DC〕稳定之前，必须读取区段核心存储单元。因此，当于字线WL_R和WL_F电压彼此接近随耦时，能获得连续的最佳读取。因此，当希望比较于参考或区段阵列20的参考字线WL_R上的电压VPXG与结合的“远”区段S24字线上的电压VPXG2时，他们之间会获得大的差值。此是基于以下的事实，即保持在从升压电路16至参考区段20中的参考字线WL_R，和至在“远”区段S24中的内存核心字线WL_F的列程路径中的电阻和电容不匹配的关系。其结果，使用于读取期间，将引起于感测电路中〔图中未显示〕不良的边缘感测，尤其是用于感测导通内存核心存储单元。

由此观之，须设有一种字线追踪结构，用来匹配跨越整个芯片无关于区段位置的参考和区段核心字线电压。本发明藉由设有第二VPXG导体线操作连接于“远”区段和参考存储单元极小阵列的区段字线之间，而完成此设计。此第二VPXG导体线较的第一VPXG导体线操作连接于升压电路和“远”区段的区段字线的输出之间，具有实质较小的时间常数。

发明概述

因此，本发明的一般目的为提供一种字线追踪结构，用于配置成多个区段的快闪EEPROM内存存储单元，此多个区段的结构相对较简单，容易制造，且较之于先前技艺内存装置于读取期间具有增进的正确性。

本发明的一个目的为提供一种字线追踪结构，用于配置成多个区段的快闪EEPROM内存存储单元，便于读取期间避免错误。

本发明的另一个目的为提供一种字线追踪结构，用于分割成多个区段的快闪EEPROM内存存储单元，便匹配跨越整个芯片而无关于区段位置的参考和区段核心字线电压。

本发明的又一个目的为提供一种字线追踪结构，用于分割成多个区段的快闪EEPROM内存存储单元，此多个区段包括第二VPXG导体线，操作连接于“远”区段和参考存储单元极小阵列的区段字线之间。

依照本发明的较佳实施例，设有一种字线追踪结构，用于半导体记忆装置，此半导体记忆装置具有分割成多个区段的快闪EEPROM内存存储单元阵列。字线追踪结构用来匹配跨越整个芯片无关于区段位置的参考和区段核心字线电压。此字线追踪结构包括第二VPXG导体线，操作连接于“远”区段和参考存储单元极小阵列的区段字线之间。第二VPXG导体线较之操作连接于升压电路和“远”区段的区段字线的输出之间的第一VPXG导体线具有实质较小的时间常数。

附图说明

由下列的详细说明，配合附图，本发明的这些和其它目的和优点将变得更为清楚，各图中相同的参考号码表示相对应的部分，其中：

图1为已有16兆位〔Mb〕EEPROM半导体集成电路内存装置的简化方块图，该内存装置具有分割成多个区段的内存存储单元阵列；

图2和图3显示于图1的个别“近”和“远”区段各种信号的波形，可用于了解于读取期间遭遇的问题；

图4为依照本发明原理构成，具有字线追踪结构的16兆位EEPROM半导体集成电路内存装置的简化方块图；

图5和图6显示于图4的个别“近”和“远”区段各种信号的波形，可用于了解如何解决读取问题；

图7显示分别于图1和图4中参考存储单元字线电压和区段核心字线电压对于“远”区段的波形；以及

图8为结合图4的第一和第二VPXG导体线的电阻和寄生电容的电路图

本发明的优选方案

以下将说明用于快闪EEPROM内存存储单元的字线追踪结构。于下列的说明中，为了能够完全了解本发明，而提出许多详细的说明，譬如特定的电路配置、组件等等。然而，显然对本领域的一般技术人员而言，本发明为实际可行而不需要这些特别的详细说明。于其它的例子中，已知的制程、电路、和控制线路，并不特别相关于本发明的操作原理了解者，兹为了清楚的目的而将其省略。

现详细参照附图，图4所示为形成于单一芯片411上的EEPROM半导体集成电路内存装置400的简化方块图，此单一芯片411上包括有16兆位〔Mb〕内存核心阵列410。内存核心阵列410由左半区段412和右半区段414所组成。左半区段阵列412由十六个区段S400至S415组成。同样地，右半区段阵列414由十六个区段S416至S431组成。区段S400至S431的各区段储存512K的数据位，配置于512行和1024列。应注意者多个区段S400至S431个别位于跨越整个芯片411。因此，角落区段〔例如，区段S424〕和另一个角落区段〔例如，区段S423〕之间的距离为非常长。再者，升压电路416设于芯片411的下左侧部分，用来产生字线供应电压VPXG。此字线供应电压VPXG经由行译码器418和字线驱动器〔未显示〕通过于内存核心阵列410中各不同区段的适当字线。从升压电路416来的字线供应电压VPXG上升高于输入电源供应电位VCC。参考存储单元极小阵列或参考区段420定位于接近升压电路416。参考区段420包括多个配置成行和列〔例如，20×20〕的参考存储单元。再者，本发明设有追踪构造，用来以内存核心存储单元的字线电压而追踪参考存储单元区段的字线电压，不管含有内存核心存储单元的位置。

在详细说明本发明的追踪构造和其操作之前，藉由参考起始说明于图1的EEPROM内存装置中的施行读取操作，以及相关于图2和图3的有关问题，相信对于对本发明的原理的了解有所助益，并且可作为背景技艺。

从图1和图2中可注意到，于读取操作模式期间，对于选择的“近”区段S23的情况，开始于时间t1，从升压电路16的曲线202的上升电压VPXG将上升高于输入供应电位VCC。因为参考区段20位于接近升压电路16，则于参考字线WL_N上的曲线204的参考字线电压将随耦着并实质相等于上升电压VPXG。当“近”区段S23位于较参考区段S20更远离升压电路16时，则字线WL_N上的曲线206的字线电压VPXG1将仍实质相等于上升电压VPXG。再者，当于时间t2发生实际读取，则在参考字线电压和“近”区段字线电压VPXG1之间仅有小的差值x。此是可接受的状况且将不会引起读取错误。

从第1和图3中可以注意到，于选择“远”区段S24情况的读取操作模式期间，于时间t3开始，从升压电路16的曲线302来的上升电压VPXG将再上升高于供应电位VCC。因为参考区段20是位于接近升压电路16，则字线WL_N上的曲线304的参考字线电压将再随耦并实质相等于上升电压VPXG。然而，因为“远”区段位于非常远离升压电路16，则于曲段核心字线WL_F上的曲线306的字线电压VPXG2将不随耦着上升电压VPXG。此是由于于曲段字线和参考字线至升压电路的路径的电阻和电容的不匹配的关系。

此外，当于时间t4发生实际读取，则在参考字线电压和区段字线电压VPXG2之间会有大的差值Y。结果，由于在感测电路中使用创造的较低的感测边缘，则此电压差将在读取中读到错误。因此，施行于图1中的读取操作，因为没有追踪参考字线电压和区段字线电，则将承受造成读取错误的缺点。

如此处所使用的，词汇″边缘″定义为在内存核心位线和参考位线之间所存在的电流之差。换言之，在感测放大器能可靠地放大差值之前，在不同的电流之间必须发展出适当的边缘。再者，于位线上的电流，将正比于字线电压和晶体管存储单元的门限电压之间的差值。因此，若仅减少在区段中施加到内存核心存储单元的字线电压，则差值电流将非常小，因此而引起读取错误。

有鉴于此，本发明的发明人发展出字线追踪结构，用来匹配参考和区段核心字线电压，跨越整个芯片而无关于区段位置。换言之，相关于参考区段420于参考字线WL_R的电压与相关于″远″区段或任何其间区段于区段核心字线WL_F的电压之间的电压差将维持很小而不管选择的区段的位置。因此，当读取于阵列中的任何区段时，将要有充份的感测边缘，由此而避免任何错误。此是因为参考字线电压追踪区段核心字线电压无关于区段位置的关系。

本发明的此种追踪结构由更进一步延伸于图1中来自升压电路16和返回至邻接至升压电路16位置的VPXG导体线的长度而达成。其次，升压电路16的输出节点N1和相关于参考字线WL_R的参考区段20的输入之间的导体线分开或脱接。因此，延长的VPXG导体线的末端结合参考区段的输入。

现回头参照图4，能够看出追踪结构包括延长的或具有第一端和第二端的第二VPXG导体线422。第二导体线422的第一端连接于节点N3至原来的或第一VPXG导体线421的末端。应注意到原来的VPXG导体线421的末端位于邻接到相关于″远″区段S424的区段字线。导体线422的第二端连接于节点N4的参考区段420。不像图1的先前技艺，于升压电路416的输出的节点N1并不连接到节点N4或参考区段420的输入。由此种修饰模式，于节点N4的参考字线WL_R上的参考字线电压将无关于区段是在何位置，将接近追踪于节点N3于区段字线WL_R的区段核心字线电压VPXG2。

从第4和图5可以看出，于读取操作模式期间，对于选择“近”区段S423的情况，从升压电路416的曲线502的上升电压VPXG开始于时间t5，将再上升高于电源供应电位VCC。值得注意的是，于参考字线WL_R上的曲线504的参考字线电压将不随耦着上升电压VPXG。由于切断节点N1与N4与额外的第二VPXG导体线422之间的连接，上升的电压VPXG必须通过导体421和422以到达节点N4。如所观察之，曲线504的参考字线电压现将随耦着并实质相等于在字线WL_N上的曲线506的字线电压VPXG1。再者，于时间t6，当发生实际读取时，仍有小的差值x1在参考字线电压和“近”区段字线电压VPXG1之间。

从第4和图6中可看到，对于选择″远″区段S424的情况的操作读取模式期间，从升压电路416的曲线602的上升的电压VPXG，开始于时间t7，将再上升高于电源供应电位VCC。然而，于此时间值得注意的是，曲线604的参考字线电压将随耦着并实质相等于曲线606的曲段字线电压VPXG2。于时间t8，当发生实际读取时，显示此时仍有小的差值Y1在参考字线电压和“远”区段字线电压之间。其结果，于操作读取模式期间，免除了错误发生的可能性。

于本发明中，由于事实上从相关于选择的区段S424的电容器C_R的电容性负载系相当地大于相关于参考区段420的电容器C_S的电容性负载〔参考极小阵列的等效电容〕，则于参考字线WL_R上的电压将随耦着于区段核心字线WL_F的电压。因此，沿着延长的VPXG导体线422上的信号前进延迟为相当地减少，此延迟遭遇着沿着第一VPXG导体线421。结果，经由相关导电体421的集总电阻负载R1的延迟主要由时间长数R1C_S主控。

于此技艺方面的相关技术人员将可清楚地了解到，若电容器C_S为沿着导体线421部分地连接〔例如，选用区段S420〕，则从节点N2至区段S420的长度电阻值能考虑作为具有由时间常数R1aC_S主控结果延迟量的R1a值。于此情况，集总电阻负载R2的实际值将是由于R2和延伸越过选择的区段S420的点R1的部分的总和。

然而，如上定义的对于多数的R1a值，延迟由时间常数R1aC_S为主，以及于节点N4的电压由于相对较短时间常数R2C_R的关系，则将紧随着选择的区段字线电压。结果，因为时间常数R1aC_S为主的关系，对于沿着导体线421的任何位置的电容器C_S，于节点N4的电压将实质地随耦着选择的区段字线电压。

于图7中，分别描绘了对于第1和图4中的“远”区段于读取模式期间参考字线电压和区段核心字线电压的波形。曲线702表示于图1的先前技艺“远”区段读取期间的参考字线电压，而曲线704表示读取期间的区段核心字线电压。藉由比较曲线702和曲线704，能够看出他们之间的差值w显示了存在参考字线电压和区段核心字线电压之间的大电压差。于另一方面，曲线706表示于图4的本发明对于“远”区段读取期间的参考字线电压，而曲线708表示读取期间的区段核心字线电压。藉由比较曲线706和曲线708，能够看出他们之间的差值w1，显示了参考字线电压和区段核心字线电压之间存在了非常小的电压差。

于图8中，显示存在于图4的原有的或第一VPXG导体线421的升压电路416和相关于“远”区段的区段字线WL_F之间的电阻和寄生电容，和相关于“远”区段的区段字线WL_F和相关于参考区段420的参考字线WL_R之间延伸的VPXG导体线422的电阻和寄生电容的电路图。藉由本发明的额外的延长VPXG导体线422，于节点N3和N4之间于路径上的延迟特性或时间长数将制得小于在节点N1和N3之间原有的VPXG导体线421。

从前述的详细说明，因此能了解到本发明提供一种用于快闪EEPROM内存存储单元的字线追踪结构，此等内存存储单元分成多个区段以便能匹配参考和区段核心字线电压，跨越整个芯片而无关于区段位置。本发明的字线追踪结构包括操作连接于“远”区段的区段字线和参考存储单元极小阵列之间的第二VPXG导体线。第二VPXG导体线较的操作连接于升压电路的输出和“远”区段的区段字线之间的第一VPXG导体线具有实质较小的时间常数。

虽然现在已考虑显示并说明了本发明的较佳实施例，然应了解到于此技艺方面的这些技术人员，可作各种的改变和修饰，并将其组件作等效的替代，而仍不脱离本发明的范围。此外，可对本发明的教示作许多的修饰调整特定的位置或材料，而仍不脱离本发明的中心范围。因此，本说明书并非欲以所考虑实施本发明而揭示作为最佳模式的特殊实施例来限制本发明，而是本发明将包括所有落于所附权利要求范围内的所有实施例。

Claims (4)

1.一种半导体内存装置中的快闪电可擦除可编程只读存储器单元阵列的字线追踪结构，其用于无关于区段位置而跨越整个芯片与参考和区段核心字线电压相匹配，所述字线追踪结构包含：

内存阵列(410)，具有多个分成为多个区段(S400-S431)的内存核心存储单元，各区段具有内存核心存储单元其中配置成各行的字线以及与该各行的字线相交的各列的位线，该区段分别位于所述芯片的整个区域；

参考存储单元极小阵列(426)，具有多个参考核心存储单元，配置成各行的参考核心字线和各列的参考位线；

行译码器(418)，用来选择于该多个区段中的其中之一某一区段字线；

升压电路(416)，用来产生于读取模式操作期间升压高于用以驱动经由该行译码器所选择的字线电源供应电位的字线供应电压，以及用来驱动该参考核心字线；

该升压电路和该参考存储单元极小阵列为物理上彼此靠近位于该芯片的一部分；

该多个区段的其中之一区段为物理上位于接近该升压电路定义为“近”区段；

该多个区段的其中另一区段为物理上位于远离该升压电路定义为“远”区段；

第一导体装置(421)，操作连接于该升压电路的输出与该“远”区段的区段字线之间；

第二导体装置(422)，操作连接于该“远”区段的区段字线与该参考存储单元极小阵列之间；

该第二导体装置具有较于该第一导体装置实质较小的延迟特性，使得相关于参考极小阵列的参考字线电压将于读取操作期间无关于所选择的区段的位置，紧密地追踪区段字线电压。

2.如权利要求1所述的字线追踪结构，其中该第二VPXG导体装置具有由时间常数R2C_R定义的延迟特性，此处R2为其电阻负载，而C_R为参考存储单元极小阵列的电容负载。

3.如权利要求2所述的字线追踪结构，其中该第一VPXG导体装置具有由时间常数RlC_S定义的延迟特性，此处R1为其电阻负载，而C_S为选择的区段的电容负载。

4.如权利要求3所述的字线追踪结构，其中电容负载C_R为实质小于对于任何选择的区段的电容负载C_S。

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