JP2003288791A - 半導体集積回路装置及びマイクロプロセッサ - Google Patents
半導体集積回路装置及びマイクロプロセッサInfo
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- JP2003288791A JP2003288791A JP2003048678A JP2003048678A JP2003288791A JP 2003288791 A JP2003288791 A JP 2003288791A JP 2003048678 A JP2003048678 A JP 2003048678A JP 2003048678 A JP2003048678 A JP 2003048678A JP 2003288791 A JP2003288791 A JP 2003288791A
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Abstract
(57)【要約】
【課題】 レーザヒューズ等のように一旦プログラムし
た後は変更できない、という制約を解消できる半導体集
積回路装置を提供する。 【解決手段】 調整情報を記憶する電気的に消去及び書
き込み可能な不揮発性記憶領域(300)と、上記調整
情報を受けるように結合され、且つ、上記調整情報を格
納する記憶回路(TRMR1,TRMR2)と、上記記
憶回路に結合された内部回路(42)とを有し、上記調
整情報は、上記半導体集積回路装置の初期化動作に応答
して上記不揮発性記憶素子から上記記憶回路へ転送さ
れ、かつ、上記内部回路の動作が上記記憶回路に格納さ
れた上記調整情報によって制御される。これにより、ソ
フトウェアでトリミングを自在に行うことが可能にな
る。
た後は変更できない、という制約を解消できる半導体集
積回路装置を提供する。 【解決手段】 調整情報を記憶する電気的に消去及び書
き込み可能な不揮発性記憶領域(300)と、上記調整
情報を受けるように結合され、且つ、上記調整情報を格
納する記憶回路(TRMR1,TRMR2)と、上記記
憶回路に結合された内部回路(42)とを有し、上記調
整情報は、上記半導体集積回路装置の初期化動作に応答
して上記不揮発性記憶素子から上記記憶回路へ転送さ
れ、かつ、上記内部回路の動作が上記記憶回路に格納さ
れた上記調整情報によって制御される。これにより、ソ
フトウェアでトリミングを自在に行うことが可能にな
る。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性メモリと
中央処理装置とを含む半導体集積回路に関し、例えばフ
ラッシュメモリと中央処理装置を内蔵した1チップ型の
マイクロコンピュータ、データ処理装置又はマイクロプ
ロセッサの外部動作電源を単一化するのに適用して有効
な技術に関する。
中央処理装置とを含む半導体集積回路に関し、例えばフ
ラッシュメモリと中央処理装置を内蔵した1チップ型の
マイクロコンピュータ、データ処理装置又はマイクロプ
ロセッサの外部動作電源を単一化するのに適用して有効
な技術に関する。
【0002】
【従来の技術】フラッシュメモリを内蔵したマイクロコ
ンピュータとして例えば株式会社日立製作所のH8/5
38F,H8/3048,H8/3434Fなどがあ
る。
ンピュータとして例えば株式会社日立製作所のH8/5
38F,H8/3048,H8/3434Fなどがあ
る。
【0003】フラッシュメモリのメモリセルトランジス
タは、フローティングゲート、コントロールゲート、ソ
ース及びドレインを持ち、フローティングゲート内への
電荷注入状態に応じた2値の情報を保持する。例えばフ
ローティングゲート内に電荷が注入されるとメモリセル
のしきい値電圧が上昇し、コントロールゲートから見た
しきい値電圧が高くされることにより、メモリセルには
電流が流れなくなる。またフローティングゲートから電
荷を放出してコントロールゲートから見たしきい値電圧
を低くすることにより、メモリセルに電流が流れる。特
に制限されないが、上記メモリセルのしきい値電圧を読
み出し時のワード線選択レベルよりも高くする動作を消
去動作(それによって選られるデータは論理値“1”:
消去状態)、上記メモリセルのしきい値電圧を読み出し
時のワード線選択レベルよりも低くする動作を書き込み
動作(それによって選られるデータは論理値“0”:書
き込み状態)と称する。尚、メモリセルに記憶されたデ
ータの消去状態と書き込み状態は、上記とは逆に定義す
ることもある。
タは、フローティングゲート、コントロールゲート、ソ
ース及びドレインを持ち、フローティングゲート内への
電荷注入状態に応じた2値の情報を保持する。例えばフ
ローティングゲート内に電荷が注入されるとメモリセル
のしきい値電圧が上昇し、コントロールゲートから見た
しきい値電圧が高くされることにより、メモリセルには
電流が流れなくなる。またフローティングゲートから電
荷を放出してコントロールゲートから見たしきい値電圧
を低くすることにより、メモリセルに電流が流れる。特
に制限されないが、上記メモリセルのしきい値電圧を読
み出し時のワード線選択レベルよりも高くする動作を消
去動作(それによって選られるデータは論理値“1”:
消去状態)、上記メモリセルのしきい値電圧を読み出し
時のワード線選択レベルよりも低くする動作を書き込み
動作(それによって選られるデータは論理値“0”:書
き込み状態)と称する。尚、メモリセルに記憶されたデ
ータの消去状態と書き込み状態は、上記とは逆に定義す
ることもある。
【0004】前記メモリセルトランジスタに対する消去
や書き込みでは、フローティングゲートを高電界中に置
かなければならないため、3Vや5Vのような一般的な
電源電圧よりもレベルの高い消去及び書き込み用の高電
圧を必要とする。そのような高電圧は従来外部電源とし
て供給されていた。
や書き込みでは、フローティングゲートを高電界中に置
かなければならないため、3Vや5Vのような一般的な
電源電圧よりもレベルの高い消去及び書き込み用の高電
圧を必要とする。そのような高電圧は従来外部電源とし
て供給されていた。
【0005】
【発明が解決しようとする課題】しかしながら、そのよ
うな高電圧を外部電源から得る場合には、前記マイクロ
コンピュータが実装される回路基板に、これらの高電圧
を発生させる回路を搭載しなければならず、高電圧故
に、回路基板の設計に特別な配慮が必要になり、使い勝
手が悪いという問題がある。
うな高電圧を外部電源から得る場合には、前記マイクロ
コンピュータが実装される回路基板に、これらの高電圧
を発生させる回路を搭載しなければならず、高電圧故
に、回路基板の設計に特別な配慮が必要になり、使い勝
手が悪いという問題がある。
【0006】本発明者は、フラッシュメモリを内蔵した
マイクロコンピュータを3Vや5Vのような単一電源で
動作可能にすることについて検討した。すなわち、外部
単一電源を内部で昇圧して書き込み及び消去のための高
電圧を生成する。
マイクロコンピュータを3Vや5Vのような単一電源で
動作可能にすることについて検討した。すなわち、外部
単一電源を内部で昇圧して書き込み及び消去のための高
電圧を生成する。
【0007】このとき、低消費電力の要請からマイクロ
コンピュータの動作電源は低電圧化が進み、3Vとされ
るものがあり、また、5V単一電源を利用するシステム
もある。電源電圧を3V又は5Vの何れにするかはマイ
クロコンピュータが応用されるシステムの仕様によって
決定される。このため、半導体メーカとしては、3Vか
ら5Vのような比較的広い範囲の電源で動作できるよう
にマイクロコンピュータを設計することが得策である。
コンピュータの動作電源は低電圧化が進み、3Vとされ
るものがあり、また、5V単一電源を利用するシステム
もある。電源電圧を3V又は5Vの何れにするかはマイ
クロコンピュータが応用されるシステムの仕様によって
決定される。このため、半導体メーカとしては、3Vか
ら5Vのような比較的広い範囲の電源で動作できるよう
にマイクロコンピュータを設計することが得策である。
【0008】これを考慮したとき、本発明者の検討によ
れば以下の点が明らかにされた。すなわち、フラッシュ
メモリに対する電荷注入方式には、メモリセルトランジ
スタのチャネルに比較的大きな電流を流してドレイン近
傍にホットエレクトロンを発生させることによってフロ
ーティングゲートに電荷を注入するチャネル注入方式
と、フローティングゲートとドレイン間に所定の電界強
度を作用してドレイン近傍の比較的薄いトンネル酸化膜
にトンネル電流を流して電荷を注入するトンネル電流方
式がある。前者は相対的に大きな電流を要するので内部
昇圧には適さないが、後者であっても、単に内部昇圧を
行うだけでは、低電圧動作を含む比較的広い外部電源電
圧範囲で安定的に内蔵フラッシュメモリの書き込み及び
消去を実現できないことが明らかにされた。
れば以下の点が明らかにされた。すなわち、フラッシュ
メモリに対する電荷注入方式には、メモリセルトランジ
スタのチャネルに比較的大きな電流を流してドレイン近
傍にホットエレクトロンを発生させることによってフロ
ーティングゲートに電荷を注入するチャネル注入方式
と、フローティングゲートとドレイン間に所定の電界強
度を作用してドレイン近傍の比較的薄いトンネル酸化膜
にトンネル電流を流して電荷を注入するトンネル電流方
式がある。前者は相対的に大きな電流を要するので内部
昇圧には適さないが、後者であっても、単に内部昇圧を
行うだけでは、低電圧動作を含む比較的広い外部電源電
圧範囲で安定的に内蔵フラッシュメモリの書き込み及び
消去を実現できないことが明らかにされた。
【0009】本発明の目的は、フラッシュメモリのよう
な電気的に書き込み及び消去可能な不揮発性メモリを内
蔵したマイクロコンピュータなどの半導体集積回路にお
いて、低電圧動作を含む比較的広い外部電源電圧範囲で
安定的に内蔵不揮発性メモリの書き込み及び消去を可能
にすることにある。
な電気的に書き込み及び消去可能な不揮発性メモリを内
蔵したマイクロコンピュータなどの半導体集積回路にお
いて、低電圧動作を含む比較的広い外部電源電圧範囲で
安定的に内蔵不揮発性メモリの書き込み及び消去を可能
にすることにある。
【0010】本発明の別の目的は、フラッシュメモリの
ような電気的に書き込み及び消去可能な不揮発性メモリ
を内蔵したマイクロコンピュータのなどの半導体集積回
路の使い勝手を良好にすることにある。
ような電気的に書き込み及び消去可能な不揮発性メモリ
を内蔵したマイクロコンピュータのなどの半導体集積回
路の使い勝手を良好にすることにある。
【0011】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0012】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0013】すなわち、マイクロコンピュータなどの半
導体集積回路は、電気的に消去及び書き込み可能なフラ
ッシュメモリなどの不揮発性メモリと、前記不揮発性メ
モリをアクセス可能な中央処理装置とを1個の半導体基
板に含み、外部電源端子に供給される単一の電源電圧を
動作電源とする。そして、前記不揮発性メモリは、電源
電圧依存性の小さな基準電圧を用いて前記単一の電源電
圧よりレベルの低い第1の電圧に出力電圧をクランプす
る電圧クランプ手段と、前記電圧クランプ手段の出力電
圧を正の高電圧と負の高電圧に昇圧可能な昇圧手段と、
前記昇圧手段から出力される正及び負の高電圧を用いて
消去及び書き込みが行われる複数個の不揮発性メモリセ
ルとを含んで成る。
導体集積回路は、電気的に消去及び書き込み可能なフラ
ッシュメモリなどの不揮発性メモリと、前記不揮発性メ
モリをアクセス可能な中央処理装置とを1個の半導体基
板に含み、外部電源端子に供給される単一の電源電圧を
動作電源とする。そして、前記不揮発性メモリは、電源
電圧依存性の小さな基準電圧を用いて前記単一の電源電
圧よりレベルの低い第1の電圧に出力電圧をクランプす
る電圧クランプ手段と、前記電圧クランプ手段の出力電
圧を正の高電圧と負の高電圧に昇圧可能な昇圧手段と、
前記昇圧手段から出力される正及び負の高電圧を用いて
消去及び書き込みが行われる複数個の不揮発性メモリセ
ルとを含んで成る。
【0014】この半導体集積回路によれば、前記電圧ク
ランプ手段は電源電圧依存性の小さな電圧を形成し、し
かも、その電圧レベルは、この半導体集積回路の許容動
作電源電圧の許容範囲内で外部から供給される単一電源
電圧よりも低い電圧にクランプされるから、このクラン
プ電圧で動作される昇圧手段が生成する昇圧電圧、即
ち、書き込み及び消去電圧は、外部電源電圧に依存しな
い。したがって、低電圧動作を含む比較的広い外部電源
電圧範囲で内蔵不揮発性メモリの消去及び書き込みを可
能にする。しかもそれは単一の外部電源電圧で達成でき
るから、不揮発性メモリを内蔵した半導体集積回路の使
い勝手を向上させる。
ランプ手段は電源電圧依存性の小さな電圧を形成し、し
かも、その電圧レベルは、この半導体集積回路の許容動
作電源電圧の許容範囲内で外部から供給される単一電源
電圧よりも低い電圧にクランプされるから、このクラン
プ電圧で動作される昇圧手段が生成する昇圧電圧、即
ち、書き込み及び消去電圧は、外部電源電圧に依存しな
い。したがって、低電圧動作を含む比較的広い外部電源
電圧範囲で内蔵不揮発性メモリの消去及び書き込みを可
能にする。しかもそれは単一の外部電源電圧で達成でき
るから、不揮発性メモリを内蔵した半導体集積回路の使
い勝手を向上させる。
【0015】昇圧動作効率を向上させるには、昇圧電圧
が所定レベルに達したとき、チャージポンプを行うMO
Sトランジスタに共通の基板バイアス電圧を変更する。
例えば、負の高電圧を形成する昇圧ノードにpチャンネ
ル型のMOSトランジスタと容量が結合され、それらに
よるチャージポンプ作用で負の高電圧を生成するチャー
ジポンプ回路を有し、前記MOSトランジスタに共通の
基板バイアス電圧を、前記電圧クランプ手段の出力電圧
から途中でそれよりもレベルの低い第2の電圧に切り換
える切り換え手段を更に備える。前記第2の電圧は前記
切り換え時点における昇圧電圧よりもレベルの高い電圧
である。この例では、基板バイアス電圧が低下される
と、所謂基板バイアス効果によってMOSトランジスタ
のしきい値電圧が小さくなり、これによってチャージポ
ンプを行うMOSトランジスタを介して電荷が移動され
易くなる。このことが、昇圧動作効率を向上させ、規定
の昇圧電圧を得るまでの時間を短縮する。
が所定レベルに達したとき、チャージポンプを行うMO
Sトランジスタに共通の基板バイアス電圧を変更する。
例えば、負の高電圧を形成する昇圧ノードにpチャンネ
ル型のMOSトランジスタと容量が結合され、それらに
よるチャージポンプ作用で負の高電圧を生成するチャー
ジポンプ回路を有し、前記MOSトランジスタに共通の
基板バイアス電圧を、前記電圧クランプ手段の出力電圧
から途中でそれよりもレベルの低い第2の電圧に切り換
える切り換え手段を更に備える。前記第2の電圧は前記
切り換え時点における昇圧電圧よりもレベルの高い電圧
である。この例では、基板バイアス電圧が低下される
と、所謂基板バイアス効果によってMOSトランジスタ
のしきい値電圧が小さくなり、これによってチャージポ
ンプを行うMOSトランジスタを介して電荷が移動され
易くなる。このことが、昇圧動作効率を向上させ、規定
の昇圧電圧を得るまでの時間を短縮する。
【0016】チャージポンプによる昇圧途上の昇圧電圧
は、チャージポンプ用のMOSトランジスタのスイッチ
動作に同期して上下に振れる。このようなリプル成分の
影響で基板バイアス電圧が振動するのを防止するには、
前記切換え手段には、基板バイアス電圧の切換え後に昇
圧電圧が上下に振れても基板バイアス電圧を第2の電圧
に維持するヒステリシス特性を持たせる。このようなヒ
ステリシス特性は、ヒステリシスコンパレータを用い、
或いはSRフリップフロップのような回路によって状態
を保持することによって達成できる。
は、チャージポンプ用のMOSトランジスタのスイッチ
動作に同期して上下に振れる。このようなリプル成分の
影響で基板バイアス電圧が振動するのを防止するには、
前記切換え手段には、基板バイアス電圧の切換え後に昇
圧電圧が上下に振れても基板バイアス電圧を第2の電圧
に維持するヒステリシス特性を持たせる。このようなヒ
ステリシス特性は、ヒステリシスコンパレータを用い、
或いはSRフリップフロップのような回路によって状態
を保持することによって達成できる。
【0017】同一電源で複数個のチャージポンプ回路を
動作させるとき、電源の瞬間的電圧落ち込みを小さくす
るのは、各チャージポンプ回路の動作の位相をずらすこ
とが望ましい。例えば、前記昇圧手段は、負の高電圧を
形成する昇圧ノードに結合されたMOSトランジスタと
容量とによるチャージポンプ作用で負の高電圧を生成す
る負昇圧用チャージポンプ回路と、正の昇圧電圧を形成
する昇圧ノードに結合されたMOSトランジスタと容量
とによるチャージポンプ作用で正の高電圧を生成する正
昇圧用チャージポンプ回路を有するとき、前記正昇圧用
チャージポンプ回路に含まれる前記MOSトランジスタ
と負昇圧用チャージポンプ回路に含まれる前記MOSト
ランジスタとのオン動作期間の位相を相違させればよ
い。
動作させるとき、電源の瞬間的電圧落ち込みを小さくす
るのは、各チャージポンプ回路の動作の位相をずらすこ
とが望ましい。例えば、前記昇圧手段は、負の高電圧を
形成する昇圧ノードに結合されたMOSトランジスタと
容量とによるチャージポンプ作用で負の高電圧を生成す
る負昇圧用チャージポンプ回路と、正の昇圧電圧を形成
する昇圧ノードに結合されたMOSトランジスタと容量
とによるチャージポンプ作用で正の高電圧を生成する正
昇圧用チャージポンプ回路を有するとき、前記正昇圧用
チャージポンプ回路に含まれる前記MOSトランジスタ
と負昇圧用チャージポンプ回路に含まれる前記MOSト
ランジスタとのオン動作期間の位相を相違させればよ
い。
【0018】不揮発性メモリに対する消去及び書き込み
には比較的大きな電流を要するから、昇圧回路の電源は
他の回路の電源に直結されていないことが望ましい。こ
の観点によると、前記電圧クランプ手段は、電源電圧依
存性の小さな基準電圧発生回路と、前記基準電圧発生回
路から出力される基準電圧を参照電圧として出力回路を
前記第1の電圧に負帰還制御する第1の定電圧発生回路
と、第1の定電圧発生回路から出力される電圧を参照電
圧として出力回路を前記第1の電圧に負帰還制御する第
2の定電圧発生回路とを有し、第2の定電圧発生回路の
出力電圧が前記正昇圧手段及び負昇圧手段に供給される
ものであることが望ましい。
には比較的大きな電流を要するから、昇圧回路の電源は
他の回路の電源に直結されていないことが望ましい。こ
の観点によると、前記電圧クランプ手段は、電源電圧依
存性の小さな基準電圧発生回路と、前記基準電圧発生回
路から出力される基準電圧を参照電圧として出力回路を
前記第1の電圧に負帰還制御する第1の定電圧発生回路
と、第1の定電圧発生回路から出力される電圧を参照電
圧として出力回路を前記第1の電圧に負帰還制御する第
2の定電圧発生回路とを有し、第2の定電圧発生回路の
出力電圧が前記正昇圧手段及び負昇圧手段に供給される
ものであることが望ましい。
【0019】前記第1の定電圧発生回路から出力される
電圧を参照電圧として出力回路を負帰還制御する第3の
定電圧発生回路を更に有し、第3の定電圧発生回路の出
力電圧を読み出し系の動作電源電圧とすることができ
る。
電圧を参照電圧として出力回路を負帰還制御する第3の
定電圧発生回路を更に有し、第3の定電圧発生回路の出
力電圧を読み出し系の動作電源電圧とすることができ
る。
【0020】プロセスばらつきなどに対して前記電圧ク
ランプ手段の出力電圧を微調整可能にするためにトリミ
ング回路を設けることが望ましい。このとき、前記トリ
ミング回路をトリミング調整情報に従って制御するトリ
ミング制御手段と、前記トリミング制御手段に供給され
るべきトリミング調整情報が設定されるレジスタ手段と
を設ける。このレジスタ手段は、前記不揮発性メモリの
特定領域から前記トリミング調整情報の転送を受ける。
これにより、ソフトウェアでトリミングを自在に行うこ
とができる。フューズを用いた場合のように一旦プログ
ラムした後に変更できないという制約がない。
ランプ手段の出力電圧を微調整可能にするためにトリミ
ング回路を設けることが望ましい。このとき、前記トリ
ミング回路をトリミング調整情報に従って制御するトリ
ミング制御手段と、前記トリミング制御手段に供給され
るべきトリミング調整情報が設定されるレジスタ手段と
を設ける。このレジスタ手段は、前記不揮発性メモリの
特定領域から前記トリミング調整情報の転送を受ける。
これにより、ソフトウェアでトリミングを自在に行うこ
とができる。フューズを用いた場合のように一旦プログ
ラムした後に変更できないという制約がない。
【0021】前記トリミング調整情報が不揮発性メモリ
の読み出し電圧にも影響する場合、不揮発性メモリから
レジスタ手段へのトリミング調整情報の転送は、不揮発
性メモリに対する読み出しに規定よりも長い時間を費や
せるとき行うことが、誤動作防止の上で望ましい。すな
わち、そのような転送を半導体集積回路のリセット動作
に同期して行行えばよい。これにより、トリミング動作
の確定までの内部電圧の変動をリセット中に確定でき、
リセット動作後には読み出し動作を安定させることがで
きる。前記トリミング調整情報が不揮発性メモリの書き
込み及び消去電圧にのみ影響する場合には、トリミング
調整情報の転送は、リセット期間中、又はリセット解除
後の最初のベクタフェッチ(命令フェッチ)前に行えば
よい。
の読み出し電圧にも影響する場合、不揮発性メモリから
レジスタ手段へのトリミング調整情報の転送は、不揮発
性メモリに対する読み出しに規定よりも長い時間を費や
せるとき行うことが、誤動作防止の上で望ましい。すな
わち、そのような転送を半導体集積回路のリセット動作
に同期して行行えばよい。これにより、トリミング動作
の確定までの内部電圧の変動をリセット中に確定でき、
リセット動作後には読み出し動作を安定させることがで
きる。前記トリミング調整情報が不揮発性メモリの書き
込み及び消去電圧にのみ影響する場合には、トリミング
調整情報の転送は、リセット期間中、又はリセット解除
後の最初のベクタフェッチ(命令フェッチ)前に行えば
よい。
【0022】テストモードにおけるトリミング情報の選
択という点を考慮すれば、テストモードにおいて前記中
央処理装置は前記レジスタ手段をアクセス可能であるこ
とが望ましい。
択という点を考慮すれば、テストモードにおいて前記中
央処理装置は前記レジスタ手段をアクセス可能であるこ
とが望ましい。
【0023】半導体集積回路のウェーハ完成状態が書き
込み状態(例えばしきい値電圧の低い論理値“0”の状
態)で、半導体集積回路の出荷が消去状態(例えばしき
い値電圧の高い論理値“1”の状態)とされる場合、書
き込み状態と消去状態でトリミング状態が両極端になっ
て電圧クランプ手段の出力電圧に大きな差が出ないよう
にすることが望ましい。そのために、前記トリミング制
御手段は、トリミング調整情報の値に従って前記トリミ
ング回路のトリミング位置を決定するものであって、ト
リミング調整情報が全ビット論理値“1”のときのトリ
ミング位置とトリミング調整情報が全ビット論理値
“0”のときのトリミング位置とを隣り合うように選択
する選択論理を有し、ウェーハ完成状態において不揮発
性メモリが書き込み状態にされたときと、出荷時に不揮
発性メモリが消去状態にされたときとの双方において、
前記電圧クランプ手段の出力電圧の相違を最小にする。
込み状態(例えばしきい値電圧の低い論理値“0”の状
態)で、半導体集積回路の出荷が消去状態(例えばしき
い値電圧の高い論理値“1”の状態)とされる場合、書
き込み状態と消去状態でトリミング状態が両極端になっ
て電圧クランプ手段の出力電圧に大きな差が出ないよう
にすることが望ましい。そのために、前記トリミング制
御手段は、トリミング調整情報の値に従って前記トリミ
ング回路のトリミング位置を決定するものであって、ト
リミング調整情報が全ビット論理値“1”のときのトリ
ミング位置とトリミング調整情報が全ビット論理値
“0”のときのトリミング位置とを隣り合うように選択
する選択論理を有し、ウェーハ完成状態において不揮発
性メモリが書き込み状態にされたときと、出荷時に不揮
発性メモリが消去状態にされたときとの双方において、
前記電圧クランプ手段の出力電圧の相違を最小にする。
【0024】昇圧手段で規定の昇圧電圧を得るには少な
からず時間を要し、その時間はプロセスばらつきの影響
も受ける。書き込み及び消去動作は昇圧電圧が規定電圧
に達してから開始されなければならない。そのような管
理を中央処理装置によるソフトウェアで実現する。即
ち、前記不揮発性メモリを制御するためのコントロール
レジスタを有し、前記コントロールレジスタは、前記昇
圧手段に書き込み用の昇圧動作の開始を指示する書き込
みセットアップビットと、昇圧電圧を用いた書き込み動
作の開始を指示する書き込みイネーブルビットと、前記
昇圧手段に消去用の昇圧動作の開始を指示する消去セッ
トアップビットと、昇圧電圧を用いた消去動作の開始を
指示する消去イネーブルビットとを有する。これによ
り、消去や書き込み動作が指示されてから実際に消去や
書き込みを開始するタイミングを管理するタイマなどの
ハードウェアを削減することができる。
からず時間を要し、その時間はプロセスばらつきの影響
も受ける。書き込み及び消去動作は昇圧電圧が規定電圧
に達してから開始されなければならない。そのような管
理を中央処理装置によるソフトウェアで実現する。即
ち、前記不揮発性メモリを制御するためのコントロール
レジスタを有し、前記コントロールレジスタは、前記昇
圧手段に書き込み用の昇圧動作の開始を指示する書き込
みセットアップビットと、昇圧電圧を用いた書き込み動
作の開始を指示する書き込みイネーブルビットと、前記
昇圧手段に消去用の昇圧動作の開始を指示する消去セッ
トアップビットと、昇圧電圧を用いた消去動作の開始を
指示する消去イネーブルビットとを有する。これによ
り、消去や書き込み動作が指示されてから実際に消去や
書き込みを開始するタイミングを管理するタイマなどの
ハードウェアを削減することができる。
【0025】更に、前記コントロールレジスタに、前記
昇圧手段による昇圧動作の準備状態を指示する書き換え
イネーブルビットを設け、この書き換えイネーブルビッ
トが真値であることを条件に、前記消去セットアップビ
ットと書き込みセットアップビットによる指示を受け付
け可能にすることにより、書き込み又は消去動作は前記
書き換えイネーブルビットが真値であることを条件に行
うことができるので、中央処理装置の暴走などによって
不揮発性メモリが不所望に書き換えられる事態の発生を
阻止するのに役立つ。
昇圧手段による昇圧動作の準備状態を指示する書き換え
イネーブルビットを設け、この書き換えイネーブルビッ
トが真値であることを条件に、前記消去セットアップビ
ットと書き込みセットアップビットによる指示を受け付
け可能にすることにより、書き込み又は消去動作は前記
書き換えイネーブルビットが真値であることを条件に行
うことができるので、中央処理装置の暴走などによって
不揮発性メモリが不所望に書き換えられる事態の発生を
阻止するのに役立つ。
【0026】不揮発性メモリに対する不所望な書き換え
阻止の信頼性を更の向上させるには、前記コントロール
レジスタは外部端子の状態に応じた値が設定されるプロ
テクトビットを追加し、前記プロテクトビットはそれが
真値(所定値)であることを条件に前記昇圧イネーブル
ビットの真値(所定値)への設定を可能にするインター
ロックを行うようにするとよい。
阻止の信頼性を更の向上させるには、前記コントロール
レジスタは外部端子の状態に応じた値が設定されるプロ
テクトビットを追加し、前記プロテクトビットはそれが
真値(所定値)であることを条件に前記昇圧イネーブル
ビットの真値(所定値)への設定を可能にするインター
ロックを行うようにするとよい。
【0027】消去や書き込みに際して必要な負電圧の印
加が内部回路に与える負担を少なくするには、ワード線
などを一旦接地電位にしてから印加電圧を切り換えるよ
うにすることが望ましい。例えば、電気的に消去及び書
き込み可能なフラッシュメモリと、前記フラッシュメモ
リをアクセス可能な中央処理装置とを1個の半導体基板
に含み、外部電源端子に供給される単一の電源電圧を動
作電源とするマイクロコンピュータにおいて、前記フラ
ッシュメモリは、コントロールゲートがワード線に、ド
レインがビット線に、そしてソースがソース線に結合さ
れた複数個のメモリセルトランジスタを有するメモリセ
ルアレイと、メモリセルトランジスタに対する書き込み
及び消去動作用の高電圧を生成する昇圧回路と、アドレ
ス信号に基づいてワード線選択信号を形成するアドレス
デコーダと、読み出し動作時のワード線選択レベルを接
地電位に対して第1の極性とし、書き込み時のワード線
選択レベルを接地電位に対して第2の極性とするワード
ドライバ回路と、書き込み動作の開始と終了に当たって
全ワード線を接地電位に強制し、前記ワードドライバの
動作電源を接地電位に切換え、前記アドレスデコーダの
選択信号の選択レベルの極性を論理的に反転させ、ワー
ドドライバの動作電源を切り換えるタイミング制御手段
とを有する。
加が内部回路に与える負担を少なくするには、ワード線
などを一旦接地電位にしてから印加電圧を切り換えるよ
うにすることが望ましい。例えば、電気的に消去及び書
き込み可能なフラッシュメモリと、前記フラッシュメモ
リをアクセス可能な中央処理装置とを1個の半導体基板
に含み、外部電源端子に供給される単一の電源電圧を動
作電源とするマイクロコンピュータにおいて、前記フラ
ッシュメモリは、コントロールゲートがワード線に、ド
レインがビット線に、そしてソースがソース線に結合さ
れた複数個のメモリセルトランジスタを有するメモリセ
ルアレイと、メモリセルトランジスタに対する書き込み
及び消去動作用の高電圧を生成する昇圧回路と、アドレ
ス信号に基づいてワード線選択信号を形成するアドレス
デコーダと、読み出し動作時のワード線選択レベルを接
地電位に対して第1の極性とし、書き込み時のワード線
選択レベルを接地電位に対して第2の極性とするワード
ドライバ回路と、書き込み動作の開始と終了に当たって
全ワード線を接地電位に強制し、前記ワードドライバの
動作電源を接地電位に切換え、前記アドレスデコーダの
選択信号の選択レベルの極性を論理的に反転させ、ワー
ドドライバの動作電源を切り換えるタイミング制御手段
とを有する。
【0028】
【発明の実施の形態】《マイクロコンピュータチップ》
図3には本発明の一例に係るマイクロコンピュータ(マ
イクロプロセッサ又はデータ処理装置)のブロック図が
示される。同図に示されるマイクロコンピュータ1は、
特に制限されないが、公知の半導体集積回路製造技術に
よって単結晶シリコンのような1個の半導体基板に形成
されている。
図3には本発明の一例に係るマイクロコンピュータ(マ
イクロプロセッサ又はデータ処理装置)のブロック図が
示される。同図に示されるマイクロコンピュータ1は、
特に制限されないが、公知の半導体集積回路製造技術に
よって単結晶シリコンのような1個の半導体基板に形成
されている。
【0029】同図に示されるマイクロコンピュータ1
は、特に制限されないが、中央処理装置(CPU)2、
フラッシュメモリ(FLE0,FLE1)3、フラッシ
ュメモリ用のコントロールレジスタ(FLC)4、ラン
ダムアクセスメモリ(RAM)5、割り込みコントロー
ラ(INTC)6、乗算器(MULT)7、タイマ(A
TU)8、バス及びシステムコントローラ(BSC,S
YS)9、ウォッチドックタイマ(WDT)10、ダイ
レクトメモリアクセスコントローラ(DMA)11、ク
ロックパルスジェネレータ(CPG)12、シリアルコ
ミュニケーションインタフェース(SCI)13、フェ
ーズロックドループ回路(PLL)14、アナログ・デ
ィジタルコンバータ(A/D_0,A/D_1)、そし
て複数個のポート入出力PA,PB,PC,PD,P
E,PG,PH,PMを有する。前記各回路ブロックは
図示を省略するアドレスバス、データバス及びコントロ
ールバスなどに結合されている。
は、特に制限されないが、中央処理装置(CPU)2、
フラッシュメモリ(FLE0,FLE1)3、フラッシ
ュメモリ用のコントロールレジスタ(FLC)4、ラン
ダムアクセスメモリ(RAM)5、割り込みコントロー
ラ(INTC)6、乗算器(MULT)7、タイマ(A
TU)8、バス及びシステムコントローラ(BSC,S
YS)9、ウォッチドックタイマ(WDT)10、ダイ
レクトメモリアクセスコントローラ(DMA)11、ク
ロックパルスジェネレータ(CPG)12、シリアルコ
ミュニケーションインタフェース(SCI)13、フェ
ーズロックドループ回路(PLL)14、アナログ・デ
ィジタルコンバータ(A/D_0,A/D_1)、そし
て複数個のポート入出力PA,PB,PC,PD,P
E,PG,PH,PMを有する。前記各回路ブロックは
図示を省略するアドレスバス、データバス及びコントロ
ールバスなどに結合されている。
【0030】特に制限されないが、マイクロコンピュー
タ1は、組み込み機器制御に利用され、CPU2の動作
プログラムはフラッシュメモリ3に格納される。RAM
5はCPU2のワーク領域もしくはデータの一時記憶領
域とされる。
タ1は、組み込み機器制御に利用され、CPU2の動作
プログラムはフラッシュメモリ3に格納される。RAM
5はCPU2のワーク領域もしくはデータの一時記憶領
域とされる。
【0031】図3のマイクロコンピュータ1は外部電源
端子Pvccに供給される単一の外部電源電圧Vccを
動作電源とする。Pvssは接地端子である。接地端子
の供給される電位は接地電圧Vssである。前記外部電
源電圧Vccは、特に制限されないが、所謂3V及び5
V電源(許容誤差は±10%)に対応され、2.7V〜
5.5Vの範囲の電圧が外部電源電圧の許容範囲とされ
る。
端子Pvccに供給される単一の外部電源電圧Vccを
動作電源とする。Pvssは接地端子である。接地端子
の供給される電位は接地電圧Vssである。前記外部電
源電圧Vccは、特に制限されないが、所謂3V及び5
V電源(許容誤差は±10%)に対応され、2.7V〜
5.5Vの範囲の電圧が外部電源電圧の許容範囲とされ
る。
【0032】図3においてRESはマイクロコンピュー
タのリセット端子(リセット信号)、VppMON、V
ssMONは内部昇圧電圧のモニタ端子、Pfweはフ
ラッシュメモリ3に対する書き込みプロテクト端子であ
る。特にVppMONは内部正昇圧電圧モニタ用であ
り、VssMONは内部負昇圧電圧モニタ用である。
タのリセット端子(リセット信号)、VppMON、V
ssMONは内部昇圧電圧のモニタ端子、Pfweはフ
ラッシュメモリ3に対する書き込みプロテクト端子であ
る。特にVppMONは内部正昇圧電圧モニタ用であ
り、VssMONは内部負昇圧電圧モニタ用である。
【0033】《フラッシュメモリ》図4には前記フラッ
シュメモリ3の全体的なブロック図とコントロールレジ
スタ4が示されている。図4では図3においてFLE0
で示される一つのフラッシュメモリ3を代表的に示して
ある。FLE1で示される他方のフラッシュメモリ3も
全く同じであるから図示を省略してある。
シュメモリ3の全体的なブロック図とコントロールレジ
スタ4が示されている。図4では図3においてFLE0
で示される一つのフラッシュメモリ3を代表的に示して
ある。FLE1で示される他方のフラッシュメモリ3も
全く同じであるから図示を省略してある。
【0034】図4において17はデータバス、18はア
ドレスバスである。特に制限されないが、代表的に示さ
れたCPU2、RAM5及びフラッシュメモリ3はアド
レスバス18及びデータバス17を共有する。図3に示
されるコントロールレジスタ4は、図4において消去ブ
ロック指定レジスタEBR1、書き換え制御レジスタF
LMCR1、基準電圧トリミングレジスタTRMR1,
TRMR2を含んでいる。各コントロールレジスタEB
R1,FLMCR1,TRMR1,TRMR2はCPU
2によってアクセス可能にされる。レジスタTRMR
1,TRMR2に対するCPUアクセスには後述の制限
がある。
ドレスバスである。特に制限されないが、代表的に示さ
れたCPU2、RAM5及びフラッシュメモリ3はアド
レスバス18及びデータバス17を共有する。図3に示
されるコントロールレジスタ4は、図4において消去ブ
ロック指定レジスタEBR1、書き換え制御レジスタF
LMCR1、基準電圧トリミングレジスタTRMR1,
TRMR2を含んでいる。各コントロールレジスタEB
R1,FLMCR1,TRMR1,TRMR2はCPU
2によってアクセス可能にされる。レジスタTRMR
1,TRMR2に対するCPUアクセスには後述の制限
がある。
【0035】メモリセルアレイ30には多数の不揮発性
メモリセルが配置されている。不揮発性メモリセルは、
特に図示はしないが、ソース、ドレイン、フローティン
グゲート及びコントロールゲートを持ち、ゲート酸化膜
(絶縁膜)は、トンネル現象によるトンネル電流を流し
得るように薄くされている。ソースはソース線に、ドレ
インはビット線に、コントロールゲートはワード線に結
合される。Xデコーダ(X−DEC)31はアドレスバ
ス18からアドレスバッファ32に取り込まれたXアド
レス信号をデコードしてワード線の選択信号を形成す
る。ワードドライバ(WDRV)33はワード線選択信
号で選択されたワード線を、動作モード(書き込み、消
去、読み出し等)に応じた所定の選択レベルに駆動す
る。前記ビット線はYセレクタ34を介して選択された
ものが書き込み回路35又はセンスアンプ36に接続さ
れる。センスアンプ36はメモリセルから読み出された
データを検出し、その論理値に応じたデータを出力バッ
ファ37に与え、出力バッファ37はデータ出力動作の
指示に従ってデータバス17への出力動作を行う。書き
込み回路35はデータバス17から入力バッファ38に
与えられた書き込みデータに応じた書き込み電圧を、Y
セレクタ34で選択されたビット線に与える。Yデコー
ダ(Y−DEC)31はアドレスバス18からアドレス
バッファ32に取り込まれたYアドレス信号をデコード
して前記Yセレクタ34の選択信号を形成する。ソース
及び基板制御部39は、消去ブロック指定レジスタEB
R1で指定された消去ブロックのソース線を選択する制
御を行うと共に、消去や書き込み動作に応じてメモリセ
ルアレイ30の基板電圧を制御したりする。
メモリセルが配置されている。不揮発性メモリセルは、
特に図示はしないが、ソース、ドレイン、フローティン
グゲート及びコントロールゲートを持ち、ゲート酸化膜
(絶縁膜)は、トンネル現象によるトンネル電流を流し
得るように薄くされている。ソースはソース線に、ドレ
インはビット線に、コントロールゲートはワード線に結
合される。Xデコーダ(X−DEC)31はアドレスバ
ス18からアドレスバッファ32に取り込まれたXアド
レス信号をデコードしてワード線の選択信号を形成す
る。ワードドライバ(WDRV)33はワード線選択信
号で選択されたワード線を、動作モード(書き込み、消
去、読み出し等)に応じた所定の選択レベルに駆動す
る。前記ビット線はYセレクタ34を介して選択された
ものが書き込み回路35又はセンスアンプ36に接続さ
れる。センスアンプ36はメモリセルから読み出された
データを検出し、その論理値に応じたデータを出力バッ
ファ37に与え、出力バッファ37はデータ出力動作の
指示に従ってデータバス17への出力動作を行う。書き
込み回路35はデータバス17から入力バッファ38に
与えられた書き込みデータに応じた書き込み電圧を、Y
セレクタ34で選択されたビット線に与える。Yデコー
ダ(Y−DEC)31はアドレスバス18からアドレス
バッファ32に取り込まれたYアドレス信号をデコード
して前記Yセレクタ34の選択信号を形成する。ソース
及び基板制御部39は、消去ブロック指定レジスタEB
R1で指定された消去ブロックのソース線を選択する制
御を行うと共に、消去や書き込み動作に応じてメモリセ
ルアレイ30の基板電圧を制御したりする。
【0036】図4において40はフラッシュメモリの電
源回路であり、前記単一外部電源電圧Vccに基づいて
書き込み及び消去のための高電圧や読み出し系の動作電
圧を生成する。この電源回路40は、基準電圧回路、リ
ード用クランプ電源回路、昇圧用クランプ電源回路、第
1の正昇圧回路、第2の正昇圧回路、負昇圧回路、そし
て上記回路で形成された各種電圧を選択してフラッシュ
メモリ3の内部回路に供給する電圧供給スイッチ群を有
している。
源回路であり、前記単一外部電源電圧Vccに基づいて
書き込み及び消去のための高電圧や読み出し系の動作電
圧を生成する。この電源回路40は、基準電圧回路、リ
ード用クランプ電源回路、昇圧用クランプ電源回路、第
1の正昇圧回路、第2の正昇圧回路、負昇圧回路、そし
て上記回路で形成された各種電圧を選択してフラッシュ
メモリ3の内部回路に供給する電圧供給スイッチ群を有
している。
【0037】トリミング制御部42はプロセスばらつき
等に対して電源回路の特性を調整するための制御回路で
ある。トリミング制御部42に対する制御データは前記
基準電圧トリミングレジスタTRMR1及び昇圧電圧ト
リミングレジスタTRMR2から与えられる。前記電源
回路40で生成される各種動作電源はフラッシュメモリ
の動作に応じて選択されてソース制御部39、書き込み
回路35及びワードドライバ33などに与えられる。こ
の時の電源供給に関する書き込みシーケンスや消去シー
ケンス等は電源制御部41が行う。電源制御部41は書
き込みシーケンサ及び消去シーケンサなどを有する。書
き込みシーケンスや消去シーケンスのための制御データ
は前記書き換え制御レジスタFLMCR1から与えられ
る。43で示される回路ブロックはフラッシュメモリ3
のその他の制御論理である。
等に対して電源回路の特性を調整するための制御回路で
ある。トリミング制御部42に対する制御データは前記
基準電圧トリミングレジスタTRMR1及び昇圧電圧ト
リミングレジスタTRMR2から与えられる。前記電源
回路40で生成される各種動作電源はフラッシュメモリ
の動作に応じて選択されてソース制御部39、書き込み
回路35及びワードドライバ33などに与えられる。こ
の時の電源供給に関する書き込みシーケンスや消去シー
ケンス等は電源制御部41が行う。電源制御部41は書
き込みシーケンサ及び消去シーケンサなどを有する。書
き込みシーケンスや消去シーケンスのための制御データ
は前記書き換え制御レジスタFLMCR1から与えられ
る。43で示される回路ブロックはフラッシュメモリ3
のその他の制御論理である。
【0038】図5には前記メモリセルアレイ30の構成
例が示される。特に制限されないが、図示の構造は、ビ
ット線は主ビット線300と副ビット線301によって
構成され、不揮発性メモリセル302のドレインが副ビ
ット線301に結合される。主ビット線300と副ビッ
ト線301は選択MOSトランジスタ303によって選
択的に導通される。不揮発性メモリセル302のソース
は一群ごとに所定のソース線304に共通接続されてい
る。305はワード線、306は前記選択MOSトラン
ジスタのセレクト線である。
例が示される。特に制限されないが、図示の構造は、ビ
ット線は主ビット線300と副ビット線301によって
構成され、不揮発性メモリセル302のドレインが副ビ
ット線301に結合される。主ビット線300と副ビッ
ト線301は選択MOSトランジスタ303によって選
択的に導通される。不揮発性メモリセル302のソース
は一群ごとに所定のソース線304に共通接続されてい
る。305はワード線、306は前記選択MOSトラン
ジスタのセレクト線である。
【0039】図6には消去動作の電圧印加状態の一例が
示される。消去の最小単位はソース線を共通とするブロ
ック単位である。消去選択ソース線は−9.5V、セレ
クト線306は−9.5V、消去選択ワード線は9.5
V、消去非選択ワード線は0V(接地電位Vss)とさ
れる。これによって消去対象ブロック307の不揮発性
メモリセル302のフローティングゲートに電子が注入
され、当該不揮発性メモリセルのしきい値電圧が高くさ
れる。すなわち、データの消去は、ゲート絶縁膜を介し
て、ドレイン(ソース)及びチャネル部からフローティ
ングゲートへの電子トンネリング現象を利用して行われ
る。
示される。消去の最小単位はソース線を共通とするブロ
ック単位である。消去選択ソース線は−9.5V、セレ
クト線306は−9.5V、消去選択ワード線は9.5
V、消去非選択ワード線は0V(接地電位Vss)とさ
れる。これによって消去対象ブロック307の不揮発性
メモリセル302のフローティングゲートに電子が注入
され、当該不揮発性メモリセルのしきい値電圧が高くさ
れる。すなわち、データの消去は、ゲート絶縁膜を介し
て、ドレイン(ソース)及びチャネル部からフローティ
ングゲートへの電子トンネリング現象を利用して行われ
る。
【0040】図7には書き込み動作の電圧印加状態の一
例が示される。書き込みはワード線毎に行われる。書き
込み選択ワード線は−9.5V、書き込み選択ビット線
は6.5V、書き込み非選択ビット線は0V、書き込み
選択セレクト線は9.5V、ソース線はオープン(フロ
ーティング)にされる。これによって書き込み選択とさ
れた不揮発性メモリセル302のフローティングゲート
から電子が放出され、当該メモリセルのしきい値電圧が
低くされる。すなわち、データの書き込みは、ゲート絶
縁膜を介し、フローティングゲートからドレイン(ソー
ス)及びチャネル部への電子トンネリング現象を利用し
て行われる。
例が示される。書き込みはワード線毎に行われる。書き
込み選択ワード線は−9.5V、書き込み選択ビット線
は6.5V、書き込み非選択ビット線は0V、書き込み
選択セレクト線は9.5V、ソース線はオープン(フロ
ーティング)にされる。これによって書き込み選択とさ
れた不揮発性メモリセル302のフローティングゲート
から電子が放出され、当該メモリセルのしきい値電圧が
低くされる。すなわち、データの書き込みは、ゲート絶
縁膜を介し、フローティングゲートからドレイン(ソー
ス)及びチャネル部への電子トンネリング現象を利用し
て行われる。
【0041】図8にはフラッシュメモリの各部における
動作電源がブロック図で示されている。図8において3
3Zで示されるものは前記セレクト線306のドライバ
(ZDRV)である。このドライバ33Zにはブロック
選択に割り当てられたアドレス信号をデコードするZデ
コーダ(Z−DEC)31Zからのデコード信号が供給
される。Zドライバ33ZはZデコーダ31Zから出力
される選択信号に従ってセレクト線を駆動する。33Y
で示されるものはYセレクトドライバであり、Yセレク
タ34のスイッチ制御信号のレベルを決定する。前記図
4ではYセレクトドライバ33Y、Zドライバ33Z及
びZデコーダ31Zは図示を省略してある。
動作電源がブロック図で示されている。図8において3
3Zで示されるものは前記セレクト線306のドライバ
(ZDRV)である。このドライバ33Zにはブロック
選択に割り当てられたアドレス信号をデコードするZデ
コーダ(Z−DEC)31Zからのデコード信号が供給
される。Zドライバ33ZはZデコーダ31Zから出力
される選択信号に従ってセレクト線を駆動する。33Y
で示されるものはYセレクトドライバであり、Yセレク
タ34のスイッチ制御信号のレベルを決定する。前記図
4ではYセレクトドライバ33Y、Zドライバ33Z及
びZデコーダ31Zは図示を省略してある。
【0042】図9には図8に示される各種動作電源の意
味が示されている。それら各種動作電源の電圧と動作と
の関係は図10に例示されている。図11には前記各種
動作電源が取り得る電圧を整理して示してある。9.5
V及び6.5Vは正昇圧によって生成され、−9.5V
は負昇圧によって生成される。
味が示されている。それら各種動作電源の電圧と動作と
の関係は図10に例示されている。図11には前記各種
動作電源が取り得る電圧を整理して示してある。9.5
V及び6.5Vは正昇圧によって生成され、−9.5V
は負昇圧によって生成される。
【0043】《電源回路》図1には前記電源回路40の
主要部が概略的に示されている。電源回路40は、電源
電圧依存性の小さな基準電圧を用いて前記外部電源電圧
Vcc(2.7V〜5.5V)よりレベルの低い第1の
電圧Vfix(2.5V)に出力電圧をクランプする電
圧クランプ手段44を有し、前記電圧Vfix(クラン
プ電圧Vfixとも称する)を動作電源とする昇圧回路
を有する。昇圧回路は、3個のチャージポンプ回路4
5,46,47とそれらに共通のリングオシレータ48
によって構成される。チャージポンプ回路45とリング
オシレータ48は第1の正昇圧回路を構成し、クランプ
電圧Vfixに基づいて9.5Vの正昇圧電圧を形成す
る。前記チャージポンプ回路46とリングオシレータ4
8は第2の正昇圧回路を構成し、クランプ電圧Vfix
に基づいて6.5Vの正昇圧電圧を形成する。前記チャ
ージポンプ回路47とリングオシレータ48は負昇圧回
路を構成し、クランプ電圧Vfixに基づいて−9.5
Vの負昇圧電圧を形成する。
主要部が概略的に示されている。電源回路40は、電源
電圧依存性の小さな基準電圧を用いて前記外部電源電圧
Vcc(2.7V〜5.5V)よりレベルの低い第1の
電圧Vfix(2.5V)に出力電圧をクランプする電
圧クランプ手段44を有し、前記電圧Vfix(クラン
プ電圧Vfixとも称する)を動作電源とする昇圧回路
を有する。昇圧回路は、3個のチャージポンプ回路4
5,46,47とそれらに共通のリングオシレータ48
によって構成される。チャージポンプ回路45とリング
オシレータ48は第1の正昇圧回路を構成し、クランプ
電圧Vfixに基づいて9.5Vの正昇圧電圧を形成す
る。前記チャージポンプ回路46とリングオシレータ4
8は第2の正昇圧回路を構成し、クランプ電圧Vfix
に基づいて6.5Vの正昇圧電圧を形成する。前記チャ
ージポンプ回路47とリングオシレータ48は負昇圧回
路を構成し、クランプ電圧Vfixに基づいて−9.5
Vの負昇圧電圧を形成する。
【0044】前記電圧クランプ手段44は電源電圧依存
性の小さなクランプ電圧Vfixを形成し、しかも、ク
ランプ電圧Vfixは、2.7V〜5.5Vの許容範囲
内で外部から供給される単一電源電圧Vccよりも低い
電圧(2.5V)にクランプされるから、このクランプ
電圧Vfixで動作される正及び負の昇圧回路が生成す
る昇圧電圧、即ち、書き込み及び消去電圧は、外部電源
電圧Vccに依存しない安定な電圧とされる。比較例と
して図2に示した構成は、リングオシレータ及びチャー
ジポンプ回路の動作電源は外部電源電圧Vccとされる
から、昇圧電圧は外部電源電圧Vccに存して変動され
る。
性の小さなクランプ電圧Vfixを形成し、しかも、ク
ランプ電圧Vfixは、2.7V〜5.5Vの許容範囲
内で外部から供給される単一電源電圧Vccよりも低い
電圧(2.5V)にクランプされるから、このクランプ
電圧Vfixで動作される正及び負の昇圧回路が生成す
る昇圧電圧、即ち、書き込み及び消去電圧は、外部電源
電圧Vccに依存しない安定な電圧とされる。比較例と
して図2に示した構成は、リングオシレータ及びチャー
ジポンプ回路の動作電源は外部電源電圧Vccとされる
から、昇圧電圧は外部電源電圧Vccに存して変動され
る。
【0045】《クランプ電源》図12には前記電圧クラ
ンプ手段44の一例が示される。この電圧クランプ手段
44は、基準電圧発生回路400、第1の定電圧発生回
路401、第2の定電圧発生回路(昇圧用クランプ電源
回路)402及び第3の低電圧発生回路(リード用クラ
ンプ電源回路)403から成る。
ンプ手段44の一例が示される。この電圧クランプ手段
44は、基準電圧発生回路400、第1の定電圧発生回
路401、第2の定電圧発生回路(昇圧用クランプ電源
回路)402及び第3の低電圧発生回路(リード用クラ
ンプ電源回路)403から成る。
【0046】基準電圧発生回路400は、シリコンのバ
ンドギャップなどを利用して、電源電圧依存性及び温度
依存性の小さな基準電圧Vrefを発生する回路であ
る。基準電圧発生回路400の動作電源はVccであ
る。このような基準電圧発生回路400は公知であるの
でその詳細な回路構成については図示を省略する。この
例において、前記基準電圧Vrefは、1.4V±0.
3Vとされる。
ンドギャップなどを利用して、電源電圧依存性及び温度
依存性の小さな基準電圧Vrefを発生する回路であ
る。基準電圧発生回路400の動作電源はVccであ
る。このような基準電圧発生回路400は公知であるの
でその詳細な回路構成については図示を省略する。この
例において、前記基準電圧Vrefは、1.4V±0.
3Vとされる。
【0047】第1の定電圧発生回路401は、前記基準
電圧Vrefを参照電圧として出力回路をクランプ電圧
Vrefaに負帰還制御する回路である。具体的には、
nチャンネル型MOSトランジスタQ1と帰還抵抗回路
(ラダー抵抗回路)FBR1とによって構成されたソー
スフォロア回路を出力回路として備えると共に、CMO
SオペアンプOP1を持ち、オペアンプOP1の非反転
入力端子(+)に前記基準電圧Vrefを受け、オペア
ンプOP1の反転入力端子(−)に出力回路からの帰還
信号を受け、オペアンプOP1の出力によって前記MO
SトランジスタQ1のコンダクタンスを制御する。クラ
ンプ電圧Vrefaは、帰還抵抗回路FBR1の分圧比
と基準電圧Vrefとによって決まる一定の電圧にされ
る。このクランプ電圧Vrefaは、論理的には電源電
圧Vccに依存しない。この例に従えば、クランプ電圧
Vrefaは2.5Vとなるように、帰還抵抗回路FB
R1を用いて調整されることになる。
電圧Vrefを参照電圧として出力回路をクランプ電圧
Vrefaに負帰還制御する回路である。具体的には、
nチャンネル型MOSトランジスタQ1と帰還抵抗回路
(ラダー抵抗回路)FBR1とによって構成されたソー
スフォロア回路を出力回路として備えると共に、CMO
SオペアンプOP1を持ち、オペアンプOP1の非反転
入力端子(+)に前記基準電圧Vrefを受け、オペア
ンプOP1の反転入力端子(−)に出力回路からの帰還
信号を受け、オペアンプOP1の出力によって前記MO
SトランジスタQ1のコンダクタンスを制御する。クラ
ンプ電圧Vrefaは、帰還抵抗回路FBR1の分圧比
と基準電圧Vrefとによって決まる一定の電圧にされ
る。このクランプ電圧Vrefaは、論理的には電源電
圧Vccに依存しない。この例に従えば、クランプ電圧
Vrefaは2.5Vとなるように、帰還抵抗回路FB
R1を用いて調整されることになる。
【0048】第1の定電圧発生回路401の更に詳細な
一例は図16及び図17に示されている。図16に示さ
れるように帰還抵抗回路FBR1の分圧比はスイッチ4
10によって選択可能にされている。即ち、帰還抵抗回
路FBR1は抵抗分圧比を調整可能なトリミング抵抗回
路を構成する。図17においてBIASは差動増幅回路
及び出力回路の電流源トランジスタをバイアスする信号
であり、図示しないバイアス回路から出力される。FS
TBYWはスタンバイ信号とされ、マイクロコンピュー
タ1の低消費電力モードにおける内部ノードの状態を決
定し、且つ無駄な電流貫通経路をカットオフ制御する。
一例は図16及び図17に示されている。図16に示さ
れるように帰還抵抗回路FBR1の分圧比はスイッチ4
10によって選択可能にされている。即ち、帰還抵抗回
路FBR1は抵抗分圧比を調整可能なトリミング抵抗回
路を構成する。図17においてBIASは差動増幅回路
及び出力回路の電流源トランジスタをバイアスする信号
であり、図示しないバイアス回路から出力される。FS
TBYWはスタンバイ信号とされ、マイクロコンピュー
タ1の低消費電力モードにおける内部ノードの状態を決
定し、且つ無駄な電流貫通経路をカットオフ制御する。
【0049】第2の定電圧発生回路402は、前記クラ
ンプ電圧Vrefaを参照電圧として出力回路をクラン
プ電圧VfixBに負帰還制御する回路である。具体的
には、nチャンネル型MOSトランジスタQ2と帰還抵
抗回路FBR2とによって構成されたソースフォロア回
路を出力回路として備えると共に、CMOSオペアンプ
OP2を持ち、オペアンプOP2の非反転入力端子
(+)に前記クランプ電圧Vrefaを受け、オペアン
プOP2の反転入力端子(−)に出力回路からの帰還信
号を受け、オペアンプOP2の出力によって前記MOS
トランジスタQ2のコンダクタンスを制御する。クラン
プ電圧VfixBは、帰還抵抗回路FBR2の分圧比と
クランプ電圧Vrefaとによって決まる一定の電圧に
される。このクランプ電圧Vrefaは、論理的には電
源電圧Vccに依存しない。この例に従えば、クランプ
電圧VfixBは2.5Vとなるように、帰還抵抗回路
FBR2の分圧比が決定されている。図12のクランプ
電圧VfixBは図1に示されるVfixに対応され
る。
ンプ電圧Vrefaを参照電圧として出力回路をクラン
プ電圧VfixBに負帰還制御する回路である。具体的
には、nチャンネル型MOSトランジスタQ2と帰還抵
抗回路FBR2とによって構成されたソースフォロア回
路を出力回路として備えると共に、CMOSオペアンプ
OP2を持ち、オペアンプOP2の非反転入力端子
(+)に前記クランプ電圧Vrefaを受け、オペアン
プOP2の反転入力端子(−)に出力回路からの帰還信
号を受け、オペアンプOP2の出力によって前記MOS
トランジスタQ2のコンダクタンスを制御する。クラン
プ電圧VfixBは、帰還抵抗回路FBR2の分圧比と
クランプ電圧Vrefaとによって決まる一定の電圧に
される。このクランプ電圧Vrefaは、論理的には電
源電圧Vccに依存しない。この例に従えば、クランプ
電圧VfixBは2.5Vとなるように、帰還抵抗回路
FBR2の分圧比が決定されている。図12のクランプ
電圧VfixBは図1に示されるVfixに対応され
る。
【0050】第3の定電圧発生回路403は、前記クラ
ンプ電圧Vrefaを参照電圧として出力回路をクラン
プ電圧VfixAに負帰還制御する回路である。具体的
には、nチャンネル型MOSトランジスタQ3と帰還抵
抗回路FBR3とによって構成されたソースフォロア回
路を出力回路として備えると共に、オペアンプOP2を
持ち、オペアンプOP2の非反転入力端子(+)に前記
クランプ電圧Vrefaを受け、オペアンプOP2の反
転入力端子(−)に出力回路からの帰還信号を受け、オ
ペアンプOP2の出力によって前記MOSトランジスタ
Q2のコンダクタンスを制御する。帰還信号は2.5V
出力用のnチャンネル型MOSトランジスタQ4又は
4.0V出力用のnチャンネル型MOSトランジスタQ
5を通して帰還される。クランプ電圧VfixAは、帰
還抵抗回路FBR2の分圧比とクランプ電圧Vrefa
とによって決まるほぼ一定の電圧にされる。このクラン
プ電圧Vrefaは、論理的には電源電圧Vccに依存
しない。この例に従えば、トランジスタQ4を選択した
ときクランプ電圧VfixAが2.5Vとなるように、
また、トランジスタQ5を選択したときクランプ電圧V
fixAが4.0Vとなるように帰還抵抗回路FBR2
の分圧比が決定されている。クランプ電圧VfixAは
リード系の動作電源とされる。クランプ電圧VfixA
を2.5Vにするか4.0Vにするかは動作モードによ
って選択され、例えば、読み出し動作ではワード線ディ
スターブを軽減する観点からリード時のワード線選択レ
ベルとして、VfixA=4.0Vを用いる。このとき
センスアンプ電源にはVccを用いる。一方、消去ベリ
ファイや書き込みベリファイにおいては書き込みや消去
レベルが電源電圧Vccに依存しないように、Yセレク
タのドライバやセンスアンプの電源にはVfixA=
2.5Vを用いる。
ンプ電圧Vrefaを参照電圧として出力回路をクラン
プ電圧VfixAに負帰還制御する回路である。具体的
には、nチャンネル型MOSトランジスタQ3と帰還抵
抗回路FBR3とによって構成されたソースフォロア回
路を出力回路として備えると共に、オペアンプOP2を
持ち、オペアンプOP2の非反転入力端子(+)に前記
クランプ電圧Vrefaを受け、オペアンプOP2の反
転入力端子(−)に出力回路からの帰還信号を受け、オ
ペアンプOP2の出力によって前記MOSトランジスタ
Q2のコンダクタンスを制御する。帰還信号は2.5V
出力用のnチャンネル型MOSトランジスタQ4又は
4.0V出力用のnチャンネル型MOSトランジスタQ
5を通して帰還される。クランプ電圧VfixAは、帰
還抵抗回路FBR2の分圧比とクランプ電圧Vrefa
とによって決まるほぼ一定の電圧にされる。このクラン
プ電圧Vrefaは、論理的には電源電圧Vccに依存
しない。この例に従えば、トランジスタQ4を選択した
ときクランプ電圧VfixAが2.5Vとなるように、
また、トランジスタQ5を選択したときクランプ電圧V
fixAが4.0Vとなるように帰還抵抗回路FBR2
の分圧比が決定されている。クランプ電圧VfixAは
リード系の動作電源とされる。クランプ電圧VfixA
を2.5Vにするか4.0Vにするかは動作モードによ
って選択され、例えば、読み出し動作ではワード線ディ
スターブを軽減する観点からリード時のワード線選択レ
ベルとして、VfixA=4.0Vを用いる。このとき
センスアンプ電源にはVccを用いる。一方、消去ベリ
ファイや書き込みベリファイにおいては書き込みや消去
レベルが電源電圧Vccに依存しないように、Yセレク
タのドライバやセンスアンプの電源にはVfixA=
2.5Vを用いる。
【0051】クランプ電圧VfixBは書き込み及び消
去に利用される高電圧を昇圧するための動作電源とさ
れ、その他のリード系動作の電源とされるクランプ電圧
VfixAとは分離されている。書き込み消去には比較
的大きな電流を要し、それを供給するための昇圧回路に
は比較的大きな電流が流れるから、昇圧系とその他の電
源系を別にすることによって、昇圧動作による電源電圧
の変動がその他の回路の与える影響を最小限に抑えるこ
とが可能になる。
去に利用される高電圧を昇圧するための動作電源とさ
れ、その他のリード系動作の電源とされるクランプ電圧
VfixAとは分離されている。書き込み消去には比較
的大きな電流を要し、それを供給するための昇圧回路に
は比較的大きな電流が流れるから、昇圧系とその他の電
源系を別にすることによって、昇圧動作による電源電圧
の変動がその他の回路の与える影響を最小限に抑えるこ
とが可能になる。
【0052】《昇圧回路》図13には第1及び第2の正
昇圧回路の一例としての前記チャージポンプ45,46
及びそれらの周辺回路が示される。特に図示はしない
が、前記チャージポンプ回路45,46は夫々MOSト
ランジスタと容量素子が結合された複数個の昇圧ノード
を有し、前記MOSトランジスタと容量とによるチャー
ジポンプ作用で高電圧を生成する。クロックドライバ4
20,421はチャージポンプ回路45,46にチャー
ジポンプ動作を行わせるための複数相の駆動信号を生成
する。前記クロックドライバ420、421の動作電源
は前記クランプ電圧VfixBとされる。前記駆動信号
は、位相をずらして前記複数個のMOSトランジスタを
スイッチ制御すると共に容量の一方の電極に順次規則的
な電圧変化を与え、これにより、容量の一方の電極に順
次規則的に与えられる変化に応じて変化される他方の電
極の電圧がMOSトランジスタを介して順次後段に伝達
される。前記駆動信号は前記リングオシレータ48から
出力されるクロック信号CLKに同期して生成される。
チャージポンプ回路46,45によって生成される昇圧
電圧VPP6,VPP9を規定の電圧に維持するため
に、比較器422,423が設けられている。比較器4
22,423には、昇圧電圧VPP6,VPP9を抵抗
回路428,429で抵抗分圧した電圧VCMP6,V
CMP9が供給され、前記クランプ電圧Vrefaと比
較される。電圧VCMP6,VCMP9は昇圧電圧が規
定の電圧(VPP6=6.5V、VPP9=9.5V)
になったとき電圧Vrefa以上にされる。比較器42
2,423はその状態を検出することによって検出信号
424,425をローレベルからハイレベルに反転す
る。検出信号424,425は論理和ゲート426,4
27によりクロック信号CLKと論理和が採られて、前
記クロックドライバ420,421に供給される。した
がって、昇圧電圧VPP6,VPP9が規定の電圧に達
すると、論理和ゲート426,427の出力がハイレベ
ルに固定され、その間、チャージポンプ回路45,46
による昇圧動作が一時停止される。尚、430,431
は昇圧動作の完了によってカットオフされるスイッチ回
路である。
昇圧回路の一例としての前記チャージポンプ45,46
及びそれらの周辺回路が示される。特に図示はしない
が、前記チャージポンプ回路45,46は夫々MOSト
ランジスタと容量素子が結合された複数個の昇圧ノード
を有し、前記MOSトランジスタと容量とによるチャー
ジポンプ作用で高電圧を生成する。クロックドライバ4
20,421はチャージポンプ回路45,46にチャー
ジポンプ動作を行わせるための複数相の駆動信号を生成
する。前記クロックドライバ420、421の動作電源
は前記クランプ電圧VfixBとされる。前記駆動信号
は、位相をずらして前記複数個のMOSトランジスタを
スイッチ制御すると共に容量の一方の電極に順次規則的
な電圧変化を与え、これにより、容量の一方の電極に順
次規則的に与えられる変化に応じて変化される他方の電
極の電圧がMOSトランジスタを介して順次後段に伝達
される。前記駆動信号は前記リングオシレータ48から
出力されるクロック信号CLKに同期して生成される。
チャージポンプ回路46,45によって生成される昇圧
電圧VPP6,VPP9を規定の電圧に維持するため
に、比較器422,423が設けられている。比較器4
22,423には、昇圧電圧VPP6,VPP9を抵抗
回路428,429で抵抗分圧した電圧VCMP6,V
CMP9が供給され、前記クランプ電圧Vrefaと比
較される。電圧VCMP6,VCMP9は昇圧電圧が規
定の電圧(VPP6=6.5V、VPP9=9.5V)
になったとき電圧Vrefa以上にされる。比較器42
2,423はその状態を検出することによって検出信号
424,425をローレベルからハイレベルに反転す
る。検出信号424,425は論理和ゲート426,4
27によりクロック信号CLKと論理和が採られて、前
記クロックドライバ420,421に供給される。した
がって、昇圧電圧VPP6,VPP9が規定の電圧に達
すると、論理和ゲート426,427の出力がハイレベ
ルに固定され、その間、チャージポンプ回路45,46
による昇圧動作が一時停止される。尚、430,431
は昇圧動作の完了によってカットオフされるスイッチ回
路である。
【0053】図14には負正昇圧回路の一例としてのチ
ャージポンプ回路47及びその周辺回路が示される。特
に図示はしないが、前記チャージポンプ回路47は夫々
MOSトランジスタと容量素子が結合された複数個の昇
圧ノードを有し、前記MOSトランジスタと容量とによ
るチャージポンプ作用で負の高電圧を生成する。クロッ
クドライバ434はチャージポンプ回路47にチャージ
ポンプ動作を行わせるための複数相の駆動信号を生成す
る。前記クロックドライバ434の動作電源は前記クラ
ンプ電圧VfixBとされる。前記駆動信号は、位相を
ずらして前記複数個のMOSトランジスタをスイッチ制
御すると共に容量の一方の電極に順次規則的な電圧変化
を与え、これにより、容量の一方の電極に順次規則的に
与えられる変化に応じて変化される他方の電極の電圧が
MOSトランジスタを介して順次後段に伝達される。前
記駆動信号は図13に示される前記リングオシレータ4
8から出力されるクロック信号CLKに同期して生成さ
れる。チャージポンプ回路47によって生成される負の
昇圧電圧VPPMNS9を規定の電圧に維持するため
に、比較器435が設けられている。比較器435に
は、昇圧電圧VPPMNS9を抵抗回路436で抵抗分
圧した電圧VPCMP9が供給され、接地電位Vssと
比較される。電圧VPCMP9は昇圧電圧VPPNMS
が規定の電圧(VPPMNS9=−9.5V)になった
とき接地電圧Vssよりも低くされる。比較器435は
その状態を検出することによって検出信号437をロー
レベルからハイレベルに反転する。検出信号437は論
理和ゲート438によりクロック信号CLKと論理和が
採られて、前記クロックドライバ434に供給される。
したがって、昇圧電圧VPPMNS9が規定の電圧に達
すると、論理和ゲート438の出力がハイレベルに固定
され、その間、チャージポンプ回路47による昇圧動作
が一時停止される。尚、439は昇圧動作の完了によっ
てカットオフされるスイッチ回路である。
ャージポンプ回路47及びその周辺回路が示される。特
に図示はしないが、前記チャージポンプ回路47は夫々
MOSトランジスタと容量素子が結合された複数個の昇
圧ノードを有し、前記MOSトランジスタと容量とによ
るチャージポンプ作用で負の高電圧を生成する。クロッ
クドライバ434はチャージポンプ回路47にチャージ
ポンプ動作を行わせるための複数相の駆動信号を生成す
る。前記クロックドライバ434の動作電源は前記クラ
ンプ電圧VfixBとされる。前記駆動信号は、位相を
ずらして前記複数個のMOSトランジスタをスイッチ制
御すると共に容量の一方の電極に順次規則的な電圧変化
を与え、これにより、容量の一方の電極に順次規則的に
与えられる変化に応じて変化される他方の電極の電圧が
MOSトランジスタを介して順次後段に伝達される。前
記駆動信号は図13に示される前記リングオシレータ4
8から出力されるクロック信号CLKに同期して生成さ
れる。チャージポンプ回路47によって生成される負の
昇圧電圧VPPMNS9を規定の電圧に維持するため
に、比較器435が設けられている。比較器435に
は、昇圧電圧VPPMNS9を抵抗回路436で抵抗分
圧した電圧VPCMP9が供給され、接地電位Vssと
比較される。電圧VPCMP9は昇圧電圧VPPNMS
が規定の電圧(VPPMNS9=−9.5V)になった
とき接地電圧Vssよりも低くされる。比較器435は
その状態を検出することによって検出信号437をロー
レベルからハイレベルに反転する。検出信号437は論
理和ゲート438によりクロック信号CLKと論理和が
採られて、前記クロックドライバ434に供給される。
したがって、昇圧電圧VPPMNS9が規定の電圧に達
すると、論理和ゲート438の出力がハイレベルに固定
され、その間、チャージポンプ回路47による昇圧動作
が一時停止される。尚、439は昇圧動作の完了によっ
てカットオフされるスイッチ回路である。
【0054】前記チャージポンプ回路47から出力され
る負の昇圧電圧VPPMNS9は前記モニタ端子Vss
MONから観測できるようになっている。440で示さ
れる回路はテストモードにおいてオン動作されるスイッ
チ回路である。前記正の昇圧電圧VPP6,VPP9は
図15に例示されるようにモニタ端子VCPPMONか
ら選択的に観測することができる。441,442は正
の昇圧電圧VPP6,VPP9をモニタ端子VCPPM
ONに伝達するスイッチ回路である。MONEはハイレ
ベルによってモニタ端子VppMONによる昇圧電圧の
モニタを指示するイネーブル信号、MONSはVPP6
またはVPP9の何れをモニタするかを指示する信号で
あり、前記スイッチ回路441,442はテストモード
における信号MONE,MONSの状態にしたがってオ
ン動作が排他的に行われ、これによって所望の昇圧電圧
VPP6又はVPP9を観測できる。
る負の昇圧電圧VPPMNS9は前記モニタ端子Vss
MONから観測できるようになっている。440で示さ
れる回路はテストモードにおいてオン動作されるスイッ
チ回路である。前記正の昇圧電圧VPP6,VPP9は
図15に例示されるようにモニタ端子VCPPMONか
ら選択的に観測することができる。441,442は正
の昇圧電圧VPP6,VPP9をモニタ端子VCPPM
ONに伝達するスイッチ回路である。MONEはハイレ
ベルによってモニタ端子VppMONによる昇圧電圧の
モニタを指示するイネーブル信号、MONSはVPP6
またはVPP9の何れをモニタするかを指示する信号で
あり、前記スイッチ回路441,442はテストモード
における信号MONE,MONSの状態にしたがってオ
ン動作が排他的に行われ、これによって所望の昇圧電圧
VPP6又はVPP9を観測できる。
【0055】図13において、OSEで示されるものは
リングオシレータ48に対する発振動作の開始指示信号
である。VPE1で示される信号は、クロックドライバ
421及びチャージポンプ回路46に対する昇圧動作の
開始を指示する信号である。VPE2で示されるもの
は、クロックドライバ420及びチャージポンプ回路4
5に対する昇圧動作の開始を指示する信号である。図1
4においてVPE3で示される信号は、クロックドライ
バ434及びチャージポンプ回路47に対する昇圧動作
の開始を指示する信号である。
リングオシレータ48に対する発振動作の開始指示信号
である。VPE1で示される信号は、クロックドライバ
421及びチャージポンプ回路46に対する昇圧動作の
開始を指示する信号である。VPE2で示されるもの
は、クロックドライバ420及びチャージポンプ回路4
5に対する昇圧動作の開始を指示する信号である。図1
4においてVPE3で示される信号は、クロックドライ
バ434及びチャージポンプ回路47に対する昇圧動作
の開始を指示する信号である。
【0056】前記3種類のクロックドライバ420、4
21及び434はその動作電源が共通のクランプ電源V
fixBとされ、また、一つのリングオシレータ48を
クロック源として利用する。このとき、図13に例示さ
れるように、チャージポンプ回路46のクロックドライ
バ421には遅延回路444を介してクロック信号CL
Kが供給される。チャージポンプ回路45のクロックド
ライバ420には直列2段の遅延回路444、445を
介してクロック信号CLKが供給される。一方、図14
に例示されるようにチャージポンプ回路47のクロック
ドライバ434には遅延回路介せずにクロック信号CL
Kが供給される。したがって、図18に例示されるよう
にリングオシレータ48から出力されるクロック信号C
LKは順次位相がずらされて、−9.5V昇圧用クロッ
ク信号、+6.5V用クロック信号及び+9.5V用ク
ロック信号としてクロックドライバ434、421、4
20に供給される。クロックドライバ434、421、
420で形成されるチャージポンプ回路47、46、4
5の駆動信号は前記夫々位相がずれたクロック信号に同
期される。すなわち、クロックドライバ434、42
1、420は前記クロック信号の変化に同期してトラン
ジスタがスイッチ動作され、回路に流れる電流はそのス
イッチ動作に同期して変化される。したがって、クロッ
クドライバ434、421、420に供給されるクロッ
ク信号の位相がずれているから、クロックドライバ43
4、421、420全体で生ずる瞬間的な電流変化は小
さくされ、昇圧用クランプ電源回路402のような電源
回路の負担を小さくすることができる。このことは、昇
圧動作の安定化、更には書き込み及び消去動作の安定化
に寄与する。
21及び434はその動作電源が共通のクランプ電源V
fixBとされ、また、一つのリングオシレータ48を
クロック源として利用する。このとき、図13に例示さ
れるように、チャージポンプ回路46のクロックドライ
バ421には遅延回路444を介してクロック信号CL
Kが供給される。チャージポンプ回路45のクロックド
ライバ420には直列2段の遅延回路444、445を
介してクロック信号CLKが供給される。一方、図14
に例示されるようにチャージポンプ回路47のクロック
ドライバ434には遅延回路介せずにクロック信号CL
Kが供給される。したがって、図18に例示されるよう
にリングオシレータ48から出力されるクロック信号C
LKは順次位相がずらされて、−9.5V昇圧用クロッ
ク信号、+6.5V用クロック信号及び+9.5V用ク
ロック信号としてクロックドライバ434、421、4
20に供給される。クロックドライバ434、421、
420で形成されるチャージポンプ回路47、46、4
5の駆動信号は前記夫々位相がずれたクロック信号に同
期される。すなわち、クロックドライバ434、42
1、420は前記クロック信号の変化に同期してトラン
ジスタがスイッチ動作され、回路に流れる電流はそのス
イッチ動作に同期して変化される。したがって、クロッ
クドライバ434、421、420に供給されるクロッ
ク信号の位相がずれているから、クロックドライバ43
4、421、420全体で生ずる瞬間的な電流変化は小
さくされ、昇圧用クランプ電源回路402のような電源
回路の負担を小さくすることができる。このことは、昇
圧動作の安定化、更には書き込み及び消去動作の安定化
に寄与する。
【0057】《チャージポンプ回路の基板バイアス電圧
変更》図19には前記負電圧昇圧用のチャージポンプ回
路47及びクロックドライバ434の一例が示される。
図19にその一部のみ示されたチャージポンプ回路47
においてNPで示されるものは昇圧ノードである。隣接
する昇圧ノードの間には電荷転送用のpチャンネル型M
OSトランジスタQ10が配置されている。また、各昇
圧ノードNPにはチャージポンプ用の容量素子C1の一
方の電極が結合されている。前記MOSトランジスタQ
10のゲートには別の容量素子C2の一方の電極が結合
されている。MOSトランジスタQ10のゲートとその
前段の昇圧ノードNPとの間にはPチャンネル型のトラ
ンスファMOSトランジスタQ11,Q12が並列配置
され、MOSトランジスタQ11のゲートは昇圧ノード
NPに、MOSトランジスタQ12のゲートはMOSト
ランジスタQ10のゲートに結合されている。MOSト
ランジスタQ13,Q14は昇圧ノードNPを初期化す
るためのトランジスタである。容量素子C1の容量値は
C2の容量値よりも大きくされている。このように、チ
ャージポンプ回路47は、前記MOSトランジスタQ1
0〜Q13と容量素子C1,C2を一組とする単位回路
が複数個直列接続されて構成されている。
変更》図19には前記負電圧昇圧用のチャージポンプ回
路47及びクロックドライバ434の一例が示される。
図19にその一部のみ示されたチャージポンプ回路47
においてNPで示されるものは昇圧ノードである。隣接
する昇圧ノードの間には電荷転送用のpチャンネル型M
OSトランジスタQ10が配置されている。また、各昇
圧ノードNPにはチャージポンプ用の容量素子C1の一
方の電極が結合されている。前記MOSトランジスタQ
10のゲートには別の容量素子C2の一方の電極が結合
されている。MOSトランジスタQ10のゲートとその
前段の昇圧ノードNPとの間にはPチャンネル型のトラ
ンスファMOSトランジスタQ11,Q12が並列配置
され、MOSトランジスタQ11のゲートは昇圧ノード
NPに、MOSトランジスタQ12のゲートはMOSト
ランジスタQ10のゲートに結合されている。MOSト
ランジスタQ13,Q14は昇圧ノードNPを初期化す
るためのトランジスタである。容量素子C1の容量値は
C2の容量値よりも大きくされている。このように、チ
ャージポンプ回路47は、前記MOSトランジスタQ1
0〜Q13と容量素子C1,C2を一組とする単位回路
が複数個直列接続されて構成されている。
【0058】クロックドライバ434は、クロック信号
CLKを順次遅延させて位相の異なる3相のクロック信
号φa〜φcを生成し、その3相のクロック信号φa〜
φcに基づいて4本の駆動信号DS1〜DS4を出力す
る。図20には図19に示されたクロックドライバ43
4の論理構成によって生成されるクロック信号φa〜φ
c及び駆動信号DS1〜DS4の波形が示される。
CLKを順次遅延させて位相の異なる3相のクロック信
号φa〜φcを生成し、その3相のクロック信号φa〜
φcに基づいて4本の駆動信号DS1〜DS4を出力す
る。図20には図19に示されたクロックドライバ43
4の論理構成によって生成されるクロック信号φa〜φ
c及び駆動信号DS1〜DS4の波形が示される。
【0059】前記駆動信号DS1,DS2は前記容量素
子C1の他方の電極に交互に供給され、前記駆動信号D
S3,DS4は前記容量素子C2の他方の電極に交互に
供給される。例えばDS4のハイレベル(t1)によっ
てMOSトランジスタQ10がオフされ、DS2のハイ
レベル(t1)によって昇圧ノードのレベルが持ち上げ
られた状態において、その前段の昇圧ノードNPがDS
1のローレベル(t2)によって低下されると、トラン
ジスタQ11を介してその隣のMOSトランジスタQ1
0のゲートもレベル低下され、その直後にDS3がロー
レベル(t3)に変化されることによって当該昇圧ノー
ドNPのレベルが更に低下される。低下されたレベルは
MOSトランジスタQ10を介して次段の昇圧ノードN
Pに移される。このようなチャージポンプ動作によって
電圧VPPMNS9は徐々に負電圧に昇圧される。
子C1の他方の電極に交互に供給され、前記駆動信号D
S3,DS4は前記容量素子C2の他方の電極に交互に
供給される。例えばDS4のハイレベル(t1)によっ
てMOSトランジスタQ10がオフされ、DS2のハイ
レベル(t1)によって昇圧ノードのレベルが持ち上げ
られた状態において、その前段の昇圧ノードNPがDS
1のローレベル(t2)によって低下されると、トラン
ジスタQ11を介してその隣のMOSトランジスタQ1
0のゲートもレベル低下され、その直後にDS3がロー
レベル(t3)に変化されることによって当該昇圧ノー
ドNPのレベルが更に低下される。低下されたレベルは
MOSトランジスタQ10を介して次段の昇圧ノードN
Pに移される。このようなチャージポンプ動作によって
電圧VPPMNS9は徐々に負電圧に昇圧される。
【0060】尚、図19に示されるノアゲート450は
図14で説明したオアゲート438の機能を代替する。
図14で説明したオアゲート438の機能を代替する。
【0061】前記駆動信号D1〜D4は接地電位Vss
とクランプ電圧VfixBとの間で変化される。昇圧動
作の開始時点においてチャージポンプ回路47のMOS
トランジスタQ10,Q11,Q12のゲートにはクラ
ンプ電圧VfixBが印加される。昇圧動作が進むに従
って当該ゲート電圧は低下される。したがって、昇圧動
作の開始時点において、それらMOSトランジスタQ1
0,Q11,Q12に共通の基板バイアス電圧は少なく
ともクランプ電圧VfixBにされなければ、当該トラ
ンジスタのpn接合部分が不所望に順方向バイアス状態
にされて誤動作を生ずる虞がある。
とクランプ電圧VfixBとの間で変化される。昇圧動
作の開始時点においてチャージポンプ回路47のMOS
トランジスタQ10,Q11,Q12のゲートにはクラ
ンプ電圧VfixBが印加される。昇圧動作が進むに従
って当該ゲート電圧は低下される。したがって、昇圧動
作の開始時点において、それらMOSトランジスタQ1
0,Q11,Q12に共通の基板バイアス電圧は少なく
ともクランプ電圧VfixBにされなければ、当該トラ
ンジスタのpn接合部分が不所望に順方向バイアス状態
にされて誤動作を生ずる虞がある。
【0062】この例では、前記MOSトランジスタQ1
0,Q11,Q12はそれらに共通のウェル領域に形成
されている。それらMOSトランジスタQ10,Q1
1,Q12に共通の基板バイアス電圧(ウェルバイアス
電圧)は、昇圧動作の開始時点でクランプ電圧Vfix
Bにされ、途中で接地電圧Vssに切り換える。
0,Q11,Q12はそれらに共通のウェル領域に形成
されている。それらMOSトランジスタQ10,Q1
1,Q12に共通の基板バイアス電圧(ウェルバイアス
電圧)は、昇圧動作の開始時点でクランプ電圧Vfix
Bにされ、途中で接地電圧Vssに切り換える。
【0063】図21にはチャージポンプ回路の前記基板
バイアス電圧を切り換えるための構成が示されている。
図21において460で示されるものは基板バイアス電
圧をクランプ電圧VfixB又は接地電圧Vssに切り
換えるスイッチ手段である。このスイッチ手段460の
スイッチ状態は、特に制限されないが、セット・リセッ
ト型のフリップフロップ(SR−FF)461の出力端
子Qの状態によって決定される。このフリップフロップ
461のリセット端子Rには昇圧イネーブル信号VPE
3の反転信号が供給され、昇圧動作が行われない状態に
おいてリセット状態にされる。このリセット状態におい
てスイッチ手段460はクランプ電圧VfixBを基板
バイアス電圧462として選択する。前記フリップフロ
ップ461のセット端子Sは比較器463の出力信号4
64を受ける。この比較器463は、前記抵抗回路43
6の分圧点ND1の電位が接地電位Vss以下であるか
を監視する。分圧点ND1は昇圧電圧VPPMNS9が
接地電位Vssよりも低い所定の電圧になったとき、接
地電位Vssにされる。したがって、昇圧電圧Vssが
接地電位Vssよりも低い所定の電圧になったとき、フ
リップフロップ461はセット状態にされ、これによっ
てスイッチ手段460は基板バイアス電圧462として
接地電圧Vssを選択する。尚、図14において前記ス
イッチ手段460はクランプ電圧VfixBと接地電圧
Vssを動作電源とするインバータによって構成されて
いる。
バイアス電圧を切り換えるための構成が示されている。
図21において460で示されるものは基板バイアス電
圧をクランプ電圧VfixB又は接地電圧Vssに切り
換えるスイッチ手段である。このスイッチ手段460の
スイッチ状態は、特に制限されないが、セット・リセッ
ト型のフリップフロップ(SR−FF)461の出力端
子Qの状態によって決定される。このフリップフロップ
461のリセット端子Rには昇圧イネーブル信号VPE
3の反転信号が供給され、昇圧動作が行われない状態に
おいてリセット状態にされる。このリセット状態におい
てスイッチ手段460はクランプ電圧VfixBを基板
バイアス電圧462として選択する。前記フリップフロ
ップ461のセット端子Sは比較器463の出力信号4
64を受ける。この比較器463は、前記抵抗回路43
6の分圧点ND1の電位が接地電位Vss以下であるか
を監視する。分圧点ND1は昇圧電圧VPPMNS9が
接地電位Vssよりも低い所定の電圧になったとき、接
地電位Vssにされる。したがって、昇圧電圧Vssが
接地電位Vssよりも低い所定の電圧になったとき、フ
リップフロップ461はセット状態にされ、これによっ
てスイッチ手段460は基板バイアス電圧462として
接地電圧Vssを選択する。尚、図14において前記ス
イッチ手段460はクランプ電圧VfixBと接地電圧
Vssを動作電源とするインバータによって構成されて
いる。
【0064】負電圧昇圧の途中で基板バイアス電圧46
2をクランプ電圧VfixBよりもレベルの低い接地電
圧Vssに切り換えると、所謂基板バイアス効果によっ
てMOSトランジスタQ10,Q11,Q12のしきい
値電圧が小さくなり、これによってチャージポンプを行
うMOSトランジスタQ10,Q11,Q12を介して
電荷が移動され易くなる。したがって、動作電源(Vf
ixB=2.5V)に対して目的とする昇圧電圧(VP
PMNS9=−9.5V)のレベル差が最も大きい負電
圧昇圧動作の効率を向上させることができ、規定の負昇
圧電圧を得るまでの時間を短縮することができる。
2をクランプ電圧VfixBよりもレベルの低い接地電
圧Vssに切り換えると、所謂基板バイアス効果によっ
てMOSトランジスタQ10,Q11,Q12のしきい
値電圧が小さくなり、これによってチャージポンプを行
うMOSトランジスタQ10,Q11,Q12を介して
電荷が移動され易くなる。したがって、動作電源(Vf
ixB=2.5V)に対して目的とする昇圧電圧(VP
PMNS9=−9.5V)のレベル差が最も大きい負電
圧昇圧動作の効率を向上させることができ、規定の負昇
圧電圧を得るまでの時間を短縮することができる。
【0065】例えば図22には負電圧昇圧動作における
昇圧電圧VPPMNS9遷移状態が示される。同図にお
いて(a)は前記基板バイアス電圧を切り換えずにクラ
ンプ電圧VfixBに固定したときの昇圧電圧VPPM
NS9の遷移状態を示す。(b)は基板バイアス電圧を
途中で切り換えたときの遷移状態を示す。(a)に比べ
て(b)の場合には負電圧昇圧動作効率が向上され、規
定の負昇圧電圧を得るまでの時間が短縮されている。
昇圧電圧VPPMNS9遷移状態が示される。同図にお
いて(a)は前記基板バイアス電圧を切り換えずにクラ
ンプ電圧VfixBに固定したときの昇圧電圧VPPM
NS9の遷移状態を示す。(b)は基板バイアス電圧を
途中で切り換えたときの遷移状態を示す。(a)に比べ
て(b)の場合には負電圧昇圧動作効率が向上され、規
定の負昇圧電圧を得るまでの時間が短縮されている。
【0066】前記基板バイアス電圧が一旦接地電位Vs
sに切り換えられると、その後で比較器463の出力が
反転されてもフリップフロップ461はセット状態を維
持する。すなわち、フリップフロップ461は、基板バ
イアス電圧の切換え後に昇圧電圧VPPMNS9が上下
に振れても基板バイアス電圧を接地電位Vssに維持す
るヒステリシス特性を持つということができる。このよ
うなヒステリシス特性は、SRフリップフロップ461
に代えて、比較器463にヒステリシスコンパレータを
用いても実現できる。
sに切り換えられると、その後で比較器463の出力が
反転されてもフリップフロップ461はセット状態を維
持する。すなわち、フリップフロップ461は、基板バ
イアス電圧の切換え後に昇圧電圧VPPMNS9が上下
に振れても基板バイアス電圧を接地電位Vssに維持す
るヒステリシス特性を持つということができる。このよ
うなヒステリシス特性は、SRフリップフロップ461
に代えて、比較器463にヒステリシスコンパレータを
用いても実現できる。
【0067】図22に示されるように、チャージポンプ
による昇圧途上の昇圧電圧は、チャージポンプ用のMO
SトランジスタQ10,Q11,Q12のスイッチ動作
に同期して上下に振れる。前記フリップフロップ461
に代表されるヒステリシス特性を有する回路の出力信号
によってチャージポンプ回路47の基板バイアス電圧の
切換えを行うことにより、負昇圧電圧のリプル成分の影
響で一旦変更した基板バイアス電圧が元の基板バイアス
へ再び変更される様な基板バイアスの不所望な振動を防
止することができる。
による昇圧途上の昇圧電圧は、チャージポンプ用のMO
SトランジスタQ10,Q11,Q12のスイッチ動作
に同期して上下に振れる。前記フリップフロップ461
に代表されるヒステリシス特性を有する回路の出力信号
によってチャージポンプ回路47の基板バイアス電圧の
切換えを行うことにより、負昇圧電圧のリプル成分の影
響で一旦変更した基板バイアス電圧が元の基板バイアス
へ再び変更される様な基板バイアスの不所望な振動を防
止することができる。
【0068】《電源回路のソフトウェアトリミング》図
12及び図16に示される前記定電圧発生回路401の
帰還抵抗回路FBR1、図14に示される抵抗回路43
6は、トリミング可能な抵抗回路(トリミング抵抗回
路)とされる。その構成は、図16で説明したように、
多数のスイッチ410の中から一つのスイッチをオン動
作させて、出力ノードとして採用する分圧点を決定す
る、所謂ラダー抵抗回路のような回路である。帰還抵抗
回路FBR1においては、スイッチ410で選択された
出力ノードにおける抵抗分圧比に応じて帰還抵抗値が決
定される。同様に、抵抗回路436においては、スイッ
チ410で選択されたノード(ND1)における抵抗分
圧比に応じた電圧が比較器463に与えられる。前記帰
還抵抗回路FBR1をトリミング可能にするのは、プロ
セスばらつきに対し電源回路40の大元の電圧Vref
aを所要のレベルに合わせて、クランプ電圧Vfix
A,VfixBを望ましい電圧にするという意義を有す
る。また、負昇圧回路側の抵抗回路436をトリミング
可能にするのは、最も昇圧幅の大きな負昇圧電圧VPP
MNS9に関する昇圧レベル制御とウェルバイアス電圧
切換えポイントを特に調整可能にして、負昇圧動作を最
適化する意義を有する。尚、正昇圧回路側の抵抗回路4
28,429に対してもトリミング可能にしてもよい。
12及び図16に示される前記定電圧発生回路401の
帰還抵抗回路FBR1、図14に示される抵抗回路43
6は、トリミング可能な抵抗回路(トリミング抵抗回
路)とされる。その構成は、図16で説明したように、
多数のスイッチ410の中から一つのスイッチをオン動
作させて、出力ノードとして採用する分圧点を決定す
る、所謂ラダー抵抗回路のような回路である。帰還抵抗
回路FBR1においては、スイッチ410で選択された
出力ノードにおける抵抗分圧比に応じて帰還抵抗値が決
定される。同様に、抵抗回路436においては、スイッ
チ410で選択されたノード(ND1)における抵抗分
圧比に応じた電圧が比較器463に与えられる。前記帰
還抵抗回路FBR1をトリミング可能にするのは、プロ
セスばらつきに対し電源回路40の大元の電圧Vref
aを所要のレベルに合わせて、クランプ電圧Vfix
A,VfixBを望ましい電圧にするという意義を有す
る。また、負昇圧回路側の抵抗回路436をトリミング
可能にするのは、最も昇圧幅の大きな負昇圧電圧VPP
MNS9に関する昇圧レベル制御とウェルバイアス電圧
切換えポイントを特に調整可能にして、負昇圧動作を最
適化する意義を有する。尚、正昇圧回路側の抵抗回路4
28,429に対してもトリミング可能にしてもよい。
【0069】前記抵抗回路(トリミング抵抗回路とも称
する)FBR1,436の出力ノードにおける抵抗分圧
比を決定するためのスイッチ410の選択信号は図23
に例示されるようにセレクタ470によって生成され
る。図23の例に従えば、セレクタ470はトリミング
情報をデコードし、1本のスイッチ選択信号を選択レベ
ルにする。セレクタ470はトリミング抵抗回路FBR
1とトリミング抵抗回路436に個別化されており、図
4に示されるトリミング制御部42に含まれている。
する)FBR1,436の出力ノードにおける抵抗分圧
比を決定するためのスイッチ410の選択信号は図23
に例示されるようにセレクタ470によって生成され
る。図23の例に従えば、セレクタ470はトリミング
情報をデコードし、1本のスイッチ選択信号を選択レベ
ルにする。セレクタ470はトリミング抵抗回路FBR
1とトリミング抵抗回路436に個別化されており、図
4に示されるトリミング制御部42に含まれている。
【0070】抵抗回路FBR1のトリミング情報は基準
電圧トリミングレジスタTRMR1から抵抗回路FBR
1のセレクタ470に供給され、抵抗回路436のトリ
ミング情報は昇圧電圧トリミングレジスタTRMR2か
ら抵抗回路436のセレクタ470に供給される。図2
5に例示されるように、基準電圧トリミングレジスタT
RMR1に設定されるトリミング情報(基準電圧トリミ
ング情報)はVR0〜VR4,TEVRとされる。昇圧
電圧トリミングレジスタTRMR2に設定されるトリミ
ング情報(昇圧電圧トリミング情報)はVM0〜VM
4,TEVMとされる。
電圧トリミングレジスタTRMR1から抵抗回路FBR
1のセレクタ470に供給され、抵抗回路436のトリ
ミング情報は昇圧電圧トリミングレジスタTRMR2か
ら抵抗回路436のセレクタ470に供給される。図2
5に例示されるように、基準電圧トリミングレジスタT
RMR1に設定されるトリミング情報(基準電圧トリミ
ング情報)はVR0〜VR4,TEVRとされる。昇圧
電圧トリミングレジスタTRMR2に設定されるトリミ
ング情報(昇圧電圧トリミング情報)はVM0〜VM
4,TEVMとされる。
【0071】図23に例示されるようにフラッシュメモ
リ3のメモリセルアレイ30には前記基準電圧トリミン
グ情報と昇圧電圧トリミング情報を格納するための専用
の記憶領域300が割り当てられている。この例に従え
ば、領域300の情報は、マイクロコンピュータ1のリ
セット動作に同期して前記レジスタTRMR1,TRM
R2に転送される。この転送制御は、特に制限されない
が、図24に示されるように、ハードウェアによって自
動的に行われる。即ち、リセット信号RSTがアサート
されると、フラッシュメモリ3の制御部43は前記領域
300のデータをデータバス17に読み出すために、ア
ドレスバッファ32、センスアンプ36、出力バッファ
37などを制御して、自動的に前記領域300のデータ
を外部に読み出させる。一方、前記レジスタTRMR
1,TRM2はリセット信号RSTのアサートに同期し
てデータバス17からデータを入力可能に制御される。
これによって、領域300のデータがレジスタTRMR
1,TRMR2に自動的に転送される。
リ3のメモリセルアレイ30には前記基準電圧トリミン
グ情報と昇圧電圧トリミング情報を格納するための専用
の記憶領域300が割り当てられている。この例に従え
ば、領域300の情報は、マイクロコンピュータ1のリ
セット動作に同期して前記レジスタTRMR1,TRM
R2に転送される。この転送制御は、特に制限されない
が、図24に示されるように、ハードウェアによって自
動的に行われる。即ち、リセット信号RSTがアサート
されると、フラッシュメモリ3の制御部43は前記領域
300のデータをデータバス17に読み出すために、ア
ドレスバッファ32、センスアンプ36、出力バッファ
37などを制御して、自動的に前記領域300のデータ
を外部に読み出させる。一方、前記レジスタTRMR
1,TRM2はリセット信号RSTのアサートに同期し
てデータバス17からデータを入力可能に制御される。
これによって、領域300のデータがレジスタTRMR
1,TRMR2に自動的に転送される。
【0072】前記基準電圧トリミング情報と昇圧電圧ト
リミング情報は、プロセスばらつきなどを吸収するため
にデバイステスト時に決定される。図24に基づいて説
明したデータ転送はマイクロコンピュータ1にテストモ
ードが設定される場合にも行われる。デバイステストの
初期の段階では、ウェーハ完成状態においてフラッシュ
メモリ3が書き込み状態(領域300のトリミング情報
は全ビット論理値“0”の状態)であるから、レジスタ
TRMR1,TRMR2のトリミング情報は全ビット論
理値“0”にされている。テストモードにおいて前記レ
ジスタTRMR1,TRMR2はCPU2によってリー
ド・ライト可能にされる。デバイステスト時には、前記
モニタ端子VppMON,VssMONから正及び負の
昇圧電圧をモニタして、それが規定の電圧になるように
基準電圧トリミング情報及び昇圧電圧トリミング情報を
決定する。このように決定された基準電圧トリミング情
報及び昇圧電圧トリミング情報は、所定のテストモード
下でCPU2により前記フラッシュメモリ3の所定領域
300に格納される。その後、マイクロコンピュータ1
がリセットされる毎に、前記最適に決定された基準電圧
トリミング情報及び昇圧電圧トリミング情報にしたがっ
て電源回路40が制御される。前記所定領域300は通
常動作モード(もしくはユーザモード)ではアクセスが
禁止される。所定のテストモードを再度設定すれば、前
記領域をアクセスして基準電圧トリミング情報及び昇圧
電圧トリミング情報を再設定することも可能である。半
導体メーカによるデバイステストはウェーハ段階のテス
トのほかに出荷時のテストもある。各テスト段階で基準
電圧トリミング情報及び昇圧電圧トリミング情報を設定
することも可能である。出荷段階のテストを経て最後に
基準電圧トリミング情報及び昇圧電圧トリミング情報を
前記所定領域300に書き込むことが想定される。
リミング情報は、プロセスばらつきなどを吸収するため
にデバイステスト時に決定される。図24に基づいて説
明したデータ転送はマイクロコンピュータ1にテストモ
ードが設定される場合にも行われる。デバイステストの
初期の段階では、ウェーハ完成状態においてフラッシュ
メモリ3が書き込み状態(領域300のトリミング情報
は全ビット論理値“0”の状態)であるから、レジスタ
TRMR1,TRMR2のトリミング情報は全ビット論
理値“0”にされている。テストモードにおいて前記レ
ジスタTRMR1,TRMR2はCPU2によってリー
ド・ライト可能にされる。デバイステスト時には、前記
モニタ端子VppMON,VssMONから正及び負の
昇圧電圧をモニタして、それが規定の電圧になるように
基準電圧トリミング情報及び昇圧電圧トリミング情報を
決定する。このように決定された基準電圧トリミング情
報及び昇圧電圧トリミング情報は、所定のテストモード
下でCPU2により前記フラッシュメモリ3の所定領域
300に格納される。その後、マイクロコンピュータ1
がリセットされる毎に、前記最適に決定された基準電圧
トリミング情報及び昇圧電圧トリミング情報にしたがっ
て電源回路40が制御される。前記所定領域300は通
常動作モード(もしくはユーザモード)ではアクセスが
禁止される。所定のテストモードを再度設定すれば、前
記領域をアクセスして基準電圧トリミング情報及び昇圧
電圧トリミング情報を再設定することも可能である。半
導体メーカによるデバイステストはウェーハ段階のテス
トのほかに出荷時のテストもある。各テスト段階で基準
電圧トリミング情報及び昇圧電圧トリミング情報を設定
することも可能である。出荷段階のテストを経て最後に
基準電圧トリミング情報及び昇圧電圧トリミング情報を
前記所定領域300に書き込むことが想定される。
【0073】この例に従えば、マイクロコンピュータの
ウェーハ完成状態においてフラッシュメモリ3は書き込
み状態(例えばしきい値電圧の低い論理値“0”の状
態)とされる。マイクロコンピュータの出荷時において
フラッシュメモリは消去状態(例えばしきい値電圧の高
い論理値“1”の状態)にされる。書き込み状態と消去
状態でトリミング状態が両極端になって電源回路の出力
電圧に大きな差が出ないようにすることが望ましい。例
えば、出荷段階のテストを経て最後に基準電圧トリミン
グ情報及び昇圧電圧トリミング情報を前記所定領域30
0に書き込む場合、ウェーハ段階のテストに際して初期
的に得られる昇圧電圧と、出荷時のテストに際して初期
的に得られる昇圧電圧との間に無視し得ない大きな差が
ある場合にはテストもしくは検査効率が低下することが
考えられる。また、トリミング不要なマイクロコンピュ
ータチップの場合には消去状態のまま出荷できる。
ウェーハ完成状態においてフラッシュメモリ3は書き込
み状態(例えばしきい値電圧の低い論理値“0”の状
態)とされる。マイクロコンピュータの出荷時において
フラッシュメモリは消去状態(例えばしきい値電圧の高
い論理値“1”の状態)にされる。書き込み状態と消去
状態でトリミング状態が両極端になって電源回路の出力
電圧に大きな差が出ないようにすることが望ましい。例
えば、出荷段階のテストを経て最後に基準電圧トリミン
グ情報及び昇圧電圧トリミング情報を前記所定領域30
0に書き込む場合、ウェーハ段階のテストに際して初期
的に得られる昇圧電圧と、出荷時のテストに際して初期
的に得られる昇圧電圧との間に無視し得ない大きな差が
ある場合にはテストもしくは検査効率が低下することが
考えられる。また、トリミング不要なマイクロコンピュ
ータチップの場合には消去状態のまま出荷できる。
【0074】そのために、前記セレクタ470は、図2
3に例示されるように、トリミング調整情報が全ビット
論理値“1”のときのトリミング位置とトリミング調整
情報が全ビット論理値“0”のときのトリミング位置と
を隣り合うように選択する選択論理を有する。これによ
り、ウェーハ完成状態においてフラッシュメモリ3が書
き込み状態にされたときと、出荷時にフラッシュメモリ
が消去状態にされたときとの双方において、前記電源回
路の出力電圧の相違を最小にすることができる。例えば
図23の例に従えば、ウェーハ完成状態においてフラッ
シュメモリ3が書き込み状態(領域300のトリミング
情報は全ビット論理値“0”の状態)のとき、“00
0”で示されトリミング位置でスイッチが選択され、マ
イクロコンピュータの出荷時においてフラッシュメモリ
が消去状態(領域300のトリミング情報は全ビット論
理値“1”の状態)のとき、“111”で示されトリミ
ング位置でスイッチが選択される。
3に例示されるように、トリミング調整情報が全ビット
論理値“1”のときのトリミング位置とトリミング調整
情報が全ビット論理値“0”のときのトリミング位置と
を隣り合うように選択する選択論理を有する。これによ
り、ウェーハ完成状態においてフラッシュメモリ3が書
き込み状態にされたときと、出荷時にフラッシュメモリ
が消去状態にされたときとの双方において、前記電源回
路の出力電圧の相違を最小にすることができる。例えば
図23の例に従えば、ウェーハ完成状態においてフラッ
シュメモリ3が書き込み状態(領域300のトリミング
情報は全ビット論理値“0”の状態)のとき、“00
0”で示されトリミング位置でスイッチが選択され、マ
イクロコンピュータの出荷時においてフラッシュメモリ
が消去状態(領域300のトリミング情報は全ビット論
理値“1”の状態)のとき、“111”で示されトリミ
ング位置でスイッチが選択される。
【0075】図12から明らかなように、前記トリミン
グ調整情報はフラッシュメモリ3の読み出し電圧にも影
響する。即ち、トリミング対象とされる帰還抵抗回路F
BR1を含む定電圧回路401が出力するクランプ電圧
Vrefaは、読み出し電源を生成するリード用クラン
プ電源回路403の参照電圧とされる。このとき、フラ
ッシュメモリ3からレジスタTRMR1へのトリミング
調整情報の転送は、フラッシュメモリ3に対する読み出
し動作の規定アクセス時間よりも長い時間を費やして読
み出しアクセスを行なえるとき行うことが、誤動作を防
止する上で望ましい。なぜなら、読み出し電圧が多少規
定された値より低い場合でも、読み出し時間を長くすれ
ば、正確にメモリアレイからデータを読み出せるからで
ある。この点においてマイクロコンピュータ1は、トリ
ミング調整情報の初期的な転送をリセット動作に同期し
て行うようになっている。したがって、トリミング動作
の確定までの内部電圧の変動をリセット中に確定でき、
リセット動作後には読み出し動作を安定させることがで
きる。前記トリミング調整情報がフラッシュメモリ3の
書き込み及び消去電圧にのみ影響する場合には、トリミ
ング調整情報の転送は、リセット期間中、又はリセット
解除後の最初のベクタフェッチ(命令フェッチ)前に行
えばよい。
グ調整情報はフラッシュメモリ3の読み出し電圧にも影
響する。即ち、トリミング対象とされる帰還抵抗回路F
BR1を含む定電圧回路401が出力するクランプ電圧
Vrefaは、読み出し電源を生成するリード用クラン
プ電源回路403の参照電圧とされる。このとき、フラ
ッシュメモリ3からレジスタTRMR1へのトリミング
調整情報の転送は、フラッシュメモリ3に対する読み出
し動作の規定アクセス時間よりも長い時間を費やして読
み出しアクセスを行なえるとき行うことが、誤動作を防
止する上で望ましい。なぜなら、読み出し電圧が多少規
定された値より低い場合でも、読み出し時間を長くすれ
ば、正確にメモリアレイからデータを読み出せるからで
ある。この点においてマイクロコンピュータ1は、トリ
ミング調整情報の初期的な転送をリセット動作に同期し
て行うようになっている。したがって、トリミング動作
の確定までの内部電圧の変動をリセット中に確定でき、
リセット動作後には読み出し動作を安定させることがで
きる。前記トリミング調整情報がフラッシュメモリ3の
書き込み及び消去電圧にのみ影響する場合には、トリミ
ング調整情報の転送は、リセット期間中、又はリセット
解除後の最初のベクタフェッチ(命令フェッチ)前に行
えばよい。
【0076】《フラッシュメモリに対する書き換えシー
ケンス》前記フラッシュメモリ3の書き換え制御レジス
タFLMCR1及び消去ブロック指定レジスタEBR1
の詳細な一例は図25に示されている。消去ブロック指
定レジスタEBR1のビットEB0〜EB7は消去ブロ
ック指定データである。
ケンス》前記フラッシュメモリ3の書き換え制御レジス
タFLMCR1及び消去ブロック指定レジスタEBR1
の詳細な一例は図25に示されている。消去ブロック指
定レジスタEBR1のビットEB0〜EB7は消去ブロ
ック指定データである。
【0077】書き換え制御レジスタFLMCR1はP,
E,PV,EV,PSU,ESU,SWE,FWEの各
制御ビットを有し、それらの真値は特に制限されない
が、論理値“1”とされる。
E,PV,EV,PSU,ESU,SWE,FWEの各
制御ビットを有し、それらの真値は特に制限されない
が、論理値“1”とされる。
【0078】書き換えイネーブルビットSWEは前記電
源回路40による昇圧動作の準備状態を指示する。例え
ば、書き換えイネーブルビットSWEが論理値“1”に
されると、図13に示される制御信号OSEがアサート
され、これによってリングオシレータ48が発振動作を
開始し、クロック信号CLKを出力する。さらに、昇圧
用クランプ電源VfixBが活性化する。
源回路40による昇圧動作の準備状態を指示する。例え
ば、書き換えイネーブルビットSWEが論理値“1”に
されると、図13に示される制御信号OSEがアサート
され、これによってリングオシレータ48が発振動作を
開始し、クロック信号CLKを出力する。さらに、昇圧
用クランプ電源VfixBが活性化する。
【0079】書き込みセットアップビットPSUは前記
電源回路40に書き込み用の昇圧動作の開始を指示す
る。この例に従えば、書き込みセットアップビットPS
Uが論理値“1”にされると、図13に示される制御信
号VPE1,VPE2、VPE3がアサートされ、クロ
ックドライバ420,421、434とチャージポンプ
回路45,46,47の動作が開始され、電圧VPP
6,VPP9、VPPMNS9は+6.5V,+9.5
V,−9.5Vへの昇圧動作が開始される。実質的に昇
圧動作が行われるためにはリングオシレータ48からの
クロック信号CLKの供給が前提である。
電源回路40に書き込み用の昇圧動作の開始を指示す
る。この例に従えば、書き込みセットアップビットPS
Uが論理値“1”にされると、図13に示される制御信
号VPE1,VPE2、VPE3がアサートされ、クロ
ックドライバ420,421、434とチャージポンプ
回路45,46,47の動作が開始され、電圧VPP
6,VPP9、VPPMNS9は+6.5V,+9.5
V,−9.5Vへの昇圧動作が開始される。実質的に昇
圧動作が行われるためにはリングオシレータ48からの
クロック信号CLKの供給が前提である。
【0080】書き込みイネーブルビットPは、昇圧電圧
VPP6,VPP9、VPPMNS9を用いた書き込み
動作の開始を指示する。
VPP6,VPP9、VPPMNS9を用いた書き込み
動作の開始を指示する。
【0081】消去セットアップビットESUは前記電源
回路40に消去用の昇圧動作の開始を指示する。この例
に従えば、消去セットアップビットESUが論理値
“1”にされると、図13に示される制御信号VPE2
と図14に示される制御信号VPE3がアサートされ、
クロックドライバ420,434とチャージポンプ回路
45,47の動作が開始され、電圧VPP9,VPPM
NS9は+9.5V,−9.5Vへの昇圧動作が開始さ
れる。実質的に昇圧動作が行われるためにはリングオシ
レータ48からのクロック信号CLKの供給が前提であ
る。
回路40に消去用の昇圧動作の開始を指示する。この例
に従えば、消去セットアップビットESUが論理値
“1”にされると、図13に示される制御信号VPE2
と図14に示される制御信号VPE3がアサートされ、
クロックドライバ420,434とチャージポンプ回路
45,47の動作が開始され、電圧VPP9,VPPM
NS9は+9.5V,−9.5Vへの昇圧動作が開始さ
れる。実質的に昇圧動作が行われるためにはリングオシ
レータ48からのクロック信号CLKの供給が前提であ
る。
【0082】消去イネーブルビットEは、昇圧電圧VP
P9,VPPMNS9を用いた消去動作の開始を指示す
る。
P9,VPPMNS9を用いた消去動作の開始を指示す
る。
【0083】昇圧手段で規定の昇圧電圧を得るには少な
からず時間を要し、その時間はプロセスばらつきの影響
を受ける。書き込み及び消去動作は昇圧電圧が規定電圧
に達してから開始されなければならない。このとき、昇
圧動作の開始から書き込みを開始するまでの時間は、ビ
ットPSUを論理値“1”に設定してからビットPを論
理値“1”に設定するまでの時間によって決定すること
ができる。同様に、昇圧動作の開始から消去を開始する
までの時間は、ビットESUを論理値“1”に設定して
からビットEを論理値“1”に設定するまでの時間によ
って決定することができる。それらビットの設定は、C
PU2によるソフトウェアの実行で実現する。これによ
り、消去や書き込み動作が指示されてから実際に消去や
書き込みを開始するタイミングを管理するタイマなどの
ハードウェアを削減することができる。また、回路特性
に応じてそのような時間設定を任意に決定できる。
からず時間を要し、その時間はプロセスばらつきの影響
を受ける。書き込み及び消去動作は昇圧電圧が規定電圧
に達してから開始されなければならない。このとき、昇
圧動作の開始から書き込みを開始するまでの時間は、ビ
ットPSUを論理値“1”に設定してからビットPを論
理値“1”に設定するまでの時間によって決定すること
ができる。同様に、昇圧動作の開始から消去を開始する
までの時間は、ビットESUを論理値“1”に設定して
からビットEを論理値“1”に設定するまでの時間によ
って決定することができる。それらビットの設定は、C
PU2によるソフトウェアの実行で実現する。これによ
り、消去や書き込み動作が指示されてから実際に消去や
書き込みを開始するタイミングを管理するタイマなどの
ハードウェアを削減することができる。また、回路特性
に応じてそのような時間設定を任意に決定できる。
【0084】また、書き換えイネーブルビットSWEが
真値であることを条件に、前記消去セットアップビット
ESUと書き込みセットアップビットPSUによる昇圧
動作の開始が実質的に受け付け可能になるから、書き込
み又は消去動作は前記書き換えイネーブルビットSWE
が真値であることを条件に実行可能にされる。したがっ
て、CPU2の暴走などによってフラッシュメモリ3が
不所望に書き換えられる事態の発生を阻止するのに役立
つ。
真値であることを条件に、前記消去セットアップビット
ESUと書き込みセットアップビットPSUによる昇圧
動作の開始が実質的に受け付け可能になるから、書き込
み又は消去動作は前記書き換えイネーブルビットSWE
が真値であることを条件に実行可能にされる。したがっ
て、CPU2の暴走などによってフラッシュメモリ3が
不所望に書き換えられる事態の発生を阻止するのに役立
つ。
【0085】前記書き換え制御レジスタFLMCR1の
プロテクトビットFWEは外部端子Pfweの状態に応
じた値が設定される。FWEは読み出し専用ビットとさ
れる。このプロテクトビットFWEはそれが真値例えば
論理値“1”であることを条件に、前記昇圧イネーブル
ビットSWEの論理値“1”への設定を可能にするイン
ターロックを行う。すなわち、昇圧イネーブルビットS
WEの初期化信号のひとつとしてプロテクトビットFW
Eを用いる。FWE=1のときのみ昇圧イネーブルビッ
トSWEのセット・クリアが可能とされ、FWE=0で
は昇圧イネーブルビットは初期状態となる。例えば、デ
ータバスからの対応信号線と前記プロテクトビットFW
Eとの論理積を採る図示を省略する論理積ゲートを設
け、昇圧イネーブルビットSWEビットはその論理積ゲ
ートの出力とすることができる。これによってインター
ロックを実現できる。プロテクトビットFWEによるイ
ンターロックを追加することにより、SWEとFWEに
よる書き換えプロテクトを二重にすることができ、フラ
ッシュメモリ3に対する不所望な書き換え阻止の信頼性
を更の向上させることができる。
プロテクトビットFWEは外部端子Pfweの状態に応
じた値が設定される。FWEは読み出し専用ビットとさ
れる。このプロテクトビットFWEはそれが真値例えば
論理値“1”であることを条件に、前記昇圧イネーブル
ビットSWEの論理値“1”への設定を可能にするイン
ターロックを行う。すなわち、昇圧イネーブルビットS
WEの初期化信号のひとつとしてプロテクトビットFW
Eを用いる。FWE=1のときのみ昇圧イネーブルビッ
トSWEのセット・クリアが可能とされ、FWE=0で
は昇圧イネーブルビットは初期状態となる。例えば、デ
ータバスからの対応信号線と前記プロテクトビットFW
Eとの論理積を採る図示を省略する論理積ゲートを設
け、昇圧イネーブルビットSWEビットはその論理積ゲ
ートの出力とすることができる。これによってインター
ロックを実現できる。プロテクトビットFWEによるイ
ンターロックを追加することにより、SWEとFWEに
よる書き換えプロテクトを二重にすることができ、フラ
ッシュメモリ3に対する不所望な書き換え阻止の信頼性
を更の向上させることができる。
【0086】図26及び図27にはCPU2による消去
動作の制御フローチャートの一例が示される。CPU2
はレジスタFLMCR1のSWEビットを論理値“1”
に設定する(S1)。この設定が可能にされるために
は、外部端子Pfweに論理値“1”の信号が印加され
てプロテクトビットFWEが論理値“1”にされている
ことが必要である。これによってリングオシレータが発
振開始される。そして適宜のレジスタにn=1を代入し
(S2)、レジスタEBR1に消去ブロックを設定する
(S3)。次にレジスタFLMCR1のESUビットの
論理値“1”を設定する(S4)。これによってクロッ
クドライバ420、434とチャージポンプ回路45,
47によるの昇圧動作が開始される。一定時間経過後、
FLMCR1のEビットを論理値“1”にセットする
と、消去動作が開始される(S5)。消去動作の終了
後、FLMCR1のEビットを論理値“0”にクリアす
ると、消去動作が停止される(S6)。そして、FLM
CR1のESUビット2を論理値“0”にクリアして昇
圧動作を停止させる(S7)この後、FLMCR1のE
Vビットを論理値“1”にセットすることにより(S
8)、前記消去動作に対する消去ベリファイが行われる
ことになる。消去ベリファイ動作では、ベリファイアド
レスへのダミーライト(S9)とベリファイデータのリ
ード(S10)を行った後、リードしたベリファイデー
タが全ビット論理値“1”であるかの判定を行う(S1
1)。全ビット論理値“1”であれば、ラストアドレス
に到達するまでアドレスインクリメントを行い(S1
2,S13)、アドレスインクリメント毎に前記処理を
繰り返す。S11でリードしたデータが論理値“1”で
ない場合には、消去動作が不十分であるから、EVビッ
トをクリアし(S14)、消去の繰り返し回数が上限
(N)に達していない場合には(S15のNG)、再度
S4に戻って消去状態を進める。S12においてラスト
アドレスまで処理が進行した場合には、消去ベリファイ
は正常完了とされる。S15において、消去回数が上限
に達した場合には消去ベリファイは異常終了とされる。
動作の制御フローチャートの一例が示される。CPU2
はレジスタFLMCR1のSWEビットを論理値“1”
に設定する(S1)。この設定が可能にされるために
は、外部端子Pfweに論理値“1”の信号が印加され
てプロテクトビットFWEが論理値“1”にされている
ことが必要である。これによってリングオシレータが発
振開始される。そして適宜のレジスタにn=1を代入し
(S2)、レジスタEBR1に消去ブロックを設定する
(S3)。次にレジスタFLMCR1のESUビットの
論理値“1”を設定する(S4)。これによってクロッ
クドライバ420、434とチャージポンプ回路45,
47によるの昇圧動作が開始される。一定時間経過後、
FLMCR1のEビットを論理値“1”にセットする
と、消去動作が開始される(S5)。消去動作の終了
後、FLMCR1のEビットを論理値“0”にクリアす
ると、消去動作が停止される(S6)。そして、FLM
CR1のESUビット2を論理値“0”にクリアして昇
圧動作を停止させる(S7)この後、FLMCR1のE
Vビットを論理値“1”にセットすることにより(S
8)、前記消去動作に対する消去ベリファイが行われる
ことになる。消去ベリファイ動作では、ベリファイアド
レスへのダミーライト(S9)とベリファイデータのリ
ード(S10)を行った後、リードしたベリファイデー
タが全ビット論理値“1”であるかの判定を行う(S1
1)。全ビット論理値“1”であれば、ラストアドレス
に到達するまでアドレスインクリメントを行い(S1
2,S13)、アドレスインクリメント毎に前記処理を
繰り返す。S11でリードしたデータが論理値“1”で
ない場合には、消去動作が不十分であるから、EVビッ
トをクリアし(S14)、消去の繰り返し回数が上限
(N)に達していない場合には(S15のNG)、再度
S4に戻って消去状態を進める。S12においてラスト
アドレスまで処理が進行した場合には、消去ベリファイ
は正常完了とされる。S15において、消去回数が上限
に達した場合には消去ベリファイは異常終了とされる。
【0087】図28及び図29にはCPU2による書き
込み動作の制御フローチャートの一例が示される。CP
U2はレジスタFLMCR1のSWEビットを論理値
“1”に設定する(T1)。この設定が可能にされるた
めには、外部端子Pfweに論理値“1”の信号が印加
されてプロテクトビットFWEが論理値“1”にされて
いることが必要である。これによってリングオシレータ
が発振開始される。そして適宜のレジスタにn=1を代
入し(T2)、適宜のフラグflagをクリア(=0)
する(T3)。そして、例えば32バイトの書き込みデ
ータをフラッシュメモリ3に連続ライトする(T4)。
ライトデータはフラッシュメモリ3の書き込み回路に含
まれるデータレジスタに保持される。次にレジスタFL
MCR1のPSUビットの論理値“1”を設定する(T
5)。これによってクロックドライバ420、421、
434、とチャージポンプ回路45、46、47による
の昇圧動作が開始される。一定時間経過後、FLMCR
1のPビットを論理値“1”にセットすると、書き込み
動作が開始される(T6)。書き込み動作の終了後、F
LMCR1のPビットを論理値“0”にクリアすると、
書き込み動作が停止される(T7)。そして、FLMC
R1のPSUビット2を論理値“0”にクリアして昇圧
動作を停止させる(T8)。
込み動作の制御フローチャートの一例が示される。CP
U2はレジスタFLMCR1のSWEビットを論理値
“1”に設定する(T1)。この設定が可能にされるた
めには、外部端子Pfweに論理値“1”の信号が印加
されてプロテクトビットFWEが論理値“1”にされて
いることが必要である。これによってリングオシレータ
が発振開始される。そして適宜のレジスタにn=1を代
入し(T2)、適宜のフラグflagをクリア(=0)
する(T3)。そして、例えば32バイトの書き込みデ
ータをフラッシュメモリ3に連続ライトする(T4)。
ライトデータはフラッシュメモリ3の書き込み回路に含
まれるデータレジスタに保持される。次にレジスタFL
MCR1のPSUビットの論理値“1”を設定する(T
5)。これによってクロックドライバ420、421、
434、とチャージポンプ回路45、46、47による
の昇圧動作が開始される。一定時間経過後、FLMCR
1のPビットを論理値“1”にセットすると、書き込み
動作が開始される(T6)。書き込み動作の終了後、F
LMCR1のPビットを論理値“0”にクリアすると、
書き込み動作が停止される(T7)。そして、FLMC
R1のPSUビット2を論理値“0”にクリアして昇圧
動作を停止させる(T8)。
【0088】この後、FLMCR1のPVビットを論理
値“1”にセットすることにより(T9)、前記書き込
み動作に対する書き込みベリファイが行われることにな
る。書き込みベリファイ動作では、ベリファイアドレス
へのダミーライト(T10)とベリファイデータのリー
ド(T11)を行った後、リードしたベリファイデータ
と書き込みの元データに基づいて再書き込みデータを演
算し、演算された再書き込みデータが全ビット論理値
“1”かの判定を行う(T12)。再書き込みデータの
演算は図30に示されるようにして行う。再書き込みデ
ータが全ビット“1”であれば再書き込みデータをRA
Mに転送し(T13)、32バイトのデータのベリファ
イが完了するまでアドレスインクリメントを行い(T1
4,T15)、アドレスインクリメント毎に前記処理を
繰り返す。ステップT12で再書き込みデータが全ビッ
ト“1”でない場合には、フラグflagを“1”にセ
ットして(T16)、前記ステップT14へ進む。32
バイトのベリファイ動作を完了すると、PVビットをク
リアし(S17)、フラグflagを判定する(T1
8)。flag=0であれば32バイトの書き込みは正
常であるから、SWEビットをクリアして(T19)、
書き込み動作を終了する。ステップT18においてfl
ag=1であれば書き込み回数が既定の上限値Nに達し
ていないかを判定し(T20)、既定値に達していると
きはSWEビットをクリアして(T21)、異常終了と
される。書き込み動作の繰り返し回数が上限(N)に達
していない場合には、カウンタnをインクリメントして
(T22)、前記ステップT3に戻る。
値“1”にセットすることにより(T9)、前記書き込
み動作に対する書き込みベリファイが行われることにな
る。書き込みベリファイ動作では、ベリファイアドレス
へのダミーライト(T10)とベリファイデータのリー
ド(T11)を行った後、リードしたベリファイデータ
と書き込みの元データに基づいて再書き込みデータを演
算し、演算された再書き込みデータが全ビット論理値
“1”かの判定を行う(T12)。再書き込みデータの
演算は図30に示されるようにして行う。再書き込みデ
ータが全ビット“1”であれば再書き込みデータをRA
Mに転送し(T13)、32バイトのデータのベリファ
イが完了するまでアドレスインクリメントを行い(T1
4,T15)、アドレスインクリメント毎に前記処理を
繰り返す。ステップT12で再書き込みデータが全ビッ
ト“1”でない場合には、フラグflagを“1”にセ
ットして(T16)、前記ステップT14へ進む。32
バイトのベリファイ動作を完了すると、PVビットをク
リアし(S17)、フラグflagを判定する(T1
8)。flag=0であれば32バイトの書き込みは正
常であるから、SWEビットをクリアして(T19)、
書き込み動作を終了する。ステップT18においてfl
ag=1であれば書き込み回数が既定の上限値Nに達し
ていないかを判定し(T20)、既定値に達していると
きはSWEビットをクリアして(T21)、異常終了と
される。書き込み動作の繰り返し回数が上限(N)に達
していない場合には、カウンタnをインクリメントして
(T22)、前記ステップT3に戻る。
【0089】図31には書き込みに際して必要な高電圧
の印加が内部回路に与える負担を少なくするためワード
線駆動電圧切換え方式の一例が示される。概略的には、
ワード線を一旦接地電位Vssにしてから動作電圧を切
り換える。即ち、PSUビットによって書き込み用昇圧
回路の昇圧動作が指示されたとき、図31の(B)で示
される期間に全てのワード線が接地電位Vssに強制さ
れる。次に、図31の(C)で示される期間に、ワード
ドライバWDRVの電源VPPX2,VSSXW,VS
SXSが夫々接地電位Vssに切り換えられる。次にア
ドレス制御の欄に記載されるように、ワード線選択の極
性が反転される。例えばアドレス信号に基づいてワード
線選択信号を形成するXアドレスデコーダの選択レベル
をハイレベル(読み出し動作時)からローレベル(書き
込み動作時)に論理反転させる。その後で、図31の
(E)に示されるように、ワードドライバの電源を書き
込み用の電源に切り換える。書き込みを終了するときも
同様に、全ワード線を接地電位Vssに強制し、ドライ
バの電源VPPX1,VSSXW,VSSXSを接地電
位Vssに切換え、ワード線選択論理の極性を変更し、
電源の切換えを行う。上記電源の切換えは電源回路40
に含まれる電源供給スイッチ群で行い、その制御は、電
源制御部41の書き込みシーケンサが行う。
の印加が内部回路に与える負担を少なくするためワード
線駆動電圧切換え方式の一例が示される。概略的には、
ワード線を一旦接地電位Vssにしてから動作電圧を切
り換える。即ち、PSUビットによって書き込み用昇圧
回路の昇圧動作が指示されたとき、図31の(B)で示
される期間に全てのワード線が接地電位Vssに強制さ
れる。次に、図31の(C)で示される期間に、ワード
ドライバWDRVの電源VPPX2,VSSXW,VS
SXSが夫々接地電位Vssに切り換えられる。次にア
ドレス制御の欄に記載されるように、ワード線選択の極
性が反転される。例えばアドレス信号に基づいてワード
線選択信号を形成するXアドレスデコーダの選択レベル
をハイレベル(読み出し動作時)からローレベル(書き
込み動作時)に論理反転させる。その後で、図31の
(E)に示されるように、ワードドライバの電源を書き
込み用の電源に切り換える。書き込みを終了するときも
同様に、全ワード線を接地電位Vssに強制し、ドライ
バの電源VPPX1,VSSXW,VSSXSを接地電
位Vssに切換え、ワード線選択論理の極性を変更し、
電源の切換えを行う。上記電源の切換えは電源回路40
に含まれる電源供給スイッチ群で行い、その制御は、電
源制御部41の書き込みシーケンサが行う。
【0090】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【0091】例えば、外部単一電源は2.7〜5.5V
に限定されない。昇圧電圧は6.5V,9.5V,−
9.5Vに限定されず変更可能である。同様にクランプ
電圧も2.5Vに限定されない。更に、書き込み及び消
去の電圧印加態様も上記に限定されない。また、昇圧回
路やクランプ回路の構成は適宜変更できる。また、電流
供給能力が大きければリード系と昇圧系で分けたクラン
プ電源を共通化することも可能である。マイクロコンピ
ュータの内蔵モジュールは適宜変更できる。また、フラ
ッシュメモリは、NOR、ANDなどの適宜の回路形式
を採用することが可能である。フラッシュメモリはプロ
グラムメモリを代替する用途に限定されず、もっぱらデ
ータ格納用途に用いるものであってもよい。
に限定されない。昇圧電圧は6.5V,9.5V,−
9.5Vに限定されず変更可能である。同様にクランプ
電圧も2.5Vに限定されない。更に、書き込み及び消
去の電圧印加態様も上記に限定されない。また、昇圧回
路やクランプ回路の構成は適宜変更できる。また、電流
供給能力が大きければリード系と昇圧系で分けたクラン
プ電源を共通化することも可能である。マイクロコンピ
ュータの内蔵モジュールは適宜変更できる。また、フラ
ッシュメモリは、NOR、ANDなどの適宜の回路形式
を採用することが可能である。フラッシュメモリはプロ
グラムメモリを代替する用途に限定されず、もっぱらデ
ータ格納用途に用いるものであってもよい。
【0092】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である機器組
み込み制御用とのマイクロコンピュータに適用した場合
について説明したが、本発明はそれに限定されず、汎用
用途のマイクロコンピュータ、その他の専用コントロー
ラLSIなど半導体集積回路に広く適用することができ
る。
なされた発明をその背景となった利用分野である機器組
み込み制御用とのマイクロコンピュータに適用した場合
について説明したが、本発明はそれに限定されず、汎用
用途のマイクロコンピュータ、その他の専用コントロー
ラLSIなど半導体集積回路に広く適用することができ
る。
【0093】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0094】すなわち、電圧クランプ手段は電源電圧依
存性の小さな電圧を形成し、しかも、その電圧レベル
は、許容範囲内で外部から供給される単一電源電圧より
も低い電圧にクランプされるから、このクランプ電圧で
動作される昇圧手段が生成する昇圧電圧、即ち、書き込
み及び消去電圧は、外部電源電圧に依存しない。したが
って、低電圧動作を含む比較的広い外部電源電圧範囲で
内蔵不揮発性メモリの消去及び書き込みを可能にする。
しかもそれは単一の外部電源電圧で達成できるから、不
揮発性メモリを内蔵した半導体集積回路の使い勝手を向
上させることができる。
存性の小さな電圧を形成し、しかも、その電圧レベル
は、許容範囲内で外部から供給される単一電源電圧より
も低い電圧にクランプされるから、このクランプ電圧で
動作される昇圧手段が生成する昇圧電圧、即ち、書き込
み及び消去電圧は、外部電源電圧に依存しない。したが
って、低電圧動作を含む比較的広い外部電源電圧範囲で
内蔵不揮発性メモリの消去及び書き込みを可能にする。
しかもそれは単一の外部電源電圧で達成できるから、不
揮発性メモリを内蔵した半導体集積回路の使い勝手を向
上させることができる。
【0095】昇圧電圧が所定レベルに達したとき、チャ
ージポンプを行うMOSトランジスタに共通の基板バイ
アス電圧を変更することにより、昇圧動作効率を向上さ
せることができる。
ージポンプを行うMOSトランジスタに共通の基板バイ
アス電圧を変更することにより、昇圧動作効率を向上さ
せることができる。
【0096】前記基板バイアス電圧の切換え後に昇圧電
圧が上下に振れても基板バイアス電圧を切換え後の電圧
に維持するヒステリシス特性を持たせることにより、チ
ャージポンプによる昇圧途上の昇圧電圧がチャージポン
プ用のMOSトランジスタのスイッチ動作に同期して上
下に振れるときのリプル成分の影響で基板バイアス電圧
が振動するのを防止することができる。
圧が上下に振れても基板バイアス電圧を切換え後の電圧
に維持するヒステリシス特性を持たせることにより、チ
ャージポンプによる昇圧途上の昇圧電圧がチャージポン
プ用のMOSトランジスタのスイッチ動作に同期して上
下に振れるときのリプル成分の影響で基板バイアス電圧
が振動するのを防止することができる。
【0097】各チャージポンプ回路の動作の位相をずら
すことにより、同一電源で複数個のチャージポンプ回路
を動作させるときに電源の瞬間的電圧落ち込みを小さく
することができる。
すことにより、同一電源で複数個のチャージポンプ回路
を動作させるときに電源の瞬間的電圧落ち込みを小さく
することができる。
【0098】前記不揮発性メモリの特定領域からトリミ
ング調整情報の転送を受けるレジスタ手段の値によって
電圧クランプ手段の出力電圧をトリミング可能にするこ
とにより、ソフトウェアでトリミングを自在に行うこと
ができ、チップ毎にプロセスばらつきの影響を吸収する
ことも可能になる。
ング調整情報の転送を受けるレジスタ手段の値によって
電圧クランプ手段の出力電圧をトリミング可能にするこ
とにより、ソフトウェアでトリミングを自在に行うこと
ができ、チップ毎にプロセスばらつきの影響を吸収する
ことも可能になる。
【0099】トリミング調整情報のレジスタ手段への転
送を半導体集積回路のリセット動作に同期して行うこと
により、トリミング動作の確定までの内部電圧の変動を
リセット中に確定でき、信頼性を向上させることができ
る。
送を半導体集積回路のリセット動作に同期して行うこと
により、トリミング動作の確定までの内部電圧の変動を
リセット中に確定でき、信頼性を向上させることができ
る。
【0100】テストモードにおいて前記中央処理装置が
前記レジスタ手段をアクセス可能にすれば、テストモー
ドにおいてトリミング情報をた易く決定できる。
前記レジスタ手段をアクセス可能にすれば、テストモー
ドにおいてトリミング情報をた易く決定できる。
【0101】半導体集積回路のウェーハ完成状態が書き
込み状態(例えばしきい値電圧の低い論理値“0”の状
態)で、半導体集積回路の出荷が消去状態(例えばしき
い値電圧の高い論理値“1”の状態)とされる場合、ト
リミング調整情報が全ビット論理値“1”のときのトリ
ミング位置とトリミング調整情報が全ビット論理値
“0”のときのトリミング位置とを隣り合うように選択
する選択論理を採用することにより、書き込み状態と消
去状態でトリミング状態が両極端になって電圧クランプ
手段の出力電圧に大きな差が出ないようにできる。
込み状態(例えばしきい値電圧の低い論理値“0”の状
態)で、半導体集積回路の出荷が消去状態(例えばしき
い値電圧の高い論理値“1”の状態)とされる場合、ト
リミング調整情報が全ビット論理値“1”のときのトリ
ミング位置とトリミング調整情報が全ビット論理値
“0”のときのトリミング位置とを隣り合うように選択
する選択論理を採用することにより、書き込み状態と消
去状態でトリミング状態が両極端になって電圧クランプ
手段の出力電圧に大きな差が出ないようにできる。
【0102】昇圧手段で規定の昇圧電圧を得た後に書き
込みや消去を開始するための管理を書き込みセットアッ
プビットや消去セットアップビットを用いて中央処理装
置によるソフトウェアで実現することにより、タイマな
どのハードウェアを削減することができる。
込みや消去を開始するための管理を書き込みセットアッ
プビットや消去セットアップビットを用いて中央処理装
置によるソフトウェアで実現することにより、タイマな
どのハードウェアを削減することができる。
【0103】コントロールレジスタに、前記昇圧手段に
よる昇圧動作の準備状態を指示する書き換えイネーブル
ビットを設け、この書き換えイネーブルビットが真値で
あることを条件に、前記消去セットアップビットと書き
込みセットアップビットによる指示を受け付け可能にす
ることにより、書き込み又は消去動作は前記書き換えイ
ネーブルビットが真値であることを条件に行うことがで
きるので、中央処理装置の暴走などによって不揮発性メ
モリが不所望に書き換えられる事態の発生を阻止するの
に役立つ。
よる昇圧動作の準備状態を指示する書き換えイネーブル
ビットを設け、この書き換えイネーブルビットが真値で
あることを条件に、前記消去セットアップビットと書き
込みセットアップビットによる指示を受け付け可能にす
ることにより、書き込み又は消去動作は前記書き換えイ
ネーブルビットが真値であることを条件に行うことがで
きるので、中央処理装置の暴走などによって不揮発性メ
モリが不所望に書き換えられる事態の発生を阻止するの
に役立つ。
【0104】コントロールレジスタは外部端子の状態に
応じた値が設定されるプロテクトビットを追加し、前記
プロテクトビットはそれが真値であることを条件に前記
昇圧イネーブルビットの真値への設定を可能にするイン
ターロックを行うようにすると、不揮発性メモリに対す
る不所望な書き換え阻止の信頼性を更の向上させること
ができる。
応じた値が設定されるプロテクトビットを追加し、前記
プロテクトビットはそれが真値であることを条件に前記
昇圧イネーブルビットの真値への設定を可能にするイン
ターロックを行うようにすると、不揮発性メモリに対す
る不所望な書き換え阻止の信頼性を更の向上させること
ができる。
【0105】ワード線などを一旦接地電位にしてから印
加電圧を切り換えるようにすれば、消去や書き込みに際
して必要な高電圧の印加が内部回路に与える負担を少な
くすることができる。
加電圧を切り換えるようにすれば、消去や書き込みに際
して必要な高電圧の印加が内部回路に与える負担を少な
くすることができる。
【図1】電源回路の主要部を概略的に示すブロック図で
ある。
ある。
【図2】図1の比較例を示すブロック図である。
【図3】本発明の一例に係るマイクロコンピュータのブ
ロック図である。
ロック図である。
【図4】マイクロコンピュータに内蔵されるフラッシュ
メモリの全体的なブロック図である。
メモリの全体的なブロック図である。
【図5】メモリセルアレイの構成例を示す回路図であ
る。
る。
【図6】消去動作の電圧印加状態の一例を示す回路図で
ある。
ある。
【図7】書き込み動作の電圧印加状態の一例を示す回路
図である。
図である。
【図8】フラッシュメモリの各部における動作電源を示
すブロック図である。
すブロック図である。
【図9】図8に示される各種動作電源の意味を示す説明
図である。
図である。
【図10】図8に示される各種動作電源の電圧と動作と
の関係を示す説明図である。
の関係を示す説明図である。
【図11】図8の各種動作電源が採り得る電圧を整理し
て示した説明図である。
て示した説明図である。
【図12】電圧クランプ手段の一例回路図である。
【図13】第1及び第2の正昇圧回路の一例回路図であ
る。
る。
【図14】負正昇圧回路の一例回路図である。
【図15】正の昇圧電圧を選択的にモニタ可能にする回
路の説明図である。
路の説明図である。
【図16】第1の定電圧発生回路のトリミング抵抗回路
の説明図である。
の説明図である。
【図17】第1の定電圧発生回路の詳細な一例回路図で
ある。
ある。
【図18】昇圧動作クロック信号の波形説明図である。
【図19】負電圧昇圧用のチャージポンプ回路及びクロ
ックドライバの一例回路図である。
ックドライバの一例回路図である。
【図20】図19に示されたクロックドライバの論理構
成によって生成されるクロック信号及び駆動信号の波形
説明図である。
成によって生成されるクロック信号及び駆動信号の波形
説明図である。
【図21】チャージポンプ回路の前記基板バイアス電圧
を切り換えるための構成を概略的に示すブロック図であ
る。
を切り換えるための構成を概略的に示すブロック図であ
る。
【図22】負電圧昇圧動作における昇圧電圧の遷移状態
を示す説明図である。
を示す説明図である。
【図23】トリミング抵抗回路におけるトリミング方式
の概念図である。
の概念図である。
【図24】マイクロコンピュータのリセット動作に同期
してトリミング調整情報をフラッシュメモリからコント
ロールレジスタに転送する方式の説明図である。
してトリミング調整情報をフラッシュメモリからコント
ロールレジスタに転送する方式の説明図である。
【図25】コントロールレジスタの一例フォーマット図
である。
である。
【図26】CPUによる消去動作制御の一部を示すフロ
ーチャートである。
ーチャートである。
【図27】CPUによる消去動作制御の残りを示すフロ
ーチャートである。
ーチャートである。
【図28】CPUによる書き込み動作制御の一部を示す
フローチャートである。
フローチャートである。
【図29】CPUによる書き込み動作制御の残りを示す
フローチャートである。
フローチャートである。
【図30】再書き込みデータの演算手法の説明図であ
る。
る。
【図31】書き込みに際して必要な高電圧の印加が内部
回路に与える負担を少なくするためワード線駆動電圧切
換え処理の一例を示すタイミング図である。
回路に与える負担を少なくするためワード線駆動電圧切
換え処理の一例を示すタイミング図である。
1 マイクロコンピュータ
2 中央処理装置
3 フラッシュメモリ
4 フラッシュメモリ用のコントロールレジスタ
FLMCR1 書き換え制御レジスタ
TRMR1 基準電圧トリミングレジスタ
TRMR2 昇圧電圧トリミングレジスタ
Vcc 外部単一電源電圧
Vss 接地電圧
Pvcc Vcc外部端子
Pvss Vss外部端子
VppMON、VssMON モニタ端子
Pfwe 書き込みプロテクト端子
RES リセット端子
30 メモリセルアレイ
31 Xデコーダ
31Y Yデコーダ
33 ワードドライバ
40 電源回路
41 電源制御部
42 トリミング制御部
44 電圧クランプ手段
45、46 正昇圧用チャージポンプ回路
47 負昇圧用チャージポンプ回路
48 リングオシレータ
300 主ビット線
301副ビット線
302 不揮発性メモリセル
304 ソース線
305 ワード線
400 基準電圧発生回路
401 第1の定電圧回路
402 第2の定電圧回路
403 第3の定電圧回路
FBR1 帰還抵抗回路(トリミング抵抗回路)
FBR2,FBR3 帰還抵抗回路
Vref 基準電圧
Vrefa,VfixA,VfixB クランプ電圧
CLK クロック信号
420,421,434 クロックドライバ
436 トリミング抵抗回路
444,445 遅延回路
VPP6,VPP9 正の昇圧電圧
460 基板バイアス電圧の切換え手段
VPPMNS9 負の昇圧電圧
461 SRフリップフロップ
464 比較器
NP 昇圧ノード
Q10,Q11,Q12 負昇圧用pチャンネル型MO
Sトランジスタ C1,C2 負昇圧用容量素子 DS1〜DS4 駆動信号 470 セレクタ 330 フラッシュメモリにおけるトリミング情報格納
領域 FWE プロテクトビット SWE 書き換えイネーブルビット ESU 消去セットアップビット PSU 書き込みセットアップビット E 消去イネーブルビット P 書き込みイネーブルビット
Sトランジスタ C1,C2 負昇圧用容量素子 DS1〜DS4 駆動信号 470 セレクタ 330 フラッシュメモリにおけるトリミング情報格納
領域 FWE プロテクトビット SWE 書き換えイネーブルビット ESU 消去セットアップビット PSU 書き込みセットアップビット E 消去イネーブルビット P 書き込みイネーブルビット
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
G11C 29/00 652 G11C 17/00 612E
632A
632B
622A
632Z
601Z
(72)発明者 佐藤 斉尚
東京都小平市上水本町五丁目20番1号 株
式会社日立製作所半導体事業部内
(72)発明者 矢田 直樹
東京都小平市上水本町五丁目20番1号 株
式会社日立製作所半導体事業部内
(72)発明者 松原 清
東京都小平市上水本町五丁目20番1号 株
式会社日立製作所半導体事業部内
Fターム(参考) 5B025 AA01 AB01 AC01 AD08 AD09
AD10 AD12 AE07 AE08
5B062 CC03 HH08
5L106 AA10 AA16 DD11 DD22 DD25
GG05
Claims (23)
- 【請求項1】 半導体基板に形成された半導体集積回路
装置であって、 調整情報を記憶する電気的に消去及び書き込み可能な不
揮発性記憶素子と、 上記調整情報を受けるように結合され、且つ、上記調整
情報を格納する記憶回路と、 上記記憶回路に結合された内部回路とを有し、 上記調整情報は、上記半導体集積回路装置の初期化動作
に応答して上記不揮発性記憶素子から上記記憶回路へ転
送され、かつ、上記内部回路の動作が上記記憶回路に格
納された上記調整情報によって制御される半導体集積回
路装置。 - 【請求項2】 請求項1において、 上記記憶回路は、レジスタである半導体集積回路装置。
- 【請求項3】 請求項1において、 上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。 - 【請求項4】 半導体基板に形成された半導体集積回路
装置であって、 電気的に消去及び書き込み可能な第1不揮発性メモリセ
ルと、調整情報を格納する電気的に消去及び書き込み可
能な第2不揮発性メモリセルと、を含むメモリアレイ
と、 上記メモリアレイに結合され、上記メモリアレイの読み
出し動作、消去動作及び書き込み動作を制御する周辺回
路と、 上記調整情報を受けるように結合され、かつ、上記調整
情報を格納する記憶回路と、を含み、 上記周辺回路は、さらに、上記記憶回路に結合され、 上記第2不揮発性メモリセルに格納された上記調整情報
は、上記半導体集積回路装置の初期化動作に応答して上
記記憶回路へ読み出され、かつ、上記周辺回路の動作が
上記記憶回路に格納された上記調整情報に基づいて制御
される半導体集積回路装置。 - 【請求項5】 請求項4において、 上記周辺回路は、消去電圧及び書き込み電圧を含む内部
電圧を供給する内部電圧発生回路を含み、 上記内部電圧発生回路から供給される上記内部電圧の電
位レベルは、上記調整情報によって調整される半導体集
積回路装置。 - 【請求項6】 請求項4において、 上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。 - 【請求項7】 請求項4において、 上記記憶回路は、レジスタである半導体集積回路装置。
- 【請求項8】 半導体基板に形成された半導体集積回路
装置であって、 第1メモリセルと、 電気的に消去及び書き込み可能な不揮発性メモリセルと
され、調整情報を格納する第2メモリセルと、 上記第1メモリセルに結合され、上記第1メモリセルの
読み出し動作、消去動作及び書き込み動作を制御する周
辺回路と、を有し、 上記周辺回路は、さらに、上記記憶回路に結合され、 上記第2メモリセルに格納された上記調整情報は、上記
半導体集積回路装置の初期化動作に応答して上記記憶回
路へ読み出され、かつ、上記周辺回路の動作が上記記憶
回路に格納された上記調整情報に基づいて制御される半
導体集積回路装置。 - 【請求項9】 請求項8において、 上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。 - 【請求項10】 請求項8において、 上記記憶回路は、レジスタである半導体集積回路装置。
- 【請求項11】 半導体基板に形成されたマイクロプロ
セッサであって、 バスと、 上記バスに結合された中央処理装置と、 上記バスに結合され、かつ、電気的に消去及び書き込み
可能な第1不揮発性メモリセルと調整情報を格納する電
気的に消去及び書き込み可能な第2不揮発性メモリセル
とを含むメモリアレイと、 上記メモリアレイに結合され、上記メモリアレイの読み
出し動作、消去動作及び書き込み動作を制御する周辺回
路と、 上記調整情報を受けるように結合され、かつ、上記調整
情報を格納する記憶回路と、を含み、 上記周辺回路は、さらに、上記記憶回路に結合され、 上記第2不揮発性メモリセルに格納された上記調整情報
は、上記半導体集積回路装置の初期化動作に応答して上
記記憶回路へ読み出され、かつ、上記周辺回路の動作が
上記記憶回路に格納された上記調整情報に基づいて制御
されるマイクロプロセッサ。 - 【請求項12】 請求項11において、 上記周辺回路は、消去電圧及びプログラミング電圧を含
む内部電圧を供給する内部電圧発生回路を含み、 上記内部電圧発生回路から供給される上記内部電圧の電
位レベルは、上記調整情報によって調整されるマイクロ
プロセッサ。 - 【請求項13】 請求項11において、 上記初期化動作は、上記マイクロプロセッサのリセット
動作を含むマイクロプロセッサ。 - 【請求項14】 請求項11において、 上記記憶回路は、上記バスに結合されたレジスタであ
り、かつ、上記中央処理装置からアクセス可能にされる
マイクロプロセッサ。 - 【請求項15】 請求項14において、 上記マイクロプロセッサは、テストモードを有し、 上記中央処理装置は、上記レジスタをアクセスして上記
レジスタへテスト用データを格納し、それによって、上
記中央処理装置は上記調整情報としての所望のデータを
上記第2不揮発性メモリセルへ書き込むマイクロプロセ
ッサ。 - 【請求項16】 半導体基板に形成された半導体集積回
路装置であって、 調整情報を記憶する電気的に消去及び書き込み可能な不
揮発性記憶素子と、 上記調整情報を受けるように結合され、且つ、上記調整
情報を格納する記憶手段と、 上記記憶手段に結合された内部回路とを有し、 上記調整情報は、上記半導体集積回路装置の初期化動作
に応答して上記不揮発性記憶素子から上記記憶手段へ転
送され、かつ、上記内部回路の動作が上記記憶回路に格
納された上記調整情報によって制御される半導体集積回
路装置。 - 【請求項17】 請求項16において、 上記記憶手段は、レジスタである半導体集積回路装置。
- 【請求項18】 請求項16において、 上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。 - 【請求項19】 電気的に消去及び書き込み可能な第1
不揮発性メモリセルと、調整情報を格納する電気的に消
去及び書き込み可能な第2不揮発性メモリセルと、を含
むメモリアレイと、 上記メモリアレイに結合され、上記メモリアレイの読み
出し動作、消去動作及び書き込み動作を制御する周辺回
路手段と、 上記調整情報を受けるように結合され、かつ、上記調整
情報を格納する記憶手段と、を含み、 上記周辺回路手段は、さらに、上記記憶手段に結合さ
れ、 上記第2不揮発性メモリセルに格納された上記調整情報
は、上記半導体集積回路装置の初期化動作に応答して上
記記憶手段へ読み出され、かつ、上記周辺回路手段の動
作が上記記憶手段に格納された上記調整情報に基づいて
制御される半導体集積回路装置。 - 【請求項20】 請求項19において、 上記周辺回路手段は、消去電圧及び書き込み電圧を含む
内部電圧を供給する内部電圧発生手段を含み、 上記内部電圧発生手段から供給される上記内部電圧の電
位レベルは、上記調整情報によって調整される半導体集
積回路装置。 - 【請求項21】 請求項19において、 上記初期化動作は、上記半導体集積回路のリセット動作
を含む半導体集積回路装置。 - 【請求項22】 請求項19において、 上記記憶手段は、レジスタである半導体集積回路装置。
- 【請求項23】 トリミングデータを格納する不揮発性
記憶素子を有する半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003048678A JP2003288791A (ja) | 2003-02-26 | 2003-02-26 | 半導体集積回路装置及びマイクロプロセッサ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003048678A JP2003288791A (ja) | 2003-02-26 | 2003-02-26 | 半導体集積回路装置及びマイクロプロセッサ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP01841397A Division JP3831040B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003288791A true JP2003288791A (ja) | 2003-10-10 |
Family
ID=29244457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003048678A Pending JP2003288791A (ja) | 2003-02-26 | 2003-02-26 | 半導体集積回路装置及びマイクロプロセッサ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003288791A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2003-02-26 JP JP2003048678A patent/JP2003288791A/ja active Pending
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