JPH07297376A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPH07297376A JPH07297376A JP8296194A JP8296194A JPH07297376A JP H07297376 A JPH07297376 A JP H07297376A JP 8296194 A JP8296194 A JP 8296194A JP 8296194 A JP8296194 A JP 8296194A JP H07297376 A JPH07297376 A JP H07297376A
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Abstract
(57)【要約】 (修正有)
【目的】オフセットや、ゲートの位置ずれなどに因るカ
ップリング容量の変化等が原因の誤読み出しを生じない
センスアンプ付き不揮発性半導体メモリを提供する。 【構成】センスアンプ102は、メモリセル部100と
メモリセル部101の間に配置される。各メモリセル部
は、ドレインコンタクト部に対して一端側にソ−スを有
するメモリセルMC−11,MC−22及び基準セルR
C−12,RC−21と、ドレインコンタクト部に対し
て他端側にソ−スを有するメモリセルMC−12,MC
−21及び基準セルRC−11,RC−22とを有す
る。選択回路103は、例えばメモリセル部100のメ
モリセルMC−11のワ−ド線を選択する場合には、同
時に、メモリセルMC−11と向きが同じであるメモリ
セル部101の基準セルRC−21のワ−ド線を選択す
る。
ップリング容量の変化等が原因の誤読み出しを生じない
センスアンプ付き不揮発性半導体メモリを提供する。 【構成】センスアンプ102は、メモリセル部100と
メモリセル部101の間に配置される。各メモリセル部
は、ドレインコンタクト部に対して一端側にソ−スを有
するメモリセルMC−11,MC−22及び基準セルR
C−12,RC−21と、ドレインコンタクト部に対し
て他端側にソ−スを有するメモリセルMC−12,MC
−21及び基準セルRC−11,RC−22とを有す
る。選択回路103は、例えばメモリセル部100のメ
モリセルMC−11のワ−ド線を選択する場合には、同
時に、メモリセルMC−11と向きが同じであるメモリ
セル部101の基準セルRC−21のワ−ド線を選択す
る。
Description
【0001】
【産業上の利用分野】本発明は、低電圧で動作するEP
ROM、フラッシュEEPROMなどの不揮発性半導体
メモリの改良に関する。
ROM、フラッシュEEPROMなどの不揮発性半導体
メモリの改良に関する。
【0002】
【従来の技術】図8は、従来の不揮発性半導体メモリと
してEPROMを示すものである。まず、このEPRO
Mの構成について説明する。二つのメモリセル部10
0,101の間には、一つのセンスアンプ102が配置
されている。
してEPROMを示すものである。まず、このEPRO
Mの構成について説明する。二つのメモリセル部10
0,101の間には、一つのセンスアンプ102が配置
されている。
【0003】メモリセル部100は、例えばN個のブロ
ック10−1,10−2,…10−Nから構成されてい
る。各々のブロックは、複数のメモリセルMC−11,
MC−12,…と、一つの基準(リファレンス)セルR
C−11を有している。
ック10−1,10−2,…10−Nから構成されてい
る。各々のブロックは、複数のメモリセルMC−11,
MC−12,…と、一つの基準(リファレンス)セルR
C−11を有している。
【0004】各々のブロックにおいて、複数のメモリセ
ルMC−11,MC−12,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−11,MC−12の制御ゲ−ト(ワ−ド
線)WL−11,WL−12は、ワ−ド線選択回路10
3に接続されている。
ルMC−11,MC−12,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−11,MC−12の制御ゲ−ト(ワ−ド
線)WL−11,WL−12は、ワ−ド線選択回路10
3に接続されている。
【0005】メモリセルMC−11,MC−12のソ−
スは、一本のソ−ス線SL−1に接続され、このソ−ス
線SL−1の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
スは、一本のソ−ス線SL−1に接続され、このソ−ス
線SL−1の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
【0006】メモリセルMC−11,MC−12のドレ
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
【0007】基準セルRC−11の制御ゲ−ト(ワ−ド
線)WL−R1は、ワ−ド線選択回路103に接続さ
れ、ソ−スは、ディスチャ−ジトランジスタTdis-1 ,
Tdis-2 ,…Tdis-N を介して接地点GNDに接続さ
れ、ドレインは、カラム選択トランジスタTcs-11 ,T
cs-12 及び転送トランジスタTtr-1を介してセンスアン
プ102に接続されている。
線)WL−R1は、ワ−ド線選択回路103に接続さ
れ、ソ−スは、ディスチャ−ジトランジスタTdis-1 ,
Tdis-2 ,…Tdis-N を介して接地点GNDに接続さ
れ、ドレインは、カラム選択トランジスタTcs-11 ,T
cs-12 及び転送トランジスタTtr-1を介してセンスアン
プ102に接続されている。
【0008】同様に、メモリセル部101は、例えばN
個のブロック11−1,11−2,…11−Nから構成
されている。各々のブロックは、複数のメモリセルMC
−21,MC−22,…と、一つの基準(リファレン
ス)セルRC−21を有している。
個のブロック11−1,11−2,…11−Nから構成
されている。各々のブロックは、複数のメモリセルMC
−21,MC−22,…と、一つの基準(リファレン
ス)セルRC−21を有している。
【0009】各々のブロックにおいて、複数のメモリセ
ルMC−21,MC−22,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−21,MC−22の制御ゲ−ト(ワ−ド
線)WL−21,WL−22は、ワ−ド線選択回路10
3に接続されている。
ルMC−21,MC−22,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−21,MC−22の制御ゲ−ト(ワ−ド
線)WL−21,WL−22は、ワ−ド線選択回路10
3に接続されている。
【0010】メモリセルMC−21,MC−22のソ−
スは、一本のソ−ス線SL−2に接続され、このソ−ス
線SL−2の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
スは、一本のソ−ス線SL−2に接続され、このソ−ス
線SL−2の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
【0011】メモリセルMC−21,MC−22のドレ
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
【0012】基準セルRC−21の制御ゲ−ト(ワ−ド
線)WL−R2は、ワ−ド線選択回路103に接続さ
れ、ソ−スは、ディスチャ−ジトランジスタTdis-1 ,
Tdis- 2 ,…Tdis-N を介して接地点GNDに接続さ
れ、ドレインは、カラム選択トランジスタTcs-11 ,T
cs-12 及び転送トランジスタTtr-1を介してセンスアン
プ102に接続されている。
線)WL−R2は、ワ−ド線選択回路103に接続さ
れ、ソ−スは、ディスチャ−ジトランジスタTdis-1 ,
Tdis- 2 ,…Tdis-N を介して接地点GNDに接続さ
れ、ドレインは、カラム選択トランジスタTcs-11 ,T
cs-12 及び転送トランジスタTtr-1を介してセンスアン
プ102に接続されている。
【0013】上記構成のEPROMは、フリップフロッ
プ型センスアンプ102を用いるプリチャ−ジ、ディス
チャ−ジ方式により、メモリセルのデ−タと基準セルの
デ−タを比較して当該メモリセルのデ−タを読み出すと
いう方式を採用している。また、センスアンプ102
は、一方側のメモリセル部100におけるメモリセルの
デ−タを読み出す場合には、他方側のメモリセル部10
1における基準セルのデ−タと比較するという方式を採
用している。
プ型センスアンプ102を用いるプリチャ−ジ、ディス
チャ−ジ方式により、メモリセルのデ−タと基準セルの
デ−タを比較して当該メモリセルのデ−タを読み出すと
いう方式を採用している。また、センスアンプ102
は、一方側のメモリセル部100におけるメモリセルの
デ−タを読み出す場合には、他方側のメモリセル部10
1における基準セルのデ−タと比較するという方式を採
用している。
【0014】即ち、このEEPROMは、ワ−ド線選択
回路103により、メモリセル部100のメモリセルの
ワ−ド線が選択されると、常に、メモリセル部101の
基準セルのワ−ド線が同時に選択され、メモリセル部1
01のメモリセルが選択されると、常に、メモリセル部
100の基準セルが同時に選択される構成になってい
る。
回路103により、メモリセル部100のメモリセルの
ワ−ド線が選択されると、常に、メモリセル部101の
基準セルのワ−ド線が同時に選択され、メモリセル部1
01のメモリセルが選択されると、常に、メモリセル部
100の基準セルが同時に選択される構成になってい
る。
【0015】図9は、図8のEPROMのうちメモリセ
ル部のみ取り出しその平面パタ−ンを示したものであ
る。また、図10は図9のX−X´線に沿う断面図を示
したものである。
ル部のみ取り出しその平面パタ−ンを示したものであ
る。また、図10は図9のX−X´線に沿う断面図を示
したものである。
【0016】メモリセルMC−11,MC−12及び基
準セルRC−11,RC−12は、半導体基板21上に
形成されている。メモリセルMC−11とメモリセルM
C−12は、一つのドレイン22を共有している。
準セルRC−11,RC−12は、半導体基板21上に
形成されている。メモリセルMC−11とメモリセルM
C−12は、一つのドレイン22を共有している。
【0017】メモリセルMC−11のソ−ス23aは、
ドレイン22に対してメモリセル部100の一端側に形
成されている。ドレイン22及びソ−ス23a間のチャ
ネル上には、浮遊ゲ−ト24aと制御ゲ−ト(ワ−ド
線)WL−11が形成されている。
ドレイン22に対してメモリセル部100の一端側に形
成されている。ドレイン22及びソ−ス23a間のチャ
ネル上には、浮遊ゲ−ト24aと制御ゲ−ト(ワ−ド
線)WL−11が形成されている。
【0018】メモリセルMC−12のソ−ス23bは、
ドレイン22に対してメモリセル部100の他端側に形
成されている。ドレイン22及びソ−ス23b間のチャ
ネル上には、浮遊ゲ−ト24bと制御ゲ−ト(ワ−ド
線)WL−12が形成されている。
ドレイン22に対してメモリセル部100の他端側に形
成されている。ドレイン22及びソ−ス23b間のチャ
ネル上には、浮遊ゲ−ト24bと制御ゲ−ト(ワ−ド
線)WL−12が形成されている。
【0019】メモリセルMC−11,MC−12のドレ
イン22は、ドレインコンタクト部25を介してビット
線BL−1に接続され、ソ−ス23a,23bは、それ
ぞれソ−スコンタクト部26を介してソ−ス線に接続さ
れている。
イン22は、ドレインコンタクト部25を介してビット
線BL−1に接続され、ソ−ス23a,23bは、それ
ぞれソ−スコンタクト部26を介してソ−ス線に接続さ
れている。
【0020】基準セルRC−11のドレイン27及びソ
−ス28間のチャネル上には、浮遊ゲ−ト29と制御ゲ
−ト(ワ−ド線)WL−R1が形成されている。基準セ
ルRC−11のドレイン27は、制御ゲ−トWL−R1
に対してメモリセル部100の一端側に形成され、ソ−
ス28は、制御ゲ−トWL−R1に対してメモリセル部
100の他端側に形成されている。
−ス28間のチャネル上には、浮遊ゲ−ト29と制御ゲ
−ト(ワ−ド線)WL−R1が形成されている。基準セ
ルRC−11のドレイン27は、制御ゲ−トWL−R1
に対してメモリセル部100の一端側に形成され、ソ−
ス28は、制御ゲ−トWL−R1に対してメモリセル部
100の他端側に形成されている。
【0021】また、基準セルRC−11のドレイン27
は、ドレインコンタクト部33を介してビット線BL−
1に接続され、ソ−ス28は、ソ−スコンタクト部34
を介してソ−ス線に接続されている。
は、ドレインコンタクト部33を介してビット線BL−
1に接続され、ソ−ス28は、ソ−スコンタクト部34
を介してソ−ス線に接続されている。
【0022】基準セルRC−21のドレイン30及びソ
−ス31間のチャネル上には、浮遊ゲ−ト32と制御ゲ
−ト(ワ−ド線)WL−R2が形成されている。基準セ
ルRC−21のドレイン30は、制御ゲ−トWL−R2
に対してメモリセル部101の一端側に形成され、ソ−
ス31は、制御ゲ−トWL−R2に対してメモリセル部
101の他端側に形成されている。
−ス31間のチャネル上には、浮遊ゲ−ト32と制御ゲ
−ト(ワ−ド線)WL−R2が形成されている。基準セ
ルRC−21のドレイン30は、制御ゲ−トWL−R2
に対してメモリセル部101の一端側に形成され、ソ−
ス31は、制御ゲ−トWL−R2に対してメモリセル部
101の他端側に形成されている。
【0023】また、基準セルRC−11のドレイン30
は、ドレインコンタクト部35を介してビット線BL−
2に接続され、ソ−ス31は、ソ−スコンタクト部36
を介してソ−ス線に接続されている。
は、ドレインコンタクト部35を介してビット線BL−
2に接続され、ソ−ス31は、ソ−スコンタクト部36
を介してソ−ス線に接続されている。
【0024】上記構成によれば、メモリセル部100に
おいて、メモリセルMC−11,MC−12は、ドレイ
ンコンタクト部25に対して互いに対向している。即
ち、両者のメモリセルは、ソ−スとドレインが互いに逆
向きになっている。一方、読み出し動作時において、こ
れらのメモリセルMC−11,MC−12と比較される
メモリセル部101の基準セルRC−21のドレインコ
ンタクト35に対する向きは、メモリセルMC−11の
ドレインコンタクト25に対する向きと同じであり、メ
モリセルMC−12のドレインコンタクト25に対する
向きと逆になっている。
おいて、メモリセルMC−11,MC−12は、ドレイ
ンコンタクト部25に対して互いに対向している。即
ち、両者のメモリセルは、ソ−スとドレインが互いに逆
向きになっている。一方、読み出し動作時において、こ
れらのメモリセルMC−11,MC−12と比較される
メモリセル部101の基準セルRC−21のドレインコ
ンタクト35に対する向きは、メモリセルMC−11の
ドレインコンタクト25に対する向きと同じであり、メ
モリセルMC−12のドレインコンタクト25に対する
向きと逆になっている。
【0025】従って、従来の不揮発性半導体メモリは、
以下の欠点を有する。 (1) メモリセルMC−11,MC−12及び基準セ
ルRC−11,RC−12のソ−ス、ドレインをイオン
注入法により形成する場合、半導体基板に対するイオン
注入の角度が直角でなく、かつ、イオン注入の方向が一
定方向を向いている(例えばビット線が延在する方向を
向いている)ようなときは、メモリセルMC−11,M
C−12及び基準セルRC−11,RC−12の閾値が
変動してしまう。
以下の欠点を有する。 (1) メモリセルMC−11,MC−12及び基準セ
ルRC−11,RC−12のソ−ス、ドレインをイオン
注入法により形成する場合、半導体基板に対するイオン
注入の角度が直角でなく、かつ、イオン注入の方向が一
定方向を向いている(例えばビット線が延在する方向を
向いている)ようなときは、メモリセルMC−11,M
C−12及び基準セルRC−11,RC−12の閾値が
変動してしまう。
【0026】即ち、例えば図8に示すように、イオン注
入の角度が90°より小さく、かつ、イオン注入の方向
がビット線が延在する方向を向いていると、メモリセル
にいわゆるシャド−オフセットAが形成され、当該メモ
リセルのカップリング容量が変化し、メモリセルMC−
11,MC−12及び基準セルRC−11,RC−12
の閾値及びセル電流が変動する。
入の角度が90°より小さく、かつ、イオン注入の方向
がビット線が延在する方向を向いていると、メモリセル
にいわゆるシャド−オフセットAが形成され、当該メモ
リセルのカップリング容量が変化し、メモリセルMC−
11,MC−12及び基準セルRC−11,RC−12
の閾値及びセル電流が変動する。
【0027】この場合、デ−タが読み出されるメモリセ
ル(リ−ドセル)の向きと、当該メモリセルと比較され
る基準セルの向きが同じであるとき、例えばメモリセル
MC−11のワ−ド線WL−11と基準セルRC−12
のワ−ド線WL−R2が選択されるようなときは、両者
のメモリセルは、同じ方向に閾値やセル電流が変動する
ため、問題はない。
ル(リ−ドセル)の向きと、当該メモリセルと比較され
る基準セルの向きが同じであるとき、例えばメモリセル
MC−11のワ−ド線WL−11と基準セルRC−12
のワ−ド線WL−R2が選択されるようなときは、両者
のメモリセルは、同じ方向に閾値やセル電流が変動する
ため、問題はない。
【0028】しかし、デ−タが読み出されるメモリセル
の向きと、当該メモリセルと比較される基準セルの向き
が逆であるとき、例えばメモリセルMC−12のワ−ド
線WL−12と基準セルRC−12のワ−ド線WL−R
2が選択されるようなときは、両者のメモリセルは、互
いに逆方向に閾値やセル電流が変動する。
の向きと、当該メモリセルと比較される基準セルの向き
が逆であるとき、例えばメモリセルMC−12のワ−ド
線WL−12と基準セルRC−12のワ−ド線WL−R
2が選択されるようなときは、両者のメモリセルは、互
いに逆方向に閾値やセル電流が変動する。
【0029】つまり、現在、メモリセルと基準セルのg
m比(…注…日本語では「 比」ですか?)(電荷
未注入時)は、2:1に設定されているが、メモリセル
MC−12の閾値が高く、基準セルRC−12の閾値が
低くなるため、当該メモリセルMC−12のワ−ド線W
L−12が選択されると、上記gm比が逆転してしま
い、誤読み出しを行う場合がある。この現象は、特に電
源電圧が低下さててきた場合に顕著であり、よって、電
源電圧の低電圧化の妨げとなる。
m比(…注…日本語では「 比」ですか?)(電荷
未注入時)は、2:1に設定されているが、メモリセル
MC−12の閾値が高く、基準セルRC−12の閾値が
低くなるため、当該メモリセルMC−12のワ−ド線W
L−12が選択されると、上記gm比が逆転してしま
い、誤読み出しを行う場合がある。この現象は、特に電
源電圧が低下さててきた場合に顕著であり、よって、電
源電圧の低電圧化の妨げとなる。
【0030】なお、上記シャド−オフセットに対する対
策としては、a.イオン注入の方向がワ−ド線の延在す
る方向(ビット線に対して垂直方向)を向くようにワ−
ド線をレイアウトしたり、b.イオン注入を正反対の方
向から2度行ったり、半導体基板を回転させながらイオ
ン注入を行ったりする方法が提案されている。
策としては、a.イオン注入の方向がワ−ド線の延在す
る方向(ビット線に対して垂直方向)を向くようにワ−
ド線をレイアウトしたり、b.イオン注入を正反対の方
向から2度行ったり、半導体基板を回転させながらイオ
ン注入を行ったりする方法が提案されている。
【0031】しかし、前者a.の提案は、レイアウトを
設計する際の自由度が低くなり、チップサイズが大きく
なる欠点があり、後者b.の提案は、通常のイオン注入
装置では行うことができず、特別のイオン注入装置を用
いると新たな設備投資によりコストが増大する欠点があ
る。
設計する際の自由度が低くなり、チップサイズが大きく
なる欠点があり、後者b.の提案は、通常のイオン注入
装置では行うことができず、特別のイオン注入装置を用
いると新たな設備投資によりコストが増大する欠点があ
る。
【0032】(2) また、浮遊ゲ−ト及び制御ゲ−ト
と素子領域との合わせずれが生じた場合にも、メモリセ
ルのカップリング容量の変化により、当該メモリセルの
閾値やセル電流が変動する欠点がある。
と素子領域との合わせずれが生じた場合にも、メモリセ
ルのカップリング容量の変化により、当該メモリセルの
閾値やセル電流が変動する欠点がある。
【0033】即ち、図11に示すように、浮遊ゲ−ト及
び制御ゲ−トがビット線が延在する方向にずれると、基
準セルRC−21の浮遊ゲ−ト32及び制御ゲ−トWL
−R2の端部がドレインコンタクト部35まで達する場
合がある。
び制御ゲ−トがビット線が延在する方向にずれると、基
準セルRC−21の浮遊ゲ−ト32及び制御ゲ−トWL
−R2の端部がドレインコンタクト部35まで達する場
合がある。
【0034】この場合、基準セルRC−21の閾値は低
下するため、基準セルRC−21の向きと逆向きのメモ
リセルMC−12のワ−ド線WL−12が選択される
と、上記(1)の場合と同様にgm比が逆転してしま
い、誤読み出しを行う場合がある。この現象は、特に電
源電圧が低下さててきた場合に顕著であり、よって、電
源電圧の低電圧化の妨げとなる。
下するため、基準セルRC−21の向きと逆向きのメモ
リセルMC−12のワ−ド線WL−12が選択される
と、上記(1)の場合と同様にgm比が逆転してしま
い、誤読み出しを行う場合がある。この現象は、特に電
源電圧が低下さててきた場合に顕著であり、よって、電
源電圧の低電圧化の妨げとなる。
【0035】
【発明が解決しようとする課題】このように、従来の不
揮発性半導体メモリは、二つのメモリセル部の間に一つ
のセンスアンプを有し、このセンスアンプは、一方のメ
モリセル部のメモリセルのデ−タを読み出す場合には、
このメモリセルの閾値と他方のメモリセル部の基準セル
の閾値を比較する方式を採用している。
揮発性半導体メモリは、二つのメモリセル部の間に一つ
のセンスアンプを有し、このセンスアンプは、一方のメ
モリセル部のメモリセルのデ−タを読み出す場合には、
このメモリセルの閾値と他方のメモリセル部の基準セル
の閾値を比較する方式を採用している。
【0036】また、ドレインを共有するメモリセルのペ
アは、ドレインコンタクト部に対して互いに逆方向を向
いており、このメモリセルペアの閾値及びセル電流は、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化により、互いに逆方向へ
変動する欠点がある。
アは、ドレインコンタクト部に対して互いに逆方向を向
いており、このメモリセルペアの閾値及びセル電流は、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化により、互いに逆方向へ
変動する欠点がある。
【0037】従って、このメモリセルペアの一つからデ
−タを読み出す場合、デ−タを読み出すメモリセルの向
きと、このメモリセルに比較される基準セルの向きとが
異なると、メモリセルと基準セルの閾値は、互いに逆方
向へ変動するため、gm比が逆転し、誤読み出しなどを
生じさせるという欠点がある。
−タを読み出す場合、デ−タを読み出すメモリセルの向
きと、このメモリセルに比較される基準セルの向きとが
異なると、メモリセルと基準セルの閾値は、互いに逆方
向へ変動するため、gm比が逆転し、誤読み出しなどを
生じさせるという欠点がある。
【0038】本発明は、上記欠点を解決すべくなされた
もので、その目的は、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
第一に、イオン注入の方向に起因するシャド−オフセッ
トや、浮遊ゲ−ト及び制御ゲ−トと素子領域との合わせ
ずれなどによるカップリング容量の変化が生じても誤読
み出しなどを生じさせないパタ−ンを有する不揮発性半
導体メモリを提供すること、第二に、上記パタ−ンを有
する不揮発性半導体メモリにおいて、実際にシャド−オ
フセットや合わせずれに起因する誤読み出しを生じさせ
ない回路構成を有する不揮発性半導体メモリを提供する
ことである。
もので、その目的は、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
第一に、イオン注入の方向に起因するシャド−オフセッ
トや、浮遊ゲ−ト及び制御ゲ−トと素子領域との合わせ
ずれなどによるカップリング容量の変化が生じても誤読
み出しなどを生じさせないパタ−ンを有する不揮発性半
導体メモリを提供すること、第二に、上記パタ−ンを有
する不揮発性半導体メモリにおいて、実際にシャド−オ
フセットや合わせずれに起因する誤読み出しを生じさせ
ない回路構成を有する不揮発性半導体メモリを提供する
ことである。
【0039】
【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、第1及び第2メ
モリセル部と、前記第1及び第2メモリセル部の間に配
置されるセンスアンプと、前記第1及び第2メモリセル
部のメモリセルのワ−ド線を選択する選択回路とから構
成される。前記第1及び第2メモリセル部の各々は、第
1ドレインに対して第1方向にソ−スを有する第1メモ
リセルと、前記第1ドレインに対して前記第1方向に対
向する第2方向にソ−スを有する第2メモリセルと、第
2ドレインに対して前記第1方向にソ−スを有する第1
基準セルと、前記第2ドレインに対して前記第2方向に
ソ−スを有する第2基準セルとを有する。前記選択回路
は、前記第1又は第2メモリセル部の第1メモリセルの
ワ−ド線を選択する場合には、同時に前記第2又は第1
メモリセル部の第1基準セルのワ−ド線を選択し、前記
第1又は第2メモリセル部の第2メモリセルのワ−ド線
を選択する場合には、同時に前記第2又は第1メモリセ
ル部の第2基準セルのワ−ド線を選択する。前記センス
アンプは、前記第1又は第2メモリセルの閾値と前記第
1又は第2基準セルの閾値を比較して前記第1又は第2
メモリセルのデ−タを読み出す。
め、本発明の不揮発性半導体メモリは、第1及び第2メ
モリセル部と、前記第1及び第2メモリセル部の間に配
置されるセンスアンプと、前記第1及び第2メモリセル
部のメモリセルのワ−ド線を選択する選択回路とから構
成される。前記第1及び第2メモリセル部の各々は、第
1ドレインに対して第1方向にソ−スを有する第1メモ
リセルと、前記第1ドレインに対して前記第1方向に対
向する第2方向にソ−スを有する第2メモリセルと、第
2ドレインに対して前記第1方向にソ−スを有する第1
基準セルと、前記第2ドレインに対して前記第2方向に
ソ−スを有する第2基準セルとを有する。前記選択回路
は、前記第1又は第2メモリセル部の第1メモリセルの
ワ−ド線を選択する場合には、同時に前記第2又は第1
メモリセル部の第1基準セルのワ−ド線を選択し、前記
第1又は第2メモリセル部の第2メモリセルのワ−ド線
を選択する場合には、同時に前記第2又は第1メモリセ
ル部の第2基準セルのワ−ド線を選択する。前記センス
アンプは、前記第1又は第2メモリセルの閾値と前記第
1又は第2基準セルの閾値を比較して前記第1又は第2
メモリセルのデ−タを読み出す。
【0040】また、前記第1及び第2メモリセル部の各
々において、前記第1及び第2メモリセルのワ−ド線及
び前記第1及び第2基準セルのワ−ド線は、それぞれ前
記センスアンプに沿う方向に延在し、前記第1及び第2
メモリセル及び前記第1及び第2基準セルのビット線
は、それぞれ前記センスアンプに対し垂直方向に延在
し、前記第1及び第2メモリセル及び前記第1及び第2
基準セルのソ−スは、前記第1又は第2ドレインに対し
前記ビット線に沿う方向に配置されている。
々において、前記第1及び第2メモリセルのワ−ド線及
び前記第1及び第2基準セルのワ−ド線は、それぞれ前
記センスアンプに沿う方向に延在し、前記第1及び第2
メモリセル及び前記第1及び第2基準セルのビット線
は、それぞれ前記センスアンプに対し垂直方向に延在
し、前記第1及び第2メモリセル及び前記第1及び第2
基準セルのソ−スは、前記第1又は第2ドレインに対し
前記ビット線に沿う方向に配置されている。
【0041】
【作用】上記構成によれば、第1ドレインを共有するメ
モリセルのペアがドレインコンタクト部に対して互いに
逆方向を向いていても、第2ドレインを共有する基準セ
ルのペアもドレインコンタクト部に対して互いに逆方向
を向いている。また、第1メモリセルからデ−タを読み
出す場合には、第1メモリセルの閾値と、この第1メモ
リセルの向きと同じ向きを有する第1基準セルの閾値を
比較できるパタ−ン配置と回路構成を実現している。
モリセルのペアがドレインコンタクト部に対して互いに
逆方向を向いていても、第2ドレインを共有する基準セ
ルのペアもドレインコンタクト部に対して互いに逆方向
を向いている。また、第1メモリセルからデ−タを読み
出す場合には、第1メモリセルの閾値と、この第1メモ
リセルの向きと同じ向きを有する第1基準セルの閾値を
比較できるパタ−ン配置と回路構成を実現している。
【0042】よって、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化が生じても、メモリセル
の閾値がずれる方向と基準セルの閾値がずれる方向を常
に同じにすることができる。
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化が生じても、メモリセル
の閾値がずれる方向と基準セルの閾値がずれる方向を常
に同じにすることができる。
【0043】つまり、誤読み出しなどを生じさせないパ
タ−ンを有する不揮発性半導体メモリを提供することが
できると共に、上記パタ−ンを有する不揮発性半導体メ
モリにおいて、実際にシャド−オフセットや合わせずれ
に起因する誤読み出しを生じさせない回路構成を提供で
きる。
タ−ンを有する不揮発性半導体メモリを提供することが
できると共に、上記パタ−ンを有する不揮発性半導体メ
モリにおいて、実際にシャド−オフセットや合わせずれ
に起因する誤読み出しを生じさせない回路構成を提供で
きる。
【0044】
[A] 以下、図面を参照しながら、本発明の不揮発性
半導体メモリについて詳細に説明する。図1は、本発明
の一実施例に係わる不揮発性半導体メモリの回路構成を
示すものである。
半導体メモリについて詳細に説明する。図1は、本発明
の一実施例に係わる不揮発性半導体メモリの回路構成を
示すものである。
【0045】まず、この不揮発性半導体メモリの構成に
ついて説明する。二つのメモリセル部100,101の
間には、一つのセンスアンプ102が配置されている。
ついて説明する。二つのメモリセル部100,101の
間には、一つのセンスアンプ102が配置されている。
【0046】メモリセル部100は、例えばN個のブロ
ック10−1,10−2,…10−Nから構成されてい
る。各々のブロックは、複数のメモリセルMC−11,
MC−12,…と、二つの基準(リファレンス)セルR
C−11,RC−12を有している。
ック10−1,10−2,…10−Nから構成されてい
る。各々のブロックは、複数のメモリセルMC−11,
MC−12,…と、二つの基準(リファレンス)セルR
C−11,RC−12を有している。
【0047】各々のブロックにおいて、複数のメモリセ
ルMC−11,MC−12,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−11,MC−12の制御ゲ−ト(ワ−ド
線)WL−11,WL−12は、ワ−ド線選択回路10
3に接続されている。
ルMC−11,MC−12,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−11,MC−12の制御ゲ−ト(ワ−ド
線)WL−11,WL−12は、ワ−ド線選択回路10
3に接続されている。
【0048】メモリセルMC−11,MC−12のソ−
スは、一本のソ−ス線SL−1に接続され、このソ−ス
線SL−1の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
スは、一本のソ−ス線SL−1に接続され、このソ−ス
線SL−1の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
【0049】メモリセルMC−11,MC−12のドレ
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
【0050】各々のブロックにおいて、二つの基準セル
RC−11,RC−12は、互いにペアとなっている。
基準セルRC−11,RC−12の制御ゲ−ト(ワ−ド
線)WL−R11,WL−R12は、ワ−ド線選択回路
103にそれぞれ接続されている。
RC−11,RC−12は、互いにペアとなっている。
基準セルRC−11,RC−12の制御ゲ−ト(ワ−ド
線)WL−R11,WL−R12は、ワ−ド線選択回路
103にそれぞれ接続されている。
【0051】二つの基準セルRC−11,RC−12の
ソ−スは、ディスチャ−ジトランジスタTdis-1 ,T
dis-2 ,…Tdis-N を介して接地点GNDに接続され、
ドレインは、カラム選択トランジスタTcs-11 ,T
cs-12 及び転送トランジスタTtr-1を介してセンスアン
プ102に接続されている。センスアンプ102は、例
えばNORフリップフロップから構成できる。
ソ−スは、ディスチャ−ジトランジスタTdis-1 ,T
dis-2 ,…Tdis-N を介して接地点GNDに接続され、
ドレインは、カラム選択トランジスタTcs-11 ,T
cs-12 及び転送トランジスタTtr-1を介してセンスアン
プ102に接続されている。センスアンプ102は、例
えばNORフリップフロップから構成できる。
【0052】同様に、メモリセル部101は、例えばN
個のブロック11−1,11−2,…11−Nから構成
されている。各々のブロックは、複数のメモリセルMC
−21,MC−22,…と、二つの基準(リファレン
ス)セルRC−21,RC−22を有している。
個のブロック11−1,11−2,…11−Nから構成
されている。各々のブロックは、複数のメモリセルMC
−21,MC−22,…と、二つの基準(リファレン
ス)セルRC−21,RC−22を有している。
【0053】各々のブロックにおいて、複数のメモリセ
ルMC−21,MC−22,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−21,MC−22の制御ゲ−ト(ワ−ド
線)WL−21,WL−22は、ワ−ド線選択回路10
3に接続されている。
ルMC−21,MC−22,…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルMC−21,MC−22の制御ゲ−ト(ワ−ド
線)WL−21,WL−22は、ワ−ド線選択回路10
3に接続されている。
【0054】メモリセルMC−21,MC−22のソ−
スは、一本のソ−ス線SL−2に接続され、このソ−ス
線SL−2の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
スは、一本のソ−ス線SL−2に接続され、このソ−ス
線SL−2の一端は、ディスチャ−ジトランジスタT
dis-1,Tdis-2 ,…Tdis-N を介して接地点GNDに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φdis が印加されている。
【0055】メモリセルMC−21,MC−22のドレ
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
インは、一本のビット線BL−1に接続され、このビッ
ト線BL−1の一端は、カラム選択トランジスタT
cs-11 ,Tcs-12 及び転送トランジスタTtr-1を介して
センスアンプ102に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φcs-11 ,φ
cs-12 が印加されている。
【0056】基準セルRC−21,RC−22の制御ゲ
−ト(ワ−ド線)WL−R21,WL−R22は、ワ−
ド線選択回路103に接続され、ソ−スは、ディスチャ
−ジトランジスタTdis-1 ,Tdis-2 ,…Tdis-N を介
して接地点GNDに接続され、ドレインは、カラム選択
トランジスタTcs-11 ,Tcs-12 及び転送トランジスタ
Ttr-1を介してセンスアンプ102に接続されている。
−ト(ワ−ド線)WL−R21,WL−R22は、ワ−
ド線選択回路103に接続され、ソ−スは、ディスチャ
−ジトランジスタTdis-1 ,Tdis-2 ,…Tdis-N を介
して接地点GNDに接続され、ドレインは、カラム選択
トランジスタTcs-11 ,Tcs-12 及び転送トランジスタ
Ttr-1を介してセンスアンプ102に接続されている。
【0057】上記構成の不揮発性半導体メモリは、フリ
ップフロップ型センスアンプ102を用いるプリチャ−
ジ、ディスチャ−ジ方式により、メモリセルのデ−タと
基準セルのデ−タを比較して当該メモリセルのデ−タを
読み出すという方式を採用している。また、センスアン
プ102は、一方側のメモリセル部100におけるメモ
リセルのデ−タを読み出す場合には、他方側のメモリセ
ル部101における基準セルのデ−タと比較するという
方式を採用している。
ップフロップ型センスアンプ102を用いるプリチャ−
ジ、ディスチャ−ジ方式により、メモリセルのデ−タと
基準セルのデ−タを比較して当該メモリセルのデ−タを
読み出すという方式を採用している。また、センスアン
プ102は、一方側のメモリセル部100におけるメモ
リセルのデ−タを読み出す場合には、他方側のメモリセ
ル部101における基準セルのデ−タと比較するという
方式を採用している。
【0058】また、メモリセルペアMC−11,MC−
12は、ドレインを共有し、ドレインコンタクト部に対
して互いに逆向きの配置になっており、メモリセルペア
MC−21,MC−22も、ドレインを共有し、ドレイ
ンコンタクト部に対して互いに逆向きの配置になってい
る。同様に、基準セルペアRC−11,RC−12は、
ドレインを共有し、ドレインコンタクト部に対して互い
に逆向きの配置になっており、基準セルペアRC−2
1,RC−22は、ドレインを共有し、ドレインコンタ
クト部に対して互いに逆向きの配置になっている。
12は、ドレインを共有し、ドレインコンタクト部に対
して互いに逆向きの配置になっており、メモリセルペア
MC−21,MC−22も、ドレインを共有し、ドレイ
ンコンタクト部に対して互いに逆向きの配置になってい
る。同様に、基準セルペアRC−11,RC−12は、
ドレインを共有し、ドレインコンタクト部に対して互い
に逆向きの配置になっており、基準セルペアRC−2
1,RC−22は、ドレインを共有し、ドレインコンタ
クト部に対して互いに逆向きの配置になっている。
【0059】そして、この不揮発性半導体メモリは、ワ
−ド線選択回路103により、例えばメモリセル部10
0のメモリセルMC−11のワ−ド線WL−11が選択
されると、メモリセル部101の基準セルRC−21の
ワ−ド線WL−R21が同時に選択され、メモリセル部
100のメモリセルMC−12のワ−ド線WL−12が
選択されると、メモリセル部101の基準セルRC−2
2のワ−ド線WL−R22が同時に選択される。
−ド線選択回路103により、例えばメモリセル部10
0のメモリセルMC−11のワ−ド線WL−11が選択
されると、メモリセル部101の基準セルRC−21の
ワ−ド線WL−R21が同時に選択され、メモリセル部
100のメモリセルMC−12のワ−ド線WL−12が
選択されると、メモリセル部101の基準セルRC−2
2のワ−ド線WL−R22が同時に選択される。
【0060】また、ワ−ド線選択回路103により、例
えばメモリセル部101のメモリセルMC−21のワ−
ド線WL−21が選択されると、メモリセル部100の
基準セルRC−11のワ−ド線WL−R11が同時に選
択され、メモリセル部101のメモリセルMC−22の
ワ−ド線WL−22が選択されると、メモリセル部10
0の基準セルRC−12のワ−ド線WL−R12が同時
に選択される。
えばメモリセル部101のメモリセルMC−21のワ−
ド線WL−21が選択されると、メモリセル部100の
基準セルRC−11のワ−ド線WL−R11が同時に選
択され、メモリセル部101のメモリセルMC−22の
ワ−ド線WL−22が選択されると、メモリセル部10
0の基準セルRC−12のワ−ド線WL−R12が同時
に選択される。
【0061】つまり、従来の不揮発性半導体メモリで
は、二つのメモリセル部の各ブロックには、それぞれ一
つの基準セルしか存在していなかったため、一方のメモ
リセル部のメモリセルのデ−タが読み出される場合に
は、そのメモリセルの向きがドレインコンタクト部に対
していずれの向きをもっていても、他方のメモリセル部
の一つの基準セルが選択されている。
は、二つのメモリセル部の各ブロックには、それぞれ一
つの基準セルしか存在していなかったため、一方のメモ
リセル部のメモリセルのデ−タが読み出される場合に
は、そのメモリセルの向きがドレインコンタクト部に対
していずれの向きをもっていても、他方のメモリセル部
の一つの基準セルが選択されている。
【0062】これに対し、本発明の不揮発性半導体メモ
リでは、二つのメモリセル部の各ブロックには、ドレイ
ンコンタクト部に対する向きがそれぞれ異なる二つの基
準セルを設けている。そして、ワ−ド線選択回路によ
り、常に、ドレインコンタクト部に対する向きが互いに
同じであるメモリセルと基準セルが選択され、そのメモ
リセルと基準セルがセンスアンプにより比較され、当該
メモリセルのデ−タが読み出される。 [B] 図2は、図1の不揮発性半導体メモリのうちメ
モリセル部のみ取り出しその平面パタ−ンを示したもの
である。また、図3は図2のIII −III ´線に沿う断面
図を示したものである。
リでは、二つのメモリセル部の各ブロックには、ドレイ
ンコンタクト部に対する向きがそれぞれ異なる二つの基
準セルを設けている。そして、ワ−ド線選択回路によ
り、常に、ドレインコンタクト部に対する向きが互いに
同じであるメモリセルと基準セルが選択され、そのメモ
リセルと基準セルがセンスアンプにより比較され、当該
メモリセルのデ−タが読み出される。 [B] 図2は、図1の不揮発性半導体メモリのうちメ
モリセル部のみ取り出しその平面パタ−ンを示したもの
である。また、図3は図2のIII −III ´線に沿う断面
図を示したものである。
【0063】メモリセルMC−11,MC−12及び基
準セルRC−11,RC−12は、半導体基板21のメ
モリセル部100上に形成されている。メモリセルMC
−11とメモリセルMC−12は、一つのドレイン22
を共有し、基準セルRC−11と基準セルRC−12
は、一つのドレイン27を共有している。
準セルRC−11,RC−12は、半導体基板21のメ
モリセル部100上に形成されている。メモリセルMC
−11とメモリセルMC−12は、一つのドレイン22
を共有し、基準セルRC−11と基準セルRC−12
は、一つのドレイン27を共有している。
【0064】メモリセルMC−11のソ−ス23aは、
ドレイン22に対してメモリセル部100の一端側に形
成されている。ドレイン22及びソ−ス23a間のチャ
ネル上には、浮遊ゲ−ト24aと制御ゲ−ト(ワ−ド
線)WL−11が形成されている。
ドレイン22に対してメモリセル部100の一端側に形
成されている。ドレイン22及びソ−ス23a間のチャ
ネル上には、浮遊ゲ−ト24aと制御ゲ−ト(ワ−ド
線)WL−11が形成されている。
【0065】メモリセルMC−12のソ−ス23bは、
ドレイン22に対してメモリセル部100の他端側に形
成されている。ドレイン22及びソ−ス23b間のチャ
ネル上には、浮遊ゲ−ト24bと制御ゲ−ト(ワ−ド
線)WL−12が形成されている。
ドレイン22に対してメモリセル部100の他端側に形
成されている。ドレイン22及びソ−ス23b間のチャ
ネル上には、浮遊ゲ−ト24bと制御ゲ−ト(ワ−ド
線)WL−12が形成されている。
【0066】メモリセルMC−11,MC−12のドレ
イン22は、ドレインコンタクト部25を介してビット
線BL−1に接続され、ソ−ス23a,23bは、それ
ぞれソ−スコンタクト部26を介してソ−ス線に接続さ
れている。
イン22は、ドレインコンタクト部25を介してビット
線BL−1に接続され、ソ−ス23a,23bは、それ
ぞれソ−スコンタクト部26を介してソ−ス線に接続さ
れている。
【0067】基準セルRC−11のソ−ス28aは、ド
レイン27に対してメモリセル部100の他端側に形成
されている。ドレイン27及びソ−ス28a間のチャネ
ル上には、浮遊ゲ−ト29aと制御ゲ−ト(ワ−ド線)
WL−R11が形成されている。
レイン27に対してメモリセル部100の他端側に形成
されている。ドレイン27及びソ−ス28a間のチャネ
ル上には、浮遊ゲ−ト29aと制御ゲ−ト(ワ−ド線)
WL−R11が形成されている。
【0068】基準セルRC−12のソ−ス28bは、ド
レイン27に対してメモリセル部100の一端側に形成
されている。ドレイン27及びソ−ス28b間のチャネ
ル上には、浮遊ゲ−ト29bと制御ゲ−ト(ワ−ド線)
WL−R12が形成されている。
レイン27に対してメモリセル部100の一端側に形成
されている。ドレイン27及びソ−ス28b間のチャネ
ル上には、浮遊ゲ−ト29bと制御ゲ−ト(ワ−ド線)
WL−R12が形成されている。
【0069】基準セルRC−11,RC−12のドレイ
ン27は、ドレインコンタクト部33を介してビット線
BL−1に接続され、ソ−ス28a,28bは、それぞ
れソ−スコンタクト部34を介してソ−ス線に接続され
ている。
ン27は、ドレインコンタクト部33を介してビット線
BL−1に接続され、ソ−ス28a,28bは、それぞ
れソ−スコンタクト部34を介してソ−ス線に接続され
ている。
【0070】メモリセル及び基準セルRC−21,RC
−22は、半導体基板21のメモリセル部101上に形
成されている。基準セルRC−21と基準セルRC−2
2は、一つのドレイン30を共有している。
−22は、半導体基板21のメモリセル部101上に形
成されている。基準セルRC−21と基準セルRC−2
2は、一つのドレイン30を共有している。
【0071】基準セルRC−21のソ−ス31aは、ド
レイン30に対してメモリセル部101の他端側に形成
されている。ドレイン30及びソ−ス31a間のチャネ
ル上には、浮遊ゲ−ト32aと制御ゲ−ト(ワ−ド線)
WL−R21が形成されている。
レイン30に対してメモリセル部101の他端側に形成
されている。ドレイン30及びソ−ス31a間のチャネ
ル上には、浮遊ゲ−ト32aと制御ゲ−ト(ワ−ド線)
WL−R21が形成されている。
【0072】基準セルRC−22のソ−ス31bは、ド
レイン30に対してメモリセル部101の一端側に形成
されている。ドレイン30及びソ−ス31b間のチャネ
ル上には、浮遊ゲ−ト32bと制御ゲ−ト(ワ−ド線)
WL−R22が形成されている。
レイン30に対してメモリセル部101の一端側に形成
されている。ドレイン30及びソ−ス31b間のチャネ
ル上には、浮遊ゲ−ト32bと制御ゲ−ト(ワ−ド線)
WL−R22が形成されている。
【0073】基準セルRC−21,RC−22のドレイ
ン30は、ドレインコンタクト部35を介してビット線
BL−2に接続され、ソ−ス31a,31bは、それぞ
れソ−スコンタクト部36を介してソ−ス線に接続され
ている。
ン30は、ドレインコンタクト部35を介してビット線
BL−2に接続され、ソ−ス31a,31bは、それぞ
れソ−スコンタクト部36を介してソ−ス線に接続され
ている。
【0074】なお、基準セルRC−11,RC−12,
RC−21,RC−22の浮遊ゲ−トのゲ−ト長は、メ
モリセルMC−11,MC−12,…,MC−21,M
C−22…の浮遊ゲ−トのゲ−ト長よりも長くなってい
る。
RC−21,RC−22の浮遊ゲ−トのゲ−ト長は、メ
モリセルMC−11,MC−12,…,MC−21,M
C−22…の浮遊ゲ−トのゲ−ト長よりも長くなってい
る。
【0075】上記構成によれば、メモリセル部100に
おいて、メモリセルMC−11,MC−12は、ドレイ
ンコンタクト部25に対して互いに対向している。即
ち、両者のメモリセルは、ソ−スとドレインの位置が互
いに逆になっている。
おいて、メモリセルMC−11,MC−12は、ドレイ
ンコンタクト部25に対して互いに対向している。即
ち、両者のメモリセルは、ソ−スとドレインの位置が互
いに逆になっている。
【0076】一方、読み出し動作時において、これらの
メモリセルMC−11,MC−12と比較されるメモリ
セル部101の基準セルRC−21,RC22は、ドレ
インコンタクト部35に対して互いに対向している。即
ち、両者の基準セルは、ソ−スとドレインの位置が互い
に逆になっている。
メモリセルMC−11,MC−12と比較されるメモリ
セル部101の基準セルRC−21,RC22は、ドレ
インコンタクト部35に対して互いに対向している。即
ち、両者の基準セルは、ソ−スとドレインの位置が互い
に逆になっている。
【0077】つまり、メモリセル部100におけるメモ
リセルMC−11のドレインコンタクト25に対する向
きは、メモリセル部101における基準セルRC−21
のドレインコンタクト35に対する向きと同じであり、
また、メモリセル部100におけるメモリセルMC−1
2のドレインコンタクト25に対する向きは、メモリセ
ル部101における基準セルRC−22のドレインコン
タクト35に対する向きと同じである。
リセルMC−11のドレインコンタクト25に対する向
きは、メモリセル部101における基準セルRC−21
のドレインコンタクト35に対する向きと同じであり、
また、メモリセル部100におけるメモリセルMC−1
2のドレインコンタクト25に対する向きは、メモリセ
ル部101における基準セルRC−22のドレインコン
タクト35に対する向きと同じである。
【0078】従って、図3に示すようなイオン注入の方
向に起因するシャド−オフセットAや、図4に示すよう
な浮遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれ
などによるカップリング容量の変化が生じても、メモリ
セル部100のメモリセルMC−11が選択されるとき
は、このメモリセルMC−11と向きが同じであるメモ
リセル部101の基準セルRC−21を選択すれば、両
者の閾値は同じ方向にずれるため、gm比の逆転による
誤読み出しが生じることもなく、電源電圧の低電圧化に
も貢献できる。
向に起因するシャド−オフセットAや、図4に示すよう
な浮遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれ
などによるカップリング容量の変化が生じても、メモリ
セル部100のメモリセルMC−11が選択されるとき
は、このメモリセルMC−11と向きが同じであるメモ
リセル部101の基準セルRC−21を選択すれば、両
者の閾値は同じ方向にずれるため、gm比の逆転による
誤読み出しが生じることもなく、電源電圧の低電圧化に
も貢献できる。
【0079】同様に、メモリセル部100のメモリセル
MC−12が選択されるときは、このメモリセルMC−
12と向きが同じであるメモリセル部101の基準セル
RC−22を選択すればよい。 [C] 図5は、図1のワ−ド線選択回路の構成を具体
的に示すものである。この選択回路は、例えばメモリセ
ル部100のメモリセルMC−11が選択されるとき
は、このメモリセルMC−11と向きが同じであるメモ
リセル部101の基準セルRC−21を選択し、メモリ
セル部100のメモリセルMC−12が選択されるとき
は、このメモリセルMC−12と向きが同じであるメモ
リセル部101の基準セルRC−22を選択するための
回路である。
MC−12が選択されるときは、このメモリセルMC−
12と向きが同じであるメモリセル部101の基準セル
RC−22を選択すればよい。 [C] 図5は、図1のワ−ド線選択回路の構成を具体
的に示すものである。この選択回路は、例えばメモリセ
ル部100のメモリセルMC−11が選択されるとき
は、このメモリセルMC−11と向きが同じであるメモ
リセル部101の基準セルRC−21を選択し、メモリ
セル部100のメモリセルMC−12が選択されるとき
は、このメモリセルMC−12と向きが同じであるメモ
リセル部101の基準セルRC−22を選択するための
回路である。
【0080】まず、このワ−ド線選択回路の構成につい
て説明する。 (1) メモリセルのワ−ド線を選択する部分 プリデコ−ダ104は、PチャネルMOSトランジスタ
P11〜P14,P21〜P24のゲ−ト及びNチャネ
ルMOSトランジスタN11〜N14,N21〜N24
のゲ−トに接続されている。即ち、プリデコ−ダ104
は、MOSトランジスタP11〜P14,P21〜P2
4,N11〜N14,N21〜N24のオン/オフを制
御する。
て説明する。 (1) メモリセルのワ−ド線を選択する部分 プリデコ−ダ104は、PチャネルMOSトランジスタ
P11〜P14,P21〜P24のゲ−ト及びNチャネ
ルMOSトランジスタN11〜N14,N21〜N24
のゲ−トに接続されている。即ち、プリデコ−ダ104
は、MOSトランジスタP11〜P14,P21〜P2
4,N11〜N14,N21〜N24のオン/オフを制
御する。
【0081】プリデコ−ダについて図6を参照しながら
説明する。NAND105aには、入力信号A1,A2
が入力されている。NAND105bには、入力信号A
1とインバ−タI1の出力信号(入力信号A2の反転信
号)/A2が入力されている。NAND105cには、
インバ−タI2の出力信号(入力信号A1の反転信号)
/A1と入力信号A2が入力されている。NAND10
5dには、インバ−タI3の出力信号(入力信号A1の
反転信号)/A1とインバ−タI4の出力信号(入力信
号A2の反転信号)/A2が入力されている。
説明する。NAND105aには、入力信号A1,A2
が入力されている。NAND105bには、入力信号A
1とインバ−タI1の出力信号(入力信号A2の反転信
号)/A2が入力されている。NAND105cには、
インバ−タI2の出力信号(入力信号A1の反転信号)
/A1と入力信号A2が入力されている。NAND10
5dには、インバ−タI3の出力信号(入力信号A1の
反転信号)/A1とインバ−タI4の出力信号(入力信
号A2の反転信号)/A2が入力されている。
【0082】NAND105aの出力信号は、インバ−
タI5を介して図5のトランジスタN14,T14,N
21,T21のゲ−トに印加され、また、インバ−タI
5,I6を介して図5のトランジスタP14,P21の
ゲ−トに印加されいる。
タI5を介して図5のトランジスタN14,T14,N
21,T21のゲ−トに印加され、また、インバ−タI
5,I6を介して図5のトランジスタP14,P21の
ゲ−トに印加されいる。
【0083】NAND105bの出力信号は、インバ−
タI7を介して図5のトランジスタN13,T13,N
22,T22のゲ−トに印加され、また、インバ−タI
7,I8を介して図5のトランジスタP13,P22の
ゲ−トに印加されいる。
タI7を介して図5のトランジスタN13,T13,N
22,T22のゲ−トに印加され、また、インバ−タI
7,I8を介して図5のトランジスタP13,P22の
ゲ−トに印加されいる。
【0084】NAND105cの出力信号は、インバ−
タI9を介して図5のトランジスタN12,T12,N
23,T23のゲ−トに印加され、また、インバ−タI
9,I10を介して図5のトランジスタP12,P23
のゲ−トに印加されいる。
タI9を介して図5のトランジスタN12,T12,N
23,T23のゲ−トに印加され、また、インバ−タI
9,I10を介して図5のトランジスタP12,P23
のゲ−トに印加されいる。
【0085】NAND105dの出力信号は、インバ−
タI11を介して図5のトランジスタN11,T11,
N24,T24のゲ−トに印加され、また、インバ−タ
I11,I12を介して図5のトランジスタP11,P
24のゲ−トに印加されいる。
タI11を介して図5のトランジスタN11,T11,
N24,T24のゲ−トに印加され、また、インバ−タ
I11,I12を介して図5のトランジスタP11,P
24のゲ−トに印加されいる。
【0086】NAND106には、入力信号Aa,PA
1,PA2が入力されている。NAND106の出力端
は、MOSトランジスタP11〜P14,N11〜N1
4からなるスイッチ回路を介してレベルシフタ回路10
7a,107b,…に接続されている。レベルシフタ回
路107a,107b,…は、メモリセル部100の一
つのブロック10−N内に存在するメモリセルの数と同
じ数だけ存在し、各々のレベルシフタ回路は、メモリセ
ルMC−11,MC−12,…のゲ−トに接続されてい
る。
1,PA2が入力されている。NAND106の出力端
は、MOSトランジスタP11〜P14,N11〜N1
4からなるスイッチ回路を介してレベルシフタ回路10
7a,107b,…に接続されている。レベルシフタ回
路107a,107b,…は、メモリセル部100の一
つのブロック10−N内に存在するメモリセルの数と同
じ数だけ存在し、各々のレベルシフタ回路は、メモリセ
ルMC−11,MC−12,…のゲ−トに接続されてい
る。
【0087】NAND108には、入力信号/Aa,P
A1,PA2が入力されている。NAND108の出力
端は、MOSトランジスタP21〜P24,N21〜N
24からなるスイッチ回路を介してレベルシフタ回路1
09a,109b,…に接続されている。レベルシフタ
回路109a,109b,…は、メモリセル部101の
一つのブロック11−N内に存在するメモリセルの数と
同じ数だけ存在し、各々のレベルシフタ回路は、メモリ
セルMC−21,MC−22,…のゲ−トに接続されて
いる。
A1,PA2が入力されている。NAND108の出力
端は、MOSトランジスタP21〜P24,N21〜N
24からなるスイッチ回路を介してレベルシフタ回路1
09a,109b,…に接続されている。レベルシフタ
回路109a,109b,…は、メモリセル部101の
一つのブロック11−N内に存在するメモリセルの数と
同じ数だけ存在し、各々のレベルシフタ回路は、メモリ
セルMC−21,MC−22,…のゲ−トに接続されて
いる。
【0088】レベルシフタ回路107a…,109a…
について図7を参照しながら説明する。NAND106
の出力信号は、NチャネルMOSトランジスタN1を介
してPチャネルMOSトランジスタP1のドレイン及び
PチャネルMOSトランジスタP2のゲ−トに印加され
ると共に、NチャネルMOSトランジスタN2のゲ−ト
に印加されている。
について図7を参照しながら説明する。NAND106
の出力信号は、NチャネルMOSトランジスタN1を介
してPチャネルMOSトランジスタP1のドレイン及び
PチャネルMOSトランジスタP2のゲ−トに印加され
ると共に、NチャネルMOSトランジスタN2のゲ−ト
に印加されている。
【0089】MOSトランジスタN1のゲ−トには、電
源電位VDDが印加されている。MOSトランジスタP
1のソ−スには、昇圧電位VPPが印加され、ゲ−トは
出力端(ワ−ド線)に接続されている。MOSトランジ
スタP2のソ−スには、昇圧電位VPPが印加され、ド
レインは出力端(ワ−ド線)に接続されている。MOS
トランジスタN2のソ−スには、接地電位が印加され、
ドレインは出力端(ワ−ド線)に接続されている。
源電位VDDが印加されている。MOSトランジスタP
1のソ−スには、昇圧電位VPPが印加され、ゲ−トは
出力端(ワ−ド線)に接続されている。MOSトランジ
スタP2のソ−スには、昇圧電位VPPが印加され、ド
レインは出力端(ワ−ド線)に接続されている。MOS
トランジスタN2のソ−スには、接地電位が印加され、
ドレインは出力端(ワ−ド線)に接続されている。
【0090】(2) 基準セルのワ−ド線を選択する部
分 まず、メモリセル部100の基準セルのワ−ド線を選択
する回路について述べる。PチャネルMOSトランジス
タP3,P6のゲ−ト及びNチャネルMOSトランジス
タN3のゲ−トには、それぞれ入力信号A0が印加され
ている。また、PチャネルMOSトランジスタP4,P
5のゲ−ト及びNチャネルMOSトランジスタN4のゲ
−トには、それぞれインバ−タI13の出力信号(入力
信号A0の反転信号)/A0が印加されている。
分 まず、メモリセル部100の基準セルのワ−ド線を選択
する回路について述べる。PチャネルMOSトランジス
タP3,P6のゲ−ト及びNチャネルMOSトランジス
タN3のゲ−トには、それぞれ入力信号A0が印加され
ている。また、PチャネルMOSトランジスタP4,P
5のゲ−ト及びNチャネルMOSトランジスタN4のゲ
−トには、それぞれインバ−タI13の出力信号(入力
信号A0の反転信号)/A0が印加されている。
【0091】入力信号/Aaは、インバ−タI14及び
MOSトランジスタP5,N3からなるスイッチ回路を
介してレベルシフタ回路110aに入力されている。レ
ベルシフタ回路110aは、基準セルRC−11の制御
ゲ−ト(ワ−ド線)に接続されている。また、入力信号
/Aaは、インバ−タI14及びMOSトランジスタP
6,N4からなるスイッチ回路を介してレベルシフタ回
路110bに入力されている。レベルシフタ回路110
bは、基準セルRC−12の制御ゲ−ト(ワ−ド線)に
接続されている。
MOSトランジスタP5,N3からなるスイッチ回路を
介してレベルシフタ回路110aに入力されている。レ
ベルシフタ回路110aは、基準セルRC−11の制御
ゲ−ト(ワ−ド線)に接続されている。また、入力信号
/Aaは、インバ−タI14及びMOSトランジスタP
6,N4からなるスイッチ回路を介してレベルシフタ回
路110bに入力されている。レベルシフタ回路110
bは、基準セルRC−12の制御ゲ−ト(ワ−ド線)に
接続されている。
【0092】MOSトランジスタP3,P4のソ−スに
は電源電位VDDが印加され、ドレインは、それぞれレ
ベルシフタ回路110a,110bに接続されている。
次に、メモリセル部101の基準セルのワ−ド線を選択
する回路について述べる。PチャネルMOSトランジス
タP7,P8のゲ−ト及びNチャネルMOSトランジス
タN6のゲ−トには、それぞれ入力信号A0が印加され
ている。また、PチャネルMOSトランジスタP9,P
10のゲ−ト及びNチャネルMOSトランジスタN5の
ゲ−トには、それぞれインバ−タI15の出力信号(入
力信号A0の反転信号)/A0が印加されている。
は電源電位VDDが印加され、ドレインは、それぞれレ
ベルシフタ回路110a,110bに接続されている。
次に、メモリセル部101の基準セルのワ−ド線を選択
する回路について述べる。PチャネルMOSトランジス
タP7,P8のゲ−ト及びNチャネルMOSトランジス
タN6のゲ−トには、それぞれ入力信号A0が印加され
ている。また、PチャネルMOSトランジスタP9,P
10のゲ−ト及びNチャネルMOSトランジスタN5の
ゲ−トには、それぞれインバ−タI15の出力信号(入
力信号A0の反転信号)/A0が印加されている。
【0093】入力信号Aaは、インバ−タI16及びM
OSトランジスタP7,N5からなるスイッチ回路を介
してレベルシフタ回路111aに入力されている。レベ
ルシフタ回路111aは、基準セルRC−21の制御ゲ
−ト(ワ−ド線)に接続されている。また、入力信号A
aは、インバ−タI16及びMOSトランジスタP1
0,N6からなるスイッチ回路を介してレベルシフタ回
路111bに入力されている。レベルシフタ回路111
bは、基準セルRC−22の制御ゲ−ト(ワ−ド線)に
接続されている。
OSトランジスタP7,N5からなるスイッチ回路を介
してレベルシフタ回路111aに入力されている。レベ
ルシフタ回路111aは、基準セルRC−21の制御ゲ
−ト(ワ−ド線)に接続されている。また、入力信号A
aは、インバ−タI16及びMOSトランジスタP1
0,N6からなるスイッチ回路を介してレベルシフタ回
路111bに入力されている。レベルシフタ回路111
bは、基準セルRC−22の制御ゲ−ト(ワ−ド線)に
接続されている。
【0094】MOSトランジスタP8,P9のソ−スに
は電源電位VDDが印加され、ドレインは、それぞれレ
ベルシフタ回路111a,111bに接続されている。 [D] 次に、図5〜図7に示すワ−ド線選択回路の動
作について説明する。ワ−ド線選択回路103に入力さ
れる信号のうち、入力信号Aaは、メモリセル部10
0,101の選択を行い、入力信号A0は、基準セルの
ワ−ド線の選択を行い、入力信号A1は、メモリセルの
ワ−ド線の選択を行うためのものである。
は電源電位VDDが印加され、ドレインは、それぞれレ
ベルシフタ回路111a,111bに接続されている。 [D] 次に、図5〜図7に示すワ−ド線選択回路の動
作について説明する。ワ−ド線選択回路103に入力さ
れる信号のうち、入力信号Aaは、メモリセル部10
0,101の選択を行い、入力信号A0は、基準セルの
ワ−ド線の選択を行い、入力信号A1は、メモリセルの
ワ−ド線の選択を行うためのものである。
【0095】(1) Aa=1,A0=0,A1=0の
入力信号が与えられる場合 まず、メモリセル部の選択について述べる。入力信号A
aが“1”であるから、NAND108の出力信号は、
常に“1”となる。従って、メモリセルのワ−ド線の選
択については、NAND108の出力信号(レベルシフ
タ回路の入力信号)が“0”になり得るメモリセル部1
00が選択されたことになる。一方、基準セルのワ−ド
線の選択については、レベルシフタ回路の入力信号が
“0”となるメモリセル部101が選択されたことにな
る。
入力信号が与えられる場合 まず、メモリセル部の選択について述べる。入力信号A
aが“1”であるから、NAND108の出力信号は、
常に“1”となる。従って、メモリセルのワ−ド線の選
択については、NAND108の出力信号(レベルシフ
タ回路の入力信号)が“0”になり得るメモリセル部1
00が選択されたことになる。一方、基準セルのワ−ド
線の選択については、レベルシフタ回路の入力信号が
“0”となるメモリセル部101が選択されたことにな
る。
【0096】次に、メモリセルのワ−ド線の選択につい
て述べる。入力信号A0が“0”で、入力信号A1が
“0”であるから、プリデコ−ダ104の出力は、(S
a,/Sa)=(0,1)、(Sb,/Sb)=(0,
1)、(Sc,/Sc)=(0,1)、(Sd,/S
d)=(1,0)となる。
て述べる。入力信号A0が“0”で、入力信号A1が
“0”であるから、プリデコ−ダ104の出力は、(S
a,/Sa)=(0,1)、(Sb,/Sb)=(0,
1)、(Sc,/Sc)=(0,1)、(Sd,/S
d)=(1,0)となる。
【0097】従って、MOSトランジスタP11,N1
1がオン状態となり、MOSトランジスタT11がオフ
状態となり、レベルシフタ回路107aには、入力信号
として“0”が入力される。また、その他のレベルシフ
ト回路107b,107c,…では、MOSトランジス
タP12〜P14,N12〜N14がオフ状態となり、
MOSトランジスタT12,T13…がオン状態となる
ため、入力信号として“1”が入力される。
1がオン状態となり、MOSトランジスタT11がオフ
状態となり、レベルシフタ回路107aには、入力信号
として“0”が入力される。また、その他のレベルシフ
ト回路107b,107c,…では、MOSトランジス
タP12〜P14,N12〜N14がオフ状態となり、
MOSトランジスタT12,T13…がオン状態となる
ため、入力信号として“1”が入力される。
【0098】レベルシフト回路107aは、出力信号と
して昇圧電位VPPを出力し、この昇圧電位VPPがメ
モリセルMC−11のワ−ド線に印加されることにな
る。よって、メモリセルMC−11のワ−ド線が選択さ
れ、メモリセルMC−11のデ−タが読み出される。
して昇圧電位VPPを出力し、この昇圧電位VPPがメ
モリセルMC−11のワ−ド線に印加されることにな
る。よって、メモリセルMC−11のワ−ド線が選択さ
れ、メモリセルMC−11のデ−タが読み出される。
【0099】なお、その他のレベルシフタ回路107
b,107c,…は、出力信号として接地電位を出力す
るため、メモリセルMC−12,MC−13…のワ−ド
線は選択されない。
b,107c,…は、出力信号として接地電位を出力す
るため、メモリセルMC−12,MC−13…のワ−ド
線は選択されない。
【0100】次に、基準セルのワ−ド線の選択について
述べる。入力信号A0が“0”であるから、MOSトラ
ンジスタP7,N5がオン状態になり、MOSトランジ
スタP10,N6がオフ状態になる。従って、入力信号
Aa(=“0”)は、レベルシフタ回路111aにのみ
入力され、レベルシフタ回路111aは、出力信号とし
て昇圧電位VPPを出力し、この昇圧電位VPPが基準
セルRC−21のワ−ド線に印加されることになる。
述べる。入力信号A0が“0”であるから、MOSトラ
ンジスタP7,N5がオン状態になり、MOSトランジ
スタP10,N6がオフ状態になる。従って、入力信号
Aa(=“0”)は、レベルシフタ回路111aにのみ
入力され、レベルシフタ回路111aは、出力信号とし
て昇圧電位VPPを出力し、この昇圧電位VPPが基準
セルRC−21のワ−ド線に印加されることになる。
【0101】従って、基準セルRC−21のワ−ド線が
選択され、メモリセルMC−11の閾値と、ドレインコ
ンタクト部に対する向きがメモリセルMC−11と同じ
である基準セルRC−21の閾値がセンスアンプ102
により比較され、メモリセルMC−11のデ−タが読み
出される。
選択され、メモリセルMC−11の閾値と、ドレインコ
ンタクト部に対する向きがメモリセルMC−11と同じ
である基準セルRC−21の閾値がセンスアンプ102
により比較され、メモリセルMC−11のデ−タが読み
出される。
【0102】(1) Aa=1,A0=1,A1=0の
入力信号が与えられる場合 まず、メモリセル部の選択について述べる。入力信号A
aが“1”であるから、NAND108の出力信号は、
常に“1”となる。従って、メモリセルのワ−ド線の選
択については、NAND108の出力信号(レベルシフ
タ回路の入力信号)が“0”になり得るメモリセル部1
00が選択されたことになる。一方、基準セルのワ−ド
線の選択については、レベルシフタ回路の入力信号が
“0”となるメモリセル部101が選択されたことにな
る。
入力信号が与えられる場合 まず、メモリセル部の選択について述べる。入力信号A
aが“1”であるから、NAND108の出力信号は、
常に“1”となる。従って、メモリセルのワ−ド線の選
択については、NAND108の出力信号(レベルシフ
タ回路の入力信号)が“0”になり得るメモリセル部1
00が選択されたことになる。一方、基準セルのワ−ド
線の選択については、レベルシフタ回路の入力信号が
“0”となるメモリセル部101が選択されたことにな
る。
【0103】次に、メモリセルのワ−ド線の選択につい
て述べる。入力信号A0が“1”で、入力信号A1が
“0”であるから、プリデコ−ダ104の出力は、(S
a,/Sa)=(0,1)、(Sb,/Sb)=(0,
1)、(Sc,/Sc)=(1,0)、(Sd,/S
d)=(0,1)となる。
て述べる。入力信号A0が“1”で、入力信号A1が
“0”であるから、プリデコ−ダ104の出力は、(S
a,/Sa)=(0,1)、(Sb,/Sb)=(0,
1)、(Sc,/Sc)=(1,0)、(Sd,/S
d)=(0,1)となる。
【0104】従って、MOSトランジスタP12,N1
2がオン状態となり、MOSトランジスタT12がオフ
状態となり、レベルシフタ回路107bには、入力信号
として“0”が入力される。また、その他のレベルシフ
タ回路107a,107c,…では、MOSトランジス
タP11,P13,P14,N11,N13,N14が
オフ状態となり、MOSトランジスタT11,T13…
がオン状態となるため、入力信号として“1”が入力さ
れる。
2がオン状態となり、MOSトランジスタT12がオフ
状態となり、レベルシフタ回路107bには、入力信号
として“0”が入力される。また、その他のレベルシフ
タ回路107a,107c,…では、MOSトランジス
タP11,P13,P14,N11,N13,N14が
オフ状態となり、MOSトランジスタT11,T13…
がオン状態となるため、入力信号として“1”が入力さ
れる。
【0105】レベルシフト回路107bは、出力信号と
して昇圧電位VPPを出力し、この昇圧電位VPPがメ
モリセルMC−12のワ−ド線に印加されることにな
る。よって、メモリセルMC−12のワ−ド線が選択さ
れ、メモリセルMC−12のデ−タが読み出される。
して昇圧電位VPPを出力し、この昇圧電位VPPがメ
モリセルMC−12のワ−ド線に印加されることにな
る。よって、メモリセルMC−12のワ−ド線が選択さ
れ、メモリセルMC−12のデ−タが読み出される。
【0106】なお、その他のレベルシフタ回路107
a,107c,…は、出力信号として接地電位を出力す
るため、メモリセルMC−11,MC−13…のワ−ド
線は選択されない。
a,107c,…は、出力信号として接地電位を出力す
るため、メモリセルMC−11,MC−13…のワ−ド
線は選択されない。
【0107】次に、基準セルのワ−ド線の選択について
述べる。入力信号A0が“1”であるから、MOSトラ
ンジスタP10,N6がオン状態になり、MOSトラン
ジスタP7,N5がオフ状態になる。従って、入力信号
Aa(=“0”)は、レベルシフタ回路111bにのみ
入力され、レベルシフタ回路111bは、出力信号とし
て昇圧電位VPPを出力し、この昇圧電位VPPが基準
セルRC−22のワ−ド線に印加されることになる。
述べる。入力信号A0が“1”であるから、MOSトラ
ンジスタP10,N6がオン状態になり、MOSトラン
ジスタP7,N5がオフ状態になる。従って、入力信号
Aa(=“0”)は、レベルシフタ回路111bにのみ
入力され、レベルシフタ回路111bは、出力信号とし
て昇圧電位VPPを出力し、この昇圧電位VPPが基準
セルRC−22のワ−ド線に印加されることになる。
【0108】従って、基準セルRC−22のワ−ド線が
選択され、メモリセルMC−12の閾値と、ドレインコ
ンタクト部に対する向きがメモリセルMC−12と同じ
である基準セルRC−22の閾値がセンスアンプ102
により比較され、メモリセルMC−12のデ−タが読み
出される。
選択され、メモリセルMC−12の閾値と、ドレインコ
ンタクト部に対する向きがメモリセルMC−12と同じ
である基準セルRC−22の閾値がセンスアンプ102
により比較され、メモリセルMC−12のデ−タが読み
出される。
【0109】上記ワ−ド線選択回路を用いれば、図2及
び図3のようなパタ−ンを有する不揮発性半導体メモリ
において、実際にシャド−オフセットや合わせずれに起
因する誤読み出しを生じさせない回路構成を提供するこ
とができる。
び図3のようなパタ−ンを有する不揮発性半導体メモリ
において、実際にシャド−オフセットや合わせずれに起
因する誤読み出しを生じさせない回路構成を提供するこ
とができる。
【0110】なお、本発明は、スタックドゲ−ト構造の
EPROMやフラッシュEEPROMなどの不揮発性半
導体メモリに適用でき、さらにこれらメモリを搭載した
シングルチップマイクロコントロ−ラなどにも適用でき
る。
EPROMやフラッシュEEPROMなどの不揮発性半
導体メモリに適用でき、さらにこれらメモリを搭載した
シングルチップマイクロコントロ−ラなどにも適用でき
る。
【0111】
【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。ド
レインを共有するメモリセルのペアがドレインコンタク
ト部に対して互いに逆方向を向いていても、ドレインを
共有する基準セルのペアもドレインコンタクト部に対し
て互いに逆方向を向いている。つまり、メモリセルペア
の一つからデ−タを読み出す場合、デ−タを読み出すメ
モリセルの向きと、このメモリセルに比較される基準セ
ルの向きとが、常に同じになるようなパタ−ン配置と回
路構成を実現している。
性半導体メモリによれば、次のような効果を奏する。ド
レインを共有するメモリセルのペアがドレインコンタク
ト部に対して互いに逆方向を向いていても、ドレインを
共有する基準セルのペアもドレインコンタクト部に対し
て互いに逆方向を向いている。つまり、メモリセルペア
の一つからデ−タを読み出す場合、デ−タを読み出すメ
モリセルの向きと、このメモリセルに比較される基準セ
ルの向きとが、常に同じになるようなパタ−ン配置と回
路構成を実現している。
【0112】従って、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化が生じても、メモリセル
の閾値がずれる方向と基準セルの閾値がずれる方向が互
いに同じ方向になる。
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化が生じても、メモリセル
の閾値がずれる方向と基準セルの閾値がずれる方向が互
いに同じ方向になる。
【0113】つまり、誤読み出しなどを生じさせないパ
タ−ンを有する不揮発性半導体メモリを提供することが
できると共に、上記パタ−ンを有する不揮発性半導体メ
モリにおいて、実際にシャド−オフセットや合わせずれ
に起因する誤読み出しを生じさせない回路構成を有する
不揮発性半導体メモリを提供することができる。
タ−ンを有する不揮発性半導体メモリを提供することが
できると共に、上記パタ−ンを有する不揮発性半導体メ
モリにおいて、実際にシャド−オフセットや合わせずれ
に起因する誤読み出しを生じさせない回路構成を有する
不揮発性半導体メモリを提供することができる。
【図1】本発明の一実施例に係わる不揮発性半導体メモ
リを示す回路図。
リを示す回路図。
【図2】図1の半導体メモリのメモリセル部におけるパ
タ−ンの一例を示す平面図。
タ−ンの一例を示す平面図。
【図3】図2のIII −III ´線に沿う断面図。
【図4】図1の半導体メモリのメモリセル部におけるパ
タ−ンの一例を示す平面図。
タ−ンの一例を示す平面図。
【図5】図1の半導体メモリのワ−ド線選択回路を詳細
に示す回路図。
に示す回路図。
【図6】図5の選択回路のプリデコ−ダを詳細に示す回
路図。
路図。
【図7】図5の選択回路のレベルシフト回路を詳細に示
す回路図。
す回路図。
【図8】従来の不揮発性半導体メモリを示す回路図。
【図9】図8の半導体メモリのメモリセル部におけるパ
タ−ンの一例を示す平面図。
タ−ンの一例を示す平面図。
【図10】図9のX−X´線に沿う断面図。
【図11】図8の半導体メモリのメモリセル部における
パタ−ンの一例を示す平面図。
パタ−ンの一例を示す平面図。
21 :半導体基板、 22,27,30 :ドレイン、 23a,23b,28a,28b,31a,31b :
ソ−ス、 24a,24b,29a,29b,32a,32b :
浮遊ゲ−ト、 25,33,35 :ドレインコン
タクト部、 26,34,36 :ソ−スコンタ
クト部、 100,101 :メモリセル
部、 102 :センスアン
プ、 103 :ワ−ド線選択
回路、 104 :プリデコ−
ダ、 105a〜105d,106,108 :NAND、 107a〜107d,109a〜109d,110a,
110b,111a,111b
:レベルシフタ回路、 10−1〜10−N :メモリセルの
ブロック、 MC−11,MC−12…,MC−21,MC−22…
:メモリセル、 RC−11,RC−12,RC−21,RC−22 :
基準セル、 WL−11,WL−12…,WL−21,WL−22…
:メモリセルのワ−ド線、 WL−R11,WL−R12,WL−R21,WL−R
22 :基準セルのワ−ド線、 BL−1,BL−2 :ビット線、 Tdis-1 〜Tdis-N :ディスチャ−
ジトランジスタ、 Tpre-1 ,Tpre-N :プリチャ−ジ
トランジスタ、 Tcs-11 ,Tcs-12 ,Tcs-21 ,Tcs-22 :カラム選
択トランジスタ、 Ttr-1,Ttr-2 :転送トランジ
スタ、 P1〜P10,P11〜P14,P21〜P24,T1
1〜T14,T21〜T24
:PチャネルMOSトランジスタ、 N1〜N6,N11〜N14,N21〜N24 :Nチ
ャネルMOSトランジスタ、 I1〜I16 :インバ−タ。
ソ−ス、 24a,24b,29a,29b,32a,32b :
浮遊ゲ−ト、 25,33,35 :ドレインコン
タクト部、 26,34,36 :ソ−スコンタ
クト部、 100,101 :メモリセル
部、 102 :センスアン
プ、 103 :ワ−ド線選択
回路、 104 :プリデコ−
ダ、 105a〜105d,106,108 :NAND、 107a〜107d,109a〜109d,110a,
110b,111a,111b
:レベルシフタ回路、 10−1〜10−N :メモリセルの
ブロック、 MC−11,MC−12…,MC−21,MC−22…
:メモリセル、 RC−11,RC−12,RC−21,RC−22 :
基準セル、 WL−11,WL−12…,WL−21,WL−22…
:メモリセルのワ−ド線、 WL−R11,WL−R12,WL−R21,WL−R
22 :基準セルのワ−ド線、 BL−1,BL−2 :ビット線、 Tdis-1 〜Tdis-N :ディスチャ−
ジトランジスタ、 Tpre-1 ,Tpre-N :プリチャ−ジ
トランジスタ、 Tcs-11 ,Tcs-12 ,Tcs-21 ,Tcs-22 :カラム選
択トランジスタ、 Ttr-1,Ttr-2 :転送トランジ
スタ、 P1〜P10,P11〜P14,P21〜P24,T1
1〜T14,T21〜T24
:PチャネルMOSトランジスタ、 N1〜N6,N11〜N14,N21〜N24 :Nチ
ャネルMOSトランジスタ、 I1〜I16 :インバ−タ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 // H01L 21/8247 29/788 29/792 G11C 17/00 520 A H01L 29/78 371
Claims (2)
- 【請求項1】 第1及び第2メモリセル部と、前記第1
及び第2メモリセル部の間に配置されるセンスアンプ
と、前記第1及び第2メモリセル部のメモリセルのワ−
ド線を選択する選択回路とから構成され、 前記第1及び第2メモリセル部の各々は、第1ドレイン
に対して第1方向にソ−スを有する第1メモリセルと、
前記第1ドレインに対して前記第1方向に対向する第2
方向にソ−スを有する第2メモリセルと、第2ドレイン
に対して前記第1方向にソ−スを有する第1基準セル
と、前記第2ドレインに対して前記第2方向にソ−スを
有する第2基準セルとを有し、 前記選択回路は、前記第1又は第2メモリセル部の第1
メモリセルのワ−ド線を選択する場合には、同時に前記
第2又は第1メモリセル部の第1基準セルのワ−ド線を
選択し、前記第1又は第2メモリセル部の第2メモリセ
ルのワ−ド線を選択する場合には、同時に前記第2又は
第1メモリセル部の第2基準セルのワ−ド線を選択し、 前記センスアンプは、前記第1又は第2メモリセルの閾
値と前記第1又は第2基準セルの閾値を比較して前記第
1又は第2メモリセルのデ−タを読み出すことを特徴と
する不揮発性半導体メモリ。 - 【請求項2】 前記第1及び第2メモリセル部の各々に
おいて、前記第1及び第2メモリセルのワ−ド線及び前
記第1及び第2基準セルのワ−ド線は、それぞれ前記セ
ンスアンプに沿う方向に延在し、前記第1及び第2メモ
リセル及び前記第1及び第2基準セルのビット線は、そ
れぞれ前記センスアンプに対し垂直方向に延在し、前記
第1及び第2メモリセル及び前記第1及び第2基準セル
のソ−スは、前記第1又は第2ドレインに対し前記ビッ
ト線に沿う方向に配置されていることを特徴とする請求
項1に記載の不揮発性半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8296194A JPH07297376A (ja) | 1994-04-21 | 1994-04-21 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8296194A JPH07297376A (ja) | 1994-04-21 | 1994-04-21 | 不揮発性半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07297376A true JPH07297376A (ja) | 1995-11-10 |
Family
ID=13788828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8296194A Pending JPH07297376A (ja) | 1994-04-21 | 1994-04-21 | 不揮発性半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07297376A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4757422B2 (ja) * | 1999-10-29 | 2011-08-24 | スパンション エルエルシー | フラッシュメモリのチップ全体に亘るワード線トラッキング |
-
1994
- 1994-04-21 JP JP8296194A patent/JPH07297376A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4757422B2 (ja) * | 1999-10-29 | 2011-08-24 | スパンション エルエルシー | フラッシュメモリのチップ全体に亘るワード線トラッキング |
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