JPH07297376A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】オフセットや、ゲートの位置ずれなどに因るカ
ップリング容量の変化等が原因の誤読み出しを生じない
センスアンプ付き不揮発性半導体メモリを提供する。 【構成】センスアンプ１０２は、メモリセル部１００と
メモリセル部１０１の間に配置される。各メモリセル部
は、ドレインコンタクト部に対して一端側にソ−スを有
するメモリセルＭＣ−１１，ＭＣ−２２及び基準セルＲ
Ｃ−１２，ＲＣ−２１と、ドレインコンタクト部に対し
て他端側にソ−スを有するメモリセルＭＣ−１２，ＭＣ
−２１及び基準セルＲＣ−１１，ＲＣ−２２とを有す
る。選択回路１０３は、例えばメモリセル部１００のメ
モリセルＭＣ−１１のワ−ド線を選択する場合には、同
時に、メモリセルＭＣ−１１と向きが同じであるメモリ
セル部１０１の基準セルＲＣ−２１のワ−ド線を選択す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、低電圧で動作するＥＰ
ＲＯＭ、フラッシュＥＥＰＲＯＭなどの不揮発性半導体
メモリの改良に関する。

【０００２】

【従来の技術】図８は、従来の不揮発性半導体メモリと
してＥＰＲＯＭを示すものである。まず、このＥＰＲＯ
Ｍの構成について説明する。二つのメモリセル部１０
０，１０１の間には、一つのセンスアンプ１０２が配置
されている。

【０００３】メモリセル部１００は、例えばＮ個のブロ
ック１０−１，１０−２，…１０−Ｎから構成されてい
る。各々のブロックは、複数のメモリセルＭＣ−１１，
ＭＣ−１２，…と、一つの基準（リファレンス）セルＲ
Ｃ−１１を有している。

【０００４】各々のブロックにおいて、複数のメモリセ
ルＭＣ−１１，ＭＣ−１２，…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルＭＣ−１１，ＭＣ−１２の制御ゲ−ト（ワ−ド
線）ＷＬ−１１，ＷＬ−１２は、ワ−ド線選択回路１０
３に接続されている。

【０００５】メモリセルＭＣ−１１，ＭＣ−１２のソ−
スは、一本のソ−ス線ＳＬ−１に接続され、このソ−ス
線ＳＬ−１の一端は、ディスチャ−ジトランジスタＴ
_dis-1，Ｔ_dis-2 ，…Ｔ_dis-N を介して接地点ＧＮＤに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φ_dis が印加されている。

【０００６】メモリセルＭＣ−１１，ＭＣ−１２のドレ
インは、一本のビット線ＢＬ−１に接続され、このビッ
ト線ＢＬ−１の一端は、カラム選択トランジスタＴ
_cs-11 ，Ｔ_cs-12 及び転送トランジスタＴ_tr-1を介して
センスアンプ１０２に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φ_cs-11 ，φ
_cs-12 が印加されている。

【０００７】基準セルＲＣ−１１の制御ゲ−ト（ワ−ド
線）ＷＬ−Ｒ１は、ワ−ド線選択回路１０３に接続さ
れ、ソ−スは、ディスチャ−ジトランジスタＴ_dis-1 ，
Ｔ_dis-2 ，…Ｔ_dis-N を介して接地点ＧＮＤに接続さ
れ、ドレインは、カラム選択トランジスタＴ_cs-11 ，Ｔ
_cs-12 及び転送トランジスタＴ_tr-1を介してセンスアン
プ１０２に接続されている。

【０００８】同様に、メモリセル部１０１は、例えばＮ
個のブロック１１−１，１１−２，…１１−Ｎから構成
されている。各々のブロックは、複数のメモリセルＭＣ
−２１，ＭＣ−２２，…と、一つの基準（リファレン
ス）セルＲＣ−２１を有している。

【０００９】各々のブロックにおいて、複数のメモリセ
ルＭＣ−２１，ＭＣ−２２，…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルＭＣ−２１，ＭＣ−２２の制御ゲ−ト（ワ−ド
線）ＷＬ−２１，ＷＬ−２２は、ワ−ド線選択回路１０
３に接続されている。

【００１０】メモリセルＭＣ−２１，ＭＣ−２２のソ−
スは、一本のソ−ス線ＳＬ−２に接続され、このソ−ス
線ＳＬ−２の一端は、ディスチャ−ジトランジスタＴ
_dis-1，Ｔ_dis-2 ，…Ｔ_dis-N を介して接地点ＧＮＤに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φ_dis が印加されている。

【００１１】メモリセルＭＣ−２１，ＭＣ−２２のドレ
インは、一本のビット線ＢＬ−１に接続され、このビッ
ト線ＢＬ−１の一端は、カラム選択トランジスタＴ
_cs-11 ，Ｔ_cs-12 及び転送トランジスタＴ_tr-1を介して
センスアンプ１０２に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φ_cs-11 ，φ
_cs-12 が印加されている。

【００１２】基準セルＲＣ−２１の制御ゲ−ト（ワ−ド
線）ＷＬ−Ｒ２は、ワ−ド線選択回路１０３に接続さ
れ、ソ−スは、ディスチャ−ジトランジスタＴ_dis-1 ，
Ｔ_{dis- 2} ，…Ｔ_dis-N を介して接地点ＧＮＤに接続さ
れ、ドレインは、カラム選択トランジスタＴ_cs-11 ，Ｔ
_cs-12 及び転送トランジスタＴ_tr-1を介してセンスアン
プ１０２に接続されている。

【００１３】上記構成のＥＰＲＯＭは、フリップフロッ
プ型センスアンプ１０２を用いるプリチャ−ジ、ディス
チャ−ジ方式により、メモリセルのデ−タと基準セルの
デ−タを比較して当該メモリセルのデ−タを読み出すと
いう方式を採用している。また、センスアンプ１０２
は、一方側のメモリセル部１００におけるメモリセルの
デ−タを読み出す場合には、他方側のメモリセル部１０
１における基準セルのデ−タと比較するという方式を採
用している。

【００１４】即ち、このＥＥＰＲＯＭは、ワ−ド線選択
回路１０３により、メモリセル部１００のメモリセルの
ワ−ド線が選択されると、常に、メモリセル部１０１の
基準セルのワ−ド線が同時に選択され、メモリセル部１
０１のメモリセルが選択されると、常に、メモリセル部
１００の基準セルが同時に選択される構成になってい
る。

【００１５】図９は、図８のＥＰＲＯＭのうちメモリセ
ル部のみ取り出しその平面パタ−ンを示したものであ
る。また、図１０は図９のＸ−Ｘ´線に沿う断面図を示
したものである。

【００１６】メモリセルＭＣ−１１，ＭＣ−１２及び基
準セルＲＣ−１１，ＲＣ−１２は、半導体基板２１上に
形成されている。メモリセルＭＣ−１１とメモリセルＭ
Ｃ−１２は、一つのドレイン２２を共有している。

【００１７】メモリセルＭＣ−１１のソ−ス２３ａは、
ドレイン２２に対してメモリセル部１００の一端側に形
成されている。ドレイン２２及びソ−ス２３ａ間のチャ
ネル上には、浮遊ゲ−ト２４ａと制御ゲ−ト（ワ−ド
線）ＷＬ−１１が形成されている。

【００１８】メモリセルＭＣ−１２のソ−ス２３ｂは、
ドレイン２２に対してメモリセル部１００の他端側に形
成されている。ドレイン２２及びソ−ス２３ｂ間のチャ
ネル上には、浮遊ゲ−ト２４ｂと制御ゲ−ト（ワ−ド
線）ＷＬ−１２が形成されている。

【００１９】メモリセルＭＣ−１１，ＭＣ−１２のドレ
イン２２は、ドレインコンタクト部２５を介してビット
線ＢＬ−１に接続され、ソ−ス２３ａ，２３ｂは、それ
ぞれソ−スコンタクト部２６を介してソ−ス線に接続さ
れている。

【００２０】基準セルＲＣ−１１のドレイン２７及びソ
−ス２８間のチャネル上には、浮遊ゲ−ト２９と制御ゲ
−ト（ワ−ド線）ＷＬ−Ｒ１が形成されている。基準セ
ルＲＣ−１１のドレイン２７は、制御ゲ−トＷＬ−Ｒ１
に対してメモリセル部１００の一端側に形成され、ソ−
ス２８は、制御ゲ−トＷＬ−Ｒ１に対してメモリセル部
１００の他端側に形成されている。

【００２１】また、基準セルＲＣ−１１のドレイン２７
は、ドレインコンタクト部３３を介してビット線ＢＬ−
１に接続され、ソ−ス２８は、ソ−スコンタクト部３４
を介してソ−ス線に接続されている。

【００２２】基準セルＲＣ−２１のドレイン３０及びソ
−ス３１間のチャネル上には、浮遊ゲ−ト３２と制御ゲ
−ト（ワ−ド線）ＷＬ−Ｒ２が形成されている。基準セ
ルＲＣ−２１のドレイン３０は、制御ゲ−トＷＬ−Ｒ２
に対してメモリセル部１０１の一端側に形成され、ソ−
ス３１は、制御ゲ−トＷＬ−Ｒ２に対してメモリセル部
１０１の他端側に形成されている。

【００２３】また、基準セルＲＣ−１１のドレイン３０
は、ドレインコンタクト部３５を介してビット線ＢＬ−
２に接続され、ソ−ス３１は、ソ−スコンタクト部３６
を介してソ−ス線に接続されている。

【００２４】上記構成によれば、メモリセル部１００に
おいて、メモリセルＭＣ−１１，ＭＣ−１２は、ドレイ
ンコンタクト部２５に対して互いに対向している。即
ち、両者のメモリセルは、ソ−スとドレインが互いに逆
向きになっている。一方、読み出し動作時において、こ
れらのメモリセルＭＣ−１１，ＭＣ−１２と比較される
メモリセル部１０１の基準セルＲＣ−２１のドレインコ
ンタクト３５に対する向きは、メモリセルＭＣ−１１の
ドレインコンタクト２５に対する向きと同じであり、メ
モリセルＭＣ−１２のドレインコンタクト２５に対する
向きと逆になっている。

【００２５】従って、従来の不揮発性半導体メモリは、
以下の欠点を有する。 （１） メモリセルＭＣ−１１，ＭＣ−１２及び基準セ
ルＲＣ−１１，ＲＣ−１２のソ−ス、ドレインをイオン
注入法により形成する場合、半導体基板に対するイオン
注入の角度が直角でなく、かつ、イオン注入の方向が一
定方向を向いている（例えばビット線が延在する方向を
向いている）ようなときは、メモリセルＭＣ−１１，Ｍ
Ｃ−１２及び基準セルＲＣ−１１，ＲＣ−１２の閾値が
変動してしまう。

【００２６】即ち、例えば図８に示すように、イオン注
入の角度が９０°より小さく、かつ、イオン注入の方向
がビット線が延在する方向を向いていると、メモリセル
にいわゆるシャド−オフセットＡが形成され、当該メモ
リセルのカップリング容量が変化し、メモリセルＭＣ−
１１，ＭＣ−１２及び基準セルＲＣ−１１，ＲＣ−１２
の閾値及びセル電流が変動する。

【００２７】この場合、デ−タが読み出されるメモリセ
ル（リ−ドセル）の向きと、当該メモリセルと比較され
る基準セルの向きが同じであるとき、例えばメモリセル
ＭＣ−１１のワ−ド線ＷＬ−１１と基準セルＲＣ−１２
のワ−ド線ＷＬ−Ｒ２が選択されるようなときは、両者
のメモリセルは、同じ方向に閾値やセル電流が変動する
ため、問題はない。

【００２８】しかし、デ−タが読み出されるメモリセル
の向きと、当該メモリセルと比較される基準セルの向き
が逆であるとき、例えばメモリセルＭＣ−１２のワ−ド
線ＷＬ−１２と基準セルＲＣ−１２のワ−ド線ＷＬ−Ｒ
２が選択されるようなときは、両者のメモリセルは、互
いに逆方向に閾値やセル電流が変動する。

【００２９】つまり、現在、メモリセルと基準セルのｇ
ｍ比（…注…日本語では「 比」ですか？）（電荷
未注入時）は、２：１に設定されているが、メモリセル
ＭＣ−１２の閾値が高く、基準セルＲＣ−１２の閾値が
低くなるため、当該メモリセルＭＣ−１２のワ−ド線Ｗ
Ｌ−１２が選択されると、上記ｇｍ比が逆転してしま
い、誤読み出しを行う場合がある。この現象は、特に電
源電圧が低下さててきた場合に顕著であり、よって、電
源電圧の低電圧化の妨げとなる。

【００３０】なお、上記シャド−オフセットに対する対
策としては、ａ．イオン注入の方向がワ−ド線の延在す
る方向（ビット線に対して垂直方向）を向くようにワ−
ド線をレイアウトしたり、ｂ．イオン注入を正反対の方
向から２度行ったり、半導体基板を回転させながらイオ
ン注入を行ったりする方法が提案されている。

【００３１】しかし、前者ａ．の提案は、レイアウトを
設計する際の自由度が低くなり、チップサイズが大きく
なる欠点があり、後者ｂ．の提案は、通常のイオン注入
装置では行うことができず、特別のイオン注入装置を用
いると新たな設備投資によりコストが増大する欠点があ
る。

【００３２】（２） また、浮遊ゲ−ト及び制御ゲ−ト
と素子領域との合わせずれが生じた場合にも、メモリセ
ルのカップリング容量の変化により、当該メモリセルの
閾値やセル電流が変動する欠点がある。

【００３３】即ち、図１１に示すように、浮遊ゲ−ト及
び制御ゲ−トがビット線が延在する方向にずれると、基
準セルＲＣ−２１の浮遊ゲ−ト３２及び制御ゲ−トＷＬ
−Ｒ２の端部がドレインコンタクト部３５まで達する場
合がある。

【００３４】この場合、基準セルＲＣ−２１の閾値は低
下するため、基準セルＲＣ−２１の向きと逆向きのメモ
リセルＭＣ−１２のワ−ド線ＷＬ−１２が選択される
と、上記（１）の場合と同様にｇｍ比が逆転してしま
い、誤読み出しを行う場合がある。この現象は、特に電
源電圧が低下さててきた場合に顕著であり、よって、電
源電圧の低電圧化の妨げとなる。

【００３５】

【発明が解決しようとする課題】このように、従来の不
揮発性半導体メモリは、二つのメモリセル部の間に一つ
のセンスアンプを有し、このセンスアンプは、一方のメ
モリセル部のメモリセルのデ−タを読み出す場合には、
このメモリセルの閾値と他方のメモリセル部の基準セル
の閾値を比較する方式を採用している。

【００３６】また、ドレインを共有するメモリセルのペ
アは、ドレインコンタクト部に対して互いに逆方向を向
いており、このメモリセルペアの閾値及びセル電流は、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化により、互いに逆方向へ
変動する欠点がある。

【００３７】従って、このメモリセルペアの一つからデ
−タを読み出す場合、デ−タを読み出すメモリセルの向
きと、このメモリセルに比較される基準セルの向きとが
異なると、メモリセルと基準セルの閾値は、互いに逆方
向へ変動するため、ｇｍ比が逆転し、誤読み出しなどを
生じさせるという欠点がある。

【００３８】本発明は、上記欠点を解決すべくなされた
もので、その目的は、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
第一に、イオン注入の方向に起因するシャド−オフセッ
トや、浮遊ゲ−ト及び制御ゲ−トと素子領域との合わせ
ずれなどによるカップリング容量の変化が生じても誤読
み出しなどを生じさせないパタ−ンを有する不揮発性半
導体メモリを提供すること、第二に、上記パタ−ンを有
する不揮発性半導体メモリにおいて、実際にシャド−オ
フセットや合わせずれに起因する誤読み出しを生じさせ
ない回路構成を有する不揮発性半導体メモリを提供する
ことである。

【００３９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の不揮発性半導体メモリは、第１及び第２メ
モリセル部と、前記第１及び第２メモリセル部の間に配
置されるセンスアンプと、前記第１及び第２メモリセル
部のメモリセルのワ−ド線を選択する選択回路とから構
成される。前記第１及び第２メモリセル部の各々は、第
１ドレインに対して第１方向にソ−スを有する第１メモ
リセルと、前記第１ドレインに対して前記第１方向に対
向する第２方向にソ−スを有する第２メモリセルと、第
２ドレインに対して前記第１方向にソ−スを有する第１
基準セルと、前記第２ドレインに対して前記第２方向に
ソ−スを有する第２基準セルとを有する。前記選択回路
は、前記第１又は第２メモリセル部の第１メモリセルの
ワ−ド線を選択する場合には、同時に前記第２又は第１
メモリセル部の第１基準セルのワ−ド線を選択し、前記
第１又は第２メモリセル部の第２メモリセルのワ−ド線
を選択する場合には、同時に前記第２又は第１メモリセ
ル部の第２基準セルのワ−ド線を選択する。前記センス
アンプは、前記第１又は第２メモリセルの閾値と前記第
１又は第２基準セルの閾値を比較して前記第１又は第２
メモリセルのデ−タを読み出す。

【００４０】また、前記第１及び第２メモリセル部の各
々において、前記第１及び第２メモリセルのワ−ド線及
び前記第１及び第２基準セルのワ−ド線は、それぞれ前
記センスアンプに沿う方向に延在し、前記第１及び第２
メモリセル及び前記第１及び第２基準セルのビット線
は、それぞれ前記センスアンプに対し垂直方向に延在
し、前記第１及び第２メモリセル及び前記第１及び第２
基準セルのソ−スは、前記第１又は第２ドレインに対し
前記ビット線に沿う方向に配置されている。

【００４１】

【作用】上記構成によれば、第１ドレインを共有するメ
モリセルのペアがドレインコンタクト部に対して互いに
逆方向を向いていても、第２ドレインを共有する基準セ
ルのペアもドレインコンタクト部に対して互いに逆方向
を向いている。また、第１メモリセルからデ−タを読み
出す場合には、第１メモリセルの閾値と、この第１メモ
リセルの向きと同じ向きを有する第１基準セルの閾値を
比較できるパタ−ン配置と回路構成を実現している。

【００４２】よって、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化が生じても、メモリセル
の閾値がずれる方向と基準セルの閾値がずれる方向を常
に同じにすることができる。

【００４３】つまり、誤読み出しなどを生じさせないパ
タ−ンを有する不揮発性半導体メモリを提供することが
できると共に、上記パタ−ンを有する不揮発性半導体メ
モリにおいて、実際にシャド−オフセットや合わせずれ
に起因する誤読み出しを生じさせない回路構成を提供で
きる。

【００４４】

【実施例】

［Ａ］ 以下、図面を参照しながら、本発明の不揮発性
半導体メモリについて詳細に説明する。図１は、本発明
の一実施例に係わる不揮発性半導体メモリの回路構成を
示すものである。

【００４５】まず、この不揮発性半導体メモリの構成に
ついて説明する。二つのメモリセル部１００，１０１の
間には、一つのセンスアンプ１０２が配置されている。

【００４６】メモリセル部１００は、例えばＮ個のブロ
ック１０−１，１０−２，…１０−Ｎから構成されてい
る。各々のブロックは、複数のメモリセルＭＣ−１１，
ＭＣ−１２，…と、二つの基準（リファレンス）セルＲ
Ｃ−１１，ＲＣ−１２を有している。

【００４７】各々のブロックにおいて、複数のメモリセ
ルＭＣ−１１，ＭＣ−１２，…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルＭＣ−１１，ＭＣ−１２の制御ゲ−ト（ワ−ド
線）ＷＬ−１１，ＷＬ−１２は、ワ−ド線選択回路１０
３に接続されている。

【００４８】メモリセルＭＣ−１１，ＭＣ−１２のソ−
スは、一本のソ−ス線ＳＬ−１に接続され、このソ−ス
線ＳＬ−１の一端は、ディスチャ−ジトランジスタＴ
_dis-1，Ｔ_dis-2 ，…Ｔ_dis-N を介して接地点ＧＮＤに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φ_dis が印加されている。

【００４９】メモリセルＭＣ−１１，ＭＣ−１２のドレ
インは、一本のビット線ＢＬ−１に接続され、このビッ
ト線ＢＬ−１の一端は、カラム選択トランジスタＴ
_cs-11 ，Ｔ_cs-12 及び転送トランジスタＴ_tr-1を介して
センスアンプ１０２に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φ_cs-11 ，φ
_cs-12 が印加されている。

【００５０】各々のブロックにおいて、二つの基準セル
ＲＣ−１１，ＲＣ−１２は、互いにペアとなっている。
基準セルＲＣ−１１，ＲＣ−１２の制御ゲ−ト（ワ−ド
線）ＷＬ−Ｒ１１，ＷＬ−Ｒ１２は、ワ−ド線選択回路
１０３にそれぞれ接続されている。

【００５１】二つの基準セルＲＣ−１１，ＲＣ−１２の
ソ−スは、ディスチャ−ジトランジスタＴ_dis-1 ，Ｔ
_dis-2 ，…Ｔ_dis-N を介して接地点ＧＮＤに接続され、
ドレインは、カラム選択トランジスタＴ_cs-11 ，Ｔ
_cs-12 及び転送トランジスタＴ_tr-1を介してセンスアン
プ１０２に接続されている。センスアンプ１０２は、例
えばＮＯＲフリップフロップから構成できる。

【００５２】同様に、メモリセル部１０１は、例えばＮ
個のブロック１１−１，１１−２，…１１−Ｎから構成
されている。各々のブロックは、複数のメモリセルＭＣ
−２１，ＭＣ−２２，…と、二つの基準（リファレン
ス）セルＲＣ−２１，ＲＣ−２２を有している。

【００５３】各々のブロックにおいて、複数のメモリセ
ルＭＣ−２１，ＭＣ−２２，…は、互いにペアとなって
いる二つのメモリセルの集合から構成されている。メモ
リセルＭＣ−２１，ＭＣ−２２の制御ゲ−ト（ワ−ド
線）ＷＬ−２１，ＷＬ−２２は、ワ−ド線選択回路１０
３に接続されている。

【００５４】メモリセルＭＣ−２１，ＭＣ−２２のソ−
スは、一本のソ−ス線ＳＬ−２に接続され、このソ−ス
線ＳＬ−２の一端は、ディスチャ−ジトランジスタＴ
_dis-1，Ｔ_dis-2 ，…Ｔ_dis-N を介して接地点ＧＮＤに
接続されている。ディスチャ−ジトランジスタのゲ−ト
には、ディスチャ−ジ信号φ_dis が印加されている。

【００５５】メモリセルＭＣ−２１，ＭＣ−２２のドレ
インは、一本のビット線ＢＬ−１に接続され、このビッ
ト線ＢＬ−１の一端は、カラム選択トランジスタＴ
_cs-11 ，Ｔ_cs-12 及び転送トランジスタＴ_tr-1を介して
センスアンプ１０２に接続されている。カラム選択トラ
ンジスタのゲ−トには、カラム選択信号φ_cs-11 ，φ
_cs-12 が印加されている。

【００５６】基準セルＲＣ−２１，ＲＣ−２２の制御ゲ
−ト（ワ−ド線）ＷＬ−Ｒ２１，ＷＬ−Ｒ２２は、ワ−
ド線選択回路１０３に接続され、ソ−スは、ディスチャ
−ジトランジスタＴ_dis-1 ，Ｔ_dis-2 ，…Ｔ_dis-N を介
して接地点ＧＮＤに接続され、ドレインは、カラム選択
トランジスタＴ_cs-11 ，Ｔ_cs-12 及び転送トランジスタ
Ｔ_tr-1を介してセンスアンプ１０２に接続されている。

【００５７】上記構成の不揮発性半導体メモリは、フリ
ップフロップ型センスアンプ１０２を用いるプリチャ−
ジ、ディスチャ−ジ方式により、メモリセルのデ−タと
基準セルのデ−タを比較して当該メモリセルのデ−タを
読み出すという方式を採用している。また、センスアン
プ１０２は、一方側のメモリセル部１００におけるメモ
リセルのデ−タを読み出す場合には、他方側のメモリセ
ル部１０１における基準セルのデ−タと比較するという
方式を採用している。

【００５８】また、メモリセルペアＭＣ−１１，ＭＣ−
１２は、ドレインを共有し、ドレインコンタクト部に対
して互いに逆向きの配置になっており、メモリセルペア
ＭＣ−２１，ＭＣ−２２も、ドレインを共有し、ドレイ
ンコンタクト部に対して互いに逆向きの配置になってい
る。同様に、基準セルペアＲＣ−１１，ＲＣ−１２は、
ドレインを共有し、ドレインコンタクト部に対して互い
に逆向きの配置になっており、基準セルペアＲＣ−２
１，ＲＣ−２２は、ドレインを共有し、ドレインコンタ
クト部に対して互いに逆向きの配置になっている。

【００５９】そして、この不揮発性半導体メモリは、ワ
−ド線選択回路１０３により、例えばメモリセル部１０
０のメモリセルＭＣ−１１のワ−ド線ＷＬ−１１が選択
されると、メモリセル部１０１の基準セルＲＣ−２１の
ワ−ド線ＷＬ−Ｒ２１が同時に選択され、メモリセル部
１００のメモリセルＭＣ−１２のワ−ド線ＷＬ−１２が
選択されると、メモリセル部１０１の基準セルＲＣ−２
２のワ−ド線ＷＬ−Ｒ２２が同時に選択される。

【００６０】また、ワ−ド線選択回路１０３により、例
えばメモリセル部１０１のメモリセルＭＣ−２１のワ−
ド線ＷＬ−２１が選択されると、メモリセル部１００の
基準セルＲＣ−１１のワ−ド線ＷＬ−Ｒ１１が同時に選
択され、メモリセル部１０１のメモリセルＭＣ−２２の
ワ−ド線ＷＬ−２２が選択されると、メモリセル部１０
０の基準セルＲＣ−１２のワ−ド線ＷＬ−Ｒ１２が同時
に選択される。

【００６１】つまり、従来の不揮発性半導体メモリで
は、二つのメモリセル部の各ブロックには、それぞれ一
つの基準セルしか存在していなかったため、一方のメモ
リセル部のメモリセルのデ−タが読み出される場合に
は、そのメモリセルの向きがドレインコンタクト部に対
していずれの向きをもっていても、他方のメモリセル部
の一つの基準セルが選択されている。

【００６２】これに対し、本発明の不揮発性半導体メモ
リでは、二つのメモリセル部の各ブロックには、ドレイ
ンコンタクト部に対する向きがそれぞれ異なる二つの基
準セルを設けている。そして、ワ−ド線選択回路によ
り、常に、ドレインコンタクト部に対する向きが互いに
同じであるメモリセルと基準セルが選択され、そのメモ
リセルと基準セルがセンスアンプにより比較され、当該
メモリセルのデ−タが読み出される。 ［Ｂ］ 図２は、図１の不揮発性半導体メモリのうちメ
モリセル部のみ取り出しその平面パタ−ンを示したもの
である。また、図３は図２のIII −III ´線に沿う断面
図を示したものである。

【００６３】メモリセルＭＣ−１１，ＭＣ−１２及び基
準セルＲＣ−１１，ＲＣ−１２は、半導体基板２１のメ
モリセル部１００上に形成されている。メモリセルＭＣ
−１１とメモリセルＭＣ−１２は、一つのドレイン２２
を共有し、基準セルＲＣ−１１と基準セルＲＣ−１２
は、一つのドレイン２７を共有している。

【００６４】メモリセルＭＣ−１１のソ−ス２３ａは、
ドレイン２２に対してメモリセル部１００の一端側に形
成されている。ドレイン２２及びソ−ス２３ａ間のチャ
ネル上には、浮遊ゲ−ト２４ａと制御ゲ−ト（ワ−ド
線）ＷＬ−１１が形成されている。

【００６５】メモリセルＭＣ−１２のソ−ス２３ｂは、
ドレイン２２に対してメモリセル部１００の他端側に形
成されている。ドレイン２２及びソ−ス２３ｂ間のチャ
ネル上には、浮遊ゲ−ト２４ｂと制御ゲ−ト（ワ−ド
線）ＷＬ−１２が形成されている。

【００６６】メモリセルＭＣ−１１，ＭＣ−１２のドレ
イン２２は、ドレインコンタクト部２５を介してビット
線ＢＬ−１に接続され、ソ−ス２３ａ，２３ｂは、それ
ぞれソ−スコンタクト部２６を介してソ−ス線に接続さ
れている。

【００６７】基準セルＲＣ−１１のソ−ス２８ａは、ド
レイン２７に対してメモリセル部１００の他端側に形成
されている。ドレイン２７及びソ−ス２８ａ間のチャネ
ル上には、浮遊ゲ−ト２９ａと制御ゲ−ト（ワ−ド線）
ＷＬ−Ｒ１１が形成されている。

【００６８】基準セルＲＣ−１２のソ−ス２８ｂは、ド
レイン２７に対してメモリセル部１００の一端側に形成
されている。ドレイン２７及びソ−ス２８ｂ間のチャネ
ル上には、浮遊ゲ−ト２９ｂと制御ゲ−ト（ワ−ド線）
ＷＬ−Ｒ１２が形成されている。

【００６９】基準セルＲＣ−１１，ＲＣ−１２のドレイ
ン２７は、ドレインコンタクト部３３を介してビット線
ＢＬ−１に接続され、ソ−ス２８ａ，２８ｂは、それぞ
れソ−スコンタクト部３４を介してソ−ス線に接続され
ている。

【００７０】メモリセル及び基準セルＲＣ−２１，ＲＣ
−２２は、半導体基板２１のメモリセル部１０１上に形
成されている。基準セルＲＣ−２１と基準セルＲＣ−２
２は、一つのドレイン３０を共有している。

【００７１】基準セルＲＣ−２１のソ−ス３１ａは、ド
レイン３０に対してメモリセル部１０１の他端側に形成
されている。ドレイン３０及びソ−ス３１ａ間のチャネ
ル上には、浮遊ゲ−ト３２ａと制御ゲ−ト（ワ−ド線）
ＷＬ−Ｒ２１が形成されている。

【００７２】基準セルＲＣ−２２のソ−ス３１ｂは、ド
レイン３０に対してメモリセル部１０１の一端側に形成
されている。ドレイン３０及びソ−ス３１ｂ間のチャネ
ル上には、浮遊ゲ−ト３２ｂと制御ゲ−ト（ワ−ド線）
ＷＬ−Ｒ２２が形成されている。

【００７３】基準セルＲＣ−２１，ＲＣ−２２のドレイ
ン３０は、ドレインコンタクト部３５を介してビット線
ＢＬ−２に接続され、ソ−ス３１ａ，３１ｂは、それぞ
れソ−スコンタクト部３６を介してソ−ス線に接続され
ている。

【００７４】なお、基準セルＲＣ−１１，ＲＣ−１２，
ＲＣ−２１，ＲＣ−２２の浮遊ゲ−トのゲ−ト長は、メ
モリセルＭＣ−１１，ＭＣ−１２，…，ＭＣ−２１，Ｍ
Ｃ−２２…の浮遊ゲ−トのゲ−ト長よりも長くなってい
る。

【００７５】上記構成によれば、メモリセル部１００に
おいて、メモリセルＭＣ−１１，ＭＣ−１２は、ドレイ
ンコンタクト部２５に対して互いに対向している。即
ち、両者のメモリセルは、ソ−スとドレインの位置が互
いに逆になっている。

【００７６】一方、読み出し動作時において、これらの
メモリセルＭＣ−１１，ＭＣ−１２と比較されるメモリ
セル部１０１の基準セルＲＣ−２１，ＲＣ２２は、ドレ
インコンタクト部３５に対して互いに対向している。即
ち、両者の基準セルは、ソ−スとドレインの位置が互い
に逆になっている。

【００７７】つまり、メモリセル部１００におけるメモ
リセルＭＣ−１１のドレインコンタクト２５に対する向
きは、メモリセル部１０１における基準セルＲＣ−２１
のドレインコンタクト３５に対する向きと同じであり、
また、メモリセル部１００におけるメモリセルＭＣ−１
２のドレインコンタクト２５に対する向きは、メモリセ
ル部１０１における基準セルＲＣ−２２のドレインコン
タクト３５に対する向きと同じである。

【００７８】従って、図３に示すようなイオン注入の方
向に起因するシャド−オフセットＡや、図４に示すよう
な浮遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれ
などによるカップリング容量の変化が生じても、メモリ
セル部１００のメモリセルＭＣ−１１が選択されるとき
は、このメモリセルＭＣ−１１と向きが同じであるメモ
リセル部１０１の基準セルＲＣ−２１を選択すれば、両
者の閾値は同じ方向にずれるため、ｇｍ比の逆転による
誤読み出しが生じることもなく、電源電圧の低電圧化に
も貢献できる。

【００７９】同様に、メモリセル部１００のメモリセル
ＭＣ−１２が選択されるときは、このメモリセルＭＣ−
１２と向きが同じであるメモリセル部１０１の基準セル
ＲＣ−２２を選択すればよい。 ［Ｃ］ 図５は、図１のワ−ド線選択回路の構成を具体
的に示すものである。この選択回路は、例えばメモリセ
ル部１００のメモリセルＭＣ−１１が選択されるとき
は、このメモリセルＭＣ−１１と向きが同じであるメモ
リセル部１０１の基準セルＲＣ−２１を選択し、メモリ
セル部１００のメモリセルＭＣ−１２が選択されるとき
は、このメモリセルＭＣ−１２と向きが同じであるメモ
リセル部１０１の基準セルＲＣ−２２を選択するための
回路である。

【００８０】まず、このワ−ド線選択回路の構成につい
て説明する。 （１） メモリセルのワ−ド線を選択する部分 プリデコ−ダ１０４は、ＰチャネルＭＯＳトランジスタ
Ｐ１１〜Ｐ１４，Ｐ２１〜Ｐ２４のゲ−ト及びＮチャネ
ルＭＯＳトランジスタＮ１１〜Ｎ１４，Ｎ２１〜Ｎ２４
のゲ−トに接続されている。即ち、プリデコ−ダ１０４
は、ＭＯＳトランジスタＰ１１〜Ｐ１４，Ｐ２１〜Ｐ２
４，Ｎ１１〜Ｎ１４，Ｎ２１〜Ｎ２４のオン／オフを制
御する。

【００８１】プリデコ−ダについて図６を参照しながら
説明する。ＮＡＮＤ１０５ａには、入力信号Ａ１，Ａ２
が入力されている。ＮＡＮＤ１０５ｂには、入力信号Ａ
１とインバ−タＩ１の出力信号（入力信号Ａ２の反転信
号）／Ａ２が入力されている。ＮＡＮＤ１０５ｃには、
インバ−タＩ２の出力信号（入力信号Ａ１の反転信号）
／Ａ１と入力信号Ａ２が入力されている。ＮＡＮＤ１０
５ｄには、インバ−タＩ３の出力信号（入力信号Ａ１の
反転信号）／Ａ１とインバ−タＩ４の出力信号（入力信
号Ａ２の反転信号）／Ａ２が入力されている。

【００８２】ＮＡＮＤ１０５ａの出力信号は、インバ−
タＩ５を介して図５のトランジスタＮ１４，Ｔ１４，Ｎ
２１，Ｔ２１のゲ−トに印加され、また、インバ−タＩ
５，Ｉ６を介して図５のトランジスタＰ１４，Ｐ２１の
ゲ−トに印加されいる。

【００８３】ＮＡＮＤ１０５ｂの出力信号は、インバ−
タＩ７を介して図５のトランジスタＮ１３，Ｔ１３，Ｎ
２２，Ｔ２２のゲ−トに印加され、また、インバ−タＩ
７，Ｉ８を介して図５のトランジスタＰ１３，Ｐ２２の
ゲ−トに印加されいる。

【００８４】ＮＡＮＤ１０５ｃの出力信号は、インバ−
タＩ９を介して図５のトランジスタＮ１２，Ｔ１２，Ｎ
２３，Ｔ２３のゲ−トに印加され、また、インバ−タＩ
９，Ｉ１０を介して図５のトランジスタＰ１２，Ｐ２３
のゲ−トに印加されいる。

【００８５】ＮＡＮＤ１０５ｄの出力信号は、インバ−
タＩ１１を介して図５のトランジスタＮ１１，Ｔ１１，
Ｎ２４，Ｔ２４のゲ−トに印加され、また、インバ−タ
Ｉ１１，Ｉ１２を介して図５のトランジスタＰ１１，Ｐ
２４のゲ−トに印加されいる。

【００８６】ＮＡＮＤ１０６には、入力信号Ａａ，ＰＡ
１，ＰＡ２が入力されている。ＮＡＮＤ１０６の出力端
は、ＭＯＳトランジスタＰ１１〜Ｐ１４，Ｎ１１〜Ｎ１
４からなるスイッチ回路を介してレベルシフタ回路１０
７ａ，１０７ｂ，…に接続されている。レベルシフタ回
路１０７ａ，１０７ｂ，…は、メモリセル部１００の一
つのブロック１０−Ｎ内に存在するメモリセルの数と同
じ数だけ存在し、各々のレベルシフタ回路は、メモリセ
ルＭＣ−１１，ＭＣ−１２，…のゲ−トに接続されてい
る。

【００８７】ＮＡＮＤ１０８には、入力信号／Ａａ，Ｐ
Ａ１，ＰＡ２が入力されている。ＮＡＮＤ１０８の出力
端は、ＭＯＳトランジスタＰ２１〜Ｐ２４，Ｎ２１〜Ｎ
２４からなるスイッチ回路を介してレベルシフタ回路１
０９ａ，１０９ｂ，…に接続されている。レベルシフタ
回路１０９ａ，１０９ｂ，…は、メモリセル部１０１の
一つのブロック１１−Ｎ内に存在するメモリセルの数と
同じ数だけ存在し、各々のレベルシフタ回路は、メモリ
セルＭＣ−２１，ＭＣ−２２，…のゲ−トに接続されて
いる。

【００８８】レベルシフタ回路１０７ａ…，１０９ａ…
について図７を参照しながら説明する。ＮＡＮＤ１０６
の出力信号は、ＮチャネルＭＯＳトランジスタＮ１を介
してＰチャネルＭＯＳトランジスタＰ１のドレイン及び
ＰチャネルＭＯＳトランジスタＰ２のゲ−トに印加され
ると共に、ＮチャネルＭＯＳトランジスタＮ２のゲ−ト
に印加されている。

【００８９】ＭＯＳトランジスタＮ１のゲ−トには、電
源電位ＶＤＤが印加されている。ＭＯＳトランジスタＰ
１のソ−スには、昇圧電位ＶＰＰが印加され、ゲ−トは
出力端（ワ−ド線）に接続されている。ＭＯＳトランジ
スタＰ２のソ−スには、昇圧電位ＶＰＰが印加され、ド
レインは出力端（ワ−ド線）に接続されている。ＭＯＳ
トランジスタＮ２のソ−スには、接地電位が印加され、
ドレインは出力端（ワ−ド線）に接続されている。

【００９０】（２） 基準セルのワ−ド線を選択する部
分 まず、メモリセル部１００の基準セルのワ−ド線を選択
する回路について述べる。ＰチャネルＭＯＳトランジス
タＰ３，Ｐ６のゲ−ト及びＮチャネルＭＯＳトランジス
タＮ３のゲ−トには、それぞれ入力信号Ａ０が印加され
ている。また、ＰチャネルＭＯＳトランジスタＰ４，Ｐ
５のゲ−ト及びＮチャネルＭＯＳトランジスタＮ４のゲ
−トには、それぞれインバ−タＩ１３の出力信号（入力
信号Ａ０の反転信号）／Ａ０が印加されている。

【００９１】入力信号／Ａａは、インバ−タＩ１４及び
ＭＯＳトランジスタＰ５，Ｎ３からなるスイッチ回路を
介してレベルシフタ回路１１０ａに入力されている。レ
ベルシフタ回路１１０ａは、基準セルＲＣ−１１の制御
ゲ−ト（ワ−ド線）に接続されている。また、入力信号
／Ａａは、インバ−タＩ１４及びＭＯＳトランジスタＰ
６，Ｎ４からなるスイッチ回路を介してレベルシフタ回
路１１０ｂに入力されている。レベルシフタ回路１１０
ｂは、基準セルＲＣ−１２の制御ゲ−ト（ワ−ド線）に
接続されている。

【００９２】ＭＯＳトランジスタＰ３，Ｐ４のソ−スに
は電源電位ＶＤＤが印加され、ドレインは、それぞれレ
ベルシフタ回路１１０ａ，１１０ｂに接続されている。
次に、メモリセル部１０１の基準セルのワ−ド線を選択
する回路について述べる。ＰチャネルＭＯＳトランジス
タＰ７，Ｐ８のゲ−ト及びＮチャネルＭＯＳトランジス
タＮ６のゲ−トには、それぞれ入力信号Ａ０が印加され
ている。また、ＰチャネルＭＯＳトランジスタＰ９，Ｐ
１０のゲ−ト及びＮチャネルＭＯＳトランジスタＮ５の
ゲ−トには、それぞれインバ−タＩ１５の出力信号（入
力信号Ａ０の反転信号）／Ａ０が印加されている。

【００９３】入力信号Ａａは、インバ−タＩ１６及びＭ
ＯＳトランジスタＰ７，Ｎ５からなるスイッチ回路を介
してレベルシフタ回路１１１ａに入力されている。レベ
ルシフタ回路１１１ａは、基準セルＲＣ−２１の制御ゲ
−ト（ワ−ド線）に接続されている。また、入力信号Ａ
ａは、インバ−タＩ１６及びＭＯＳトランジスタＰ１
０，Ｎ６からなるスイッチ回路を介してレベルシフタ回
路１１１ｂに入力されている。レベルシフタ回路１１１
ｂは、基準セルＲＣ−２２の制御ゲ−ト（ワ−ド線）に
接続されている。

【００９４】ＭＯＳトランジスタＰ８，Ｐ９のソ−スに
は電源電位ＶＤＤが印加され、ドレインは、それぞれレ
ベルシフタ回路１１１ａ，１１１ｂに接続されている。 ［Ｄ］ 次に、図５〜図７に示すワ−ド線選択回路の動
作について説明する。ワ−ド線選択回路１０３に入力さ
れる信号のうち、入力信号Ａａは、メモリセル部１０
０，１０１の選択を行い、入力信号Ａ０は、基準セルの
ワ−ド線の選択を行い、入力信号Ａ１は、メモリセルの
ワ−ド線の選択を行うためのものである。

【００９５】（１） Ａａ＝１，Ａ０＝０，Ａ１＝０の
入力信号が与えられる場合 まず、メモリセル部の選択について述べる。入力信号Ａ
ａが“１”であるから、ＮＡＮＤ１０８の出力信号は、
常に“１”となる。従って、メモリセルのワ−ド線の選
択については、ＮＡＮＤ１０８の出力信号（レベルシフ
タ回路の入力信号）が“０”になり得るメモリセル部１
００が選択されたことになる。一方、基準セルのワ−ド
線の選択については、レベルシフタ回路の入力信号が
“０”となるメモリセル部１０１が選択されたことにな
る。

【００９６】次に、メモリセルのワ−ド線の選択につい
て述べる。入力信号Ａ０が“０”で、入力信号Ａ１が
“０”であるから、プリデコ−ダ１０４の出力は、（Ｓ
ａ，／Ｓａ）＝（０，１）、（Ｓｂ，／Ｓｂ）＝（０，
１）、（Ｓｃ，／Ｓｃ）＝（０，１）、（Ｓｄ，／Ｓ
ｄ）＝（１，０）となる。

【００９７】従って、ＭＯＳトランジスタＰ１１，Ｎ１
１がオン状態となり、ＭＯＳトランジスタＴ１１がオフ
状態となり、レベルシフタ回路１０７ａには、入力信号
として“０”が入力される。また、その他のレベルシフ
ト回路１０７ｂ，１０７ｃ，…では、ＭＯＳトランジス
タＰ１２〜Ｐ１４，Ｎ１２〜Ｎ１４がオフ状態となり、
ＭＯＳトランジスタＴ１２，Ｔ１３…がオン状態となる
ため、入力信号として“１”が入力される。

【００９８】レベルシフト回路１０７ａは、出力信号と
して昇圧電位ＶＰＰを出力し、この昇圧電位ＶＰＰがメ
モリセルＭＣ−１１のワ−ド線に印加されることにな
る。よって、メモリセルＭＣ−１１のワ−ド線が選択さ
れ、メモリセルＭＣ−１１のデ−タが読み出される。

【００９９】なお、その他のレベルシフタ回路１０７
ｂ，１０７ｃ，…は、出力信号として接地電位を出力す
るため、メモリセルＭＣ−１２，ＭＣ−１３…のワ−ド
線は選択されない。

【０１００】次に、基準セルのワ−ド線の選択について
述べる。入力信号Ａ０が“０”であるから、ＭＯＳトラ
ンジスタＰ７，Ｎ５がオン状態になり、ＭＯＳトランジ
スタＰ１０，Ｎ６がオフ状態になる。従って、入力信号
Ａａ（＝“０”）は、レベルシフタ回路１１１ａにのみ
入力され、レベルシフタ回路１１１ａは、出力信号とし
て昇圧電位ＶＰＰを出力し、この昇圧電位ＶＰＰが基準
セルＲＣ−２１のワ−ド線に印加されることになる。

【０１０１】従って、基準セルＲＣ−２１のワ−ド線が
選択され、メモリセルＭＣ−１１の閾値と、ドレインコ
ンタクト部に対する向きがメモリセルＭＣ−１１と同じ
である基準セルＲＣ−２１の閾値がセンスアンプ１０２
により比較され、メモリセルＭＣ−１１のデ−タが読み
出される。

【０１０２】（１） Ａａ＝１，Ａ０＝１，Ａ１＝０の
入力信号が与えられる場合 まず、メモリセル部の選択について述べる。入力信号Ａ
ａが“１”であるから、ＮＡＮＤ１０８の出力信号は、
常に“１”となる。従って、メモリセルのワ−ド線の選
択については、ＮＡＮＤ１０８の出力信号（レベルシフ
タ回路の入力信号）が“０”になり得るメモリセル部１
００が選択されたことになる。一方、基準セルのワ−ド
線の選択については、レベルシフタ回路の入力信号が
“０”となるメモリセル部１０１が選択されたことにな
る。

【０１０３】次に、メモリセルのワ−ド線の選択につい
て述べる。入力信号Ａ０が“１”で、入力信号Ａ１が
“０”であるから、プリデコ−ダ１０４の出力は、（Ｓ
ａ，／Ｓａ）＝（０，１）、（Ｓｂ，／Ｓｂ）＝（０，
１）、（Ｓｃ，／Ｓｃ）＝（１，０）、（Ｓｄ，／Ｓ
ｄ）＝（０，１）となる。

【０１０４】従って、ＭＯＳトランジスタＰ１２，Ｎ１
２がオン状態となり、ＭＯＳトランジスタＴ１２がオフ
状態となり、レベルシフタ回路１０７ｂには、入力信号
として“０”が入力される。また、その他のレベルシフ
タ回路１０７ａ，１０７ｃ，…では、ＭＯＳトランジス
タＰ１１，Ｐ１３，Ｐ１４，Ｎ１１，Ｎ１３，Ｎ１４が
オフ状態となり、ＭＯＳトランジスタＴ１１，Ｔ１３…
がオン状態となるため、入力信号として“１”が入力さ
れる。

【０１０５】レベルシフト回路１０７ｂは、出力信号と
して昇圧電位ＶＰＰを出力し、この昇圧電位ＶＰＰがメ
モリセルＭＣ−１２のワ−ド線に印加されることにな
る。よって、メモリセルＭＣ−１２のワ−ド線が選択さ
れ、メモリセルＭＣ−１２のデ−タが読み出される。

【０１０６】なお、その他のレベルシフタ回路１０７
ａ，１０７ｃ，…は、出力信号として接地電位を出力す
るため、メモリセルＭＣ−１１，ＭＣ−１３…のワ−ド
線は選択されない。

【０１０７】次に、基準セルのワ−ド線の選択について
述べる。入力信号Ａ０が“１”であるから、ＭＯＳトラ
ンジスタＰ１０，Ｎ６がオン状態になり、ＭＯＳトラン
ジスタＰ７，Ｎ５がオフ状態になる。従って、入力信号
Ａａ（＝“０”）は、レベルシフタ回路１１１ｂにのみ
入力され、レベルシフタ回路１１１ｂは、出力信号とし
て昇圧電位ＶＰＰを出力し、この昇圧電位ＶＰＰが基準
セルＲＣ−２２のワ−ド線に印加されることになる。

【０１０８】従って、基準セルＲＣ−２２のワ−ド線が
選択され、メモリセルＭＣ−１２の閾値と、ドレインコ
ンタクト部に対する向きがメモリセルＭＣ−１２と同じ
である基準セルＲＣ−２２の閾値がセンスアンプ１０２
により比較され、メモリセルＭＣ−１２のデ−タが読み
出される。

【０１０９】上記ワ−ド線選択回路を用いれば、図２及
び図３のようなパタ−ンを有する不揮発性半導体メモリ
において、実際にシャド−オフセットや合わせずれに起
因する誤読み出しを生じさせない回路構成を提供するこ
とができる。

【０１１０】なお、本発明は、スタックドゲ−ト構造の
ＥＰＲＯＭやフラッシュＥＥＰＲＯＭなどの不揮発性半
導体メモリに適用でき、さらにこれらメモリを搭載した
シングルチップマイクロコントロ−ラなどにも適用でき
る。

【０１１１】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する。ド
レインを共有するメモリセルのペアがドレインコンタク
ト部に対して互いに逆方向を向いていても、ドレインを
共有する基準セルのペアもドレインコンタクト部に対し
て互いに逆方向を向いている。つまり、メモリセルペア
の一つからデ−タを読み出す場合、デ−タを読み出すメ
モリセルの向きと、このメモリセルに比較される基準セ
ルの向きとが、常に同じになるようなパタ−ン配置と回
路構成を実現している。

【０１１２】従って、二つのメモリセル部の間に一つの
センスアンプが配置され、このセンスアンプは、一方の
メモリセル部のメモリセルの閾値と他方のメモリセル部
の基準セルの閾値を比較する方式である場合において、
イオン注入の方向に起因するシャド−オフセットや、浮
遊ゲ−ト及び制御ゲ−トと素子領域との合わせずれなど
によるカップリング容量の変化が生じても、メモリセル
の閾値がずれる方向と基準セルの閾値がずれる方向が互
いに同じ方向になる。

【０１１３】つまり、誤読み出しなどを生じさせないパ
タ−ンを有する不揮発性半導体メモリを提供することが
できると共に、上記パタ−ンを有する不揮発性半導体メ
モリにおいて、実際にシャド−オフセットや合わせずれ
に起因する誤読み出しを生じさせない回路構成を有する
不揮発性半導体メモリを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わる不揮発性半導体メモ
リを示す回路図。

【図２】図１の半導体メモリのメモリセル部におけるパ
タ−ンの一例を示す平面図。

【図３】図２のIII −III ´線に沿う断面図。

【図４】図１の半導体メモリのメモリセル部におけるパ
タ−ンの一例を示す平面図。

【図５】図１の半導体メモリのワ−ド線選択回路を詳細
に示す回路図。

【図６】図５の選択回路のプリデコ−ダを詳細に示す回
路図。

【図７】図５の選択回路のレベルシフト回路を詳細に示
す回路図。

【図８】従来の不揮発性半導体メモリを示す回路図。

【図９】図８の半導体メモリのメモリセル部におけるパ
タ−ンの一例を示す平面図。

【図１０】図９のＸ−Ｘ´線に沿う断面図。

【図１１】図８の半導体メモリのメモリセル部における
パタ−ンの一例を示す平面図。

【符号の説明】

２１ ：半導体基板、 ２２，２７，３０ ：ドレイン、 ２３ａ，２３ｂ，２８ａ，２８ｂ，３１ａ，３１ｂ ：
ソ−ス、 ２４ａ，２４ｂ，２９ａ，２９ｂ，３２ａ，３２ｂ ：
浮遊ゲ−ト、 ２５，３３，３５ ：ドレインコン
タクト部、 ２６，３４，３６ ：ソ−スコンタ
クト部、 １００，１０１ ：メモリセル
部、 １０２ ：センスアン
プ、 １０３ ：ワ−ド線選択
回路、 １０４ ：プリデコ−
ダ、 １０５ａ〜１０５ｄ，１０６，１０８ ：ＮＡＮＤ、 １０７ａ〜１０７ｄ，１０９ａ〜１０９ｄ，１１０ａ，
１１０ｂ，１１１ａ，１１１ｂ
：レベルシフタ回路、 １０−１〜１０−Ｎ ：メモリセルの
ブロック、 ＭＣ−１１，ＭＣ−１２…，ＭＣ−２１，ＭＣ−２２…
：メモリセル、 ＲＣ−１１，ＲＣ−１２，ＲＣ−２１，ＲＣ−２２ ：
基準セル、 ＷＬ−１１，ＷＬ−１２…，ＷＬ−２１，ＷＬ−２２…
：メモリセルのワ−ド線、 ＷＬ−Ｒ１１，ＷＬ−Ｒ１２，ＷＬ−Ｒ２１，ＷＬ−Ｒ
２２ ：基準セルのワ−ド線、 ＢＬ−１，ＢＬ−２ ：ビット線、 Ｔdis-1 〜Ｔdis-N ：ディスチャ−
ジトランジスタ、 Ｔpre-1 ，Ｔpre-N ：プリチャ−ジ
トランジスタ、 Ｔcs-11 ，Ｔcs-12 ，Ｔcs-21 ，Ｔcs-22 ：カラム選
択トランジスタ、 Ｔtr-1，Ｔtr-2 ：転送トランジ
スタ、 Ｐ１〜Ｐ１０，Ｐ１１〜Ｐ１４，Ｐ２１〜Ｐ２４，Ｔ１
１〜Ｔ１４，Ｔ２１〜Ｔ２４
：ＰチャネルＭＯＳトランジスタ、 Ｎ１〜Ｎ６，Ｎ１１〜Ｎ１４，Ｎ２１〜Ｎ２４ ：Ｎチ
ャネルＭＯＳトランジスタ、 Ｉ１〜Ｉ１６ ：インバ−タ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/8247 29/788 29/792 Ｇ１１Ｃ 17/00 ５２０ Ａ Ｈ０１Ｌ 29/78 ３７１

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１及び第２メモリセル部と、前記第１
   及び第２メモリセル部の間に配置されるセンスアンプ
   と、前記第１及び第２メモリセル部のメモリセルのワ−
   ド線を選択する選択回路とから構成され、 前記第１及び第２メモリセル部の各々は、第１ドレイン
   に対して第１方向にソ−スを有する第１メモリセルと、
   前記第１ドレインに対して前記第１方向に対向する第２
   方向にソ−スを有する第２メモリセルと、第２ドレイン
   に対して前記第１方向にソ−スを有する第１基準セル
   と、前記第２ドレインに対して前記第２方向にソ−スを
   有する第２基準セルとを有し、 前記選択回路は、前記第１又は第２メモリセル部の第１
   メモリセルのワ−ド線を選択する場合には、同時に前記
   第２又は第１メモリセル部の第１基準セルのワ−ド線を
   選択し、前記第１又は第２メモリセル部の第２メモリセ
   ルのワ−ド線を選択する場合には、同時に前記第２又は
   第１メモリセル部の第２基準セルのワ−ド線を選択し、 前記センスアンプは、前記第１又は第２メモリセルの閾
   値と前記第１又は第２基準セルの閾値を比較して前記第
   １又は第２メモリセルのデ−タを読み出すことを特徴と
   する不揮発性半導体メモリ。
2. 【請求項２】 前記第１及び第２メモリセル部の各々に
   おいて、前記第１及び第２メモリセルのワ−ド線及び前
   記第１及び第２基準セルのワ−ド線は、それぞれ前記セ
   ンスアンプに沿う方向に延在し、前記第１及び第２メモ
   リセル及び前記第１及び第２基準セルのビット線は、そ
   れぞれ前記センスアンプに対し垂直方向に延在し、前記
   第１及び第２メモリセル及び前記第１及び第２基準セル
   のソ−スは、前記第１又は第２ドレインに対し前記ビッ
   ト線に沿う方向に配置されていることを特徴とする請求
   項１に記載の不揮発性半導体メモリ。