JP3348911B2 - トップ・ドレイン・トレンチ形resurf dmosトランジスタ構造体 - Google Patents
トップ・ドレイン・トレンチ形resurf dmosトランジスタ構造体Info
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Description
関する。さらに詳細にいえば、本発明は特に大電力用装
置に関する。
において、電力用集積回路の開発に多くの努力がなされ
てきた。技術の進歩により、縮小された表面電界(RE
SURF)技術によって、低「オン抵抗」(RDSオ
ン)と、それと同時に、高ブレークダウン性能を有す
る、LDMOS(横向き2重拡散MOSトランジスタ)
が可能になった。(J.A.アッペルおよびH.M.
J.ベース名の論文、「高電圧薄層装置(RESURF
装置)」、IEDMテクニカル・ダイジェスト、238
頁−241頁、1979年を見よ。)
積領域は非常に重要である。通常、トランジスタの面積
領域が増加すると、トランジスタのRDSオンが減少す
る。トランジスタの特性と装置のコストとの兼ね合い
は、設計の非常に重要な制約になる。本発明は、低RD
Sオンを有し、一方同時に、トランジスタの面積領域を
できるだけ小さくする、新規なトランジスタ構成体を得
ることを目標とした研究の成果である。提案された1つ
の改良された構成体は、トレンチ形DMOSトランジス
タの開発により得られた構成体である。(ウエダ・ダイ
スケ、タカギ・ヒロミツ、カノ・ゴータ名の論文、「完
全自己整合工程を用いて製造された超低オン抵抗電力用
MOSFET」、IEEEトランスアクションズ・オン
・エレクトロン・デバイス、第RD−34巻、第4号、
1987年4月を見よ。)その他の改良も請求されてい
る。
は、優れたRDSオン特性を有し、一方、小さなトラン
ジスタ面積領域を有する、高電圧電力用トランジスタを
得ることである。本発明のまた別の目的は、その基板か
ら分離されたソースを備えた、トレンチ形DMOS技術
形の電力用トランジスタを得ることである。本発明のそ
の他の目的および本発明の利点は、下記説明および添付
図面により、容易に理解されるであろう。
スとドレインとの間にあるトレンチの中に作成された、
ソースと、ドレインと、ゲートとを有する。トレンチ
は、不均一な分離用裏打ち剤を有することができる。こ
の構造体は、小さなトランジスタ・セル・ピッチを有
し、優れたRDSオン特性を備えた、トップ・ドレイン
・トレンチ形RESURF DMOS(縮小された表面
電界2重拡散MOS)トランジスタを形成する。トップ
・ドレイン構造体により、1個の半導体ダイの上に、多
数個のトレンチ形RESURF LDMOSトランジス
タを作成することを可能にする。ソースを基板から分離
するために、ソースの下に分離領域を備えることができ
る。このことにより、高レベル側駆動器の応用におい
て、この装置を利点をもって組み込むことができる。
用するDMOSトランジスタ30の横断面図である。こ
の装置は、前記の従来の技術のところで説明したウエダ
らの論文に開示されている装置である。トランジスタ3
0は基板を有する。この基板の中に、ドレイン32と、
ドリフト領域34と、P形ウエル領域36と、バックゲ
ート38と、ソース40とが形成される。P形ウエル領
域36を通して、トレンチがドリフト領域34の中に作
成される。このトレンチは酸化物で均一に裏打ちされ、
そしてポリシリコンで満たされて、ゲート42が作成さ
れる。ゲート・トレンチ42を備えることにより、(P
形ウエル領域36の中の)チヤンネル35がトレンチに
隣接して存在する。このことにより、トレンチを利用し
ない従来の垂直形DMOS(2重拡散MOS)の横向き
チヤンネルの占める空間距離を小さくすることができ
る。不幸なことに、トレンチを利用するDMOSトラン
ジスタ30は垂直形装置(ドレイン領域32は基板であ
る)であり、このことは、個別に分離されて隔離された
トレンチ利用DMOSトランジスタ30を、同じダイの
上に作成することを困難にする。1つの基板の上に作成
された複数個の垂直トレンチ形電力用トランジスタは、
共通のドレイン端子を共有し、したがって、個々の装置
を相互に分離し隔離することはできない。
セル・トップ・ドレイン・トレンチ形RESURF D
MOSトランジスタ50の横断面図である。トランジス
タ50は、トランジスタ・セル51とトランジスタ・セ
ル52とを有する。トランジスタ・セル51とトランジ
スタ・セル52は、同じ構造を有する。トランジスタ・
セル51とトランジスタ・セル52は、ドレイン16を
共有する。トランジスタ・セル51は、基板12の表面
の中に作成された、ソース20と、ドレイン16と、ゲ
ート26とを有する。ゲート26は、ソース20とドレ
イン16との間のトレンチ27の中にある。ドリフト領
域14は、トレンチ27を部分的に取り囲む。トレンチ
27は、不均一な酸化物24aおよび24bで裏打ちさ
れる。ポリシリコンのような導電体材料がトレンチを満
たし、そしてそれらがゲート26を形成する。酸化物2
4aは薄い誘電体であり、そしてトランジスタ・セル5
1のゲート酸化物24aを形成する。酸化物24bは厚
い酸化物であり、そしてドリフト領域14の近くのトレ
ンチを裏打ちし、トランジスタのブレークダウンを保護
する役割を果たす。P形ウエル領域18は、P形ウエル
領域18の中のソース20とバックゲート22を備えた
トレンチの1つの側面上にある。ゲート酸化物24aの
近傍のP形ウエル領域18と基板12の部分は、印加さ
れたゲート電圧の影響を受けて反転し、チヤンネル15
を形成する。チヤンネル15は、ゲート26の電圧がト
ランジスタ50の閾値電圧Vt を越えて増大する時、ド
リフト領域14からソース20へ電流を運ぶ。ドレイン
領域16はドリフト領域14の中にある。酸化物24c
はゲート26を被覆する。酸化物24cは、その中に、
ゲート26との接触のための接触体開口部を有する。
形装置である図1のトレンチDMOSトランジスタ30
とは異なって、図2のトランジスタ50はトップ・ドレ
イン装置(ドレイン16はウエハのトップから接触して
いる)である。電流は、垂直方向と横方向との両方に流
れる。電流はドレイン16からドリフト領域14へ垂直
方向に流れ、そしてドリフト領域14からチヤンネル1
5へ横方向に流れ、そして再びチヤンネル15からソー
ス20へ垂直方向に流れる。このトップ・ドレイン方式
の特徴は、多数個の分離されたトレンチ形横向きDMO
Sトランジスタを1個の基板の中に作成することを可能
にする。
URF DMOSトランジスタ50は、先行技術による
横形装置に比べ、セル・ピッチ(W)が大幅に小い。先
行技術による横形装置のセル・ピッチ(W)は約8マイ
クロメートルであり、一方、トップ・ドレイン方式のト
レンチ形RESURF DMOSトランジスタ50のセ
ル・ピッチは約3マイクロメートルである。このことに
より、2倍以上のトランジスタ集積度を得ることができ
る。個々のトランジスタ・セルの集積度が大きくなるこ
とにより、単位のトランジスタ面積領域当たりに、より
多くのチヤンネル領域が得られる。RDSオンはトラン
ジスタ面積領域に逆比例する。したがって、与えられた
シリコンの面積領域に対するチヤンネル領域の増大は、
トランジスタRDSオンを減少させる。
方式により利点を有して製造することができる。複数個
のP形ウエル領域18およびドリフト領域14は、P形
基板12の中に作成される。その際、P形ウエル領域1
8およびドリフト領域14は相互に隣接し、かつ、接触
するように作成される。ドリフト領域14は、下記で説
明されるように、2個の領域14aおよび14bで構成
される。ウエハの中で、P形ウエル領域18とドリフト
領域14との界面のに、トレンチがエッチングにより作
成される。トレンチはP形ウエル領域18を通してウエ
ハの中に広がっており、およびドリフト領域14の中に
も広がっている。ウエハの表面の上に、厚さが約500
オングストロームのSiO2 層が作成され、そしてま
た、トレンチの内側が裏打ちされる。このSiO2 層の
上に、厚さが約1500オングストロームのSi3 N4
層が作成される。ウエハの表面上に、パターンに作成さ
れたレジストが沈着され、そしてドリフト領域14の上
のSi3 N4 層の部分が等方的エッチングで除去され、
および、トレンチの中でレジストにより保護されていな
いSi3 N4 層の部分が除去される。したがって、おの
おののトレンチはSi 3 N4 層で部分的にだけ裏打ちさ
れる。N形注入体は、レジストにより被覆されていない
基板12の中に、小さなタンク14bを形成する。これ
らのN形タンク14bは、熱処理サイクルと焼鈍しとに
より、外側に拡散し、そして、ドリフト領域14aと連
結する。ウエハの表面上に、厚さが約2500オングス
トロームのSiO2 層24bが作成され、それにより、
Si3 N4 層でマスクされていない領域の厚さが増加す
る。パターンに作成されたSi3 N4 層が除去され、そ
して厚さが不均一のトレンチのSiO2 層が残る。トレ
ンチの約半分が約2500オングストロームの厚さの酸
化物裏打ち剤(24b)を有し、そしてトレンチの約半
分が約500オングストロームの厚さの酸化物裏打ち剤
を有する。500オングストロームの酸化物の領域に湿
式エッチングが行われ、そして、SiO2 層の別の層2
4a(500オングストローム)がその場所で成長され
る。このことが実行されることにより、高品質の薄い酸
化物24aが得られる。トランジスタ50の上に、N+
形に不純物添加されたポリシリコンの厚い層が作成さ
れ、それにより、トレンチが満たされ、そして、トラン
ジスタ・ゲート26が作成される。このポリシリコンの
層が、P形ウエル18とドリフト領域14の表面にま
で、再びエッチングされる。ウエハの表面上に、厚さが
約500オングストロームのSiO2 層24cが作成さ
れる。マスクされたN+形注入により、ドリフト領域1
4の中のドレイン領域16とP形ウエル領域18との中
に、ソース領域20が作成される。P+形注入により、
P形ウエル領域18の中に、バックゲート22が作成さ
れる。ウエハの表面上に、厚さが約5000オングスト
ロームのSiO 2 層(図2には示されていない)が作成
される。厚い酸化物の中に、ドレイン領域16と、ソー
ス領域20と、ゲート領域26とにまでの接触体開口部
がエッチングにより作成される。トランジスタ50の上
に、パターンに作成された金属層(図2には示されてい
ない)が沈着され、それにより、これらの接触体開口部
を通して、ドレイン領域16と、ソース領域20と、ゲ
ート領域26とへの電気的接触体が作成される。
6と、回路のアースに接続されたソース20と、制御回
路56に接続されたゲート26とを有する、低レベル側
駆動器として接続された図2のトランジスタ50を示
す。大きな電圧(トランジスタの閾値電圧より大きな電
圧)がゲート26に現れる時、(P形ウエル領域18と
基板12の中に形成される)チヤンネル15が反転し、
そして電流が、ドレイン16から、ドリフト領域14を
通り、そしてチヤンネル15を通り、そして最後にソー
ス20を通って流れる。ドリフト領域14の不純物添加
量と、幅と、深さは、定格のブレークダウン電圧におい
てそれが完全に欠乏状態になるように設計され、それに
より、装置の中の電界の均一な広がりが得られる。この
ことにより、与えられたブレークダウン電圧に対し、そ
うでない場合よりもドリフト領域14にさらに多量の不
純物を添加することが可能であり、さらにRDSオンを
減少させることが可能である。
中、ドレイン16が(正規動作に対する最大定格より大
きい)高電圧に到達する時、下記の現象が起こる。すな
わち、ドレイン16の電圧が増大する時、ドリフト領域
14と基板領域12との境界面で、垂直方向に欠乏領域
が成長する。同時に、トレンチの側面に欠乏領域が形成
され、そして、ドリフト領域14の中央部に向かって成
長する。この水平方向の欠乏現象は、ゲート26の電圧
が、ドレイン16の電圧よりも大幅に低い電圧で起こ
る。ゲート26は電極板として作用し、トレンチのゲー
ト酸化物壁24bから離れる方向に電子に力を及ぼし、
そして欠乏領域を形成する。したがって、ドリフト領域
14は、垂直方向欠乏部分と水平方向欠乏部分との両方
により、完全に欠乏状態になるであろう。もしドレイン
16に加えられた電圧が増大するならば、最終的には、
電界はトランジスタ50をブレークダウンさせる臨界電
界値に到達するであろう。その場合、電流は、ドレイン
16から欠乏状態のドリフト領域14を通って、基板1
2の中に流れる。このことにより、チヤンネル15の隣
にある薄いゲート酸化物24aの近くで、ブレークダウ
ンが起こることが防止される。したがって、ブレークダ
ウンは、薄いゲート酸化物24aよりは丈夫な厚いゲー
ト酸化物24bの近くで起こるという、利点が得られ
る。
ある。図4のトランジスタ60は、分離領域17を除い
て、図2のトランジスタ50と同じである。分離領域
は、P形ウエル領域18の下の基板12の中に作成され
る。分離領域にはP形ウエル領域18とは反対の形の不
純物が添加され、したがって、ソース20は基板12か
ら電気的に分離される。このことにより、ソース20と
基板12との間の電気的分離を必要とする(ソースはア
ースに接続されない)高レベル側駆動器のような応用
に、トランジスタ60を用いることを可能にする、とい
う利点が得られる。ブレークダウン状態の期間中、トラ
ンジスタ60はトランジスタ50と同様に動作する。
SURF DMOSトランジスタ60は、P形ウエル領
域18とドリフト領域14の作成の前に分離領域17が
作成され、それにより、P形ウエル領域18とドリフト
領域14が分離領域17の中に作成されるという点を除
いて、図2のトランジスタ50と同様の方式で製造でき
る、という好ましい利点を有する。
58に接続されたドレイン16と、負荷52に接続され
たソース20と、制御回路56に接続されたゲート26
とを備えた、図4のトランジスタ60を有する。制御回
路56がトランジスタ60にオンになることを指令する
時、電流が、電源58から、トランジスタ60を通り、
そして負荷52を通り、回路のアース54へ流れる。ソ
ース20が基板(基板はアースに接続される)から分離
されている場合、負荷52が「短絡」することが避けら
れる、という利点が得られる。このことにより、負荷5
2を適切に駆動することができる。
方を製造する別の実施例では、トレンチのエッチングの
後、ウエハの上にSiO2 の厚い層が沈着され、そし
て、図2で説明されたポリシリコンの沈着と同様の方式
で、トレンチが酸化物で満たされる。ウエハの上にパタ
ーンに作成されたレジストが、トレンチの半分がエッチ
ングにより露出されるように、沈着される。エッチング
により、酸化物の厚さの一部分が除去され、それによ
り、トレンチの中に不均一な厚さの酸化物が作成され
る。これ以外の製造工程は、図2に示された製造工程と
同じである。
たけれども、前記説明は本発明がこれらの実施例に限定
されることを意味するものではない。本発明の前記説明
に基づき、開示された前記実施例を種々に変更すること
は、当業者にはすぐにできることは明らかであろう。し
たがって、請求項は、本発明の範囲内に入るこのような
変更された実施例をすべて包含するものと理解すべきで
ある。
る。 (1) ソースと、ドレインと、前記ソースと前記ドレ
インとの間のトレンチの中に作成されたゲートと、を有
する、高電圧電力用トランジスタ。
ジスタにおいて、ソース電極が前記ソースに接続され、
かつ、ドレイン電極が前記ドレインに接続され、かつ、
ゲート電極が前記ゲートに接続され、かつ、前記トラン
ジスタのトップ表面からアクセス可能である、前記高電
圧電力用トランジスタ。
ジスタにおいて、前記トレンチの中に厚さが不均一な誘
電体裏打ち剤をさらに有する、前記高電圧電力用トラン
ジスタ。
ジスタにおいて、前記不均一誘電体裏打ち剤が前記トレ
ンチの中の前記ソースの近傍に薄い部分と前記トレンチ
の中の前記ドレイン近傍に厚い部分とを有する、前記高
電圧電力用トランジスタ。
ジスタにおいて、前記不均一誘電体裏打ち剤が酸化物で
ある、前記高電圧電力用トランジスタ。
れたドリフト領域と、前記ドリフト領域の中に作成され
たドレイン領域と、前記基板の面内に作成され、かつ、
前記ドリフト領域と1つの界面で隣接する、P形ウエル
領域と、前記P形ウエル領域の中に作成されたソース領
域と、前記界面において前記基板の面内に作成されたト
レンチと、前記トレンチの中に作成されたゲートと、を
有する、高電圧電力用MOSトランジスタ。
ジスタにおいて、前記ソース領域を前記基板から電気的
に分離するために、前記P形ウエル領域の下の前記基板
の面内に作成された分離領域をさらに有する、前記高電
圧電力用MOSトランジスタ。
ジスタにおいて、前記基板および前記P形ウエル領域が
P形半導体材料であり、かつ、前記ソース領域と前記ド
レイン領域と前記ドリフト領域と前記分離領域とがN形
半導体材料である、前記高電圧電力用MOSトランジス
タ。
ジスタにおいて、前記ゲートが前記トレンチの中に厚さ
が不均一な誘電体と、前記不均一誘電体の上にあり、か
つ、前記トレンチを事実上満たしている、導電体材料
と、を有する、前記高電圧電力用MOSトランジスタ。
ンジスタにおいて、前記不均一誘電体が前記ソースに隣
接する前記トレンチの壁面の上に薄い酸化物裏打ち剤
と、前記ドリフト領域に隣接する前記トレンチの壁面の
上に厚い酸化物裏打ち剤と、を有する、前記高電圧電力
用MOSトランジスタ。
板の中にドリフト領域を作成する段階と、前記ドリフト
領域の中にドレイン領域を作成する段階と、前記基板の
中に、かつ、1つの界面で前記ドリフト領域に隣接し
て、P形ウエル領域を作成する段階と、前記P形ウエル
領域の中にソース領域を作成する段階と、前記界面にト
レンチ形ゲートを作成する段階と、を有する、セル・ピ
ッチを小さくすることにより高電圧電力用MOSトラン
ジスタのRDSオン特性を小さくする方法、および1個
の半導体チップの上に多数個の高電圧電力用MOSトラ
ンジスタを作成する方法。
前記トレンチの中に不均一誘電体裏打ち体を作成する段
階と、前記ゲートが作成されるように前記トレンチを導
電体材料で満たす段階と、をさらに有する、前記方法。
前記P形ウエル領域と前記ドリフト領域との両方の下に
分離領域を作成する段階をさらに有する、前記高電圧電
力用MOSトランジスタの前記ソースが前記基板から電
気的に分離された、前記方法。
RESURF DMOS(縮小された表面電界2重拡散
形MOS)トランジスタ構造体により、トランジスタ・
セル・ピッチをできるだけ小さくすることによって、優
れたRDSオン特性が得られる。前記トランジスタは、
ゲートと、ソースと、ドレインを有する。トレンチは不
均一な誘電体裏打ち体を有することができる。ドレイン
・ドリフト領域が前記トレンチを部分的に取り囲む。多
重トレンチ形RESURF DMOSトランジスタを1
個の半導体ダイの上に作成することを可能にし、電流は
横方向に流れる。ソースを基板から電気的に分離するた
めの分離領域を付加することにより、高レベル側駆動器
への応用に、およびソースとアースとの間に電気的な分
離を必要とする他の応用に、この電力用トランジスタを
組み込むことができる。
ジスタの横断面図。
Claims (2)
- 【請求項1】 トランジスタの表面に形成されたソース
と、該トランジスタの表面に形成された ドレインと、 前記ソースと前記ドレインとの間のトレンチの中に作成
されたゲートと、前記ソースに隣接した薄い部分と、前記ドレインに隣接
した厚い部分とを有する不均一な誘電体のトレンチ裏打
ち部と を有する、高電圧電力用トランジスタ。 - 【請求項2】 基板を作成する段階と、 前記基板の中にドリフト領域を作成する段階と、 前記ドリフト領域の中にドレイン領域を作成する段階
と、 前記基板の中に、かつ、1つの界面で前記ドリフト領域
に隣接して、P形ウエル領域を作成する段階と、 前記P形ウエル領域の中にソース領域を作成する段階
と、 前記界面にトレンチを作成する段階と、前記ソース領域に隣接した薄い部分と、前記ドレイン領
域に隣接した厚い部分とを有する不均一な誘電体のトレ
ンチ裏打ち部を前記トレンチに形成する段階と、 前記トレンチを導電材料で満たしてゲートを形成する段
階と を有する、1個の半導体チップの上に多数個の高電
圧電力用MOSトランジスタを作成する方法。
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