JP2001210838A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート−ソース電流を抑制し、低損失化が図
れる半導体装置を提供する。 【解決手段】 ｎ^-型層５のうちｐ⁺型ゲート層７及びｐ
^-型層６とｎ⁺型ソース層８との間に、該ｎ^-型層５の表
面から掘るようにトレンチ９を形成し、トレンチ９内を
絶縁膜１０で埋め込む。このように、絶縁膜１０を配置
することによって、ｐ⁺型ゲート層７及びｐ^-型層６とｎ
⁺型ソース層８との間を絶縁分離することができる。こ
れにより、半導体装置の作動時にｐ⁺型ゲート層７から
供給されるホールがｎ⁺型ソース層８を通じて直接ソー
スＳ１に流れることを防止することができ、ゲート−ソ
ース電流が流れることを抑制できる。このため、ゲート
−ソース間での電力消費を低減でき、低損失な半導体装
置とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワー素子等に用
いられる半導体装置に関するもので、特に、ＳＩトラン
ジスタ、パワーＭＯＳトランジスタ等に用いて好適であ
る。

【０００２】

【従来の技術】パワーデバイスでは、小面積で大量の電
流を流すことが要求される。大量の電流を流すには発熱
の少ない素子にする必要があり、そのためには素子の損
失を小さくする必要がある。

【０００３】大電流を流せる素子としてサイリスタ、Ｉ
ＧＢＴがある。しかしながら、これらの素子は大電流を
流すためにしきい値電圧として０．７Ｖ以上の電圧が必
要とされ、低損失化には限界がある。

【０００４】このため、従来では、しきい値の低減が可
能であるＤＭＯＳが使用されてきたが、ＤＭＯＳもチャ
ネル領域に電流が集中することから、低損失化には限界
があった。

【０００５】そこで、しきい値をほぼ０Ｖにでき、特定
部分に電流が集中しないデバイスとして、ＳＩトランジ
スタやバイポーラトランジスタの利用が考えられてい
る。

【０００６】図１２（ａ）、（ｂ）に、従来使用されて
いるＳＩトランジスタの断面構成及び作動状態をそれぞ
れ示し、図１３（ａ）、（ｂ）に、従来使用されている
バイポーラトランジスタの断面構成及び作動状態をそれ
ぞれ示す。

【０００７】ＳＩトランジスタは、図１２（ａ）に示す
ように、ＳＯＩ基板１００に備えられたｎ^-型層１０１
の表層部に形成されたｐ^-型層１０２と、このｐ^-型層１
０２内に形成されゲートＧに接続されたｐ⁺型ゲート層
１０３と、ｐ^-型層１０２及びｐ⁺型ゲート層１０３に隣
接するように形成されソースＳに接続されたｎ⁺型ソー
ス層１０４と、ｎ^-型層１０１の表層部においてｎ⁺型ソ
ース層１０４やｐ^-型層１０２及びｐ⁺型ゲート層１０３
から離間するように形成されドレインＤに接続されたｎ
⁺型ドレイン層１０５とにより構成されている。

【０００８】このような構成では、ゲートＧに電圧を印
加すると、図１２（ｂ）に示すようにｐ⁺型ゲート層１
０３を介してｐ^ー型層１０２からホール（図中の矢印
Ａ）が注入され、ドレイン−ソース間に電流（図中の矢
印Ｂ）が流れるようになっている。

【０００９】一方、バイポーラトランジスタは、図１３
（ａ）に示すように、ＳＯＩ基板１１０に備えられたｎ
^-型層１１１の表層部に形成されたｐ^-型層１１２と、ｐ
^-型層１１２内に形成されベースＢに接続されたｐ⁺型ベ
ース層１１３と、ｐ^-型層１１２内に形成されエミッタ
Ｅに接続されたｎ⁺型エミッタ層１１４と、ｎ^-型層１１
１の表層部においてｐ^-型層１１２から離間するように
形成されコレクタＣに接続されたｎ⁺型コレクタ層１１
５とにより構成されている。

【００１０】このような構成では、ベースＢに電圧を印
加すると、図１３（ｂ）に示すようにｐ⁺型ベース層１
１３を介してホール（図中の矢印Ａ）が注入され、コレ
クタ−エミッタ間に電流（図中の矢印Ｂ）が流れるよう
になっている。

【００１１】

【発明が解決しようとする課題】しかしながら、ＳＩト
ランジスタやバイポーラトランジスタでＤＭＯＳ以上の
電流を流す場合、よび水としてのゲート−ソース電流や
ベース−エミッタ電流（図１２（ｂ）、図１３（ｂ）中
の矢印Ｃ）が大量に流れるため、ゲート−ソース間やベ
ース−エミッタ間での損失が増大して素子が熱破壊され
てしまうという問題が発生する。

【００１２】本発明は上記点に鑑みてなされ、ゲート−
ソース電流やベース−エミッタ電流が流れることを抑制
し、低損失にできる半導体装置を提供することを目的と
する。

【００１３】

【課題を解決するための手段】本発明者らは、上記問題
を解決するべく以下の検討を行った。

【００１４】上記問題は、ドレイン−ソース間やコレク
タ−エミッタ間の電流経路に注入されるべきであるゲー
ト電流やベース電流が、実際には、ゲート−ソース間や
ゲート−エミッタ間に形成されるＰＮ接合を通じて、直
接ソースやエミッタに流れ込まれることによって発生し
ている。

【００１５】従って、ゲート電流やベース電流が直接ソ
ースやエミッタに流れ込むことを防止すれば、上記問題
を解決することができると考えられる。

【００１６】そこで、請求項１に記載の発明では、半導
体層（５）のうちゲート層（７）及び低濃度半導体領域
（６）と第１ソース層（８）との間には、該半導体層の
表面から掘られたトレンチ（９）が形成されており、ト
レンチ内には絶縁膜（１０）が配置されていることを特
徴としている。

【００１７】このように、絶縁膜を配置することによっ
て、ゲート層及び低濃度半導体領域と第１ソース層との
間を絶縁分離することができる。これにより、半導体装
置の作動時にゲート層から供給されるキャリアがソース
層を通じて直接ソースに流れることを防止することがで
き、ゲート−ソース電流が流れることを抑制できる。こ
のため、ゲート−ソース間での電力消費を低減でき、低
損失な半導体装置とすることができる。

【００１８】請求項２に記載の発明においては、トレン
チ内には、絶縁膜と該絶縁膜表面に形成されたポリシリ
コンゲート（２０）が配置されていることを特徴として
いる。

【００１９】このように、トレンチ内にポリシリコンゲ
ートを配置することにより、トレンチ近傍の半導体層に
蓄積層を形成することができ、よりゲート−ソース電流
を低減することができる。

【００２０】請求項３に記載の発明においては、低濃度
半導体領域には、半導体層よりも高濃度で構成された第
２ソース層（１３）が備えられ、第２ソース層と半導体
層との間に位置する低濃度半導体領域の表面部をチャネ
ル領域として、該チャネル領域上にはゲート絶縁膜（１
４）を介してゲート電極層（１５）が備えられているこ
とを特徴としている。

【００２１】このように、第２ソース層と半導体層との
間に位置する低濃度半導体領域の表面部をチャネル領域
とするＭＯＳトランジスタを備えたハイブリッドデバイ
スにも請求項１や請求項２に記載の発明を適用すること
ができる。

【００２２】請求項４に記載の発明においては、低濃度
半導体領域のうち、トレンチの側面に位置する部分に
は、半導体層よりも高濃度で構成された第２ドレイン層
（１７）が備えられ、第２ドレイン層と半導体層との間
に挟まれた低濃度半導体領域のうち、トレンチの側面に
位置する部分にチャネル領域が形成されるようになって
いることを特徴としている。

【００２３】このように、トレンチ内に形成されるポリ
シリコンゲートをゲート電極として、第２ドレイン層と
半導体層との間に挟まれた低濃度半導体領域のうち、ト
レンチの側面に位置する部分にチャネル領域が形成され
るＭＯＳトランジスタを備えることも可能である。

【００２４】請求項５に記載の発明においては、半導体
基板の垂直方向から見たときに、第１ソース層を中心と
して、該第１ソース層を囲むように、絶縁膜、ゲート
層、低濃度半導体領域、半導体層、及び第１ドレイン層
が順に配置されるようなレイアウトとなっていることを
特徴としている。

【００２５】このようなレイアウトとすれば、第１ソー
ス層の面積を小さくすることができるため、よりゲート
−ソース電流を低減することができる。

【００２６】請求項６に記載の発明においては、半導体
基板の垂直方向から見たときに、第１ドレイン層を中心
として、該第１ドレイン層を囲むように、半導体層、低
濃度半導体領域、ゲート層、絶縁膜、及び第１ソース層
が順に配置されるようなレイアウトとなっていることを
特徴としている。

【００２７】このようなレイアウトとすれば、ゲート層
の面積を大きくすることができるため、より大電流を流
せる半導体装置とすることができる。

【００２８】請求項８に記載の発明においては、半導体
層（３５）のうちベース層（３７）及び低濃度半導体領
域（３６）とエミッタ層（３８）との間には、該半導体
層の表面から掘られたトレンチ（３９）が形成されてお
り、トレンチ内には絶縁膜（４０）が配置されているこ
とを特徴としている。

【００２９】このように、絶縁膜を配置することによっ
て、ベース層及び低濃度半導体領域とエミッタ層との間
を絶縁分離することができる。これにより、半導体装置
の作動時にベース層から供給されるキャリアがエミッタ
層を通じて直接エミッタに流れることを防止することが
でき、ベース−エミッタ電流が流れることを抑制でき
る。このため、ベース−エミッタ間での電力消費を低減
でき、低損失な半導体装置とすることができる。

【００３０】なお、このような構成においても、請求項
９に示すレイアウトとすることにより、エミッタ層の面
積を小さくすることができ、よりベース−エミッタ電流
を低減することができる。また、請求項１０に示すレイ
アウトとすることにより、ベース層の面積を大きくする
ことができ、より大電流を流すことができる。

【００３１】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００３２】

【発明の実施の形態】（第１実施形態）図１に、本発明
の第１実施形態を適用したＳＩトランジスタの断面構成
及び作動状態を示す。また、図２に、ＳＩトランジスタ
のレイアウトを示す。なお、図２は、図１（ａ）を基板
垂直方向から見たときのレイアウト図を示す。以下、図
１、図２に基づいて本実施形態のＳＩトランジスタにつ
いて説明する。

【００３３】図１（ａ）に示すように、ＳＩトランジス
タは、酸化膜１を介して２枚の半導体基板２、３を貼り
合わせたＳＯＩ基板４のうち、一方の半導体基板３によ
って構成された半導体層としてのｎ^-型層５に形成され
ている。

【００３４】図１（ａ）、図２に示すように、ｎ^-型層
５の表層部には低濃度半導体領域としてのｐ^-型層６が
形成されている。このｐ^-型層６内には、ｐ^-型層６より
も高濃度で構成されたｐ⁺型ゲート層７が形成されてお
り、このｐ⁺型ゲート層７はゲートＧに電気的に接続さ
れている。さらに、ｎ^-型層５には、ｎ^-型層５よりも高
濃度で構成されたｎ⁺型ソース層（第１ソース層）８が
形成されている。このｎ⁺型ソース層８はソースＳ１に
電気的に接続されている。そして、このｎ⁺型ソース層
８とｐ^-型層６及びｐ⁺型ゲート層７との間を分離するよ
うに、ｎ^ー型層５の表面からトレンチ９が形成されてい
る。トレンチ９内は絶縁膜１０によって埋め込まれてお
り、この絶縁膜１０によってｎ⁺型ソース層８がｐ^-型層
６及びｐ⁺型ゲート層７から絶縁分離された構成となっ
ている。

【００３５】また、ｎ^-型層５の表層部には、ｎ⁺型ソー
ス層８やｐ^-型層６及びｐ⁺型ゲート層７から離間するよ
うにｎ⁺型ドレイン層（第１ドレイン層）１１が形成さ
れている。このｎ⁺型ドレイン層１１はｎ^-型層５よりも
高濃度で構成されており、ドレインＤ１に電気的に接続
されている。

【００３６】なお、ＳＯＩ基板４の表面には酸化膜１２
が形成されており、図示しないが、これら酸化膜１２上
にゲートＧやソースＳ１及びドレインＤ１を構成する電
極層がパターニングされた構成となっている。

【００３７】このように構成されたＳＩトランジスタ
は、ゲートＧに電圧（例えば０．８Ｖ以上の電圧）を印
加すると共にドレイン−ソース間に電位差（例えばドレ
インＤ１を０．２Ｖ、ソースＳ１を０Ｖ）を設けると、
図１（ｂ）に示すようにｐ⁺型ゲート層７からホール
（矢印Ａ）が注入され、ドレイン−ソース間に電流（矢
印Ｂ）が流れるようになっている。

【００３８】このとき、絶縁膜１０によってｎ⁺型ソー
ス層８とｐ^-型層６及びｐ⁺型ゲート層７とを絶縁分離し
た構成としているため、本ＳＩトランジスタの作動時に
ｐ⁺型ゲート層７から供給されるホールがｎ⁺型ソース層
８を通じて直接ソースＳ１に流れることを防止すること
ができる。

【００３９】このような構成の本ＳＩトランジスタと従
来の構成のＳＩトランジスタ（図１２参照）それぞれに
おける電流特性をシミュレーション解析により求めた。
その結果を図３に示す。この図において、（ａ）が本Ｓ
Ｉトランジスタの電流特性を示しており、（ｂ）が従来
のＳＩトランジスタの電流特性を示している。なお、こ
こでは、ゲートＧの電位を０．８Ｖ、ソースＳ１の電位
を０Ｖに設定してシミュレーション解析を行っている。

【００４０】この図を基に、ドレイン電圧が例えば０．
２Ｖである場合について、本ＳＩトランジスタの注入効
率と従来のＳＩトランジスタの注入効率をそれぞれ求め
てみる。なお、ここでいう注入効率とは、ゲート電流量
に対するドレイン電流量、すなわちドレイン電流量／ゲ
ート電流量を示している。

【００４１】図３（ａ）に示されるように、本ＳＩトラ
ンジスタでは、ドレイン電圧が０．２Ｖであるとき、ゲ
ート電流が１．７Ａ／ｃｍ²、ドレイン電流が５６．６
Ａ／ｃｍ²であった。つまり、注入効率を求めると３
３．３となった。一方、図３（ｂ）に示すように、従来
のＳＩトランジスタでは、ドレイン電圧が０．２Ｖであ
るとき、ゲート電流が６．５Ａ／ｃｍ²、ドレイン電流
が６６．６Ａ／ｃｍ²であった。つまり、注入効率を求
めると１０．２となった。従って、これらをまとめると
図４のように表される。

【００４２】ここで、注入効率が上記した結果となる場
合、各ＳＩトランジスタそれぞれの消費電力は以下のよ
うに算出される。なお、ここでは簡略化のため、本ＳＩ
トランジスタの注入効率が３０、従来のＳＩトランジス
タの注入効率が１０として算出している。

【００４３】本ＳＩトランジスタの注入効率が３０であ
る場合に、仮にドレイン電流が１Ａであったとすると、
ゲート電流は０．０３３となり、ゲート−ソース間での
消費電力は０．０２６Ｗとなる。また、ドレイン電流が
１Ａ、ドレイン−ソース間の電位差が０．２Ｖとしてい
るため、ドレイン−ソース間での消費電力が０．２Ｗと
なる。つまり、本ＳＩトランジスタの合計の消費電力は
０．２２６Ｗとなる。

【００４４】一方、従来のＳＩトランジスタのように注
入効率が１０である場合において、仮にドレイン電流が
１Ａであったとすると、ゲート電流が０．２Ａとなり、
消費電力は０．１６Ｗとなる。また、上記と同様にドレ
イン−ソース間での消費電力が０．２Ｗとなことから、
従来のＳＩトランジスタの合計の消費電力は０．３６Ｗ
となる。

【００４５】従って、１Ａのドレイン電流を流した場合
に、本ＳＩトランジスタでは消費電力が０．２２６Ｗと
なるのに対し、従来のＳＩトランジスタでは消費電力が
０．３６Ｗとなる。このため、本ＳＩトランジスタと従
来のＳＩトランジスタそれぞれの消費電力量を比較する
と、本ＳＩトランジスタは従来のＳＩトランジスタに対
して３７％消費電力を低減できていることが判る。

【００４６】このように、絶縁膜１０によってｎ⁺型ソ
ース層８とｐ^-型層６及びｐ⁺型ゲート層７とを絶縁分離
し、ｐ⁺型ゲート層７から供給されるホールがｎ⁺型ソー
ス層８を通じて直接ソースＳ１に流れることを防止する
ことにより、ゲート−ソース間での消費電力を低減で
き、ひいては装置全体の消費電力を低減することができ
る。

【００４７】これにより、ゲート−ソース間での損失が
増大して素子が熱破壊されてしまうことを防止すること
ができる。

【００４８】なお、本実施形態のＳＩトランジスタは、
図１２に示したＳＩトランジスタに対してエッチングに
よるトレンチ９の形成工程を施した後、トレンチ９内を
絶縁膜１０で埋め込む工程を追加することによって製造
され、他の構成要素については公知の方法と同様である
ため省略する。

【００４９】（第２実施形態）図５に、本発明の第２実
施形態を適用したＳＩトランジスタの断面構成を示す。
なお、本実施形態におけるＳＩトランジスタの基本構成
及び作動は第１実施形態におけるＳＩトランジスタとほ
ぼ同様であるため、異なる部分についてのみ説明する。

【００５０】図５に示すように、本実施形態におけるＳ
Ｉトランジスタは、トレンチ９内に形成する絶縁膜１０
を所望膜厚とし、さらに絶縁膜１０内にポリシリコンゲ
ート２０を形成するようにしている。このポリシリコン
ゲート２０には図示しない電気配線等を介して電圧を印
加できるようになっている。

【００５１】このため、ポリシリコンゲート２０に電圧
（例えば、５Ｖ）を印加することで、トレンチ９の側面
に位置するｎ^-型層５に蓄積型チャネルを形成すること
ができる。これにより、蓄積型チャネルによってゲート
−ソース間の電流をより低減することができる。

【００５２】このような構成により、第１実施形態と同
様の効果が得られると共に、ゲート−ソース間の電流を
より低減できるため、ゲート−ソース間での損失のさら
なる低減が図れ、より素子の熱破壊を防止することがで
きる。

【００５３】なお、本実施形態のＳＩトランジスタは、
第１実施形態のＳＩトランジスタの絶縁膜１０の形成工
程で絶縁膜１０を所定膜厚まで形成したのち、絶縁膜１
０の表面に不純物がドーピングされたポリシリコンを堆
積させることによって製造される。

【００５４】（第３実施形態）図６に、本発明の第３実
施形態を適用した半導体装置の断面構成を示す。なお、
本実施形態における半導体装置の基本構成及び作動は第
１実施形態におけるＳＩトランジスタとほぼ同様である
ため、異なる部分についてのみ説明する。

【００５５】本実施形態における半導体装置は、図１に
示すＳＩトランジスタにパワーＭＯＳトランジスタを組
み合わせたハイブリッドデバイスである。

【００５６】図６に示すように、ｐ^-型層６内にはｐ⁺型
ゲート層７に併設されるようにｎ⁺型ソース層（第２ソ
ース層）１３が形成されている。このｎ⁺型ソース層１
３はＭＯＳトランジスタ用のソースＳ２に電気的に接続
されている。また、このｎ⁺型ソース層１３とｐ⁺型ゲー
ト層７との間はトレンチ１５ａ内に埋め込まれた絶縁膜
１５ｂによって絶縁分離されている。

【００５７】また、ｐ^-型層６の表面上にはゲート酸化
膜１４を介してゲート電極層１６が配置されている。こ
のゲート電極層１６には図示しない電気配線等を介して
電圧を印加できるようになっている。

【００５８】このパワーＭＯＳトランジスタとして構成
された領域では、ゲート電極層１６に電圧（例えば、５
Ｖ）を印加すると、ｎ⁺型ソース層１３とｎ^-型層５との
間に挟まれたｐ^-型層６の表面部にチャネル領域が形成
され、ドレインＤ１とＭＯＳソースＳ２との間に電流が
流れるようになっている。

【００５９】このように、ハイブリッドデバイスとして
構成された半導体装置は、第１実施形態と同様にＳＩト
ランジスタとしての作動に加えて、ＭＯＳトランジスタ
としての作動も行う。

【００６０】このような構成の半導体装置においても、
絶縁膜１０によってｎ⁺型ソース層８とｐ^-型層６及びｐ
⁺型ゲート層７とを絶縁分離し、ｐ⁺型ゲート層７から供
給されるホールがｎ⁺型ソース層８を通じて直接ソース
Ｓ１に流れることを防止するができるため、第１実施形
態と同様の効果を得ることができる。

【００６１】なお、本構成においては、ソースＳ２が接
続されるｎ⁺型ソース層１３とｐ⁺型ゲート層７とが隣接
配置されるため、これらによって構成されるＰＮ接合を
通じてゲート−ソース間に電流が流れてしまうことも想
定される。このため、図６に示すように、ｎ⁺型ソース
層１３とｐ⁺型ゲート層７との間に絶縁膜１５ｂを配置
することにより、ゲート−ソース間に電流が流れること
を防止するようにしている。

【００６２】なお、本実施形態の半導体装置は、第１実
施形態のＳＩトランジスタに加え、エッチングによるト
レンチ１５ａの形成工程、トレンチ１５ａ内に絶縁膜１
５ｂを埋め込む工程、さらに、イオン注入によるｎ⁺型
ソース層１３の形成工程、通常のゲート酸化膜１４の形
成工程、ゲート電極層１５の形成工程を施すことにより
製造される。

【００６３】また、本実施形態のようなハイブリッドデ
バイスで構成された半導体装置においても、図７に示す
ように第２実施形態で説明したＭＯＳゲート２０を採用
してもよい。

【００６４】このような構成により、トレンチ９の側面
に位置するｎ^-型層５に蓄積型チャネルを形成すること
ができるため、ゲート−ソース間の電流をより低減する
ことができ、ゲート−ソース間での損失のさらなる低減
が図れ、より素子の熱破壊を防止することができる。

【００６５】（第４実施形態）図８に、本発明の第４実
施形態を適用した半導体装置の断面構成を示す。なお、
本実施形態における半導体装置の基本構成及び作動は第
１実施形態におけるＳＩトランジスタとほぼ同様である
ため、異なる部分についてのみ説明する。

【００６６】本実施形態における半導体装置は、図１に
示すＳＩトランジスタにＭＯＳトランジスタを組み合わ
せたハイブリッドデバイスである。

【００６７】図８に示すように、本実施形態の半導体装
置では、トレンチ９内に所定膜厚で絶縁膜１０を形成し
たのち、絶縁膜１０内にポリシリコンゲート２０を形成
している。そして、ｐ^-型層６のうちトレンチ９の側面
に位置する部分において、半導体基板３の表面側に位置
するようにｎ⁺型ドレイン層（第２ドレイン層）１７が
備えられていると共に、このｎ⁺型ドレイン層１７より
も接合深さが深い位置にｎ^-型層１８が備えられ、これ
らが互いに接するように構成されている。ｎ⁺型ドレイ
ン層１７はドレインＤ２に接続されている。

【００６８】また、ｐ^-型層６の表層部にはゲートＧに
接続されるｐ⁺型ゲート層７が形成されており、このｐ⁺
型ゲート層７とｎ⁺型ドレイン層１７との間はトレンチ
１９ａ内に埋め込まれた絶縁膜１９ｂによって絶縁分離
されている。

【００６９】このＭＯＳトランジスタで構成された領域
では、ポリシリコンゲート２０に電圧（例えば、５Ｖ）
を印加すると、トレンチ１０の側面に位置するｐ^-型層
６のうちｎ⁺型ソース層８とｎ^-型層１８との間に挟まれ
た部分にチャネル領域が形成され、ドレインＤ２とソー
スＳ１との間に電流が流れるようになっている。

【００７０】このように、ハイブリッドデバイスとして
構成された半導体装置は、第１実施形態と同様にＳＩト
ランジスタとしての作動に加えて、ＭＯＳトランジスタ
としての作動も行う。

【００７１】このような構成の半導体装置においても、
絶縁膜１０によってｎ⁺型ソース層８とｐ^-型層６及びｐ
⁺型ゲート層７とを絶縁分離し、ｐ⁺型ゲート層７から供
給されるホールがｎ⁺型ソース層８を通じて直接ソース
Ｓ１に流れることを防止するができるため、第１実施形
態と同様の効果を得ることができる。

【００７２】なお、本構成においては、ドレインＤ２が
接続されるｎ⁺型ドレイン層１７とｐ⁺型ゲート層７とが
隣接配置されるため、これらによって構成されるＰＮ接
合を通じてゲート−ドレイン間に電流が流れてしまうこ
とも想定される。このため、図８に示すように、ｎ⁺型
ドレイン層１７とｐ⁺型ゲート層７との間に絶縁膜１９
ｂを配置することにより、ゲート−ドレイン間に電流が
流れることを防止するようにしている。

【００７３】なお、本実施形態の半導体装置は、第２実
施形態のＳＩトランジスタに加え、イオン注入によるｎ
⁺型ドレイン層１７及びｎ^-型層１８の形成工程を施すこ
とにより製造される。

【００７４】（第５実施形態）図９（ａ）、（ｂ）に、
本発明の第５実施形態を適用したＮＰＮバイポーラトラ
ンジスタの断面構成と作動状態をそれぞれ示す。以下、
図９に基づいて本実施形態のバイポーラトランジスタに
ついて説明する。

【００７５】図９（ａ）に示すように、バイポーラトラ
ンジスタは、酸化膜３１を介して２枚の半導体基板３
２、３３を貼り合わせたＳＯＩ基板３４のうち、一方の
半導体基板３３によって構成されたｎ^-型層３５に形成
されている。

【００７６】ｎ^-型層３５の表層部にはｐ^-型層３６が形
成されている。このｐ^-型層３６内にはｐ⁺型ベース層３
７とｎ⁺型エミッタ層３８が形成されている。ｐ⁺型ベー
ス層３７とｎ⁺型エミッタ層３８は、それぞれベースＢ
とエミッタＥに電気的に接続されている。そして、これ
らｐ⁺型ベース層３７とｎ⁺型エミッタ層３８の間を分離
するようにｎ^ー型層３５の表面からトレンチ３９が形成
されている。トレンチ３９内は絶縁膜４０によって埋め
込まれており、この絶縁膜４０によってｎ⁺型エミッタ
層３８がｐ⁺型層３７から絶縁分離された構成となって
いる。

【００７７】また、ｎ^-型層３５の表層部には、ｎ⁺型層
３７やｐ^-型層３６及びｐ⁺型層３７から離間するように
ｎ⁺型コレクタ層４１が形成されている。このｎ⁺型コレ
クタ層４１はコレクタＣに電気的に接続されている。

【００７８】なお、ＳＯＩ基板３４の表面には酸化膜４
２が形成されており、図示しないが、これら酸化膜４２
上にベースＢやエミッタＥ及びコレクタＣを構成する電
極層がパターニングされた構成となっている。

【００７９】このように構成されたバイポーラトランジ
スタは、ベースＢに電圧（例えば０．８Ｖ以上の電圧）
を印加すると共にコレクタ−エミッタ間に電位差（例え
ばコレクタＣを０．２Ｖ、エミッタＥを０Ｖ）を設ける
と、図９（ｂ）に示すようにｐ⁺型ベース層３７からホ
ール（矢印Ａ）が注入され、コレクタ−エミッタ間に電
流（矢印Ｂ）が流れるようになっている。

【００８０】このとき、絶縁膜４０によってｎ⁺型エミ
ッタ層３８とｐ⁺型ベース層３７とを絶縁分離した構成
としているため、本バイポーラトランジスタの作動時に
ｐ⁺型ベース層３７から供給されるホールがｎ⁺型エミッ
タ層３８を通じて直接エミッタＥに流れることを防止す
ることができる。

【００８１】これにより、第１実施形態と同様の理由に
より、ベース−エミッタ間での電力消費を低減すること
ができると共に、コレクタ−エミッタ間での電力消費を
低減することができ、装置が熱破壊されることを防止す
ることができる。

【００８２】なお、本実施形態のバイポーラトランジス
タは、図１３に示したバイポーラトランジスタに対して
エッチングによるトレンチ３９の形成工程を施した後、
トレンチ３９内を絶縁膜４０で埋め込む工程を追加する
ことによって製造され、他の構成要素については公知の
方法と同様であるため省略する。

【００８３】（他の実施形態）上記第１〜第４実施形態
においては、図２に示すようなレイアウトでＳＩトラン
ジスタの各構成要素を配置しているが、図１０や図１１
に示すレイアウトで構成することも可能である。

【００８４】例えば、図１０に示すように、ｎ⁺型ソー
ス層８を中心として、ｎ⁺型ソース層８を囲むように絶
縁膜１０、ｐ⁺型ゲート層７、ｐ^-型層６、ｎ^-型層５、
ｎ⁺型ドレイン層１１が配置されるようにすることがで
きる。このような場合には、他の構成要素の面積と比較
して、ソースＳ１に接続されるｎ⁺型ソース層８の面積
を小さくすることができるため、ゲート−ソース間の電
流の低減を図ることが可能である。

【００８５】また、図１１に示すように、ｎ⁺型ドレイ
ン層１１を中心として、ｎ⁺型ドレイン層１１を囲むよ
うに、ｎ^-型層５、ｐ^-型層６、ｐ⁺型ゲート層７、絶縁
膜１０、ｎ⁺型ソース層８が配置されるようにすること
もできる。このような場合には、図１０に示す配置にす
るよりもｐ⁺型ゲート層７の面積を大きくすることがで
きるため、キャリア注入量を増大させることができ、よ
り大電流を流せる半導体装置とすることができる。

【００８６】一方、上記第５実施形態についても図１０
や図１１と同様のレイアウトを採用することができる。
ただし、この場合には、図１０や図１１に示すｎ⁺型ソ
ース層８、絶縁膜１０、ｐ⁺型ゲート層７、ｐ^-型層６、
ｎ^-型層５、ｎ⁺型ドレイン層１１が順に、ｎ⁺型エミッ
タ層３８、絶縁膜４０、ｐ⁺型ベース層３７、ｐ^-型層３
６、ｎ^-型層３５、ｎ⁺型コレクタ層４１に置き換えられ
ることになる。

【００８７】なお、上記各実施形態の半導体装置の各構
成要素の導電型を逆にしたものに対しても本発明を適用
することができる。この場合においても、上記各実施形
態と同様の効果を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるＳＩトランジス
タの断面構成及び作動を示す図である。

【図２】図１に示すＳＩトランジスタのレイアウトを示
す図である。

【図３】図１に示すＳＩトランジスタと従来のＳＩトラ
ンジスタにおける電流特性を示す図である。

【図４】図１に示すＳＩトランジスタと従来のＳＩトラ
ンジスタの注入効率を示した図表である。

【図５】本発明の第２実施形態におけるＳＩトランジス
タの断面構成を示す図である。

【図６】本発明の第３実施形態における半導体装置の断
面構成を示す図である。

【図７】図６に示す半導体装置の変形例の断面構成を示
す図である。

【図８】本発明の第４実施形態における半導体装置の断
面構成を示す図である。

【図９】本発明の第５実施形態におけるバイポーラトラ
ンジスタの断面構成及び作動を示す図である。

【図１０】他の実施形態におけるＳＩトランジスタのレ
イアウトを示す図である。

【図１１】他の実施形態におけるＳＩトランジスタのレ
イアウトを示す図である。

【図１２】従来のＳＩトランジスタの断面構成及び作動
を示す図である。

【図１３】従来のバイポーラトランジスタの断面構成及
び作動を示す図である。

【符号の説明】

５…ｎ^-型層、６…ｐ^-型層、７…ｐ⁺型ゲート層、８…
ｎ⁺型ソース層、９…トレンチ、１０…絶縁膜、１１…
ｎ⁺型ドレイン層、３５…ｎ^-型層、３６…ｐ^-型層、３
７…ｐ⁺型ベース層、３８…ｎ⁺型エミッタ層、３９…ト
レンチ、４０…絶縁膜、４１…ｎ⁺型コレクタ層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森下 敏之 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F003 AP01 AZ03 BF90 5F102 FA00 FA02 GA12 GB01 GC01 GC05 GD04 GJ10 GR00 GR09 GR12 GR13 GS03 GS06 HC15 5F110 AA23 BB12 CC02 DD05 DD13 EE09 EE28 GG02 GG12 GG22 GG42 HJ13 HM02 HM04 HM12 QQ16 QQ19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層（５）が構成され
   た半導体基板（３）と、 前記半導体層に形成され、該半導体層よりも高濃度で構
   成された第１導電型の第１ソース層（８）と、 前記半導体層の表層部に形成された第２導電型の低濃度
   半導体領域（６）と、 前記低濃度半導体領域内に形成され、該低濃度半導体領
   域よりも高濃度で構成された第２導電型のゲート層
   （７）と、 前記半導体層の表層部において、前記第１ソース層と前
   記ゲート層及び前記低濃度半導体領域から離間されるよ
   うに形成され、該半導体層よりも高濃度で構成された第
   １導電型の第１ドレイン層（１１）とを備え、 前記半導体層のうち前記ゲート層及び前記低濃度半導体
   領域と前記第１ソース層との間には、該半導体層の表面
   から掘られたトレンチ（９）が形成されており、 前記トレンチ内には絶縁膜（１０）が配置されているこ
   とを特徴とする半導体装置。
2. 【請求項２】 前記トレンチ内には、前記絶縁膜と該絶
   縁膜表面に形成されたポリシリコンゲート（２０）が配
   置されていることを特徴とする請求項１に記載の半導体
   装置。
3. 【請求項３】 前記低濃度半導体領域には、前記半導体
   層よりも高濃度で構成された第２ソース層（１３）が備
   えられ、 前記第２ソース層と前記半導体層との間に位置する前記
   低濃度半導体領域の表面部をチャネル領域として、該チ
   ャネル領域上にはゲート絶縁膜（１４）を介してゲート
   電極層（１５）が備えられていることを特徴とする請求
   項１又は２に記載の半導体装置。
4. 【請求項４】 前記トレンチ内には、前記絶縁膜と該絶
   縁膜表面に形成されたポリシリコンゲート（２０）が配
   置されており、 前記低濃度半導体領域のうち、前記トレンチの側面に位
   置する部分には、前記半導体層よりも高濃度で構成され
   た第２ドレイン層（１７）が備えられ、 前記第２ドレイン層と前記半導体層との間に挟まれた前
   記低濃度半導体領域のうち、前記トレンチの側面に位置
   する部分にチャネル領域が形成されるようになっている
   ことを特徴とする請求項１に記載の半導体装置。
5. 【請求項５】 前記半導体基板の垂直方向から見たとき
   に、前記第１ソース層を中心として、該第１ソース層を
   囲むように、前記絶縁膜、前記ゲート層、前記低濃度半
   導体領域、前記半導体層、及び前記第１ドレイン層が順
   に配置されるようなレイアウトとなっていることを特徴
   とする請求項１乃至４に記載の半導体装置。
6. 【請求項６】 前記半導体基板の垂直方向から見たとき
   に、前記第１ドレイン層を中心として、該第１ドレイン
   層を囲むように、前記半導体層、前記低濃度半導体領
   域、前記ゲート層、前記絶縁膜、及び前記第１ソース層
   が順に配置されるようなレイアウトとなっていることを
   特徴とする請求項１乃至４に記載の半導体装置。
7. 【請求項７】 第１導電型の半導体層（５）が構成され
   た半導体基板（３）と、 前記半導体層に形成され、該半導体層よりも高濃度で構
   成された第１導電型のソース層（８）と、 前記半導体層の表層部に形成された第２導電型のゲート
   層（７）と、 前記半導体層の表層部において、前記ソース層と前記ゲ
   ート層から離間されるように形成され、該半導体層より
   も高濃度で構成された第１導電型のドレイン層（１１）
   とを備え、 前記ゲート層と前記ソース層との間には絶縁膜（１０）
   が配置されており、該絶縁膜によって前記ゲート層と前
   記ソース層とが絶縁分離されていることを特徴とする半
   導体装置。
8. 【請求項８】 第１導電型の半導体層（３５）が構成さ
   れた半導体基板（３３）と、 前記半導体層の表層部に形成された第２導電型の低濃度
   半導体領域（３６）と、 前記低濃度半導体領域内に形成され、該低濃度半導体領
   域よりも高濃度で構成された第２導電型のベース層（３
   ７）と、 前記低濃度半導体領域内に形成され、該半導体層よりも
   高濃度で構成された第１導電型のエミッタ層（３８）
   と、 前記半導体層の表層部において、前記エミッタ層と前記
   ベース層及び前記低濃度半導体領域から離間されるよう
   に形成され、該半導体層よりも高濃度で構成された第１
   導電型のコレクタ層（４１）とを備え、 前記半導体層のうち前記ベース層及び前記低濃度半導体
   領域と前記エミッタ層との間には、該半導体層の表面か
   ら掘られたトレンチ（３９）が形成されており、 前記トレンチ内には絶縁膜（４０）が配置されているこ
   とを特徴とする半導体装置。
9. 【請求項９】 前記半導体基板の垂直方向から見たとき
   に、前記エミッタ層を中心として、該エミッタ層を囲む
   ように、前記絶縁膜、前記ベース層、前記低濃度半導体
   領域、前記半導体層、及び前記コレクタ層が順に配置さ
   れるようなレイアウトとなっていることを特徴とする請
   求項８に記載の半導体装置。
10. 【請求項１０】 前記半導体基板の垂直方向から見たと
    きに、前記コレクタ層を中心として、該コレクタ層を囲
    むように、前記半導体膜、前記低濃度半導体領域、前記
    ベース層、前記絶縁層、及び前記エミッタ層が順に配置
    されるようなレイアウトとなっていることを特徴とする
    請求項８に記載の半導体装置。