JPH08227999A - 絶縁ゲート型バイポーラトランジスタ及びその製造方法並びに半導体集積回路及びその製造方法 - Google Patents

絶縁ゲート型バイポーラトランジスタ及びその製造方法並びに半導体集積回路及びその製造方法

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JPH08227999A
JPH08227999A JP7121842A JP12184295A JPH08227999A JP H08227999 A JPH08227999 A JP H08227999A JP 7121842 A JP7121842 A JP 7121842A JP 12184295 A JP12184295 A JP 12184295A JP H08227999 A JPH08227999 A JP H08227999A
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layer
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semiconductor
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Kiyoto Watabe
毅代登 渡部
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Abstract

(57)【要約】 【目的】 良好な耐圧、オン電圧及びターンオフ特性を
有する絶縁ゲート型バイポーラトランジスタを得る。 【構成】 ｐ型コレクタ層１９と高抵抗ｎ型ベース層１
間に高濃度ｎ型バッファ層１２と低濃度ｎ型バッファ層
１１とを設けた構造を呈し、オン状態時には低濃度ｎ型
バッファ層１１及び高濃度ｎ型バッファ層１２それぞれ
を伝播するキャリアの濃度がｎ型バッファ層１１及び１
２それぞれの不純物濃度以上になるように低濃度ｎ型バ
ッファ層１１及び高濃度ｎ型バッファ層１２それぞれの
不純物濃度を設定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は絶縁ゲート型バイポー
ラトランジスタ（ＩＧＢＴ）及びその製造方法並びにＩ
ＧＢＴを含んだ半導体集積回路及びその製造方法に関す
る。
【０００２】
【従来の技術】図１７は従来の横型ＩＧＢＴの断面構造
を示す断面図である。このＩＧＢＴは以下のようにして
製造される。まず、不純物濃度が比較的低濃度のｎ型ベ
ース層１の一部に不純物を拡散させて不純物濃度が比較
的高濃度のｎ型バッファ層２を形成する。そして、ｎ型
ベース層１上にゲート絶縁膜２４及びゲートとして機能
するポリシリコン膜３を選択的に形成する。次にポリシ
リコン膜３をマスクとして位置Ａより図面上の左側から
ｎ型ベース層１の上層部に不純物をデポジションした後
に拡散させ、ｐ型ベース層４を形成する。この際同時に
コレクタとなるｐ型コレクタ層１９を拡散によりｎ型バ
ッファ層２の表面に選択的に形成する。そして、ｐ型ベ
ース層４の表面にエミッタとなるｎ型エミッタ層１７を
形成する。
【０００３】図１９は、従来の横型ＩＧＢＴの平面構造
を示す平面図である。図１９のＡ−Ａ断面が図１７に相
当する。図１９に示すように、ｐ型ベース層４、ｎ型エ
ミッタ層１７、ゲート電極３、ｎ型ベース層１、低濃度
ｎ型バッファ層２及びｐ型コレクタ層１９の平面形状は
それぞれ長円形状であり、ｐ型ベース層４の内側にｎ型
エミッタ層１７が形成され、以下、同様に、ゲート電極
３、ｎ型ベース層１、低濃度ｎ型バッファ層２及びｐ型
コレクタ層１９の順で内側に形成される。
【０００４】最後に、ｐ型ベース層４及びｎ型エミッタ
層１７それぞれの一部上にエミッタ電極２０を形成し、
ポリシリコン膜３上にゲート電極２１を形成し、ｐ型コ
レクタ層１９上にコレクタ電極２２を形成する。これに
より図１７に示すように横型ＩＧＢＴが形成される。な
お、以降の断面図において、ｐ型コレクタ層１９が平面
的に中心に位置することを示すべく、ｐ型コレクタ層１
９の中心に一点鎖線を描画する場合がある。
【０００５】従来のＩＧＢＴ構造によれば、ゲート電極
２１とエミッタ電極２０を接地し、ｐ型コレクタ層１９
に正の電圧が印加されたときにｎ型バッファ層２が空乏
層の広がりを抑えている。またゲート電極２１にエミッ
タ電極２０に対し正の電圧を印加すれば、ゲート３下の
ｐ型ベース層４の表面にｎ型チャネルが形成されｎ型ベ
ース層１を通してｐ型コレクタ層１９に電子が流れ込
む。その際に電荷中性条件を満たそうと、ｐ型コレクタ
層１９から正孔が注入される。よって導電率変調が大き
くなりオン電圧はパワーＭＯＳＦＥＴに比べ低くなる。
【０００６】
【発明が解決しようとする課題】スイッチングロスは通
常、オン電圧とターンオフ時間の積で現される。したが
って消費電力を下げる為にはオン電圧は低く、ターンオ
フ時間は短いスイッチングロスを低減したＩＧＢＴが望
まれる。
【０００７】また、高耐圧素子として期待されるＩＧＢ
Ｔは当然のことながら、耐圧向上を重要の目的としてお
り、耐圧向上を図ったＩＧＢＴは様々な構造で発表され
ているが、これらはオン電圧について全く考慮していな
いという問題点があった。
【０００８】ところで、パワーＩＣにおいては、ＩＧＢ
Ｔのような高耐圧素子と同一基板に、ロジック回路を形
成するためのＣＭＯＳ素子等の低耐圧素子を形成する必
要がある。図１８はｎ型チャネルＭＯＳＦＥＴの断面構
造を示す断面図である。まず、高耐圧素子と同一のｎ型
ベース層１にｐ型ウエル拡散層７を形成する。そして、
ｐ型ウエル拡散層７の表面に選択的にゲート絶縁膜２３
及びゲートとして機能するポリシリコン膜８を選択的に
形成する。次にポリシリコン膜８をマスクとして、ｐ型
ウエル拡散層７の表面上でポリシリコン膜８の両側にソ
ース及びドレインとなる比較的高濃度なｎ型拡散層９、
１０を形成する。そして、ｎ型拡散層９上にドレイン電
極６４、ｎ型拡散層１０上にソース電極、ポリシリコン
膜８上にゲート６６を形成する。これにより図１８に示
すような低耐圧ＭＯＳＦＥＴが形成される。
【０００９】上記した高耐圧素子（ＩＧＢＴ）及び低耐
圧素子（ＭＯＳＦＥＴ）の製造工程において、高耐圧素
子のｐ型ベース層４と低耐圧素子のｐ型ウエル拡散層７
とは、ともにチャネル部を形成するための拡散層であ
る。しかしこれらは下記の理由から別々の工程で形成す
る必要がある。
【００１０】高耐圧素子のｐ型チャネル部となるｐ型ベ
ース層４は、ポリシリコン膜３をマスクとして位置Ａの
左から不純物をデポジション後に拡散して形成されるた
め、ポリシリコン膜３下のｐ型チャネル部は横方向拡散
により形成される。つまり、位置Ａかから右方向にいく
にしたがって不純物濃度が減少する傾向がある。
【００１１】一方、低耐圧素子のｐ型チャネル部となる
ｐ型ウエル拡散層７は、ポリシリコン膜８の形成前に形
成されるため、ｎ型ベース層１の表面からの縦方向拡散
により形成されるため、横方向には均一な不純物濃度を
得ることができる。
【００１２】このように高耐圧素子と低耐圧素子とのチ
ャネル部の形成方法に本質的相違があるため、ｐ型ベー
ス層４とｐ型ウエル拡散層７とでは、不純物の注入量が
異なる。さらに、前述したように高耐圧素子のｐ型チャ
ネル部がｐ型ベース層４の横方向拡散を利用しているた
め、拡散の深さでチャネル長Ｌが決まってしまう。この
ため、高耐圧素子は拡散の深さを低耐圧素子とは別に独
立に設計する必要があった。
【００１３】このようにパワーＩＣに用いられている従
来のＩＧＢＴは、同時に集積化される低耐圧素子である
電界効果トランジスタと製造工程が独立しており、両者
を１チップ上に集積化する為には製造工程が複雑になら
ざるを得ないという問題があった。
【００１４】この発明は上記問題点を解決するためにな
されたもので、耐圧向上、オン電圧の低減化及びターン
オフ時間の短縮を図り、良好な耐圧、オン電圧及びター
ンオフ特性を有する絶縁ゲート型バイポーラトランジス
タ及びその製造方法並びに上記絶縁ゲート型バイポーラ
トランジスタと電界効果トランジスタとからなる半導体
集積回路及びその製造方法を得ることを目的とする。
【００１５】
【課題を解決するための手段】この発明に係る請求項１
記載の絶縁ゲート型バイポーラトランジスタは、第１の
導電型の第１の半導体層と、前記第１の半導体層の上層
部に選択的に形成される第２の導電型の第２の半導体層
と、前記第２の半導体層の表面に選択的に形成される第
１の導電型の第３の半導体層と、前記第１の半導体層と
前記第３の半導体層との間の前記第２の半導体層上に形
成される絶縁膜と、前記絶縁膜上に形成される制御電極
部と、前記第１の半導体層内に前記第２の半導体層と独
立して選択的に形成される第１の導電型の第４の半導体
層と、前記第４の半導体層の表面に選択的に形成される
第２の導電型の第５の半導体層とを備え、前記第４の半
導体層は、前記第１の半導体層から前記第５の半導体層
にかけて互いに隣接して形成される第１の導電型の第１
〜第ｎ（ｎ≧２）のバッファ層を有し、前記第ｎのバッ
ファ層の表面に前記第５の半導体層が形成されており、
前記第１〜第ｎのバッファ層は、前記第１〜第ｎのバッ
ファ層それぞれの第１の導電型の不純物濃度をＢ１〜Ｂ
ｎとし、前記制御電極部に所定の電圧を印加し前記第
３，第５の半導体層間に所定の電位差を設定して前記第
３，第５の半導体層間に電流を流すオン状態時におい
て、前記第１〜第ｎのバッファ層それぞれを伝播するキ
ャリアの濃度をＣ１〜Ｃｎとしたとき、条件式１：Ｂ１
＜Ｂ２＜…＜Ｂｎ、条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦
ｎ）を共に満足するように構成している。
【００１６】また、請求項２記載の絶縁ゲート型バイポ
ーラトランジスタのように、前記第１〜第ｎのバッファ
層の不純物濃度Ｂ１〜Ｂｎをそれぞれ３．４×１０16〜
８．０×１０17ｃｍ-3の範囲内に設定してもよい。
【００１７】また、請求項３記載の絶縁ゲート型バイポ
ーラトランジスタのように、前記第４の半導体層は前記
第１の半導体層の表面から裏面を貫通して形成してもよ
い。
【００１８】この発明に係る請求項４記載の絶縁ゲート
型バイポーラトランジスタは、第１の導電型の第１の半
導体層と、前記第１の半導体層の上層部に選択的に形成
される第２の導電型の第２の半導体層と、前記第２の半
導体層の表面に選択的に形成される第１の導電型の第３
の半導体層と、前記第１の半導体層と前記第３の半導体
層との間の前記第２の半導体層上に形成される絶縁膜
と、前記絶縁膜上に形成される制御電極部と、前記第１
の半導体層内に前記第２の半導体層と独立して選択的に
形成される第１の導電型の第４の半導体層と、前記第４
の半導体層の表面に選択的に形成される第２の導電型の
第５の半導体層とを備え、前記第４の半導体層は、前記
第１の半導体層から前記第５の半導体層にかけて形成さ
れる第１の導電型の第１及び第２のバッファ層を有し、
前記第２のバッファ層は、前記第１のバッファ層より不
純物濃度が高く、前記第１のバッファ層の表面に選択的
に形成され、前記第５の半導体層は、前記第１及び第２
のバッファ層の表面に形成される。
【００１９】この発明に係る請求項５記載の絶縁ゲート
型バイポーラトランジスタは、第１の導電型の第１の半
導体層と、前記第１の半導体層の上層部に選択的に形成
される第２の導電型の第２の半導体層と、前記第２の半
導体層の表面に選択的に形成される第１の導電型の第３
の半導体層と、前記第１の半導体層と前記第３の半導体
層との間の前記第２の半導体層上に形成される絶縁膜
と、前記絶縁膜上に形成される制御電極部と、前記第１
の半導体層内に前記第２の半導体層と独立して選択的に
形成される第１の導電型の第４の半導体層と、前記第４
の半導体層の表面に選択的に形成される第２の導電型の
第５の半導体層とを備え、前記第４の半導体層は、前記
第１の半導体層から前記第５の半導体層にかけて形成さ
れる第１の導電型の第１及び第２のバッファ層を有し、
前記第２のバッファ層は、前記第１のバッファ層より不
純物濃度が高く、前記第１のバッファ層の表面に選択的
に形成され、前記第５の半導体層は、前記第１のバッフ
ァ層の表面のみに形成され、前記第２のバッファ層とは
所定の距離を隔てている。
【００２０】この発明に係る請求項６記載の半導体集積
回路は、請求項１記載の絶縁ゲート型バイポーラトラン
ジスタと、前記第１の半導体層内に前記絶縁ゲート型バ
イポーラトランジスタと独立して形成される電界効果型
トランジスタとを備え、前記電界効果型トランジスタ
は、前記第１の半導体層の上層部に形成される第２の導
電型のウェル領域と、前記ウェル領域の表面に選択的に
形成される第１の導電型の第１及び第２の拡散領域と、
前記第１及び第２の拡散領域間の前記ウェル領域上に形
成される第２の絶縁膜と、前記第２の絶縁膜上に形成さ
れる第２の制御電極部とを備え、前記ウェル領域の不純
物濃度を前記絶縁ゲート型バイポーラトランジスタの前
記第２の半導体層の不純物濃度と同一に設定している。
【００２１】この発明に係る請求項７記載の半導体集積
回路は、請求項１記載の絶縁ゲート型バイポーラトラン
ジスタと、前記第１の半導体層内に前記絶縁ゲート型バ
イポーラトランジスタと独立して形成される電界効果型
トランジスタとを備え、前記電界効果型トランジスタ
は、前記第１の半導体層の上層部に形成される第１の導
電型のウェル領域と、前記ウェル領域の表面に選択的に
形成される第２の導電型の第１及び第２の拡散領域と、
前記第１及び第２の拡散領域間の前記ウェル領域上に形
成される第２の絶縁膜と、前記第２の絶縁膜上に形成さ
れる第２の制御電極部とを備え、前記絶縁ゲート型バイ
ポーラトランジスタの前記第１〜第ｎのバッファ層それ
ぞれの不純物濃度Ｂ１〜Ｂｎにおいて、ＳＢｋ（ｋ＝２
〜ｎ）＝Ｂｋ−Ｂ（ｋー１），ＳＢ１＝Ｂ１としたと
き、前記ウェル領域の不純物濃度をＳＢ１〜ＳＢｎのう
ちいずれか一の値に設定している。
【００２２】この発明に係る請求項８記載の半導体集積
回路は、請求項１記載の絶縁ゲート型バイポーラトラン
ジスタと、前記第１の半導体層内に前記絶縁ゲート型バ
イポーラトランジスタと独立して形成される第１及び第
２の電界効果型トランジスタとを備え、前記第１の電界
効果型トランジスタは、前記第１の半導体層の上層部に
形成される第２の導電型の第１のウェル領域と、前記第
１のウェル領域の表面に選択的に形成される第１の導電
型の第１及び第２の拡散領域と、前記第１及び第２の拡
散領域間の前記第１のウェル領域上に形成される第２の
絶縁膜と、前記第２の絶縁膜上に形成される第２の制御
電極部とを備え、前記第２の電界効果型トランジスタ
は、前記第１の半導体層と、前記第１の半導体層の上層
部に前記第１のウェル領域と独立して形成される第１の
導電型の第２のウェル領域と、前記第２のウェル領域の
表面に選択的に形成される第２の導電型の第３及び第４
の拡散領域と、前記第３及び第４の拡散領域間の前記第
２のウェル領域上に形成される第３の絶縁膜と、前記第
３の絶縁膜上に形成される第３の制御電極部とを備え、
前記第１のウェル領域の不純物濃度を前記絶縁ゲート型
バイポーラトランジスタお前記第２の半導体層の不純物
濃度と同一に設定し、前記絶縁ゲート型バイポーラトラ
ンジスタの前記第１〜第ｎのバッファ層それぞれの不純
物濃度Ｂ１〜Ｂｎにおいて、ＳＢｋ（ｋ＝２〜ｎ）＝Ｂ
ｋ−Ｂ（ｋー１），ＳＢ１＝Ｂ１としたとき、前記第２
のウェル領域の不純物濃度をＳＢ１〜ＳＢｎのうちいず
れか一の値に設定している。
【００２３】この発明に係る請求項９記載の絶縁ゲート
型バイポーラトランジスタの製造方法は、(a)第１の導
電型の第１の半導体層を準備するステップと、(b)前記
第１の半導体層の上層部に第２の導電型の第２の半導体
層を選択的に形成するステップと、(c)前記第２の半導
体層の表面に第１の導電型の第３の半導体層を選択的に
形成するステップと、(d)前記第１の半導体層と前記第
３の半導体層との間の前記第２の半導体層上に絶縁膜を
形成するステップと、(e)前記絶縁膜上に制御電極部を
形成するステップと、(f)前記第１の半導体層内に前記
第２の半導体層と独立して第１の導電型の第４の半導体
層を選択的に形成するステップと、(g)前記第４の半導
体層の前記第ｎのバッファ層の表面に第２の導電型の第
５の半導体層を選択的に形成するステップとを備え、前
記ステップ(f)は、第１の導電型の不純物を選択的に導
入する第１〜第ｎの不純物導入処理を順次施すことによ
り、前記第１の半導体層から前記第５の半導体層にかけ
て互いに隣接する第１〜第ｎ（ｎ≧２）のバッファ層を
前記第４の半導体層として形成し、前記第１〜第ｎのバ
ッファ層それぞれの第１の導電型の不純物濃度をＢ１〜
Ｂｎとし、前記制御電極部に所定の電圧を印加し前記第
３，第５の半導体層間に所定の電位差を設定して前記第
３，第５の半導体層間に電流を流すオン状態時におい
て、前記第１〜第ｎのバッファ層それぞれを伝播するキ
ャリアの濃度をＣ１〜Ｃｎとしたとき、条件式１：Ｂ１
＜Ｂ２＜…＜Ｂｎ、条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦
ｎ）を共に満足する。
【００２４】この発明に係る請求項１０記載の半導体集
積回路の製造方法は、同一基板上に絶縁ゲート型バイポ
ーラトランジスタと電界効果型トランジスタとを製造す
る方法であって、(a)基板となる第１の導電型の第１の
半導体層を準備するステップと、(b)前記第１の半導体
層の上層部に第２の導電型の第２の半導体層を選択的に
形成するステップと、(c)前記第２の半導体層の表面に
第１の導電型の第３の半導体層を選択的に形成するステ
ップと、(d)前記第１の半導体層と前記第３の半導体層
との間の前記第２の半導体層上に第１の絶縁膜を形成す
るステップと、(e)前記第１の絶縁膜上に第１の制御電
極部を形成するステップと、(f)前記第１の半導体層内
に前記第２の半導体層と独立して第１の導電型の第４の
半導体層を選択的に形成するステップと、(g)前記第４
の半導体層の前記第ｎのバッファ層の表面に第２の導電
型の第５の半導体層を選択的に形成するステップとを備
え、前記ステップ(f)は、第１の導電型の不純物を選択
的に導入する第１〜第ｎの不純物導入処理を順次施すこ
とにより、前記第１の半導体層から前記第５の半導体層
にかけて互いに隣接する第１〜第ｎ（ｎ≧２）のバッフ
ァ層を前記第４の半導体層として形成し、前記ステップ
(a)〜(g)により前記絶縁ゲート型バイポーラトランジス
タが製造され、前記第１〜第ｎのバッファ層それぞれの
第１の導電型の不純物濃度をＢ１〜Ｂｎとし、前記制御
電極部に所定の電圧を印加し前記第３，第５の半導体層
間に所定の電位差を設定して前記第３，第５の半導体層
間に電流を流すオン状態時において前記第１〜第ｎのバ
ッファ層それぞれを伝播するキャリアの濃度をＣ１〜Ｃ
ｎとしたとき、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ、条件
式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ）を共に満足し、(h)前
記第１の半導体層の上層部に第２の導電型のウェル領域
を形成するステップと、(i)前記ウェル領域の表面に第
１の導電型の第１及び第２の拡散領域を選択的に形成す
るステップと、(j)前記第１及び第２の拡散領域間の前
記ウェル領域上に第２の絶縁膜を形成するステップと、
(k)前記第２の絶縁膜上に第２の制御電極部を形成する
ステップとをさらに備え、前記ステップ(h)〜(k)により
前記電界効果型トランジスタが製造され、前記ステップ
(b)と前記ステップ(h)とにおける第２の導電型の不純物
の不純物濃度導入条件を同一にしている。
【００２５】この発明に係る請求項１１記載の半導体集
積回路の製造方法は、同一基板上に絶縁ゲート型バイポ
ーラトランジスタと電界効果型トランジスタとを製造す
る方法であって、(a)基板となる第１の導電型の第１の
半導体層を準備するステップと、(b)前記第１の半導体
層の上層部に第２の導電型の第２の半導体層を選択的に
形成するステップと、(c)前記第２の半導体層の表面に
第１の導電型の第３の半導体層を選択的に形成するステ
ップと、(d)前記第１の半導体層と前記第３の半導体層
との間の前記第２の半導体層上に第１の絶縁膜を形成す
るステップと、(e)前記第１の絶縁膜上に第１の制御電
極部を形成するステップと、(f)前記第１の半導体層内
に前記第２の半導体層と独立して第１の導電型の第４の
半導体層を選択的に形成するステップと、(g)前記第４
の半導体層の前記第ｎのバッファ層の表面に第２の導電
型の第５の半導体層を選択的に形成するステップをさら
に備え、前記ステップ(f)は、第１の導電型の不純物を
選択的に導入する第１〜第ｎの不純物導入処理を順次施
すことにより、前記第１の半導体層から前記第５の半導
体層にかけて互いに隣接する第１〜第ｎ（ｎ≧２）のバ
ッファ層を前記第４の半導体層として形成し、前記第ｉ
（１≦ｉ≦ｎ）のバッファ層は第１〜第ｉの不純物導入
処理により不純物濃度が設定され、前記ステップ(a)〜
(g)により前記絶縁ゲート型バイポーラトランジスタが
製造され、前記第１〜第ｎのバッファ層それぞれの第１
の導電型の不純物濃度をＢ１〜Ｂｎとし、前記制御電極
部に所定の電圧を印加し前記第３，第５の半導体層間に
所定の電位差を設定して前記第３，第５の半導体層間に
電流を流すオン状態時において前記第１〜第ｎのバッフ
ァ層それぞれを伝播するキャリアの濃度をＣ１〜Ｃｎと
したとき、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ、条件式
２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ）を共に満足し、(h)前記
第１の半導体層の上層部に第１の導電型のウェル領域を
形成するステップと、(i)前記ウェル領域の表面に第２
の導電型の第１及び第２の拡散領域を選択的に形成する
ステップと、(j)前記第１及び第２の拡散領域間の前記
ウェル領域上に第２の絶縁膜を形成するステップと、
(k)前記第２の絶縁膜上に第２の制御電極部を形成する
ステップとを備え、前記ステップ(h)〜(k)により前記電
界効果型トランジスタが製造され、前記ステップ(f)の
前記第１〜第ｎの不純物導入処理のいずれか一の処理と
ステップ(h)での不純物導入処理における第１の導電型
の不純物の不純物濃度導入条件を同一にする。
【００２６】この発明に係る請求項１２記載の半導体集
積回路の製造方法は、同一基板上に絶縁ゲート型バイポ
ーラトランジスタと第１及び第２の電界効果型トランジ
スタとを製造する方法であって、(a)基板となる第１の
導電型の第１の半導体層を準備するステップと、(b)前
記第１の半導体層の上層部に第２の導電型の第２の半導
体層を選択的に形成するステップと、(c)前記第２の半
導体層の表面に第１の導電型の第３の半導体層を選択的
に形成するステップと、(d)前記第１の半導体層と前記
第３の半導体層との間の前記第２の半導体層上に第１の
絶縁膜を形成するステップと、(e)前記第１の絶縁膜上
に第１の制御電極部を形成するステップと、(f)前記第
１の半導体層内に前記第２の半導体層と独立して第４の
半導体層を選択的に形成するステップと、(g)前記第４
の半導体層の前記第ｎのバッファ層の表面に第２の導電
型の第５の半導体層を選択的に形成するステップとを備
え、前記ステップ(f)は、第１の導電型の不純物を選択
的に導入する第１〜第ｎの不純物導入処理を順次施すこ
とにより、前記第１の半導体層から前記第５の半導体層
にかけて互いに隣接する第１〜第ｎ（ｎ≧２）のバッフ
ァ層を形成するステップを有し、前記第ｉ（１≦ｉ≦
ｎ）のバッファ層は第１〜第ｉの不純物導入処理により
不純物濃度が設定され、前記ステップ(a)〜(g)により前
記絶縁ゲート型バイポーラトランジスタが製造され、前
記第１〜第ｎのバッファ層それぞれの第１の導電型の不
純物濃度をＢ１〜Ｂｎとし、前記制御電極部に所定の電
圧を印加し前記第３，第５の半導体層間に所定の電位差
を設定して前記第３，第５の半導体層間に電流を流すオ
ン状態時において前記第１〜第ｎのバッファ層それぞれ
を伝播するキャリアの濃度をＣ１〜Ｃｎとしたとき、条
件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ、条件式２：Ｂｉ＜Ｃｉ
（１≦ｉ≦ｎ）を共に満足し、(h)前記第１の半導体層
の上層部に第２の導電型の第１のウェル領域を形成する
ステップと、(i)前記第１のウェル領域の表面に第１の
導電型の第１及び第２の拡散領域を選択的に形成するス
テップと、(j)前記第１及び第２の拡散領域間の前記第
１のウェル領域上に第２の絶縁膜を形成するステップ
と、(k)前記第２の絶縁膜上に第２の制御電極部を形成
するステップとをさらに備え、前記ステップ(h)〜(j)に
より前記第１の電界効果型トランジスタが製造され、
(l)前記第１の半導体層の上層部に第１の導電型の第２
のウェル領域を形成するステップと、(m)前記第２のウ
ェル領域の表面に第２の導電型の第３及び第４の拡散領
域を選択的に形成するステップと、(n)前記第３及び第
４の拡散領域間の前記第２のウェル領域上に第３の絶縁
膜を形成するステップと、(o)前記第３の絶縁膜上に第
３の制御電極部を形成するステップとをさらに備え、前
記ステップ(l)〜(o)により前記第２の電界効果型トラン
ジスタが製造され、前記ステップ(b)と前記ステップ(h)
とにおける第２の導電型の不純物の不純物濃度導入条件
を同一にするとともに、前記ステップ(f)の前記第１〜
第ｎの不純物導入処理のいずれか一の処理とステップ
(l)での不純物導入処理とにおける第１の導電型の不純
物の不純物濃度導入条件を同一にする。
【００２７】
【作用】この発明における請求項１記載の絶縁ゲート型
バイポーラトランジスタの第１〜第ｎのバッファ層は、
第１〜第ｎのバッファ層それぞれの第１の導電型の不純
物濃度をＢ１〜Ｂｎとし、制御電極部に所定の電圧を印
加し第３，第５の半導体層間に所定の電位差を設定して
第３，第５の半導体層間に電流を流すオン状態時におい
て第１〜第ｎのバッファ層それぞれを伝播するキャリア
の濃度をＣ１〜Ｃｎとしたとき、条件式１：Ｂ１＜Ｂ２
＜…＜Ｂｎ及び条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ）を
共に満足する。
【００２８】第１〜第ｎのバッファ層が条件式２を満足
することによりオン状態時に良好なオン電圧を得ること
ができ、第１〜第ｎのバッファ層が条件式１を満足する
ことにより耐圧の向上を図ることができる。
【００２９】また、請求項２記載の絶縁ゲート型バイポ
ーラトランジスタは、第１〜第ｎのバッファ層の不純物
濃度Ｂ１〜Ｂｎを３．４×１０16〜８．０×１０17ｃｍ
-3の範囲に設定して、条件式１及び条件式２を満足する
ことにより、実動作レベルで良好なオン電圧、耐圧及び
ターンオフ特性を実現している。
【００３０】また、請求項３記載の絶縁ゲート型バイポ
ーラトランジスタは、第１〜第ｎのバッファ層からなる
第４の半導体層は第１の半導体層の表面から裏面を貫通
して形成されるため、第１の半導体層の厚みを比較的薄
く形成することができる。
【００３１】この発明おける請求項４記載の絶縁ゲート
型バイポーラトランジスタの第５の半導体層は第１及び
第２のバッファ層の表面に形成されるため、不純物濃度
が第２のバッファ層よりも低い第１のバッファ層とも部
分的に直接接続される。
【００３２】したがって、オン開始時に、第５の半導体
層から比較的低濃度な第１のバッファ層を介してキャリ
アの注入が生じ順次キャリア濃度を増大させることがで
きる。
【００３３】この発明おける請求項５記載の絶縁ゲート
型バイポーラトランジスタの第５の半導体層は第１のバ
ッファ層の表面に形成されるため、不純物濃度が第２の
バッファ層よりも低い第１のバッファ層と第５の半導体
層とが必ず電気的に接続される。
【００３４】したがって、オン開始時に、第５の半導体
層から比較的低濃度な第１のバッファ層を介してキャリ
アの注入が生じ順次キャリア濃度を増大させることがで
きる。
【００３５】この発明における請求項６記載の半導体集
積回路は、電界効果型トランジスタの第２の導電型のウ
ェル領域の不純物濃度を絶縁ゲート型バイポーラトラン
ジスタの第２の導電型の第２の半導体層の不純物濃度と
同一に設定しているため、ウェル領域と第２の半導体層
とを同一工程で製造することができる。
【００３６】この発明における請求項７記載の半導体集
積回路は、絶縁ゲート型バイポーラトランジスタの第１
〜第ｎのバッファ層それぞれの不純物濃度Ｂ１〜Ｂｎに
おいて、ＳＢｋ（ｋ＝２〜ｎ）＝Ｂｋ−Ｂ（ｋ−１），
ＳＢ１＝Ｂ１としたとき、電界効果型トランジスタのウ
ェル領域の不純物濃度をＳＢ１〜ＳＢｎのうちいずれか
一の値に設定している。
【００３７】また、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎを
満たすべく、第１〜第ｎのバッファ層は第１〜第ｎの不
純物導入処理による多重拡散により製造される。すなわ
ち、第ｉ（１≦ｉ≦ｎ）のバッファ層は第１〜第ｉの不
純物導入処理による多重拡散により不純物濃度が設定さ
れる。このとき、第１〜第ｎの不純物導入処理それぞれ
により設定される不純物濃度はＳＢ１〜ＳＢｎとなる。
【００３８】この発明における請求項８記載の半導体集
積回路は、第１の電界効果型トランジスタの第１のウェ
ル領域の不純物濃度を第２の半導体層の不純物濃度と同
一に設定し、第２の電界効果型トランジスタの第２のウ
ェル領域の不純物濃度を上記したＳＢ１〜ＳＢｎのうち
いずれか一の値に設定している。
【００３９】したがって、第１の電界効果型トランジス
タの第１のウェル領域と絶縁ゲート型バイポーラトラン
ジスタの第２の半導体層とを同一工程で製造することが
でき、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎを満たすべく第
１〜第ｎのバッファ層は第１〜第ｎの不純物導入処理に
よる多重拡散により製造される場合、第２の電界効果型
トランジスタの第２のウェル領域の製造処理と第１〜第
ｎの不純物導入処理のいずれか一の処理とを同一工程で
製造できる。
【００４０】この発明における請求項９記載の製造方法
で製造される絶縁ゲート型バイポーラトランジスタの第
１〜第ｎのバッファ層は、第１〜第ｎのバッファ層それ
ぞれの第１の導電型の不純物濃度をＢ１〜Ｂｎとし、制
御電極部に所定の電圧を印加し第３，第５の半導体層間
に所定の電位差を設定して第３，第５の半導体層間に電
流を流すオン状態時において第１〜第ｎのバッファ層そ
れぞれを伝播するキャリアの濃度をＣ１〜Ｃｎとしたと
き、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ及び条件式２：Ｂ
ｉ＜Ｃｉ（１≦ｉ≦ｎ）を共に満足する。
【００４１】第１〜第ｎのバッファ層が条件式２を満足
することによりオン状態時に良好なオン電圧を得ること
ができ、第１〜第ｎのバッファ層が条件式１を満足する
ことにより耐圧の向上を図ることができる。
【００４２】この発明における請求項１０記載の半導体
集積回路の製造方法は、絶縁ゲート型バイポーラトラン
ジスタの製造工程のステップ(b)と電界効果型トランジ
スタの製造工程のステップ(h)とを同一の不純物濃度導
入条件で行うため、ステップ(b)とステップ(h)とを同時
に実行することができる。
【００４３】この発明における請求項１１記載の半導体
集積回路の製造方法は、絶縁ゲート型バイポーラトラン
ジスタの製造工程のステップ(f)の第１〜第ｎの不純物
導入処理のいずれか一の処理と電界効果型トランジスタ
の製造工程のステップ(h)での不純物導入処理とを同一
の不純物濃度導入条件で行うため、第１〜第ｎの不純物
導入処理のいずれか一の処理とステップ(h)とを同時に
実行することができる。
【００４４】この発明における請求項１２記載の半導体
集積回路の製造方法は、絶縁ゲート型バイポーラトラン
ジスタの製造工程のステップ(b)と第１の電界効果型ト
ランジスタの製造工程のステップ(h)とを同一の不純物
濃度導入条件で行うため、ステップ(b)とステップ(h)と
を同時に実行することができる。
【００４５】さらに、絶縁ゲート型バイポーラトランジ
スタの製造工程のステップ(f)の第１〜第ｎの不純物導
入処理のいずれか一の処理と第２の電界効果型トランジ
スタの製造工程のステップ(l)での不純物導入処理とを
同一の不純物濃度導入条件で行うため、第１〜第ｎの不
純物導入処理のいずれか一の処理とステップ(l)とを同
時に実行することができる。
【００４６】
【実施例】
＜＜第１の実施例＞＞ ＜構造＞図１は、本発明の第１の実施例による横型ＩＧ
ＢＴの断面構造を示す断面図である。同図に示すよう
に、高抵抗ｎ型ベース層１の上層部にｐ型ベース層１３
が選択的に形成され、このｐ型ベース層１３の表面に互
いに隣接してｎ型エミッタ層１７及び高濃度ｐ型層１８
とが形成され、ｎ型ベース層１の上層部にｐ型ベース層
１３と独立して低濃度ｎ型バッファ層１１が形成され、
低濃度ｎ型バッファ層１１の上層部に高濃度ｎ型バッフ
ァ層１２が選択的に形成され、高濃度ｎ型バッファ層１
２の表面にｐ型コレクタ層１９が選択的に形成される。
すなわち、ｐ型コレクタ層１９と高抵抗ｎ型ベース層１
間に高濃度ｎ型バッファ層１２と低濃度ｎ型バッファ層
１１とを設けた構造となる。ただし、低濃度ｎ型バッフ
ァ層１１及び高濃度ｎ型バッファ層１２の不純物濃度は
後述する条件式１及び条件式２を満足する。
【００４７】図２０は、第１の実施例の横型ＩＧＢＴの
平面構造を示す平面図である。図２５のＢ−Ｂ断面が図
１に相当する。図２０に示すように、高濃度ｐ型層１
８、ｎ型エミッタ層１７、ポリシリコン膜１６、ｎ型ベ
ース層１、低濃度ｎ型バッファ層１１、高濃度ｎ型バッ
ファ層１２及びｐ型コレクタ層１９の平面形状はそれぞ
れ長円形状であり、高濃度ｐ型層１８の内側にｎ型エミ
ッタ層１７が形成され、以下、同様に、ポリシリコン膜
１６、ｎ型ベース層１、低濃度ｎ型バッファ層１１、高
濃度ｎ型バッファ層１２及びｐ型コレクタ層１９の順で
内側に形成される。なお、図２０では示していないがｐ
型ベース層１３上には必ずポリシリコン膜１６が形成さ
れている。
【００４８】そして、ｎ型エミッタ層１７の一部，ｐ型
ベース層１３の表面及びｎ型ベース層１の一部上にゲー
ト絶縁膜１５が形成され、ゲート絶縁膜１５上にゲート
電極部として機能するポリシリコン膜１６が形成され
る。また、ｎ型エミッタ層１７及び高濃度ｐ型層１８上
にエミッタ電極２０が形成され、ポリシリコン膜１６上
にゲート電極２１が形成され、ｐ型コレクタ層１９上に
コレクタ電極２２が形成される。なお、１４はフィール
ド酸化膜である。
【００４９】＜製造方法＞図２〜図４は第１の実施例の
横型ＩＧＢＴの製造方法を示す断面図である。以下、図
２〜図４を参照して第１の実施例の製造方法の説明をす
る。
【００５０】まず、図２に示すように、高抵抗ｎ型ベー
ス層１に選択的にｎ型の不純物イオンを例えば１×１０
13ｃｍ-2の量で注入（第１の不純物注入）し、拡散させ
て低濃度ｎ型バッファ層１１を形成する、次に低濃度ｎ
型バッファ層１１内に選択的にｎ型の不純物イオンを注
入（第２の不純物注入）し拡散させ、高濃度ｎ型バッフ
ァ層１２を形成する。したがって、高濃度ｎ型バッファ
層１２は２重拡散により形成される。ただし、低濃度ｎ
型バッファ層１１及び高濃度ｎ型バッファ層１２の不純
物濃度は後述する条件式１及び条件式２を満足する。さ
らに高抵抗ｎ型ベース層１の上層部に低濃度ｎ型バッフ
ァ層１１と独立してｐ型の不純物を選択的に注入し拡散
させてｐ型ベース層１３を形成する。
【００５１】次に、図３に示すように、ＬＯＣＯＳ法を
用いてフィールド酸化膜１４を形成後、ゲート絶縁膜１
５を形成し、フィールド酸化膜１４及びゲート絶縁膜１
５上にポリシリコン膜１６を形成する。
【００５２】そして、図４に示すように、ポリシリコン
膜１６をゲート電極部の形状に加工する。次に通常の低
耐圧ＣＭＯＳトランジスタの製法と同様に、ｐ型ベース
層１３の表面にレジストを用いてｎ型エミッタ層１７を
選択的に形成する。次にレジストを用い選択的にｐ型ベ
ース層１３の表面にｎ型エミッタ層１７に隣接して高濃
度ｐ型層１８を形成するとともに、高濃度ｎ型バッファ
層１２の表面にｐ型コレクタ層１９を選択的に形成す
る。そして、酸化膜の不要部分を除去し、ｎ型エミッタ
層１７及び高濃度ｐ型層１８それぞれに一部上にエミッ
タ電極２０を形成し、ポリシリコン膜１６上にゲート電
極２１を形成し、ｐ型コレクタ層１９上にコレクタ電極
２２を形成することにより、図１で示した横型ＩＧＢＴ
の構造が完成する。
【００５３】図５は第１の実施例の横型ＩＧＢＴの不純
物濃度分布とオン状態時のキャリアの濃度分布を示すグ
ラフである。同図にいて、Ｌ１が電子の濃度、Ｌ２が正
孔の濃度をそれぞれ示し、オン時とはエミッタ電極２０
を接地レベル、ゲート電極２１を５Ｖ，コレクタ電極２
２を５Ｖに設定している。
【００５４】第１の実施例の横型高耐圧ＩＧＢＴにあっ
てはｎ型バッファ層を低濃度ｎ型バッファ層１１及び高
濃度ｎ型バッファ層１２により２段階の濃度に分けるこ
とで、図５に示すようにキャリア（電子と正孔）濃度は
ｐ型コレクタ層１９から高抵抗ｎ型ベース層１に向かう
に従い減衰する。
【００５５】そこで、オン状態時には低濃度ｎ型バッフ
ァ層１１及び高濃度ｎ型バッファ層１２それぞれを伝播
するキャリア濃度がｎ型バッファ層１１及び１２の不純
物濃度以上になるように、低濃度ｎ型バッファ層１１及
び高濃度ｎ型バッファ層１２それぞれの不純物濃度を設
定する。
【００５６】その結果、ｎ型バッファ層１１及び１２の
濃度をｐ型コレクタ層１９から高抵抗ｎ型ベース層１と
の間で２段階で減衰するようにすることによりオン電圧
の増加を防ぐことができる。また、ターンオフ時にはキ
ャリアの寿命が不純物濃度に反比例するため、ターンオ
フ能力も改善される。
【００５７】但しｎ型バッファ層１２及び１３の濃度は
耐圧を維持できる範囲に設定しておかなければならな
い。したがって、ｎ型バッファ層１１の濃度はオン時に
はキャリア濃度を下回る範囲で最大限に設定することの
が望ましい。
【００５８】なお、第１の実施例では、２つの異なる不
純物濃度の低濃度ｎ型バッファ層１１及び高濃度ｎ型バ
ッファ層１２によりバッファ領域を構成したが、３つ以
上のバッファ層によりバッファ領域を構成してもよい。
【００５９】すなわち、ｎ型ベース層１からｐ型コレク
タ層１９にかけて第１〜第ｎ（ｎ≧２）のバッファ層で
バッファ層を構成してもよい。第１の実施例では、ｎ＝
２で、第１のバッファ層が低濃度ｎ型バッファ層１１に
相当し、第２のバッファ層が高濃度ｎ型バッファ層１２
に相当する。
【００６０】そして、第１〜第ｎのバッファ層それぞれ
の不純物濃度をＢ１〜Ｂｎとし、オン状態時において第
１〜第ｎのバッファ層それぞれを伝播するキャリアの濃
度をＣ１〜Ｃｎとしたとき、 条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ 条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ） を満足すればよい。
【００６１】ただし、良好な耐圧及びターンオフ特性を
得るには、上記条件式１及び条件式２を満足する範囲
で、各不純物濃度Ｂｉを最大限にする方が望ましい。
【００６２】＜＜ｎ型バッファ層の濃度＞＞表１は第１
の実施例の横型ＩＧＢＴの構造における素子耐圧，オン
電圧及びターンオフ時間の関係を示す表である。
【００６３】
【表１】
【００６４】表１において、ｔＳＯＩはｎ型活性層３３
の膜厚、ｔｏｘは酸化膜３１の膜厚、ＨＶＭＯＳとは、
ｐ型コレクタ層１９をｎ型の高濃度領域に置き換えた構
造の高耐圧なｎ型ＭＯＳトランジスタを意味し、Ｉｄは
そのドレイン電流、Ｖｇのそのゲート電圧、Ｖｄはその
ドレイン電圧、ＢＶdsはそのドレイン、ソース間耐圧で
ある。また、ＶCは第１の実施例の横型ＩＧＢＴに相当
するｎ型のＩＧＢＴのコレクタ電圧、ＢＶcesはコレク
タ，エミッタ間耐圧、ｔｆはターンオフ時間ｔｆ、ＩC
はコレクタ電流である。
【００６５】第１の不純物注入時に行う第１のリン注入
量で低濃度ｎ型バッファ層１１の不純物濃度が決定さ
れ、第１及び第２の不純物注入時に行う第１及び第２の
リン注入量の総和で高濃度ｎ型バッファ層１２の不純物
濃度が決定される。横型ＩＧＢＴの耐圧向上の観点か
ら、高耐ＨＶＭＯＳ並の耐圧を得るには第１のリン注入
量は１×１０13cm-2以上必要であるが、第１のリン注入
量を２×１０14にすればＩＧＢＴのコレクタ電流ＩCが
１８２→１７．５ｍＡと１桁減少する、すなわちオン電
圧が上昇してしまう。したがって、高耐圧を維持しオン
電圧を低減できる注入量は第２のリン注入量が４．５×
１０12ｃｍ-2の場合、第１のリン注入量は約１×１０13
ｃｍ-2が理想である。このとき、ターンオフ時間ｔｆも
許容範囲の５９０ｎｓを達成することができる。
【００６６】すなわち、第１の実施例の構造のＩＧＢＴ
において、表１から理想とされるイオン注入量は第１の
リン注入量が１．０×１０13ｃｍ-2で、第２のリン注入
量が４．５×１０12の場合である。
【００６７】表２はリン注入量とｎ型バッファ層の不純
物濃度のピーク値との関係を示す表である。このときの
イオン注入エネルギーは８０ｋｅＶであり、打ち込み深
さは０．１μｍである。
【００６８】
【表２】
【００６９】表２において、ｙｉは不純物濃度が１×１
０16ｃｍ-3に達する深さを示す。なお、イオン注入及び
熱処理後のｎ型バッファ層の濃度分布との関係は図１４
の特性曲線Ｌ３に示すようになる。図１４において、ｙ
はｎ型ベース層１の表面からの深さを示す。
【００７０】表２から、理想的な第２のリン注入量に相
当する４．５×１０12ｃｍ-2のイオン注入の場合のピー
ク濃度は３．４×１０16ｃｍ-3であり、理想的な第１の
リン注入量に相当する１×１０13ｃｍ-2のイオン注入の
場合のピーク濃度は８．２×１０16ｃｍ-3である。
【００７１】したがって、第１の実施例のＩＧＢＴの構
造では、低濃度ｎ型バッファ層１１の不純物ピーク濃度
は８．２×１０16ｃｍ-3となり、高濃度ｎ型バッファ層
１２の不純物ピーク濃度は１１．６×１０16ｃｍ-3の場
合に耐圧、オン電圧及びターンオフ時間をすべて満足す
ることができる。
【００７２】また、表１から、実用レベルの耐圧、ター
ンオフ時間及びオン電圧を維持するには第１のリン注入
量の限界は１．０×１０14ｃｍ-2程度であると推測され
るため、第１及び第２のリン注入によるリン注入量の範
囲はおおよそ４．５×１０13〜１．０×１０14ｃｍ-2程
度となる。したがって、ｎ型バッファ層の実用レベルに
おける不純物濃度設定範囲は表２から、３．４×１０16
〜８．０×１０17ｃｍ-3程度と考えられる。
【００７３】＜＜第２の実施例＞＞ ＜構造＞図６は、図１で示した第１の実施例の高耐圧横
型ＩＧＢＴと低耐圧ＣＭＯＳ素子を同一誘電体分離基板
上に形成した第２の実施例の半導体集積回路を示す断面
図である。なお、基板もしくはウエハは、酸化膜３１に
より絶縁された支持層３２とｎ型活性層３３とを有す
る。このタイプの基板は貼り合わせＳＯＩ法やＳＩＭＯ
Ｘ法等によって得ることができる。
【００７４】活性層３３には、高耐圧横型ＩＧＢＴの形
成領域６０と他の高耐圧素子あるいは低耐圧素子の形成
領域６１とを誘電体分離するために、ｎ型活性層３３の
表面から裏面にかけて酸化膜４８及びポリシリコン埋込
み層６３が配設される。この誘電体分離構造としては、
トレンチ域はＶ溝による分離構造を採用することができ
る。
【００７５】形成領域６０に形成される横型ＩＧＢＴ
は、以下で述べるように、図１で示した第１の実施例の
横型ＩＧＢＴと同一の構造を呈している。ｎ型活性層３
３の上層部にｐ型ベース層１３が選択的に形成され、こ
のｐ型ベース層１３の表面に互いに隣接してｎ型エミッ
タ層１７及び高濃度ｐ型層１８とが形成され、ｎ型ベー
ス層１の上層部にｐ型ベース層１３と独立して低濃度ｎ
型バッファ層１１が形成され、低濃度ｎ型バッファ層１
１の上層部に高濃度ｎ型バッファ層１２が選択的に形成
され、高濃度ｎ型バッファ層１２の表面にｐ型コレクタ
層１９が選択的に形成される。ｎ型エミッタ層１７の一
部，ｐ型ベース層１３の表面及びｎ型ベース層１の一部
上にゲート絶縁膜１５が形成され、ゲート絶縁膜１５上
にゲート電極部として機能するポリシリコン膜１６が形
成される。また、ｎ型エミッタ層１７及び高濃度ｐ型層
１８上にエミッタ電極２０が形成され、ポリシリコン膜
１６上にゲート電極２１が形成され、ｐ型コレクタ層１
９上にコレクタ電極２２が形成される。なお、１４はフ
ィールド酸化膜である。また、低濃度ｎ型バッファ層１
１及び高濃度ｎ型バッファ層１２の不純物濃度は第１の
実施例で述べた条件式１及び条件式２を満足する。
【００７６】形成領域６１に形成される低耐圧ＣＭＯＳ
素子は以下のような構造を呈している。ｎ型活性層３３
にｎ型ウエル層５及びｐ型ウエル層６が選択的に形成さ
れる。そして、ｎ型ウエル層５の表面にゲート絶縁膜２
５及びゲート電極部として機能するポリシリコン膜２６
が選択的に形成され、ｐ型ウエル層６の表面にゲート絶
縁膜２７及びゲート電極部として機能するポリシリコン
膜２８が選択的に形成される。ｐ型ウエル層６の表面上
でポリシリコン膜２６の両側にソース及びドレインとな
る不純物濃度が比較的高濃度なｐ型拡散層３４及び３５
が形成され、ｐ型ウエル層６の表面上に不純物濃度が比
較的高濃度なｎ型拡散層３６及び３７が形成される。そ
して、ｐ型拡散層３４、ポリシリコン膜２６及びｐ型拡
散層３５上に、ソース電極７１、ゲート電極７２及びド
レイン電極７３がそれぞれ形成され、ｎ型拡散層３６、
ポリシリコン膜２８及びｎ型拡散層３７上にソース電極
７４、ゲート電極７５及びドレイン電極７６が形成され
る。
【００７７】このとき、第２の実施例の半導体集積回路
は、高耐圧横型ＩＧＢＴの高濃度ｎ型バッファ層１２の
形成の為の第２のリン注入量のみで設定される不純物濃
度に低耐圧ＰＭＯＳトランジスタのｎ型ウエル層５の不
純物濃度を設定している。
【００７８】加えて、高耐圧横型ＩＧＢＴのｐ型ベース
層１３と低耐圧ＭＯＳのｐ型ウエル層６とを同一の不純
物濃度に設定している。
【００７９】前述したように、第２の実施例の半導体集
積回路の横型ＩＧＢＴは、低濃度ｎ型バッファ層１１及
び高濃度ｎ型バッファ層１２の不純物濃度設定を含めて
第１の実施例と同一構造を呈しているため、第１の実施
例同様、良好なオン電圧、耐圧及びターンオフ特性を得
ることができる。
【００８０】＜製造方法＞図７〜図１３はこの第２の実
施例の半導体集積回路の製造方法を示す断面図である。
以下、図７〜図１３を参照して第２の実施例の半導体集
積回路の製造方法を述べる。
【００８１】まず、図７に示すように、支持層３２、酸
化膜３１及びｎ型活性層３３からなる貼合わせＳＯＩ基
板のｎ型活性層３３の表面を酸化して酸化膜４０を形成
し、酸化膜４０上に窒化膜４１を堆積し、窒化膜４１上
にレジスト４２を形成しレジスト４２をパターニングす
る。パターニングされたレジスト４２をマスクとしてｎ
型バッファ層１１及び１２の形成予定領域の窒化膜４１
を除去した後、リンを３×１０13ｃｍ-2の注入量（第１
のリン注入量）で注入する。
【００８２】そして、図８に示すように、レジスト４２
を除去後、１２００℃で熱処理して低濃度ｎ型バッファ
層１１を形成した後、窒化膜４１及び酸化膜４０を除去
し、再度ＳＯＩ基板のｎ型活性層３３及び低濃度ｎ型バ
ッファ層１１の表面を酸化して酸化膜５６を形成し、酸
化膜５６上に窒化膜４３を堆積し、窒化膜４３上にレジ
スト４４を形成しレジスト４４をパターニングする。パ
ターニングされたレジスト４４をマスクとして、低濃度
ｎ型バッファ層１１より内側部分の高濃度ｎ型バッファ
層１２の形成予定部分とＣＭＯＳ素子のＰＭＯＳトラン
ジスタのｎ型ウエル形成予定部分の窒化膜４３とを除去
し、リンを４．５×１０12ｃｍ-2の注入量（第２のリン
注入量）で注入する。
【００８３】その後、図９に示すように、レジスト４４
を除去後、１１００℃で熱処理してｎ型ウエル層５及び
高濃度ｎ型バッファ層１２を形成した後、窒化膜４３を
除去する。そして、酸化膜５６上にレジスト４６を形成
し、レジスト４６をパターニングする。その後、ＣＭＯ
Ｓ素子のＮＭＯＳトランジスタのｐ型ウエル形成予定部
分と横型ＩＧＢＴのｐ型ベース形成予定部分が除去され
るようにパターニングされたレジスト４６をマスクとし
て、ボロンを１×１０13ｃｍ-2注入する。
【００８４】次に、図１０に示すように、レジスト４６
を除去後、１１００℃で熱処理してｐ型ウエル層６及び
ｐ型ベース層１３を形成する。そして、全面に酸化膜４
７を形成し、横型ＩＧＢＴの形成領域６０と低耐圧ＣＭ
ＯＳ素子の形成領域６１との間の熱酸化膜４８及びポリ
シリコン埋込み層６３形成予定領域のみを除去して酸化
膜４７をパターニングする。そして、パターニングされ
た酸化膜４７をマスクとして、ｎ型活性層３３に対して
エッチング処理を施し酸化膜３１に達するようにトレン
チを形成する。その後、酸化膜４７を除去しトレンチ部
の側壁を熱酸化して熱酸化膜４８を形成した後、トレン
チ内を含む全面にポリシリコンを堆積し、ｎ型活性層３
３の表面に一致するまでポリシリコンをエッチバッグし
てポリシリコン埋込み層６３を形成する。
【００８５】そして、図１１に示すように、ＬＯＣＯＳ
法でフィールド酸化膜１４を形成し、素子分離が完了す
る。次にゲート酸化膜５１を形成し、全面にポリシリコ
ン膜５２を堆積し、ポリシリコン５２上にレジスト５３
を形成する。そして、各デバイスのゲート電極部分のみ
残存するようにレジスト５３をパターニングする。その
後、パターニングされたレジスト５３をマスクとしてポ
リシリコン膜５２を対し異方性エッチング処理を施して
レジスト５３を除去する。
【００８６】すると、図１２に示すように、ゲート絶縁
膜１５、ポリシリコン膜１６、ゲート絶縁膜２５、ポリ
シリコン膜２６、ゲート絶縁膜２７及びポリシリコン膜
２８が形成される。その後、全面にレジスト５４を形成
し、ＣＭＯＳ素子のＰＭＯＳ部と横型ＩＧＢＴのｐ型コ
レクタ部及びｐ型ベース引出し部を覆うようにレジスト
５４をパターニングする。そして、パターニングされた
レジスト５４をマスクとして、ヒ素を４×１０15ｃｍ-2
の注入量で注入した後、レジスト５４を除去する。
【００８７】次に、図１３に示すように、全面にレジス
ト５５を形成し、ＣＭＯＳ素子のＮＭＯＳ部及びＩＧＢ
Ｔのｎ型エミッタ部を覆うようにレジスト５５をパター
ニングする。そして、パターニングされたレジスト５５
をマスクとして、ボロンを４×１０15ｃｍ-2の注入量で
注入した後、レジスト５５を除去する。
【００８８】以下熱処理を施し、ｐ型拡散層３４，３
５、ｎ型拡散層３６，３７、高濃度ｐ型層１８、ｎ型エ
ミッタ層１７及びｎ型ベース層１を形成し、パッシベー
ション膜を介してｐ型拡散層３４上にソース電極７１、
ポリシリコン膜２６上にゲート電極７２、ｐ型拡散層３
５上にドレイン電極７３、ｎ型拡散層３６上にソース電
極７４、ポリシリコン膜２８上にゲート電極７５、ｎ型
拡散層３７上にドレイン電極７６、ｎ型エミッタ層１７
及び高濃度ｐ型層１８それぞれの一部上にエミッタ電極
２０、ポリシリコン膜１６上にゲート電極２１、ｐ型コ
レクタ層１９上にコレクタ電極２２をそれぞれ形成し
て、各デバイスの電極を取り出すことで第１の実施例の
横型ＩＧＢＴと低耐圧ＣＭＯＳ素子を同一基板に形成し
た第２の実施例の半導体集積回路が完成する。
【００８９】第２の実施例の半導体集積回路は、前述し
たように、高耐圧横型ＩＧＢＴの高濃度ｎ型バッファ層
１２の形成の為の第２のリン注入量のみで設定される不
純物濃度に低耐圧ＰＭＯＳトランジスタのｎ型ウエル層
５の不純物濃度を設定し、高耐圧横型ＩＧＢＴのｐ型ベ
ース層１３と低耐圧ＭＯＳのｐ型ウエル層６とを同一の
不純物濃度に設定している。
【００９０】したがって、第２の実施例の半導体集積回
路の製造時に、高耐圧横型ＩＧＢＴの高濃度ｎ型バッフ
ァ層１２の形成の為の第２のリン注入量で低耐圧ＰＭＯ
Ｓトランジスタのｎ型ウエル層５の不純物濃度をも設定
できるため、同一工程で高濃度ｎ型バッファ層１２及び
ｎウエル層５を形成することができる。
【００９１】加えて、高耐圧横型ＩＧＢＴのｐ型ベース
層１３と低耐圧ＭＯＳのｐ型ウエル層６とを同じ不純物
注入量で形成することにより、同一工程でｐ型ベース層
１３及びｐ型ウエル層６を形成することができる。
【００９２】その結果、同一工程で高濃度ｎ型バッファ
層１２及びｎウエル層５を形成同一工程でき、ｐ型ベー
ス層１３及びｐ型ウエル層６を形成することができる
分、製造工程の短縮化を図ることができる。
【００９３】また、通常の低耐圧ＣＭＯＳ製造工程で実
用可能な微細加工技術を活かして、チャネル長を短くで
き、高耐圧ＩＧＢＴのオン抵抗を低減することも可能で
ある。
【００９４】なお、第２の実施例の半導体集積回路の横
型ＩＧＢＴでは、２つの異なる不純物濃度の低濃度ｎ型
バッファ層１１及び高濃度ｎ型バッファ層１２によりバ
ッファ領域を構成したが、第１の実施例の横型ＩＧＢＴ
同様、３つ以上のバッファ層によりバッファ領域を構成
してもよい。
【００９５】すなわち、ｎ型ベース層１からｐ型コレク
タ層１９にかけて第１〜第ｎ（ｎ≧２）のバッファ層
で、各バッファ層が第１の実施例の条件式１及び条件式
２を満足するように構成してもよい。
【００９６】そして、ｎ型の不純物を選択的に導入する
第１〜第ｎの不純物導入処理を順次施すことにより、第
１〜第ｎのバッファ層を形成する。このとき、第ｉ（１
≦ｉ≦ｎ）のバッファ層は第１〜第ｉの不純物導入処理
により不純物濃度が設定されることになる。なお、第２
の実施例では、ｎ＝２で、第１のバッファ層が低濃度ｎ
型バッファ層１１に相当し、第２のバッファ層が高濃度
ｎ型バッファ層１２に相当し、第１の不純物導入処理が
第１のリン注入量によるリンイオンの注入、拡散処理に
相当し、第２の不純物導入処理が第２のリン注入量によ
るリンイオンの注入、拡散処理に相当する。
【００９７】そして、第１〜第ｎのバッファ層それぞれ
の不純物濃度Ｂ１〜Ｂｎにおいて、ＳＢｋ（ｋ＝２〜
ｎ）＝Ｂｋ−Ｂ（ｋー１），ＳＢ１＝Ｂ１としたとき、
第１〜第ｎの不純物導入処理それぞれにより設定される
不純物濃度はＳＢ１〜ＳＢｎとなる。
【００９８】したがって、ｎウェル領域５の不純物濃度
をＳＢ１〜ＳＢｎのうちいずれか一の値に設定すれば、
第１〜第ｎの不純物導入処理のいずれか一の処理と同時
にｎウエル層５を製造することができ、製造工程の短縮
を図ることができる。
【００９９】＜＜第３の実施例＞＞第２の実施例の横型
ＩＧＢＴのｎ型バッファ構造はｐ型コレクタ層１９の下
にｎ型活性層３３を有していたが、図１５に示す第３の
実施例のＩＧＢＴのように、低濃度ｎ型バッファ層１１
をｎ型活性層３３の表面から裏面を貫通し埋め込酸化膜
３１と接触するように構成しても、第１及び第２の実施
例の横型ＩＧＢＴと基本的に同様の効果を得ることがで
きる。
【０１００】また、第３の実施例の横型ＩＧＢＴの構造
は、ｎ型活性層３３の厚みを第２の実施例の構造に比べ
て薄く形成することができるため、ターンオフ特性間の
向上を図ることができる。
【０１０１】なお、図１５では第２の実施例の半導体集
積回路のＩＧＢＴに対応して示したが、第１の実施例の
ＩＧＢＴに対応させた場合、低濃度ｎ型バッファ層１１
をｎ型ベース層１の表面から裏面にかけて貫通する構成
となる。
【０１０２】なお、第３の実施例の横型ＩＧＢＴの平面
形状は、図２０で示した第１の実施例の平面形状と同
様、ｐ型コレクタ層１９を中心とした長円形状を呈して
いる。
【０１０３】＜＜第４の実施例＞＞さらに図１６に示す
ように、低濃度ｎ型バッファ層１１に加え、高濃度ｎ型
バッファ層１２をもｎ型活性層３３を貫通して形成し、
ｐ型コレクタ層１９の直下は高濃度ｎ型バッファ層１２
のみで構成しても同様の効果が期待できる。
【０１０４】また、第４の実施例の横型ＩＧＢＴの構造
は、第３の実施例の横型ＩＧＢＴ同様、ｎ型活性層３３
の厚みを第２の実施例の構造に比べて薄く形成すること
ができるため、ターンオフ時間の向上を図ることができ
る。
【０１０５】なお、図１６では第２の実施例の半導体集
積回路のＩＧＢＴに対応して示したが、第１の実施例の
ＩＧＢＴに対応させた場合、低濃度ｎ型バッファ層１１
に加えて高濃度ｎ型バッファ層１２をもｎ型ベース層１
の表面から裏面にかけて貫通し、ｐ型コレクタ層１９の
直下は高濃度ｎ型バッファ層１２のみで構成する構成と
なる。
【０１０６】なお、第４の実施例の横型ＩＧＢＴの平面
形状は、図２０で示した第１の実施例の平面形状と同
様、ｐ型コレクタ層１９を中心とした長円形状を呈して
いる。
【０１０７】＜＜第５の実施例＞＞ ＜第１の態様＞ ＜構造＞図２１は、本発明の第５の実施例による横型Ｉ
ＧＢＴの第１の態様の断面構造を示す断面図である。同
図に示すように、高抵抗ｎ型ベース層１の上層部にｐ型
ベース層１３が選択的に形成され、このｐ型ベース層１
３の表面に互いに隣接してｎ型エミッタ層１７及び高濃
度ｐ型層１８とが形成され、ｎ型ベース層１の上層部に
ｐ型ベース層１３と独立して低濃度ｎ型バッファ層１１
が形成され、低濃度ｎ型バッファ層１１内に高濃度ｎ型
バッファ層１２′が選択的に離散して形成され、低濃度
ｎ型バッファ層１１及び高濃度ｎ型バッファ層１２′の
表面にｐ型コレクタ層１９が選択的に形成される。すな
わち、ｐ型コレクタ層１９と高抵抗ｎ型ベース層１間に
高濃度ｎ型バッファ層１２′と低濃度ｎ型バッファ層１
１とが混在して設けられ、低濃度ｎ型バッファ層１１及
び高濃度ｎ型バッファ層１２′とｐ型コレクタ層１９と
が接続関係を有する構造となる。
【０１０８】図２５は、第５の実施例の第１の態様の横
型ＩＧＢＴの平面構造を示す平面図である。また、図２
６は図２５の領域Ａ１を拡大して示す平面図である。図
２５のＣ−Ｃ断面が図２１に相当する。図２５に示すよ
うに、高濃度ｐ型層１８、ｎ型エミッタ層１７、ポリシ
リコン膜１６、ｐ型ベース層１３、ｎ型ベース層１、低
濃度ｎ型バッファ層１１及びｐ型コレクタ層１９の平面
形状はそれぞれ長円形状であり、高濃度ｐ型層１８の内
側にｎ型エミッタ層１７が形成され、以下、同様に、ポ
リシリコン膜１６、ｐ型ベース層１３、ｎ型ベース層
１、低濃度ｎ型バッファ層１１及びｐ型コレクタ層１９
の順で内側に形成される。なお、ｐ型ベース層１３上に
は必ずポリシリコン膜１６が形成されている。
【０１０９】そして、低濃度ｎ型バッファ層１１内にお
いて、ｐ型コレクタ層１９の中央部を縦断して平面形状
が櫛の歯状の高濃度ｎ型バッファ層１２′（１２Ａ）
が、ｐ型コレクタ層１９の端部の円形箇所を縦断して平
面形状が歯車の歯形状の高濃度ｎ型バッファ層１２′
（１２Ｂ）がそれぞれ離散して形成される。
【０１１０】一方、ｎ型エミッタ層１７の一部，ｐ型ベ
ース層１３の表面及びｎ型ベース層１の一部上にゲート
絶縁膜１５が形成され、ゲート絶縁膜１５上にゲート電
極部として機能するポリシリコン膜１６が形成される。
また、ｎ型エミッタ層１７及び高濃度ｐ型層１８上にエ
ミッタ電極２０が形成され、ポリシリコン膜１６上にゲ
ート電極２１が形成され、ｐ型コレクタ層１９上にコレ
クタ電極２２が形成される。なお、１４はフィールド酸
化膜である。
【０１１１】＜製造方法＞図２２〜図２４は第５の実施
例の第１の態様の横型ＩＧＢＴの製造方法を示す断面図
である。また、図２７は、製造工程中における図２６に
対応する箇所の平面構造を示す平面図である。以下、図
２２〜図２４及び図２７を参照して第５の実施例の製造
方法の説明をする。
【０１１２】まず、図２２に示すように、高抵抗ｎ型ベ
ース層１に選択的にｎ型の不純物イオンを例えば１．４
×１０13ｃｍ-2の量で注入（第１の不純物注入）し、拡
散させて低濃度ｎ型バッファ層１１を形成する、次に、
低濃度ｎ型バッファ層１１内に選択的にｎ型の不純物イ
オンを注入（第２の不純物注入）し拡散させ、図２７に
示すように、離散的に高濃度ｎ型バッファ層１２′を形
成する。したがって、高濃度ｎ型バッファ層１２′は２
重拡散により形成される。さらに高抵抗ｎ型ベース層１
の上層部に低濃度ｎ型バッファ層１１と独立してｐ型の
不純物を選択的に注入し拡散させてｐ型ベース層１３を
形成する。
【０１１３】次に、図２３に示すように、ＬＯＣＯＳ法
を用いてフィールド酸化膜１４を形成後、ゲート絶縁膜
１５を形成し、フィールド酸化膜１４及びゲート絶縁膜
１５上にポリシリコン膜１６を形成する。
【０１１４】そして、図２４に示すように、ポリシリコ
ン膜１６をゲート電極部の形状に加工する。次に通常の
低耐圧ＣＭＯＳトランジスタの製法と同様に、ｐ型ベー
ス層１３の表面にレジストを用いてｎ型エミッタ層１７
を選択的に形成する。次にレジストを用い選択的にｐ型
ベース層１３の表面にｎ型エミッタ層１７に隣接して高
濃度ｐ型層１８を形成するとともに、低濃度ｎ型バッフ
ァ層１１及び高濃度ｎ型バッファ層１２′の表面にｐ型
コレクタ層１９を選択的に形成する。そして、酸化膜の
不要部分を除去し、ｎ型エミッタ層１７及び高濃度ｐ型
層１８それぞれの一部上にエミッタ電極２０を形成し、
ポリシリコン膜１６上にゲート電極２１を形成し、ｐ型
コレクタ層１９上にコレクタ電極２２を形成することに
より、図２１で示した横型ＩＧＢＴの構造が完成する。
【０１１５】第５の実施例の第１の態様の横型ＩＧＢＴ
は、ｎ型バッファ層として低濃度部分（低濃度ｎ型バッ
ファ層１１）と高濃度部分（高濃度ｎ型バッファ層１
２′）とが混在して形成され、低濃度ｎ型バッファ層１
１の一部とｐ型コレクタ層１９とが必ず接続されている
ため、ゲート電極２１に正の電圧を印加するとｐ型コレ
クタ層１９に電子が向かい、まず、ｐ型コレクタ層１９
から低濃度ｎ型バッファ層１１に正孔の注入が始まり、
その正孔がエミッタ側からの電子の注入を促すことによ
り、相乗効果が働きキャリア濃度が増大する。
【０１１６】一方、オン電圧の増加を防ぐためにには定
常状態でのキャリア濃度以下に高濃度ｎ型バッファ層１
２′の不純物濃度を設定する必要があるが、前述したよ
うにｐ型コレクタ層１９に接続される低濃度ｎ型バッフ
ァ層１１の一部の存在により、定常状態でのキャリア濃
度を十分に高く設定できる。
【０１１７】その結果、高濃度ｎ型バッファ層１２′の
不純物濃度を十分高く設定することにより、オン電圧の
増加を招くことなく、耐圧及びターンオフ能力を向上さ
せることができる。
【０１１８】＜第２の態様＞図２８及び図２９はそれぞ
れ第５の実施例の第２の態様である横型ＩＧＢＴの断面
構造及び平面構造をそれぞれ示す断面図及び平面図であ
る。図２９のＤ−Ｄ断面が図２８である。図２９に示す
ように、高濃度ｎ型バッファ層１２′は、ｐ型コレクタ
層１９の中央部に位置する中央領域（１２Ｃ）とその中
央領域１２Ｃから放射形状に形成される端部領域（１２
Ｄ）とからなり、高濃度ｎ型バッファ層１２の平面形状
はｐ型コレクタ層１９の中央部下から放射状に延びた形
状を呈している。なお、他の構成は第１の態様と同様で
あるため説明を省略する。また、製造方法は、高濃度ｎ
型バッファ層１２′の平面形状の設定以外は第１の態様
と同様である。
【０１１９】このような構成の第５の実施例の第２の態
様の横型ＩＧＢＴは、第１の態様同様、低濃度ｎ型バッ
ファ層１１の一部とｐ型コレクタ層１９とが必ず電気的
に接続されているため、定常状態でのキャリア濃度が増
大させることができる。
【０１２０】その結果、定常状態でのキャリアの濃度以
下で高濃度ｎ型バッファ層１２′の不純物濃度を十分高
く設定することができるため、オン電圧の増加を防ぎな
がら、耐圧及びターンオフ能力を向上させることができ
る。
【０１２１】加えて、ｐ型コレクタ層１９の中央部の下
方には必ず高濃度ｎ型バッファ層１２′が存在するた
め、下方よりｐ型コレクタ層１９にかけて延びる空乏層
の伸びを高濃度ｎ型バッファ層１２′が抑え、空乏層が
ｐ型コレクタ層１９の中央部に到達することを確実に回
避させることができ、第１の態様に比べ高い耐圧を維持
することができる。
【０１２２】＜＜第６の実施例＞＞図３０及び図３１は
それぞれ第６の実施例である横型ＩＧＢＴの断面構造及
び平面構造をそれぞれ示す断面図及び平面図である。図
３１のＥ−Ｅ断面が図３０である。これらの図に示すよ
うに、高濃度ｎ型バッファ層１２′′はｐ型コレクタ層
１９に接続することなく、平面形状はｐ型コレクタ層１
９の外周から所定距離隔てて長円状に離散して形成され
る。なお、他の構成は第５の実施例の第１の態様と同様
であるため説明を省略する。
【０１２３】このような構成の第６の実施例の横型ＩＧ
ＢＴは、第５の実施例（の第１及び第２の態様）と同
様、低濃度ｎ型バッファ層１１の一部とｐ型コレクタ層
１９とが必ず電気的に接続されているためキャリア濃度
が増大する。
【０１２４】したがって、第５の実施例同様、オン電圧
の増加を招くことなく、耐圧及びターンオフ能力を向上
させることができる。
【０１２５】特に、ｐ型コレクタ層１９は、低濃度ｎ型
バッファ層１１の表面のみに形成され、ｐ型コレクタ層
１９と低濃度ｎ型バッファ層１１との接続領域を広くと
れるため、オン電圧の増加を防ぐべく定常状態でのキャ
リア濃度以下に設定する必要の高濃度ｎ型バッファ層１
２′′の不純物濃度を第５の実施例以上に高く設定する
ことができる。
【０１２６】
【発明の効果】以上説明したように、この発明における
請求項１記載の絶縁ゲート型バイポーラトランジスタの
第１〜第ｎのバッファ層は、第１〜第ｎのバッファ層そ
れぞれの第１の導電型の不純物濃度をＢ１〜Ｂｎとし、
制御電極部に所定の電圧を印加し第３，第５の半導体層
間に所定の電位差を設定して第３，第５の半導体層間に
電流を流すオン状態時において第１〜第ｎのバッファ層
それぞれを伝播するキャリアの濃度をＣ１〜Ｃｎとした
とき、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ及び条件式２：
Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ）を共に満足する。
【０１２７】第１〜第ｎのバッファ層が条件式２を満足
することによりオン状態時に良好なオン電圧を得ること
ができ、第１〜第ｎのバッファ層が条件式１を満足する
ことにより耐圧の向上を図ることができる。
【０１２８】その結果、請求項１記載の絶縁ゲート型バ
イポーラトランジスタは、条件式２を満足することによ
り良好なオン電圧を得、条件式１及び条件式２を満たす
範囲で第１〜第ｎのバッファ層の不純物濃度をＢ１〜Ｂ
ｎを十分大きく設定することにより良好な耐圧及びター
ンオフ特性を得ることができる。
【０１２９】また、請求項２記載の絶縁ゲート型バイポ
ーラトランジスタは、第１〜第ｎのバッファ層の不純物
濃度Ｂ１〜Ｂｎを３．４×１０16〜８．０×１０17ｃｍ
-3の範囲に設定して、条件式１及び条件式２を満足する
ことにより、実動作レベルで良好なオン電圧、耐圧及び
ターンオフ特性を実現している。
【０１３０】また、請求項３記載の絶縁ゲート型バイポ
ーラトランジスタは、第１〜第ｎのバッファ層からなる
第４の半導体層は第１の半導体層の表面から裏面を貫通
して形成されるため、第１の半導体層の厚みを比較的薄
く形成することができる。
【０１３１】その結果、第１の半導体層の厚みを薄く形
成することにより、ターンオフ特性がより良好な絶縁ゲ
ート型バイポーラトランジスタを得ることができる。
【０１３２】この発明おける請求項４記載の絶縁ゲート
型バイポーラトランジスタの第５の半導体層は第１及び
第２のバッファ層の表面に形成されるため、不純物濃度
が第２のバッファ層よりも低い第１のバッファ層とも部
分的に直接接続される。
【０１３３】したがって、オン開始時に、第５の半導体
層から比較的低濃度な第１のバッファ層を介してキャリ
アの注入が生じ順次キャリア濃度を増大させることがで
きる。
【０１３４】その結果、オン電圧の増加を防ぐべく定常
状態でのキャリア濃度以下に設定する必要のある第２の
バッファ層の不純物濃度を十分に高く設定することがで
き、オン電圧を増加させることなく耐圧及びターンオフ
能力を向上させることができる。
【０１３５】この発明おける請求項５記載の絶縁ゲート
型バイポーラトランジスタの第５の半導体層は第１のバ
ッファ層の表面に形成されるため、不純物濃度が第２の
バッファ層よりも低い第１のバッファ層と第５の半導体
層とが必ず電気的に接続される。
【０１３６】したがって、オン開始時に、第５の半導体
層から比較的低濃度な第１のバッファ層を介してキャリ
アの注入が生じ順次キャリア濃度を増大させることがで
きる。
【０１３７】その結果、オン電圧の増加を防ぐべく定常
状態でのキャリア濃度以下に設定する必要のある第２の
バッファ層の不純物濃度を十分に高く設定することがで
き、オン電圧を増加させることなく耐圧及びターンオフ
能力を向上させることができる。
【０１３８】特に、第５の半導体層は、第１のバッファ
層の表面のみに形成され、第５の半導体層と第１のバッ
ファ層との接続領域を広くとれるため、オン電圧の増加
を防ぐべく定常状態でのキャリア濃度以下に設定する必
要のある第２のバッファ層の不純物濃度をより一層高く
設定することができる。
【０１３９】この発明における請求項６記載の半導体集
積回路は、電界効果型トランジスタの第２の導電型のウ
ェル領域の不純物濃度を絶縁ゲート型バイポーラトラン
ジスタの第２の導電型の第２の半導体層の不純物濃度と
同一に設定しているため、ウェル領域と第２の半導体層
とを同一工程で製造することができる。
【０１４０】その結果、ウェル領域と第２の半導体層と
を同一工程で製造できる分、製造工程の短縮化を図るこ
とができる。
【０１４１】この発明における請求項７記載の半導体集
積回路は、絶縁ゲート型バイポーラトランジスタの第１
〜第ｎのバッファ層それぞれの不純物濃度Ｂ１〜Ｂｎに
おいて、ＳＢｋ（ｋ＝２〜ｎ）＝Ｂｋ−Ｂ（ｋ−１），
ＳＢ１＝Ｂ１としたとき、電界効果型トランジスタのウ
ェル領域の不純物濃度をＳＢ１〜ＳＢｎのうちいずれか
一の値に設定している。
【０１４２】また、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎを
満たすべく、第１〜第ｎのバッファ層は第１〜第ｎの不
純物導入処理による多重拡散により製造される。すなわ
ち、第ｉ（１≦ｉ≦ｎ）のバッファ層は第１〜第ｉの不
純物導入処理による多重拡散により不純物濃度が設定さ
れる。このとき、第１〜第ｎの不純物導入処理それぞれ
により設定される不純物濃度はＳＢ１〜ＳＢｎとなる。
【０１４３】その結果、ウェル領域の製造処理と第１〜
第ｎの不純物導入処理のいずれか一の処理とを同一工程
で製造できる分、製造工程の短縮化を図ることができ
る。
【０１４４】この発明における請求項８記載の半導体集
積回路は、第１の電界効果型トランジスタの第１のウェ
ル領域の不純物濃度を第２の半導体層の不純物濃度と同
一に設定し、第２の電界効果型トランジスタの第２のウ
ェル領域の不純物濃度を上記したＳＢ１〜ＳＢｎのうち
いずれか一の値に設定している。
【０１４５】したがって、第１の電界効果型トランジス
タの第１のウェル領域と絶縁ゲート型バイポーラトラン
ジスタの第２の半導体層とを同一工程で製造することが
でき、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎを満たすべく第
１〜第ｎのバッファ層は第１〜第ｎの不純物導入処理に
よる多重拡散により製造される場合、第２の電界効果型
トランジスタの第２のウェル領域の製造処理と第１〜第
ｎの不純物導入処理のいずれか一の処理とを同一工程で
製造できる。
【０１４６】その結果、第１の電界効果型トランジスタ
の第１のウェル領域と絶縁ゲート型バイポーラトランジ
スタの第２の半導体層とを同一工程で製造することがで
き、第２の電界効果型トランジスタの第２のウェル領域
の製造処理と第１〜第ｎの不純物導入処理のいずれか一
の処理とを同一工程で製造できる分、製造工程の短縮化
を図ることができる。
【０１４７】この発明における請求項９記載の製造方法
で製造される絶縁ゲート型バイポーラトランジスタの第
１〜第ｎのバッファ層は、第１〜第ｎのバッファ層それ
ぞれの第１の導電型の不純物濃度をＢ１〜Ｂｎとし、制
御電極部に所定の電圧を印加し第３，第５の半導体層間
に所定の電位差を設定して第３，第５の半導体層間に電
流を流すオン状態時において第１〜第ｎのバッファ層そ
れぞれを伝播するキャリアの濃度をＣ１〜Ｃｎとしたと
き、条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ及び条件式２：Ｂ
ｉ＜Ｃｉ（１≦ｉ≦ｎ）を共に満足する。
【０１４８】第１〜第ｎのバッファ層が条件式２を満足
することによりオン状態時に良好なオン電圧を得ること
ができ、第１〜第ｎのバッファ層が条件式１を満足する
ことにより耐圧の向上を図ることができる。
【０１４９】その結果、請求項９記載の製造方法で製造
される絶縁ゲート型バイポーラトランジスタは、条件式
２を満足することにより良好なオン電圧を得、条件式１
及び条件式２を満たす範囲で第１〜第ｎのバッファ層の
不純物濃度をＢ１〜Ｂｎを十分大きく設定することによ
り良好な耐圧及びターンオフ特性を得ることができる。
【０１５０】この発明における請求項１０記載の半導体
集積回路の製造方法は、絶縁ゲート型バイポーラトラン
ジスタの製造工程のステップ(b)と電界効果型トランジ
スタの製造工程のステップ(h)とを同一の不純物濃度導
入条件で行うため、ステップ(b)とステップ(h)とを同時
に実行することができる。
【０１５１】その結果、ステップ(b)とステップ(h)とを
同時に実行する分、製造工程の短縮化を図ることができ
る。
【０１５２】この発明における請求項１１記載の半導体
集積回路の製造方法は、絶縁ゲート型バイポーラトラン
ジスタの製造工程のステップ(f)の第１〜第ｎの不純物
導入処理のいずれか一の処理と電界効果型トランジスタ
の製造工程のステップ(h)での不純物導入処理とを同一
の不純物濃度導入条件で行うため、第１〜第ｎの不純物
導入処理のいずれか一の処理とステップ(h)とを同時に
実行することができる。
【０１５３】その結果、第１〜第ｎの不純物導入処理の
いずれか一の処理とステップ(h)とを同時に実行する
分、製造工程の短縮化を図ることができる。
【０１５４】この発明における請求項１２記載の半導体
集積回路の製造方法は、絶縁ゲート型バイポーラトラン
ジスタの製造工程のステップ(b)と第１の電界効果型ト
ランジスタの製造工程のステップ(h)とを同一の不純物
濃度導入条件で行うため、ステップ(b)とステップ(h)と
を同時に実行することができる。
【０１５５】さらに、絶縁ゲート型バイポーラトランジ
スタの製造工程のステップ(f)の第１〜第ｎの不純物導
入処理のいずれか一の処理と第２の電界効果型トランジ
スタの製造工程のステップ(l)での不純物導入処理とを
同一の不純物濃度導入条件で行うため、第１〜第ｎの不
純物導入処理のいずれか一の処理とステップ(l)とを同
時に実行することができる。
【０１５６】その結果、ステップ(b)とステップ(h)とを
同時に実行し、第１〜第ｎの不純物導入処理のいずれか
一の処理とステップ(h)とを同時に実行する分、製造工
程の短縮化を図ることができる。
【図面の簡単な説明】
【図１】 この発明の第１の実施例である横型ＩＧＢＴ
の構造を示す断面図である。
【図２】 第１の実施例の横型ＩＧＢＴの製造方法を示
す断面図である。
【図３】 第１の実施例の横型ＩＧＢＴの製造方法を示
す断面図である。
【図４】 第１の実施例の横型ＩＧＢＴの製造方法を示
す断面図である。
【図５】 第１の実施例の横型ＩＧＢＴの不純物濃度分
布を示す図である。
【図６】 この発明の第２の実施例である半導体集積回
路の構造を示す断面図である。
【図７】 第２の実施例の半導体集積回路の製造方法を
示す断面図である。
【図８】 第２の実施例の半導体集積回路の製造方法を
示す断面図である。
【図９】 第２の実施例の半導体集積回路の製造方法を
示す断面図である。
【図１０】 第２の実施例の半導体集積回路の製造方法
を示す断面図である。
【図１１】 第２の実施例の半導体集積回路の製造方法
を示す断面図である。
【図１２】 第２の実施例の半導体集積回路の製造方法
を示す断面図である。
【図１３】 第２の実施例の半導体集積回路の製造方法
を示す断面図である。
【図１４】 不純物の打ち込み距離とｎ型バッファ層と
の濃度分布との関係を示すグラフである。
【図１５】 この発明の第３の実施例である横型ＩＧＢ
Ｔの構造を示す断面図である。
【図１６】 この発明の第４の実施例である横型ＩＧＢ
Ｔの構造を示す断面図である。
【図１７】 従来の横型ＩＧＢＴの構造を示す断面図で
ある。
【図１８】 従来のＮＭＯＳトランジスタの構造を示す
断面図である。
【図１９】 従来の横型ＩＧＢＴの平面構造を示す平面
図である。
【図２０】 第１の実施例の横型ＩＧＢＴの平面構造を
示す平面図である。
【図２１】 この発明の第５の実施例である横型ＩＧＢ
Ｔの第１の態様の構造を示す断面図である。
【図２２】 第５の実施例の第１の態様の製造方法を示
す断面図である。
【図２３】 第５の実施例の第１の態様の製造方法を示
す断面図である。
【図２４】 第５の実施例の第１の態様の製造方法を示
す断面図である。
【図２５】 第５の実施例の第１の態様の平面構造を示
す平面図である。
【図２６】 図２５の一部を詳細に示す平面図である。
【図２７】 第５の実施例の第１の態様の製造方法を示
す平面図である。
【図２８】 この発明の第５の実施例である横型ＩＧＢ
Ｔの第１の態様の構造を示す断面図である。
【図２９】 第５の実施例の第２の態様の平面構造を示
す平面図である。
【図３０】 この発明の第６の実施例である横型ＩＧＢ
Ｔの構造を示す断面図である。
【図３１】 第６の実施例の横型ＩＧＢＴの平面構造を
示す平面図である。
【符号の説明】
１ ｎ型ベース層、５ ｎ型ウエル層、６ ｐ型ウエル
層６、１１ 低濃度ｎ型バッファ層、１２ 高濃度ｎ型
バッファ層、１２′ 高濃度ｎ型バッファ層、１２′′
高濃度ｎ型バッファ層。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１の導電型の第１の半導体層と、 前記第１の半導体層の上層部に選択的に形成される第２
    の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成される第１の
    導電型の第３の半導体層と、 前記第１の半導体層と前記第３の半導体層との間の前記
    第２の半導体層上に形成される絶縁膜と、 前記絶縁膜上に形成される制御電極部と、 前記第１の半導体層内に前記第２の半導体層と独立して
    選択的に形成される第１の導電型の第４の半導体層と、 前記第４の半導体層の表面に選択的に形成される第２の
    導電型の第５の半導体層とを備え、 前記第４の半導体層は、 前記第１の半導体層から前記第５の半導体層にかけて互
    いに隣接して形成される第１の導電型の第１〜第ｎ（ｎ
    ≧２）のバッファ層を有し、前記第ｎのバッファ層の表
    面に前記第５の半導体層が形成されており、 前記第１〜第ｎのバッファ層は、前記第１〜第ｎのバッ
    ファ層それぞれの第１の導電型の不純物濃度をＢ１〜Ｂ
    ｎとし、前記制御電極部に所定の電圧を印加し前記第
    ３，第５の半導体層間に所定の電位差を設定して前記第
    ３，第５の半導体層間に電流を流すオン状態時におい
    て、前記第１〜第ｎのバッファ層それぞれを伝播するキ
    ャリアの濃度をＣ１〜Ｃｎとしたとき、 条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ 条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ） を共に満足することを特徴とする、絶縁ゲート型バイポ
    ーラトランジスタ。
  2. 【請求項２】 前記第１〜第ｎのバッファ層の不純物濃
    度Ｂ１〜Ｂｎはそれぞれ３．４×１０16〜８．０×１０
    17ｃｍ-3の範囲内に設定される請求項１記載の絶縁ゲー
    ト型バイポーラトランジスタ。
  3. 【請求項３】 前記第４の半導体層は前記第１の半導体
    層の表面から裏面を貫通して形成される、請求項１ある
    いは請求項２記載の絶縁ゲート型バイポーラトランジス
    タ。
  4. 【請求項４】 第１の導電型の第１の半導体層と、 前記第１の半導体層の上層部に選択的に形成される第２
    の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成される第１の
    導電型の第３の半導体層と、 前記第１の半導体層と前記第３の半導体層との間の前記
    第２の半導体層上に形成される絶縁膜と、 前記絶縁膜上に形成される制御電極部と、 前記第１の半導体層内に前記第２の半導体層と独立して
    選択的に形成される第１の導電型の第４の半導体層と、 前記第４の半導体層の表面に選択的に形成される第２の
    導電型の第５の半導体層とを備え、 前記第４の半導体層は、前記第１の半導体層から前記第
    ５の半導体層にかけて形成される第１の導電型の第１及
    び第２のバッファ層を有し、前記第２のバッファ層は、
    前記第１のバッファ層より不純物濃度が高く、前記第１
    のバッファ層の表面に選択的に形成され、 前記第５の半導体層は、前記第１及び第２のバッファ層
    の表面に形成されることを特徴とする絶縁ゲート型バイ
    ポーラトランジスタ。
  5. 【請求項５】 第１の導電型の第１の半導体層と、 前記第１の半導体層の上層部に選択的に形成される第２
    の導電型の第２の半導体層と、 前記第２の半導体層の表面に選択的に形成される第１の
    導電型の第３の半導体層と、 前記第１の半導体層と前記第３の半導体層との間の前記
    第２の半導体層上に形成される絶縁膜と、 前記絶縁膜上に形成される制御電極部と、 前記第１の半導体層内に前記第２の半導体層と独立して
    選択的に形成される第１の導電型の第４の半導体層と、 前記第４の半導体層の表面に選択的に形成される第２の
    導電型の第５の半導体層とを備え、 前記第４の半導体層は、前記第１の半導体層から前記第
    ５の半導体層にかけて形成される第１の導電型の第１及
    び第２のバッファ層を有し、前記第２のバッファ層は、
    前記第１のバッファ層より不純物濃度が高く、前記第１
    のバッファ層の表面に選択的に形成され、 前記第５の半導体層は、前記第１のバッファ層の表面の
    みに形成され、前記第２のバッファ層とは所定の距離を
    隔てていることを特徴とする絶縁ゲート型バイポーラト
    ランジスタ。
  6. 【請求項６】 請求項１記載の絶縁ゲート型バイポーラ
    トランジスタと、 前記第１の半導体層内に前記絶縁ゲート型バイポーラト
    ランジスタと独立して形成される電界効果型トランジス
    タとを備え、 前記電界効果型トランジスタは、 前記第１の半導体層の上層部に形成される第２の導電型
    のウェル領域と、 前記ウェル領域の表面に選択的に形成される第１の導電
    型の第１及び第２の拡散領域と、 前記第１及び第２の拡散領域間の前記ウェル領域上に形
    成される第２の絶縁膜と、 前記第２の絶縁膜上に形成される第２の制御電極部とを
    備え、 前記ウェル領域の不純物濃度を前記絶縁ゲート型バイポ
    ーラトランジスタの前記第２の半導体層の不純物濃度と
    同一に設定することを特徴とする、半導体集積回路。
  7. 【請求項７】 請求項１記載の絶縁ゲート型バイポーラ
    トランジスタと、 前記第１の半導体層内に前記絶縁ゲート型バイポーラト
    ランジスタと独立して形成される電界効果型トランジス
    タとを備え、 前記電界効果型トランジスタは、 前記第１の半導体層の上層部に形成される第１の導電型
    のウェル領域と、 前記ウェル領域の表面に選択的に形成される第２の導電
    型の第１及び第２の拡散領域と、 前記第１及び第２の拡散領域間の前記ウェル領域上に形
    成される第２の絶縁膜と、 前記第２の絶縁膜上に形成される第２の制御電極部とを
    備え、 前記絶縁ゲート型バイポーラトランジスタの前記第１〜
    第ｎのバッファ層それぞれの不純物濃度Ｂ１〜Ｂｎにお
    いて、ＳＢｋ（ｋ＝２〜ｎ）＝Ｂｋ−Ｂ（ｋー１），Ｓ
    Ｂ１＝Ｂ１としたとき、 前記ウェル領域の不純物濃度をＳＢ１〜ＳＢｎのうちい
    ずれか一の値に設定することを特徴とする、半導体集積
    回路。
  8. 【請求項８】 請求項１記載の絶縁ゲート型バイポーラ
    トランジスタと、U 前記第１の半導体層内に前記絶縁
    ゲート型バイポーラトランジスタと独立して形成される
    第１及び第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 前記第１の半導体層の上層部に形成される第２の導電型
    の第１のウェル領域と、 前記第１のウェル領域の表面に選択的に形成される第１
    の導電型の第１及び第２の拡散領域と、 前記第１及び第２の拡散領域間の前記第１のウェル領域
    上に形成される第２の絶縁膜と、 前記第２の絶縁膜上に形成される第２の制御電極部とを
    備え、 前記第２の電界効果型トランジスタは、 前記第１の半導体層と、 前記第１の半導体層の上層部に前記第１のウェル領域と
    独立して形成される第１の導電型の第２のウェル領域
    と、 前記第２のウェル領域の表面に選択的に形成される第２
    の導電型の第３及び第４の拡散領域と、 前記第３及び第４の拡散領域間の前記第２のウェル領域
    上に形成される第３の絶縁膜と、 前記第３の絶縁膜上に形成される第３の制御電極部とを
    備え、 前記第１のウェル領域の不純物濃度を前記絶縁ゲート型
    バイポーラトランジスタお前記第２の半導体層の不純物
    濃度と同一に設定し、前記絶縁ゲート型バイポーラトラ
    ンジスタの前記第１〜第ｎのバッファ層それぞれの不純
    物濃度Ｂ１〜Ｂｎにおいて、ＳＢｋ（ｋ＝２〜ｎ）＝Ｂ
    ｋ−Ｂ（ｋー１），ＳＢ１＝Ｂ１としたとき、前記第２
    のウェル領域の不純物濃度をＳＢ１〜ＳＢｎのうちいず
    れか一の値に設定することを特徴とする、半導体集積回
    路。
  9. 【請求項９】 (a) 第１の導電型の第１の半導体層を準
    備するステップと、 (b) 前記第１の半導体層の上層部に第２の導電型の第２
    の半導体層を選択的に形成するステップと、 (c) 前記第２の半導体層の表面に第１の導電型の第３の
    半導体層を選択的に形成するステップと、 (d) 前記第１の半導体層と前記第３の半導体層との間の
    前記第２の半導体層上に絶縁膜を形成するステップと、 (e) 前記絶縁膜上に制御電極部を形成するステップと、 (f) 前記第１の半導体層内に前記第２の半導体層と独立
    して第１の導電型の第４の半導体層を選択的に形成する
    ステップと、 (g) 前記第４の半導体層の前記第ｎのバッファ層の表面
    に第２の導電型の第５の半導体層を選択的に形成するス
    テップとを備え、 前記ステップ(f) は、第１の導電型の不純物を選択的に
    導入する第１〜第ｎの不純物導入処理を順次施すことに
    より、前記第１の半導体層から前記第５の半導体層にか
    けて互いに隣接する第１〜第ｎ（ｎ≧２）のバッファ層
    を前記第４の半導体層として形成し、 前記第１〜第ｎのバッファ層それぞれの第１の導電型の
    不純物濃度をＢ１〜Ｂｎとし、前記制御電極部に所定の
    電圧を印加し前記第３，第５の半導体層間に所定の電位
    差を設定して前記第３，第５の半導体層間に電流を流す
    オン状態時において、前記第１〜第ｎのバッファ層それ
    ぞれを伝播するキャリアの濃度をＣ１〜Ｃｎとしたと
    き、 条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ 条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ） を共に満足することを特徴とする、絶縁ゲート型バイポ
    ーラトランジスタの製造方法。
  10. 【請求項１０】 同一基板上に絶縁ゲート型バイポーラ
    トランジスタと電界効果型トランジスタとを製造する半
    導体集積回路の製造方法であって、 (a) 基板となる第１の導電型の第１の半導体層を準備す
    るステップと、 (b) 前記第１の半導体層の上層部に第２の導電型の第２
    の半導体層を選択的に形成するステップと、 (c) 前記第２の半導体層の表面に第１の導電型の第３の
    半導体層を選択的に形成するステップと、 (d) 前記第１の半導体層と前記第３の半導体層との間の
    前記第２の半導体層上に第１の絶縁膜を形成するステッ
    プと、 (e) 前記第１の絶縁膜上に第１の制御電極部を形成する
    ステップと、 (f) 前記第１の半導体層内に前記第２の半導体層と独立
    して第１の導電型の第４の半導体層を選択的に形成する
    ステップと、 (g) 前記第４の半導体層の前記第ｎのバッファ層の表面
    に第２の導電型の第５の半導体層を選択的に形成するス
    テップとを備え、 前記ステップ(f) は、第１の導電型の不純物を選択的に
    導入する第１〜第ｎの不純物導入処理を順次施すことに
    より、前記第１の半導体層から前記第５の半導体層にか
    けて互いに隣接する第１〜第ｎ（ｎ≧２）のバッファ層
    を前記第４の半導体層として形成し、前記ステップ(a)
    〜(g)により前記絶縁ゲート型バイポーラトランジスタ
    が製造され、 前記第１〜第ｎのバッファ層それぞれの第１の導電型の
    不純物濃度をＢ１〜Ｂｎとし、前記制御電極部に所定の
    電圧を印加し前記第３，第５の半導体層間に所定の電位
    差を設定して前記第３，第５の半導体層間に電流を流す
    オン状態時において前記第１〜第ｎのバッファ層それぞ
    れを伝播するキャリアの濃度をＣ１〜Ｃｎとしたとき、 条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ 条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ） を共に満足し、 (h) 前記第１の半導体層の上層部に第２の導電型のウェ
    ル領域を形成するステップと、 (i) 前記ウェル領域の表面に第１の導電型の第１及び第
    ２の拡散領域を選択的に形成するステップと、 (j) 前記第１及び第２の拡散領域間の前記ウェル領域上
    に第２の絶縁膜を形成するステップと、 (k) 前記第２の絶縁膜上に第２の制御電極部を形成する
    ステップとをさらに備え、前記ステップ(h)〜(k)により
    前記電界効果型トランジスタが製造され、 前記ステップ(b)と前記ステップ(h)とにおける第２の導
    電型の不純物の不純物濃度導入条件を同一にすることを
    特徴とする、半導体集積回路の製造方法。
  11. 【請求項１１】 同一基板上に絶縁ゲート型バイポーラ
    トランジスタと電界効果型トランジスタとを製造する半
    導体集積回路の製造方法であって、 (a) 基板となる第１の導電型の第１の半導体層を準備す
    るステップと、 (b) 前記第１の半導体層の上層部に第２の導電型の第２
    の半導体層を選択的に形成するステップと、 (c) 前記第２の半導体層の表面に第１の導電型の第３の
    半導体層を選択的に形成するステップと、 (d) 前記第１の半導体層と前記第３の半導体層との間の
    前記第２の半導体層上に第１の絶縁膜を形成するステッ
    プと、 (e) 前記第１の絶縁膜上に第１の制御電極部を形成する
    ステップと、 (f) 前記第１の半導体層内に前記第２の半導体層と独立
    して第１の導電型の第４の半導体層を選択的に形成する
    ステップと、 (g) 前記第４の半導体層の前記第ｎのバッファ層の表面
    に第２の導電型の第５の半導体層を選択的に形成するス
    テップをさらに備え、 前記ステップ(f) は、第１の導電型の不純物を選択的に
    導入する第１〜第ｎの不純物導入処理を順次施すことに
    より、前記第１の半導体層から前記第５の半導体層にか
    けて互いに隣接する第１〜第ｎ（ｎ≧２）のバッファ層
    を前記第４の半導体層として形成し、前記第ｉ（１≦ｉ
    ≦ｎ）のバッファ層は第１〜第ｉの不純物導入処理によ
    り不純物濃度が設定され、前記ステップ(a)〜(g)により
    前記絶縁ゲート型バイポーラトランジスタが製造され、 前記第１〜第ｎのバッファ層それぞれの第１の導電型の
    不純物濃度をＢ１〜Ｂｎとし、前記制御電極部に所定の
    電圧を印加し前記第３，第５の半導体層間に所定の電位
    差を設定して前記第３，第５の半導体層間に電流を流す
    オン状態時において前記第１〜第ｎのバッファ層それぞ
    れを伝播するキャリアの濃度をＣ１〜Ｃｎとしたとき、 条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ 条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ） を共に満足し、 (h) 前記第１の半導体層の上層部に第１の導電型のウェ
    ル領域を形成するステップと、 (i) 前記ウェル領域の表面に第２の導電型の第１及び第
    ２の拡散領域を選択的に形成するステップと、 (j) 前記第１及び第２の拡散領域間の前記ウェル領域上
    に第２の絶縁膜を形成するステップと、 (k) 前記第２の絶縁膜上に第２の制御電極部を形成する
    ステップとを備え、前記ステップ(h)〜(k)により前記電
    界効果型トランジスタが製造され、 前記ステップ(f)の前記第１〜第ｎの不純物導入処理の
    いずれか一の処理とステップ(h)での不純物導入処理に
    おける第１の導電型の不純物の不純物濃度導入条件を同
    一にすることを特徴とする、半導体集積回路の製造方
    法。
  12. 【請求項１２】 同一基板上に絶縁ゲート型バイポーラ
    トランジスタと第１及び第２の電界効果型トランジスタ
    とを製造する半導体集積回路の製造方法であって、 (a) 基板となる第１の導電型の第１の半導体層を準備す
    るステップと、 (b) 前記第１の半導体層の上層部に第２の導電型の第２
    の半導体層を選択的に形成するステップと、 (c) 前記第２の半導体層の表面に第１の導電型の第３の
    半導体層を選択的に形成するステップと、 (d) 前記第１の半導体層と前記第３の半導体層との間の
    前記第２の半導体層上に第１の絶縁膜を形成するステッ
    プと、 (e) 前記第１の絶縁膜上に第１の制御電極部を形成する
    ステップと、 (f) 前記第１の半導体層内に前記第２の半導体層と独立
    して第４の半導体層を選択的に形成するステップと、 (g) 前記第４の半導体層の前記第ｎのバッファ層の表面
    に第２の導電型の第５の半導体層を選択的に形成するス
    テップとを備え、 前記ステップ(f) は、第１の導電型の不純物を選択的に
    導入する第１〜第ｎの不純物導入処理を順次施すことに
    より、前記第１の半導体層から前記第５の半導体層にか
    けて互いに隣接する第１〜第ｎ（ｎ≧２）のバッファ層
    を形成するステップを有し、前記第ｉ（１≦ｉ≦ｎ）の
    バッファ層は第１〜第ｉの不純物導入処理により不純物
    濃度が設定され、前記ステップ(a)〜(g)により前記絶縁
    ゲート型バイポーラトランジスタが製造され、 前記第１〜第ｎのバッファ層それぞれの第１の導電型の
    不純物濃度をＢ１〜Ｂｎとし、前記制御電極部に所定の
    電圧を印加し前記第３，第５の半導体層間に所定の電位
    差を設定して前記第３，第５の半導体層間に電流を流す
    オン状態時において前記第１〜第ｎのバッファ層それぞ
    れを伝播するキャリアの濃度をＣ１〜Ｃｎとしたとき、 条件式１：Ｂ１＜Ｂ２＜…＜Ｂｎ 条件式２：Ｂｉ＜Ｃｉ（１≦ｉ≦ｎ） を共に満足し、 (h) 前記第１の半導体層の上層部に第２の導電型の第１
    のウェル領域を形成するステップと、 (i) 前記第１のウェル領域の表面に第１の導電型の第１
    及び第２の拡散領域を選択的に形成するステップと、 (j) 前記第１及び第２の拡散領域間の前記第１のウェル
    領域上に第２の絶縁膜を形成するステップと、 (k) 前記第２の絶縁膜上に第２の制御電極部を形成する
    ステップとをさらに備え、前記ステップ(h)〜(j)により
    前記第１の電界効果型トランジスタが製造され、 (l) 前記第１の半導体層の上層部に第１の導電型の第２
    のウェル領域を形成するステップと、 (m) 前記第２のウェル領域の表面に第２の導電型の第３
    及び第４の拡散領域を選択的に形成するステップと、 (n) 前記第３及び第４の拡散領域間の前記第２のウェル
    領域上に第３の絶縁膜を形成するステップと、 (o) 前記第３の絶縁膜上に第３の制御電極部を形成する
    ステップとをさらに備え、前記ステップ(l)〜(o)により
    前記第２の電界効果型トランジスタが製造され、 前記ステップ(b)と前記ステップ(h)とにおける第２の導
    電型の不純物の不純物濃度導入条件を同一にするととも
    に、前記ステップ(f)の前記第１〜第ｎの不純物導入処
    理のいずれか一の処理とステップ(l)での不純物導入処
    理とにおける第１の導電型の不純物の不純物濃度導入条
    件を同一にすることを特徴とする、半導体集積回路の製
    造方法。
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