JPS63194367A - 半導体装置 - Google Patents
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- JPS63194367A JPS63194367A JP62026754A JP2675487A JPS63194367A JP S63194367 A JPS63194367 A JP S63194367A JP 62026754 A JP62026754 A JP 62026754A JP 2675487 A JP2675487 A JP 2675487A JP S63194367 A JPS63194367 A JP S63194367A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000009792 diffusion process Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000605 extraction Methods 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 4
- 238000002955 isolation Methods 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 description 13
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 239000012212 insulator Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、高耐圧高電流容量の半導体装置に関するもの
である。
である。
[背景技術]
一般に、バイポーラ型、NMO8型、CMOS型等の低
耐圧低電流容量用の素子と、高耐圧高電流容量用の素子
とを同一基板上に集積する場合には、第4図に示すよう
に、高耐圧高電流容量用の素子として横形の二重拡散型
絶縁ゲート電界効果トランジスタ(LDMO3)が使用
されでいる。LD M OS l:おいては、n+被拡
散施したドレイン拡散層17から、ドレイン頒域となる
n−Nであるエピタキシャル層3と、p形拡散を施した
チャネル拡散層5とを通り、n+被拡散施したソース拡
散層6へと電流が流れる。ドレイン・ソース間の封圧は
、この電流経路の距離、すなわち、ドレイン拡散層17
とチャネル拡散N5との距離により決定されるから、高
耐圧とするには、この距離を大きくする必要がある。一
方、距離が長くなると抵抗値が増大するから、電流容量
が小さくなるという問題が生じる。
耐圧低電流容量用の素子と、高耐圧高電流容量用の素子
とを同一基板上に集積する場合には、第4図に示すよう
に、高耐圧高電流容量用の素子として横形の二重拡散型
絶縁ゲート電界効果トランジスタ(LDMO3)が使用
されでいる。LD M OS l:おいては、n+被拡
散施したドレイン拡散層17から、ドレイン頒域となる
n−Nであるエピタキシャル層3と、p形拡散を施した
チャネル拡散層5とを通り、n+被拡散施したソース拡
散層6へと電流が流れる。ドレイン・ソース間の封圧は
、この電流経路の距離、すなわち、ドレイン拡散層17
とチャネル拡散N5との距離により決定されるから、高
耐圧とするには、この距離を大きくする必要がある。一
方、距離が長くなると抵抗値が増大するから、電流容量
が小さくなるという問題が生じる。
このような問題を改善するために、第5図に示すような
構造が考えられでいる。すなわち、ρ形半導体の基板1
の表面側にn+被拡散施して形成された埋込7!2と、
n−屑としてエピタキシャル成長されたエピタキシャル
7t!3とを有し、エピタキシャル/!3の表面から埋
込層2に到達するようにn′″拡散を行なって形成され
たドレイン拡散層18を有している。この構成では、電
流経路はエピタキシャル層3の表面に沿う経路と、ドレ
イン拡散層18から埋込層2を通りエピタキシャル層3
を通ってチャネル拡散層5に至る経路とが形成されるの
であり、電流経路の抵抗値を小さくすることができるか
ら、電流容量が大きくとれることになる。また、この構
造では、ドレイン被放N117が各チャネル拡散層5間
に形成されないから、素子表面の単位面積当たりのチャ
ネル拡散N5の数を第4図の構造よりも増やすことがで
き、電流容量が第1図に示すh1造に比較して大きくな
る。しかしながら、この場合であっても、ドレイン・ソ
ース間耐圧を高めるにはドレイン拡散層18とチャネル
拡散層5との距離を大きくとる必要があり、全体として
大形化するという問題がある。さらに、高耐圧とするに
は、上述したいずれの構造でも、低耐圧低電流容量の素
子と高耐圧高電流容量の素子とを分離するp+拡散を施
した分離領域4とrレイン拡散A!II 7,18との
距離を大きくする必要がある。
構造が考えられでいる。すなわち、ρ形半導体の基板1
の表面側にn+被拡散施して形成された埋込7!2と、
n−屑としてエピタキシャル成長されたエピタキシャル
7t!3とを有し、エピタキシャル/!3の表面から埋
込層2に到達するようにn′″拡散を行なって形成され
たドレイン拡散層18を有している。この構成では、電
流経路はエピタキシャル層3の表面に沿う経路と、ドレ
イン拡散層18から埋込層2を通りエピタキシャル層3
を通ってチャネル拡散層5に至る経路とが形成されるの
であり、電流経路の抵抗値を小さくすることができるか
ら、電流容量が大きくとれることになる。また、この構
造では、ドレイン被放N117が各チャネル拡散層5間
に形成されないから、素子表面の単位面積当たりのチャ
ネル拡散N5の数を第4図の構造よりも増やすことがで
き、電流容量が第1図に示すh1造に比較して大きくな
る。しかしながら、この場合であっても、ドレイン・ソ
ース間耐圧を高めるにはドレイン拡散層18とチャネル
拡散層5との距離を大きくとる必要があり、全体として
大形化するという問題がある。さらに、高耐圧とするに
は、上述したいずれの構造でも、低耐圧低電流容量の素
子と高耐圧高電流容量の素子とを分離するp+拡散を施
した分離領域4とrレイン拡散A!II 7,18との
距離を大きくする必要がある。
[発明の目的1
本発明は上述の点に鑑みて為されたものであって、その
目的とするところは、ドレイン・ソース間耐圧を高耐圧
に設定し、かつ1素子の基板上での占有面積に対する電
流容量が大きくとれるようにした半導体装置を提供する
ことにある。
目的とするところは、ドレイン・ソース間耐圧を高耐圧
に設定し、かつ1素子の基板上での占有面積に対する電
流容量が大きくとれるようにした半導体装置を提供する
ことにある。
[発明の開示1
(NII成)
本発明に係る半導体装置は、所定の導電形の半導体の基
板の表面に基板とは逆の導電形の高不純物濃度の埋込層
が形成されるとともに、基数の表面上に基板とは逆の導
電形の低不純物濃度のエピタキシャル層が形成され、エ
ピタキシャル層の表面側に基板と同じ導電形のチャネル
拡散層が形成され、チャネル拡散層の表面側の一部に基
板とは逆の導電形のソース拡散層がチャネル拡散層に囲
まれる形で形成され、ソース拡散層の表面上にはソース
電極が接触し、ソース電極を除くチャネル拡散層の表面
に形成されたゲート酸化物層を介してチャネル拡散層に
対向してゲート電極が形成され、エピタキシャル層はエ
ピタキシャル層の表面から埋込層に至る溝を有し、埋込
層が露出する部位を除く溝の内周壁に絶縁層が形成され
るとともに、溝内では埋込層の露出部位にドレイン電極
が接触しで成るものであり、高耐圧高電流容量の素子の
基板上での占有面積を減少させたものである。
板の表面に基板とは逆の導電形の高不純物濃度の埋込層
が形成されるとともに、基数の表面上に基板とは逆の導
電形の低不純物濃度のエピタキシャル層が形成され、エ
ピタキシャル層の表面側に基板と同じ導電形のチャネル
拡散層が形成され、チャネル拡散層の表面側の一部に基
板とは逆の導電形のソース拡散層がチャネル拡散層に囲
まれる形で形成され、ソース拡散層の表面上にはソース
電極が接触し、ソース電極を除くチャネル拡散層の表面
に形成されたゲート酸化物層を介してチャネル拡散層に
対向してゲート電極が形成され、エピタキシャル層はエ
ピタキシャル層の表面から埋込層に至る溝を有し、埋込
層が露出する部位を除く溝の内周壁に絶縁層が形成され
るとともに、溝内では埋込層の露出部位にドレイン電極
が接触しで成るものであり、高耐圧高電流容量の素子の
基板上での占有面積を減少させたものである。
(実施例1)
以下の説明では基板1の導電形をp形として説明する。
第1図に示すように、p形半導体である基板1の表面側
の一部にn+被拡散施すことにより、高不純物濃度のn
形半導体よりなる埋込層2が形成される。また、基板1
の全面を覆う形で低不純物濃度のn形半導体よりなるエ
ピタキシャルM3がn一層として成長される。エピタキ
シャル層3はドレイン領域となる。エピタキシャル層3
の適所にはp9拡散が施されて分離領域4が形成され、
埋込層2よりは広い面積を有した複数個の島に分割され
る。各島はそれぞれ1個の素子を形成する。
の一部にn+被拡散施すことにより、高不純物濃度のn
形半導体よりなる埋込層2が形成される。また、基板1
の全面を覆う形で低不純物濃度のn形半導体よりなるエ
ピタキシャルM3がn一層として成長される。エピタキ
シャル層3はドレイン領域となる。エピタキシャル層3
の適所にはp9拡散が施されて分離領域4が形成され、
埋込層2よりは広い面積を有した複数個の島に分割され
る。各島はそれぞれ1個の素子を形成する。
各島のエピタキシャル層3の表面側には埋込N2から離
間してp形拡散により複数個のチャネル拡散層5が形成
され、各チャネル拡散層5の表面側に1+拡散によるソ
ース拡散層6が形成される。チャネル拡散層5およびソ
ース拡散1fJ6は二重拡散法に上り形r!!、される
。エピタキシャル層3の表面はチャネル拡散N5および
ソース拡散Ni6の表面を含めて酸化物層7に覆われる
。酸化物NT内には多結晶シリコン膜よりなるゲート電
極8が埋め込まれ、ゲート電極8の一部は酸化物層7を
介してチャネル拡散層5の表面に対向する。すなわち、
チャネル拡散N5とゲート電極8との間の酸化物層7は
ゲート酸化物N9として作用する。ところで、チャネル
拡散N5とは異なる位置でエピタキシャルM3にはエピ
タキシャルM3の表面から埋込層2に至る溝10が異方
性エツチングにより形成されており、溝10の側壁には
酸化膜による絶縁層11が形成される。ここに、絶縁層
11を形成するにあたっては、溝10の内周面の全周に
亘って酸化膜を形成し、その後に異方性エツチングによ
り溝10の底部の酸化膜を除去するのである。
間してp形拡散により複数個のチャネル拡散層5が形成
され、各チャネル拡散層5の表面側に1+拡散によるソ
ース拡散層6が形成される。チャネル拡散層5およびソ
ース拡散1fJ6は二重拡散法に上り形r!!、される
。エピタキシャル層3の表面はチャネル拡散N5および
ソース拡散Ni6の表面を含めて酸化物層7に覆われる
。酸化物NT内には多結晶シリコン膜よりなるゲート電
極8が埋め込まれ、ゲート電極8の一部は酸化物層7を
介してチャネル拡散層5の表面に対向する。すなわち、
チャネル拡散N5とゲート電極8との間の酸化物層7は
ゲート酸化物N9として作用する。ところで、チャネル
拡散N5とは異なる位置でエピタキシャルM3にはエピ
タキシャルM3の表面から埋込層2に至る溝10が異方
性エツチングにより形成されており、溝10の側壁には
酸化膜による絶縁層11が形成される。ここに、絶縁層
11を形成するにあたっては、溝10の内周面の全周に
亘って酸化膜を形成し、その後に異方性エツチングによ
り溝10の底部の酸化膜を除去するのである。
このようにして、alloの内周面のうち埋込層2が露
出する部位を除いて絶縁層11が形成されるのである。
出する部位を除いて絶縁層11が形成されるのである。
このとき同時に、第2図に示すように、ソースコンタク
ト用孔12が形成される。この状態で、電極材料である
アルミニウムを全表面に無理した後、必要部分を残して
アルミニウムをエツチングにより除去する0以上のよう
にして、溝10内のアルミニウムがドレイン電極13と
なるのである。また、ソースコンタクト用孔12内のア
ルミニウムはソース電極14となる。
ト用孔12が形成される。この状態で、電極材料である
アルミニウムを全表面に無理した後、必要部分を残して
アルミニウムをエツチングにより除去する0以上のよう
にして、溝10内のアルミニウムがドレイン電極13と
なるのである。また、ソースコンタクト用孔12内のア
ルミニウムはソース電極14となる。
ここに、溝10の側壁は絶1&M11で覆われているか
ら、ドレイン電極13からエピタキシャルM3にドレイ
ン電流が直接流れることがな(、ドレイン電流は必ず埋
込層2を介してエピタキシャルWI3を通り、チャネル
拡散層5に到達するのである。したがって、ドレイン電
極13と、チャネル拡散層5や分離領域4との距離を小
さくしながらも、ドレイン・ソース間を高耐圧高電流容
量に設定することができるのである。すなわち、高耐圧
高電流容量の素子の占有面積を小さくすることができる
のである。
ら、ドレイン電極13からエピタキシャルM3にドレイ
ン電流が直接流れることがな(、ドレイン電流は必ず埋
込層2を介してエピタキシャルWI3を通り、チャネル
拡散層5に到達するのである。したがって、ドレイン電
極13と、チャネル拡散層5や分離領域4との距離を小
さくしながらも、ドレイン・ソース間を高耐圧高電流容
量に設定することができるのである。すなわち、高耐圧
高電流容量の素子の占有面積を小さくすることができる
のである。
(実施例2)
本実施例ではドレイン電極13としてアルミニウムを用
いずに、高濃度のn形不純物をドープした多結晶シリコ
ンよりなる導電材料を取出用電極15として溝10内に
充填したものである。取出用電極15の表面は平坦化さ
れ、この取出用電極15の表面にアルミニウムよりなる
接続用の電極16を形成してドレイン電極13としてい
る。このようにしてドレイン電極13を形成することに
より、溝10内にアルミニウムのみでドレイン電極13
を形成する場合に比較して、ドレイン電極13の作成が
容易になり、ドレイン電#g13の断切が少なくなるの
であり、接続MWL性が向上するのである。
いずに、高濃度のn形不純物をドープした多結晶シリコ
ンよりなる導電材料を取出用電極15として溝10内に
充填したものである。取出用電極15の表面は平坦化さ
れ、この取出用電極15の表面にアルミニウムよりなる
接続用の電極16を形成してドレイン電極13としてい
る。このようにしてドレイン電極13を形成することに
より、溝10内にアルミニウムのみでドレイン電極13
を形成する場合に比較して、ドレイン電極13の作成が
容易になり、ドレイン電#g13の断切が少なくなるの
であり、接続MWL性が向上するのである。
[発明の効果]
本発明は上述のように、所定の導電形の半導体の基板の
表面に基板とは逆の導電形の高不純物濃度の埋込層が形
成されるとともに、基板の表面上に基板とは逆の導電形
の低不純物濃度のエピタキシャル層が形成され、エピタ
キシャル層の表[11に基板と同じ導電形のチャネル拡
散層が形成され、チャネル拡散層の表面側の一部に基板
とは逆の導電形のソース拡散層がチャネル拡散層に囲ま
れる形で形成され、ソース拡散層の表面上にはソース電
極が接触し、ソース電極を除くチャネル拡散層の表面に
形成されたゲート酸化物層を介してチャネル拡散層に対
向してゲート電極が形成され、エピタキシャル層はエピ
タキシャル層の表面から埋込層に至る溝を有し、埋込層
が露出する部位を除く溝の内周壁に絶縁層が形成される
とともに、溝内では埋込層の露出部位にドレイン電極が
接触して成るものであり、エピタキシャル層の表面から
埋込層に至る溝を形成するとともに、溝の側面を絶縁層
で覆い、溝内に配設されたドレイン電極がエピタキシャ
ル層に直接接続されないようにしているから、ドレイン
とソースとの距離を小さくしても、ドレイン・ソース間
の耐1玉には?39しないのであり、ドレイン・ソース
間耐圧を高耐圧に設定し、かつ1素子の基板上での占有
面積に対する電流容量が大きくとれるという利点を有す
るのである。
表面に基板とは逆の導電形の高不純物濃度の埋込層が形
成されるとともに、基板の表面上に基板とは逆の導電形
の低不純物濃度のエピタキシャル層が形成され、エピタ
キシャル層の表[11に基板と同じ導電形のチャネル拡
散層が形成され、チャネル拡散層の表面側の一部に基板
とは逆の導電形のソース拡散層がチャネル拡散層に囲ま
れる形で形成され、ソース拡散層の表面上にはソース電
極が接触し、ソース電極を除くチャネル拡散層の表面に
形成されたゲート酸化物層を介してチャネル拡散層に対
向してゲート電極が形成され、エピタキシャル層はエピ
タキシャル層の表面から埋込層に至る溝を有し、埋込層
が露出する部位を除く溝の内周壁に絶縁層が形成される
とともに、溝内では埋込層の露出部位にドレイン電極が
接触して成るものであり、エピタキシャル層の表面から
埋込層に至る溝を形成するとともに、溝の側面を絶縁層
で覆い、溝内に配設されたドレイン電極がエピタキシャ
ル層に直接接続されないようにしているから、ドレイン
とソースとの距離を小さくしても、ドレイン・ソース間
の耐1玉には?39しないのであり、ドレイン・ソース
間耐圧を高耐圧に設定し、かつ1素子の基板上での占有
面積に対する電流容量が大きくとれるという利点を有す
るのである。
第1図は本発明の実施例1を示す断面図、第2図は同上
の作成過程を示す断面図、第3図は本発明の実施例2を
示す断面図、第4図は従来例を示す断面図、第5図は他
の従来例を示す断面図である。 1は基板、2は埋込層、3はエピタキシャル層、5はチ
ャネル拡散層、6はソース拡散層、8はゲート電極、9
はゲート絶縁物層、10は溝、11は絶a層、13はド
レイン電極、14はソース電極、15は取出用電極、1
6は後続用電極である。 代理人 弁理士 石 1)長 七 !・・・基板 2・・・埋込層 8・・・ゲート電極 9・・・ゲート絶縁物層 10・・・溝 11・・・絶縁層 13・・・ドレイン電極 第 1 図 14・・・ソース電極16・・
・接続用電極
の作成過程を示す断面図、第3図は本発明の実施例2を
示す断面図、第4図は従来例を示す断面図、第5図は他
の従来例を示す断面図である。 1は基板、2は埋込層、3はエピタキシャル層、5はチ
ャネル拡散層、6はソース拡散層、8はゲート電極、9
はゲート絶縁物層、10は溝、11は絶a層、13はド
レイン電極、14はソース電極、15は取出用電極、1
6は後続用電極である。 代理人 弁理士 石 1)長 七 !・・・基板 2・・・埋込層 8・・・ゲート電極 9・・・ゲート絶縁物層 10・・・溝 11・・・絶縁層 13・・・ドレイン電極 第 1 図 14・・・ソース電極16・・
・接続用電極
Claims (2)
- (1)所定の導電形の半導体の基板の表面に基板とは逆
の導電形の高不純物濃度の埋込層が形成されるとともに
、基板の表面上に基板とは逆の導電形の低不純物濃度の
エピタキシャル層が形成され、エピタキシャル層の表面
側に基板と同じ導電形のチャネル拡散層が形成され、チ
ャネル拡散層の表面側の一部に基板とは逆の導電形のソ
ース拡散層がチャネル拡散層に囲まれる形で形成され、
ソース拡散層の表面上にはソース電極が接触し、ソース
電極を除くチャネル拡散層の表面に形成されたゲート酸
化物層を介してチャネル拡散層に対向してゲート電極が
形成され、エピタキシャル層はエピタキシャル層の表面
から埋込層に至る溝を有し、埋込層が露出する部位を除
く溝の内周壁に絶縁層が形成されるとともに、溝内では
埋込層の露出部位にドレイン電極が接触して成ることを
特徴とする半導体装置。 - (2)上記ドレイン電極は、溝内に充填された導電材料
よりなる取出用電極と、エピタキシャル層の表面側で取
出用電極に接触した金属の接続用電極とから成ることを
特徴とする特許請求の範囲第1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62026754A JPS63194367A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62026754A JPS63194367A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63194367A true JPS63194367A (ja) | 1988-08-11 |
Family
ID=12202070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62026754A Pending JPS63194367A (ja) | 1987-02-06 | 1987-02-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63194367A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1987
- 1987-02-06 JP JP62026754A patent/JPS63194367A/ja active Pending
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