JP2003092405A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 トレンチコンタクト技術を採用したトレンチ
ゲート型ＭＯＳＦＥＴなどの半導体装置において、アバ
ランシェ耐量を改善すると同時にオン抵抗を低減した半
導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】 第１導電型の半導体層（２）と、その表
面付近に形成されたベース領域（３）と、その上に選択
的に設けられたソース領域（４）と、トレンチ（Ｔ）
と、前記トレンチの内壁に設けられたゲート絶縁層
（７）及びゲート電極（６）と、前記ソース領域に接続
されたソース電極（９）と、を備え、前記ソース領域
は、前記ゲート絶縁層と接触した部分よりも前記ソース
電極と接触した部分（４ａ）において不純物濃度が高
く、且つ前記ベース領域と接触した部分よりも前記ソー
ス電極と接触した部分（４ａ）において不純物濃度が高
いことを特徴とする半導体装置を提供する。
ゲート型ＭＯＳＦＥＴなどの半導体装置において、アバ
ランシェ耐量を改善すると同時にオン抵抗を低減した半
導体装置及びその製造方法を提供することを目的とす
る。 【解決手段】 第１導電型の半導体層（２）と、その表
面付近に形成されたベース領域（３）と、その上に選択
的に設けられたソース領域（４）と、トレンチ（Ｔ）
と、前記トレンチの内壁に設けられたゲート絶縁層
（７）及びゲート電極（６）と、前記ソース領域に接続
されたソース電極（９）と、を備え、前記ソース領域
は、前記ゲート絶縁層と接触した部分よりも前記ソース
電極と接触した部分（４ａ）において不純物濃度が高
く、且つ前記ベース領域と接触した部分よりも前記ソー
ス電極と接触した部分（４ａ）において不純物濃度が高
いことを特徴とする半導体装置を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、電力制御などに用いられるト
レンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field Effect Transistor）などに適用して好適
な半導体装置及びその製造方法に関する。
の製造方法に関し、特に、電力制御などに用いられるト
レンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semicond
uctor Field Effect Transistor）などに適用して好適
な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】電力制御用の半導体装置として、パワー
ＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ
（Insulated Gate Bipolar Transistor）などのＭＯＳ
型トランジスタが用いられている。これらの半導体装置
は、スイッチングオペレーション時の導通損失を低減す
る必要があり、また同時に低容量特性も要求される。
ＭＯＳＦＥＴ（Field Effect Transistor）やＩＧＢＴ
（Insulated Gate Bipolar Transistor）などのＭＯＳ
型トランジスタが用いられている。これらの半導体装置
は、スイッチングオペレーション時の導通損失を低減す
る必要があり、また同時に低容量特性も要求される。
【０００３】これらの要求に応えるものとして、「トレ
ンチゲート構造」がある。
ンチゲート構造」がある。
【０００４】図１０は、トレンチゲート構造のパワーＭ
ＯＳＦＥＴの要部断面構造を表す模式図である。
ＯＳＦＥＴの要部断面構造を表す模式図である。
【０００５】すなわち、同図に表したＭＯＳＦＥＴは、
ｎ＋型半導体基板１０１の上に、ｎ −型エピタキシャル
半導体層２、ｐ型ベース領域１０３、ｎ＋型ソース領域
１０４がこの順に形成された構造を有する。そして、こ
れら積層構造に対して垂直方向に形成されたトレンチＴ
の内壁面にゲート絶縁膜１０７が設けられ、さらにトレ
ンチを埋め込むようにゲート電極（ポリシリコン）１０
６が設けられている。また、ソース領域１０４は、トレ
ンチ間で選択的に除去され、その底部のベース領域１０
３の表面側には追加ｐ＋型領域１０５が選択的に形成さ
れている。
ｎ＋型半導体基板１０１の上に、ｎ −型エピタキシャル
半導体層２、ｐ型ベース領域１０３、ｎ＋型ソース領域
１０４がこの順に形成された構造を有する。そして、こ
れら積層構造に対して垂直方向に形成されたトレンチＴ
の内壁面にゲート絶縁膜１０７が設けられ、さらにトレ
ンチを埋め込むようにゲート電極（ポリシリコン）１０
６が設けられている。また、ソース領域１０４は、トレ
ンチ間で選択的に除去され、その底部のベース領域１０
３の表面側には追加ｐ＋型領域１０５が選択的に形成さ
れている。
【０００６】ゲート電極１０６及びゲート絶縁膜１０７
の上には、これらを覆うように層間絶縁膜１０８が設け
られ、一方、ソース領域１０４の露出部にはこれに接触
するようにソース電極１０９が設けられている。また、
基板１０１の裏面側には、ドレイン電極１１０が設けら
れている。
の上には、これらを覆うように層間絶縁膜１０８が設け
られ、一方、ソース領域１０４の露出部にはこれに接触
するようにソース電極１０９が設けられている。また、
基板１０１の裏面側には、ドレイン電極１１０が設けら
れている。
【０００７】なお、図１０は、ひとつのトレンチに対応
するセル部分を表したが、通常はこのようなトレンチを
有するセルが素子内に複数配列されている場合が多い。
するセル部分を表したが、通常はこのようなトレンチを
有するセルが素子内に複数配列されている場合が多い。
【０００８】さて、このようなトレンチゲート型の構造
においては、素子を微細化してトレンチゲートをたくさ
ん設けるほど合計のチャネル幅が増大してオン抵抗を下
げることができる。
においては、素子を微細化してトレンチゲートをたくさ
ん設けるほど合計のチャネル幅が増大してオン抵抗を下
げることができる。
【０００９】素子の微細化によるオン抵抗の低減が進め
られるのは、以下に説明する背景による。すなわち、一
般にトランジスタのオン抵抗の成分としては、高濃度基
板の抵抗、エピタキシャル層の抵抗、チャンネル抵抗、
ソース抵抗、コンタクト抵抗などを挙げることができ
る。特に、１００Ｖ以下の低耐圧系ＭＯＳＦＥＴでは、
オン抵抗の成分のうち、チャンネル部の抵抗が大きな割
合を占めている。チャンネル部の抵抗が占める割合は、
例えば、耐圧１００Ｖ系ＭＯＳＦＥＴでは約２０％、３
０Ｖ系では約６０％にもなる。したがって、セル部を微
細化してチャンネル密度を増やすことはオン抵抗低減に
非常に効果的である。
られるのは、以下に説明する背景による。すなわち、一
般にトランジスタのオン抵抗の成分としては、高濃度基
板の抵抗、エピタキシャル層の抵抗、チャンネル抵抗、
ソース抵抗、コンタクト抵抗などを挙げることができ
る。特に、１００Ｖ以下の低耐圧系ＭＯＳＦＥＴでは、
オン抵抗の成分のうち、チャンネル部の抵抗が大きな割
合を占めている。チャンネル部の抵抗が占める割合は、
例えば、耐圧１００Ｖ系ＭＯＳＦＥＴでは約２０％、３
０Ｖ系では約６０％にもなる。したがって、セル部を微
細化してチャンネル密度を増やすことはオン抵抗低減に
非常に効果的である。
【００１０】そこで、セルピッチを縮小して微細化する
ことにより、デバイスのオン抵抗、すなわち導電損失を
下げる工夫がされている。
ことにより、デバイスのオン抵抗、すなわち導電損失を
下げる工夫がされている。
【００１１】一方、低容量特性を得るためには、ｐ型ベ
ース領域３の深さとトレンチゲートの深さを浅くし、素
子容量を減少させる工夫がされている。
ース領域３の深さとトレンチゲートの深さを浅くし、素
子容量を減少させる工夫がされている。
【００１２】
【発明が解決しようとする課題】しかしながら、トレン
チゲート構造の長所である高集積化は、オン抵抗に関し
ては最大の利点となるが、「アバランシェ耐量」という
素子破壊耐量にとっては短所となるという問題があっ
た。
チゲート構造の長所である高集積化は、オン抵抗に関し
ては最大の利点となるが、「アバランシェ耐量」という
素子破壊耐量にとっては短所となるという問題があっ
た。
【００１３】ここで、「アバランシェ破壊」について簡
単に説明すると以下の如くである。
単に説明すると以下の如くである。
【００１４】すなわち、図１０に例示したようなＭＯＳ
ＦＥＴをターンオフ動作させるときは、ゲートＧ・ソー
スＳ間を短絡させてゲートＧ・ソースＳ電圧ＶＧＳを０
Ｖとする。このとき、ＶＧＳがしきい電圧以下になる
と、チャネルが消滅する。電流経路が遮断されたため、
ドレイン電流ＩＤは０Ａになるが、この電流変化によ
り、インダクタンスを持つ負荷が逆起電力を発生し、こ
れがドレインＤに印加される。この印加された起電力
が、ｎ−型エピタキシャル層１０２とｐ型ベース領域１
０３とにより構成されるダイオードを逆バイアス状態と
し、ブレイクダウンを引き起こす。
ＦＥＴをターンオフ動作させるときは、ゲートＧ・ソー
スＳ間を短絡させてゲートＧ・ソースＳ電圧ＶＧＳを０
Ｖとする。このとき、ＶＧＳがしきい電圧以下になる
と、チャネルが消滅する。電流経路が遮断されたため、
ドレイン電流ＩＤは０Ａになるが、この電流変化によ
り、インダクタンスを持つ負荷が逆起電力を発生し、こ
れがドレインＤに印加される。この印加された起電力
が、ｎ−型エピタキシャル層１０２とｐ型ベース領域１
０３とにより構成されるダイオードを逆バイアス状態と
し、ブレイクダウンを引き起こす。
【００１５】一方、ＭＯＳＦＥＴには、ｎ型ソース領域
１０４、ｐ型ベース領域１０３、ｎ型エピタキシャル層
１０２によって、寄生的にｎｐｎ型のバイポーラ・トラ
ンジスタが構成されている。このバイポーラ・トランジ
スタのベースとなるｐ型領域１０３には、寄生抵抗ＲＢ
が生じている。上述したターンオフ時にブレイクダウン
した電流は、ｎ型半導体基板１０１とｎ型エピタキシャ
ル層１０２とｐ型ベース領域１０３に流れ込み、バイポ
ーラ・トランジスタがオン動作する。ベース抵抗が大き
いと、ベース・エミッタ間の順バイアスが大きくなる。
このバイポーラ動作の起きているセルでは熱発生による
電子正孔対が生成され、これがさらに熱を発生させると
いった循環作用により、そのセルでは電流が集中し破壊
が起こる。これが、いわゆる「アバランシェ破壊」であ
る。
１０４、ｐ型ベース領域１０３、ｎ型エピタキシャル層
１０２によって、寄生的にｎｐｎ型のバイポーラ・トラ
ンジスタが構成されている。このバイポーラ・トランジ
スタのベースとなるｐ型領域１０３には、寄生抵抗ＲＢ
が生じている。上述したターンオフ時にブレイクダウン
した電流は、ｎ型半導体基板１０１とｎ型エピタキシャ
ル層１０２とｐ型ベース領域１０３に流れ込み、バイポ
ーラ・トランジスタがオン動作する。ベース抵抗が大き
いと、ベース・エミッタ間の順バイアスが大きくなる。
このバイポーラ動作の起きているセルでは熱発生による
電子正孔対が生成され、これがさらに熱を発生させると
いった循環作用により、そのセルでは電流が集中し破壊
が起こる。これが、いわゆる「アバランシェ破壊」であ
る。
【００１６】近年、スイッチング電源やＤＣ−ＤＣコン
バータ用途など、ＭＯＳＦＥＴには高速動作、高周波動
作の要求が高まりつつある。この要求に対して、高速・
高周波動作時に生ずるパルス幅の狭いサージ電圧に対
し、素子が破壊しないこと、すなわちアバランシェ破壊
の高耐量化が望まれる。
バータ用途など、ＭＯＳＦＥＴには高速動作、高周波動
作の要求が高まりつつある。この要求に対して、高速・
高周波動作時に生ずるパルス幅の狭いサージ電圧に対
し、素子が破壊しないこと、すなわちアバランシェ破壊
の高耐量化が望まれる。
【００１７】さて、このような「アバランシェ破壊」を
解決する従来技術として、図１０に表したようにベース
領域１０３の一部分のベース濃度を高濃度化した追加ｐ
＋型領域１０５を設け、寄生トランジスタ（ｎチャネル
ならｎｐｎ型）のベース抵抗を低減して動作を抑制す
る、「トレンチコンタクト技術」がある。
解決する従来技術として、図１０に表したようにベース
領域１０３の一部分のベース濃度を高濃度化した追加ｐ
＋型領域１０５を設け、寄生トランジスタ（ｎチャネル
ならｎｐｎ型）のベース抵抗を低減して動作を抑制す
る、「トレンチコンタクト技術」がある。
【００１８】しかしながら、従来の解決方法では、トレ
ンチコンタクト部ＴＣにおいて、ソース領域１０４とソ
ース電極１０９との接触部で、加工のバラツキによりオ
ーミック不良が発生し易く、オン抵抗特性のバラツキが
増加する問題が生じていた。
ンチコンタクト部ＴＣにおいて、ソース領域１０４とソ
ース電極１０９との接触部で、加工のバラツキによりオ
ーミック不良が発生し易く、オン抵抗特性のバラツキが
増加する問題が生じていた。
【００１９】また一方、アバランシェ破壊を防ぐために
は、ソース領域１０４の濃度を下げることにより寄生ト
ランジスタのバイポーラ動作を抑制するという方策も有
効である。
は、ソース領域１０４の濃度を下げることにより寄生ト
ランジスタのバイポーラ動作を抑制するという方策も有
効である。
【００２０】しかし、ソース領域１０４の濃度を下げる
と、ソース電極１０９とのオーミックコンタクトがさら
に形成しにくくなり、オン抵抗が上昇するという問題が
あった。
と、ソース電極１０９とのオーミックコンタクトがさら
に形成しにくくなり、オン抵抗が上昇するという問題が
あった。
【００２１】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、トレンチコンタクト技
術を採用したトレンチゲート型ＭＯＳＦＥＴなどの半導
体装置において、アバランシェ耐量を改善すると同時に
オン抵抗を低減した半導体装置及びその製造方法を提供
することにある。
されたものであり、その目的は、トレンチコンタクト技
術を採用したトレンチゲート型ＭＯＳＦＥＴなどの半導
体装置において、アバランシェ耐量を改善すると同時に
オン抵抗を低減した半導体装置及びその製造方法を提供
することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の半導体装置は、第１導電型の半導体
層と、前記半導体層の表面付近に形成された第２導電型
の半導体領域と、前記第２導電型の半導体領域の上に選
択的に設けられた第１導電型の半導体領域と、前記第１
導電型の半導体領域から前記第２の半導体領域を貫通し
て前記第１導電型の半導体層に至るトレンチと、前記ト
レンチの内壁に設けられた絶縁層と、前記トレンチにお
ける前記絶縁層の内側空間を充填する導電体と、前記第
１導電型の半導体領域に接続された電極と、を備え、前
記第１導電型の半導体領域は、前記電極との接続部にお
いて第１導電型の不純物の濃度が高い高濃度領域を有す
ることを特徴とする。
め、本発明の第１の半導体装置は、第１導電型の半導体
層と、前記半導体層の表面付近に形成された第２導電型
の半導体領域と、前記第２導電型の半導体領域の上に選
択的に設けられた第１導電型の半導体領域と、前記第１
導電型の半導体領域から前記第２の半導体領域を貫通し
て前記第１導電型の半導体層に至るトレンチと、前記ト
レンチの内壁に設けられた絶縁層と、前記トレンチにお
ける前記絶縁層の内側空間を充填する導電体と、前記第
１導電型の半導体領域に接続された電極と、を備え、前
記第１導電型の半導体領域は、前記電極との接続部にお
いて第１導電型の不純物の濃度が高い高濃度領域を有す
ることを特徴とする。
【００２３】ここで、第１導電型の半導体領域が有する
「第１導電型の不純物の濃度が高い高濃度領域」とは、
電極との間でオーミックコンタクトが形成される不純物
濃度を有する領域をいう。
「第１導電型の不純物の濃度が高い高濃度領域」とは、
電極との間でオーミックコンタクトが形成される不純物
濃度を有する領域をいう。
【００２４】上記構成によれば、電極とのオーミックコ
ンタクトを確保してオン抵抗を下げることができると同
時に、アバランシェ耐圧も改善することができる。
ンタクトを確保してオン抵抗を下げることができると同
時に、アバランシェ耐圧も改善することができる。
【００２５】ここで、前記高濃度領域は、前記絶縁層及
び前記第２導電型の半導体領域から離間して設けられた
ものとすれば、第２導電型の半導体領域との間に急峻な
ｐｎ接合が形成されることによるアバランシェの発生を
防ぐことができる。
び前記第２導電型の半導体領域から離間して設けられた
ものとすれば、第２導電型の半導体領域との間に急峻な
ｐｎ接合が形成されることによるアバランシェの発生を
防ぐことができる。
【００２６】または、本発明の第２の半導体装置は、第
１導電型の半導体層と、前記半導体層の表面付近に形成
された第２導電型の半導体領域と、前記第２導電型の半
導体領域の上に選択的に設けられた第１導電型の半導体
領域と、前記第１導電型の半導体領域から前記第２の半
導体領域を貫通して前記第１導電型の半導体層に至るト
レンチと、前記トレンチの内壁に設けられた絶縁層と、
前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、前記第１導電型の半導体領域に接続された電
極と、を備え、前記第１導電型の半導体領域は、前記絶
縁層との接触部における第１導電型の不純物の濃度より
も前記電極との接触部における第１導電型の不純物の濃
度のほうが高くなる濃度分布を有することを特徴とす
る。
１導電型の半導体層と、前記半導体層の表面付近に形成
された第２導電型の半導体領域と、前記第２導電型の半
導体領域の上に選択的に設けられた第１導電型の半導体
領域と、前記第１導電型の半導体領域から前記第２の半
導体領域を貫通して前記第１導電型の半導体層に至るト
レンチと、前記トレンチの内壁に設けられた絶縁層と、
前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、前記第１導電型の半導体領域に接続された電
極と、を備え、前記第１導電型の半導体領域は、前記絶
縁層との接触部における第１導電型の不純物の濃度より
も前記電極との接触部における第１導電型の不純物の濃
度のほうが高くなる濃度分布を有することを特徴とす
る。
【００２７】上記構成によっても、電極とのオーミック
コンタクトを確保してオン抵抗を下げることができると
同時に、アバランシェ耐圧も改善することができる。
コンタクトを確保してオン抵抗を下げることができると
同時に、アバランシェ耐圧も改善することができる。
【００２８】ここで、前記第１導電型の半導体領域は、
前記第２導電型の半導体領域との接触部における第１導
電型の不純物の濃度よりも前記電極との接触部における
第１導電型の不純物の濃度のほうが高くなる濃度分布を
有するもととすれば、第２導電型の半導体領域との間に
急峻なｐｎ接合が形成されることによるアバランシェの
発生を防ぐことができる。
前記第２導電型の半導体領域との接触部における第１導
電型の不純物の濃度よりも前記電極との接触部における
第１導電型の不純物の濃度のほうが高くなる濃度分布を
有するもととすれば、第２導電型の半導体領域との間に
急峻なｐｎ接合が形成されることによるアバランシェの
発生を防ぐことができる。
【００２９】また、前記電極は、前記第２導電型の半導
体領域にも接続され、前記第２導電型の半導体領域のう
ちの前記電極との接続部には、第２導電型の不純物の濃
度が高い高濃度領域が設けられたものとすれば、第２導
電型の半導体領域に対しても低い接触抵抗が得られ、オ
ン抵抗をさらに下げることができる。
体領域にも接続され、前記第２導電型の半導体領域のう
ちの前記電極との接続部には、第２導電型の不純物の濃
度が高い高濃度領域が設けられたものとすれば、第２導
電型の半導体領域に対しても低い接触抵抗が得られ、オ
ン抵抗をさらに下げることができる。
【００３０】または、本発明の第３の半導体装置は、第
１導電型の半導体層と、前記半導体層の表面付近に形成
された第２導電型のベース領域と、前記ベース領域の上
に選択的に設けられた第１導電型のソース領域と、前記
ソース領域から前記ベース領域を貫通して前記第１導電
型の半導体層に至るトレンチと、前記トレンチの内壁に
設けられたゲート絶縁層と、前記トレンチにおける前記
絶縁層の内側空間を充填するゲート電極と、前記ソース
領域に接続されたソース電極と、を備え、前記ソース領
域は、前記ゲート絶縁層と接触した部分よりも前記ソー
ス電極と接触した部分において第１導電型の不純物濃度
が高く、且つ前記ベース領域と接触した部分よりも前記
ソース電極と接触した部分において第１導電型の不純物
濃度が高いことを特徴とする。
１導電型の半導体層と、前記半導体層の表面付近に形成
された第２導電型のベース領域と、前記ベース領域の上
に選択的に設けられた第１導電型のソース領域と、前記
ソース領域から前記ベース領域を貫通して前記第１導電
型の半導体層に至るトレンチと、前記トレンチの内壁に
設けられたゲート絶縁層と、前記トレンチにおける前記
絶縁層の内側空間を充填するゲート電極と、前記ソース
領域に接続されたソース電極と、を備え、前記ソース領
域は、前記ゲート絶縁層と接触した部分よりも前記ソー
ス電極と接触した部分において第１導電型の不純物濃度
が高く、且つ前記ベース領域と接触した部分よりも前記
ソース電極と接触した部分において第１導電型の不純物
濃度が高いことを特徴とする。
【００３１】上記構成によれば、電極とのオーミックコ
ンタクトを確保してオン抵抗を下げることができると同
時に、アバランシェ耐圧も改善することができ、同時
に、第２導電型の半導体領域との間に急峻なｐｎ接合が
形成されることによるアバランシェの発生を防ぐことも
できる。
ンタクトを確保してオン抵抗を下げることができると同
時に、アバランシェ耐圧も改善することができ、同時
に、第２導電型の半導体領域との間に急峻なｐｎ接合が
形成されることによるアバランシェの発生を防ぐことも
できる。
【００３２】ここで、前記ソース領域の前記ゲート絶縁
層と接触した部分の第１導電型の不純物の濃度は、５．
５×１０１８ｃｍ−３以下であり、前記ソース領域の前
記ソース電極と接触した部分の第１導電型の不純物の濃
度は、３×１０１９ｃｍ−３以上であるものとすれば、
オン抵抗を下げ、同時にアバランシェ耐圧を上げること
が確実となる。
層と接触した部分の第１導電型の不純物の濃度は、５．
５×１０１８ｃｍ−３以下であり、前記ソース領域の前
記ソース電極と接触した部分の第１導電型の不純物の濃
度は、３×１０１９ｃｍ−３以上であるものとすれば、
オン抵抗を下げ、同時にアバランシェ耐圧を上げること
が確実となる。
【００３３】一方、本発明の半導体装置の製造方法は、
第１導電型の半導体層と、第２導電型の半導体領域と、
第１導電型の半導体領域と、がこの順に積層された積層
体を形成する工程と、前記第１導電型の半導体領域から
前記第２導電型の半導体領域を貫通して前記第１導電型
の半導体層に達するトレンチを形成する工程と、前記ト
レンチの内壁面に絶縁層を形成する工程と、前記トレン
チの前記絶縁層の内側を導電体で埋め込む工程と、前記
第１導電型の半導体領域のうちで前記トレンチから離間
した表面部分に第１導電型の不純物を導入することよ
り、前記第２導電型の半導体領域には達しない高濃度領
域を形成する工程と、前記高濃度領域の一部をエッチン
グ除去して前記第２導電型の半導体領域を露出させる工
程と、前記高濃度領域及び前記露出された第２導電型の
半導体領域に電極を接続する工程と、を備えたことを特
徴とする。
第１導電型の半導体層と、第２導電型の半導体領域と、
第１導電型の半導体領域と、がこの順に積層された積層
体を形成する工程と、前記第１導電型の半導体領域から
前記第２導電型の半導体領域を貫通して前記第１導電型
の半導体層に達するトレンチを形成する工程と、前記ト
レンチの内壁面に絶縁層を形成する工程と、前記トレン
チの前記絶縁層の内側を導電体で埋め込む工程と、前記
第１導電型の半導体領域のうちで前記トレンチから離間
した表面部分に第１導電型の不純物を導入することよ
り、前記第２導電型の半導体領域には達しない高濃度領
域を形成する工程と、前記高濃度領域の一部をエッチン
グ除去して前記第２導電型の半導体領域を露出させる工
程と、前記高濃度領域及び前記露出された第２導電型の
半導体領域に電極を接続する工程と、を備えたことを特
徴とする。
【００３４】上記構成によれば、電極とのオーミックコ
ンタクトを確保してオン抵抗を下げることができると同
時に、アバランシェ耐圧も改善することができる。
ンタクトを確保してオン抵抗を下げることができると同
時に、アバランシェ耐圧も改善することができる。
【００３５】ここで、前記露出された第２導電型の半導
体領域の表面に第２導電型の不純物を導入する工程をさ
らに備えたものとすれば、オン抵抗をさらに下げること
が可能となる。
体領域の表面に第２導電型の不純物を導入する工程をさ
らに備えたものとすれば、オン抵抗をさらに下げること
が可能となる。
【００３６】
【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【００３７】図１は、本発明の実施の形態にかかる半導
体装置の要部断面構造を表す模式図である。すなわち、
同図は、トレンチゲート型のｎチャンネル型ＭＯＳＦＥ
Ｔを表す。
体装置の要部断面構造を表す模式図である。すなわち、
同図は、トレンチゲート型のｎチャンネル型ＭＯＳＦＥ
Ｔを表す。
【００３８】本実施形態のＭＯＳＦＥＴは、従来型ＭＯ
ＳＦＥＴと比べると、ｎ＋型ソース領域４のうちのソー
ス電極９との接触部に、高濃度のｎ＋＋型ソース領域４
ａが設けられたことをひとつの特徴とする。
ＳＦＥＴと比べると、ｎ＋型ソース領域４のうちのソー
ス電極９との接触部に、高濃度のｎ＋＋型ソース領域４
ａが設けられたことをひとつの特徴とする。
【００３９】図１のＭＯＳＦＥＴの全体構造について説
明すると、以下の如くである。すなわち、ｎ＋型半導体
基板１の上には、ｎ−型エピタキシャル半導体層２、ｐ
型ベース領域３、ｎ＋型ソース領域４がこの順に形成さ
れている。そして、これら積層構造に対して垂直方向に
形成されたトレンチの内壁面にゲート絶縁膜７が設けら
れ、さらにトレンチを埋め込むようにゲート電極６が設
けられている。また、ソース領域４は、トレンチ間で選
択的に除去され、その角部にｎ＋＋型ソース領域４ａが
設けられるとともに、この部分のベース領域３の表面側
には追加ｐ＋型領域５が選択的に形成されている。
明すると、以下の如くである。すなわち、ｎ＋型半導体
基板１の上には、ｎ−型エピタキシャル半導体層２、ｐ
型ベース領域３、ｎ＋型ソース領域４がこの順に形成さ
れている。そして、これら積層構造に対して垂直方向に
形成されたトレンチの内壁面にゲート絶縁膜７が設けら
れ、さらにトレンチを埋め込むようにゲート電極６が設
けられている。また、ソース領域４は、トレンチ間で選
択的に除去され、その角部にｎ＋＋型ソース領域４ａが
設けられるとともに、この部分のベース領域３の表面側
には追加ｐ＋型領域５が選択的に形成されている。
【００４０】ゲート電極６及びゲート絶縁膜７の上に
は、これらを覆うように層間絶縁膜８が設けられ、一
方、ｎ＋＋型ソース領域４ａと追加ｐ＋型領域５に接触
するようにソース電極９が設けられている。また、基板
１の裏面側には、ドレイン電極１０が設けられている。
は、これらを覆うように層間絶縁膜８が設けられ、一
方、ｎ＋＋型ソース領域４ａと追加ｐ＋型領域５に接触
するようにソース電極９が設けられている。また、基板
１の裏面側には、ドレイン電極１０が設けられている。
【００４１】以上説明した構成において、ｎ＋型ソース
領域４の一部を高濃度のｎ＋＋型ソース領域４ａとする
ことにより、アバランシェ破壊を抑制しつつ、素子のオ
ン抵抗を効果的に下げることができる。
領域４の一部を高濃度のｎ＋＋型ソース領域４ａとする
ことにより、アバランシェ破壊を抑制しつつ、素子のオ
ン抵抗を効果的に下げることができる。
【００４２】特に、図１０に例示した従来の構造と比較
した場合、従来の構造におけるソース領域１０４の濃度
は、例えば、１．３×１０１９ｃｍ−３程度であった。
この濃度は、アバランシェ破壊とオン抵抗とのトレード
・オフにより決定されるオプティマムな値であり、これ
よりも濃度を下げるとオン抵抗が不十分で、これよりも
濃度を上げるとアバランシェ耐圧が不十分となる。
した場合、従来の構造におけるソース領域１０４の濃度
は、例えば、１．３×１０１９ｃｍ−３程度であった。
この濃度は、アバランシェ破壊とオン抵抗とのトレード
・オフにより決定されるオプティマムな値であり、これ
よりも濃度を下げるとオン抵抗が不十分で、これよりも
濃度を上げるとアバランシェ耐圧が不十分となる。
【００４３】これに対して、本発明の構造においては、
ソース領域４の濃度を、例えば５×１０１８ｃｍ−３あ
るいそれ以下にまで下げることができ、同時に、ｎ＋＋
型ソース領域４ａの濃度を、例えば５×１０１９ｃｍ
−３あるいはそれ以上に上げることが可能である。その
結果、ソース領域４の濃度を下げることにより、従来よ
りもアバランシェ耐圧を改善し、同時に、高い濃度のｎ
＋＋型ソース領域４ａを設けることにより、従来よりも
オン抵抗を下げることができる。
ソース領域４の濃度を、例えば５×１０１８ｃｍ−３あ
るいそれ以下にまで下げることができ、同時に、ｎ＋＋
型ソース領域４ａの濃度を、例えば５×１０１９ｃｍ
−３あるいはそれ以上に上げることが可能である。その
結果、ソース領域４の濃度を下げることにより、従来よ
りもアバランシェ耐圧を改善し、同時に、高い濃度のｎ
＋＋型ソース領域４ａを設けることにより、従来よりも
オン抵抗を下げることができる。
【００４４】また一方、本発明においては、高濃度のｎ
＋＋型ソース領域４ａをｐ型ベース領域３とは接合させ
ず、ソース領域４がそれらの間に設けた点も特徴のひと
つである。
＋＋型ソース領域４ａをｐ型ベース領域３とは接合させ
ず、ソース領域４がそれらの間に設けた点も特徴のひと
つである。
【００４５】つまり、高濃度のｎ＋＋型ソース領域４ａ
とベース領域３とが接合すると、濃度勾配の急峻なｐｎ
接合が形成され、寄生バイポーラ動作に際してアバラン
シェ現象が生じやすくなる。これに対して、図１に表し
たように、ｎ＋＋型ソース領域４ａをベース領域３から
離して形成すれば、ソース・ベース間のｐｎ接合の急峻
性を上げる心配はない。
とベース領域３とが接合すると、濃度勾配の急峻なｐｎ
接合が形成され、寄生バイポーラ動作に際してアバラン
シェ現象が生じやすくなる。これに対して、図１に表し
たように、ｎ＋＋型ソース領域４ａをベース領域３から
離して形成すれば、ソース・ベース間のｐｎ接合の急峻
性を上げる心配はない。
【００４６】本発明者の試作検討の一例によれば、例え
ば、ｎ＋型ソース領域４の層厚Ｔ１を０．３μｍとした
場合には、ｎ＋＋型ソース領域４ａの層厚Ｔ２を０．１
μｍ乃至０．１５μｍ程度とした時に良好な特性が得ら
れた。
ば、ｎ＋型ソース領域４の層厚Ｔ１を０．３μｍとした
場合には、ｎ＋＋型ソース領域４ａの層厚Ｔ２を０．１
μｍ乃至０．１５μｍ程度とした時に良好な特性が得ら
れた。
【００４７】以下、図１の半導体装置について、その製
造方法を参照しつつさらに詳細に説明する。
造方法を参照しつつさらに詳細に説明する。
【００４８】図２乃至図６は、本発明の半導体装置の要
部製造工程を表す工程断面図である。
部製造工程を表す工程断面図である。
【００４９】まず、図２（ａ）に表したように、例えば
１０２０ｃｍ−３程度の不純物濃度を有するｎ＋型シリ
コンの半導体基板１の主面上に、気相成長により１０
１６ｃｍ−３程度の不純物濃度のｎ−型のエピタキシャ
ル層２を積層する。
１０２０ｃｍ−３程度の不純物濃度を有するｎ＋型シリ
コンの半導体基板１の主面上に、気相成長により１０
１６ｃｍ−３程度の不純物濃度のｎ−型のエピタキシャ
ル層２を積層する。
【００５０】次に、図２（ｂ）に表したように、ベース
領域３を形成する。具体的には、ｎ−型エピタキシャル
層２の表面に酸化膜３０を形成し、イオン注入法を用い
てｎ−型エピタキシャル層２の表面にｐ型の不純物、例
えばボロン（Ｂ）を打ち込み拡散させてｐ型ベース領域
３を形成する。
領域３を形成する。具体的には、ｎ−型エピタキシャル
層２の表面に酸化膜３０を形成し、イオン注入法を用い
てｎ−型エピタキシャル層２の表面にｐ型の不純物、例
えばボロン（Ｂ）を打ち込み拡散させてｐ型ベース領域
３を形成する。
【００５１】次に、図２（ｃ）に表したように、酸化膜
３０を除去し、ｐ型ベース領域３の表面にイオン注入法
を用いて、ｎ型の不純物、例えば砒素（Ａｓ）を例えば
２×１０１５ｃｍ−２のドーズ量で打ち込み拡散させて
５×１０１８ｃｍ−３程度の不純物濃度を有するｎ＋型
ソース領域４を形成する。ちなみに、図１０に例示した
ような従来の構造の場合、この工程における砒素のドー
ズ量は例えば５×１０ １５ｃｍ−２であり、形成される
ソース領域１０４の濃度は、１．４×１０１９ｃｍ−３
程度もあった。後に図７を参照しつつ詳述するように、
従来のソース領域１０４の濃度は、アバランシェ耐圧を
低下させるとともに、ソース電極１０９とのオーミック
コンタクトを得るには不十分な値であった。
３０を除去し、ｐ型ベース領域３の表面にイオン注入法
を用いて、ｎ型の不純物、例えば砒素（Ａｓ）を例えば
２×１０１５ｃｍ−２のドーズ量で打ち込み拡散させて
５×１０１８ｃｍ−３程度の不純物濃度を有するｎ＋型
ソース領域４を形成する。ちなみに、図１０に例示した
ような従来の構造の場合、この工程における砒素のドー
ズ量は例えば５×１０ １５ｃｍ−２であり、形成される
ソース領域１０４の濃度は、１．４×１０１９ｃｍ−３
程度もあった。後に図７を参照しつつ詳述するように、
従来のソース領域１０４の濃度は、アバランシェ耐圧を
低下させるとともに、ソース電極１０９とのオーミック
コンタクトを得るには不十分な値であった。
【００５２】次に、図３（ａ）に表したように、ＰＥＰ
（Photo-Engraving Process）技術を用いてｎ＋型ソー
ス領域４の表面にレジストマスク３２を設け、例えばＲ
ＩＥ（Reactive Ion Etching）法により、ｎ−型エピタ
キシャル層２に達するまでドライエッチングを行いゲー
トトレンチ領域にトレンチＴを形成する。
（Photo-Engraving Process）技術を用いてｎ＋型ソー
ス領域４の表面にレジストマスク３２を設け、例えばＲ
ＩＥ（Reactive Ion Etching）法により、ｎ−型エピタ
キシャル層２に達するまでドライエッチングを行いゲー
トトレンチ領域にトレンチＴを形成する。
【００５３】次に、図３（ｂ）に表したように、ＰＥＰ
技術によりパターニングされたレジストマスク３２を除
去し、ｎ−型エピタキシャル層２からｎ＋型ソース領域
４に至るトレンチＴの内壁面及びその周囲の表面に、絶
縁ゲート酸化膜７を形成する。
技術によりパターニングされたレジストマスク３２を除
去し、ｎ−型エピタキシャル層２からｎ＋型ソース領域
４に至るトレンチＴの内壁面及びその周囲の表面に、絶
縁ゲート酸化膜７を形成する。
【００５４】次に、図３（ｃ）に表したように、ｎ型の
不純物が高濃度にドープされたポリシリコンをゲートト
レンチＴの溝が十分に埋まるまで堆積させてゲート電極
６を形成する。
不純物が高濃度にドープされたポリシリコンをゲートト
レンチＴの溝が十分に埋まるまで堆積させてゲート電極
６を形成する。
【００５５】次に、図４（ａ）に表したように、ウェー
ハの表面に堆積されたポリシリコンをＲＩＥ等によりエ
ッチングし、ゲートトレンチＴの内部のみにゲート電極
６としてのポリシリコンが埋められた状態にする。この
とき、ポリシリコンのエッチングはｐ型ベース領域３に
まで達してはいけない。
ハの表面に堆積されたポリシリコンをＲＩＥ等によりエ
ッチングし、ゲートトレンチＴの内部のみにゲート電極
６としてのポリシリコンが埋められた状態にする。この
とき、ポリシリコンのエッチングはｐ型ベース領域３に
まで達してはいけない。
【００５６】次に、図４（ｂ）に表したように、ＰＥＰ
技術を用いてレジストマスク３４を形成し、このレジス
トマスク３４によりゲート酸化膜７をエッチング除去し
て、ｎ＋型ソース領域４の表面に高濃度のｎ＋＋型ソー
ス領域４ａとなる領域を開口する。そして、この開口部
に、イオン注入法を用いて高濃度のｎ型不純物、例えば
砒素（Ａｓ）を打ち込み、拡散させて、ｎ＋＋型ソース
領域４ａを形成する。ここで、例えば、砒素を１×１０
１５ｃｍ−２のドーズ量で注入することにより、ｎ＋＋
型ソース領域４ａの濃度を５．５×１０１９ｃｍ−３ま
で上げることが可能である。
技術を用いてレジストマスク３４を形成し、このレジス
トマスク３４によりゲート酸化膜７をエッチング除去し
て、ｎ＋型ソース領域４の表面に高濃度のｎ＋＋型ソー
ス領域４ａとなる領域を開口する。そして、この開口部
に、イオン注入法を用いて高濃度のｎ型不純物、例えば
砒素（Ａｓ）を打ち込み、拡散させて、ｎ＋＋型ソース
領域４ａを形成する。ここで、例えば、砒素を１×１０
１５ｃｍ−２のドーズ量で注入することにより、ｎ＋＋
型ソース領域４ａの濃度を５．５×１０１９ｃｍ−３ま
で上げることが可能である。
【００５７】次に、図４（ｃ）に表したように、レジス
トマスク３４を除去し、ＣＶＤ（Chemical Vapor Depos
ition）法などの方法によりウェーハ全面に絶縁層間膜
８を堆積する。層間絶縁膜８を形成する。
トマスク３４を除去し、ＣＶＤ（Chemical Vapor Depos
ition）法などの方法によりウェーハ全面に絶縁層間膜
８を堆積する。層間絶縁膜８を形成する。
【００５８】次に、図５（ａ）に表したように、ＰＥＰ
技術を用いて絶縁層間膜８の表面にｐ＋型のソース電極
コンタクト部となる領域を開口したレジストマスク３６
を形成し、絶縁層間膜８をエッチングしてｎ＋＋型ソー
ス領域４ａを露出させる。
技術を用いて絶縁層間膜８の表面にｐ＋型のソース電極
コンタクト部となる領域を開口したレジストマスク３６
を形成し、絶縁層間膜８をエッチングしてｎ＋＋型ソー
ス領域４ａを露出させる。
【００５９】次に、図５（ｂ）に表したように、レジス
トマスク３６を除去し、例えばＲＩＥ法により、ｐ型ベ
ース領域３に達するまでドライエッチングを行う。なお
ここで、エッチングはｐ型ベース領域３の内部に達する
まで行ってもよいが、ｎ＋＋型ソース領域４ａとｎ＋型
ソース領域４をエッチングしてｐ型ベース領域３の表面
でエッチングを停止してもよい。
トマスク３６を除去し、例えばＲＩＥ法により、ｐ型ベ
ース領域３に達するまでドライエッチングを行う。なお
ここで、エッチングはｐ型ベース領域３の内部に達する
まで行ってもよいが、ｎ＋＋型ソース領域４ａとｎ＋型
ソース領域４をエッチングしてｐ型ベース領域３の表面
でエッチングを停止してもよい。
【００６０】次に、図５（ｃ）に表したように、イオン
注入法を用いて高濃度のｐ型不純物、例えばＢＦ２を打
ち込み、拡散させてｐ＋型追加領域５を形成する。
注入法を用いて高濃度のｐ型不純物、例えばＢＦ２を打
ち込み、拡散させてｐ＋型追加領域５を形成する。
【００６１】そして、図６に表したように、ソース電極
コンタクト部となる領域を開口したレジストマスク３８
をＰＥＰ技術を用いて形成する。さらに、絶縁層間膜８
をエッチングしてｎ＋＋型ソース領域４ａの表面を露出
させる。しかる後に、ソース電極９を堆積形成してソー
スコンタクトを形成する。また、基板１の裏面側には、
ドレイン電極を形成する。
コンタクト部となる領域を開口したレジストマスク３８
をＰＥＰ技術を用いて形成する。さらに、絶縁層間膜８
をエッチングしてｎ＋＋型ソース領域４ａの表面を露出
させる。しかる後に、ソース電極９を堆積形成してソー
スコンタクトを形成する。また、基板１の裏面側には、
ドレイン電極を形成する。
【００６２】図７は、このようにして得られた本発明の
ＭＯＳＦＥＴのソース領域の濃度分布を表すプロファイ
ル図である。すなわち、同図は、図１におけるＡ−Ａ’
線上でのｎ型不純物の濃度分布を表す。また、同図に
は、比較例として、図１０に例示したＭＯＳＦＥＴのソ
ース領域１０４の濃度プロファイルも点線で併記した。
ＭＯＳＦＥＴのソース領域の濃度分布を表すプロファイ
ル図である。すなわち、同図は、図１におけるＡ−Ａ’
線上でのｎ型不純物の濃度分布を表す。また、同図に
は、比較例として、図１０に例示したＭＯＳＦＥＴのソ
ース領域１０４の濃度プロファイルも点線で併記した。
【００６３】まず、従来のソース濃度をみると、概ね
１．４×１０１９ｃｍ−３で一定である。一方、ソース
領域とソース電極とがオーミックコンタクトを形成する
ために必要な濃度は、およそ３×１０１９ｃｍ−３であ
る。すなわち、従来の構造の場合、ソース領域１０４の
濃度はオーミックコンタクトを得るためには不十分な濃
度であった。
１．４×１０１９ｃｍ−３で一定である。一方、ソース
領域とソース電極とがオーミックコンタクトを形成する
ために必要な濃度は、およそ３×１０１９ｃｍ−３であ
る。すなわち、従来の構造の場合、ソース領域１０４の
濃度はオーミックコンタクトを得るためには不十分な濃
度であった。
【００６４】これに対して、本発明の場合は、ｎ＋型ソ
ース領域４の濃度は概ね５×１０１ ８ｃｍ−３とかなり
低く、これに対して、ｎ＋＋型ソース領域４ａの濃度は
概ね５．５×１０１９ｃｍ−３と非常に高い。つまり、
ｎ＋型ソース領域４は、従来のソース領域１０４よりも
濃度を下げることにより、アバランシェ耐圧を改善する
ことができる。また同時に、ｎ＋＋型ソース領域４ａの
濃度を約５．５×１０ １９ｃｍ−３まで上げることによ
り、ソース電極９とのオーミックコンタクトを確実に得
ることができ、素子のオン抵抗を顕著に下げ、且つ安定
させることができる。
ース領域４の濃度は概ね５×１０１ ８ｃｍ−３とかなり
低く、これに対して、ｎ＋＋型ソース領域４ａの濃度は
概ね５．５×１０１９ｃｍ−３と非常に高い。つまり、
ｎ＋型ソース領域４は、従来のソース領域１０４よりも
濃度を下げることにより、アバランシェ耐圧を改善する
ことができる。また同時に、ｎ＋＋型ソース領域４ａの
濃度を約５．５×１０ １９ｃｍ−３まで上げることによ
り、ソース電極９とのオーミックコンタクトを確実に得
ることができ、素子のオン抵抗を顕著に下げ、且つ安定
させることができる。
【００６５】本発明者は、図１及び図１０に表した構造
のＭＯＳＦＥＴを試作し、それぞれから２０個を無作為
に抽出してアバランシェ耐量を統計的に測定した。
のＭＯＳＦＥＴを試作し、それぞれから２０個を無作為
に抽出してアバランシェ耐量を統計的に測定した。
【００６６】図８は、本発明と従来例のＭＯＳＦＥＴに
おけるアバランシェ耐量の評価結果を表すグラフ図であ
る。ここで、同図の横軸は素子の個数、縦軸はアバラン
シェ耐量をそれぞれ表す。また、これらの測定条件は、
ロードインダクタンスＬ＝１ｍＨ、ＶＤＤ＝２４Ｖ、Ｖ
ＧＳ＝＋１５Ｖ／０Ｖ、Ｒｇ＝２５Ωとした。
おけるアバランシェ耐量の評価結果を表すグラフ図であ
る。ここで、同図の横軸は素子の個数、縦軸はアバラン
シェ耐量をそれぞれ表す。また、これらの測定条件は、
ロードインダクタンスＬ＝１ｍＨ、ＶＤＤ＝２４Ｖ、Ｖ
ＧＳ＝＋１５Ｖ／０Ｖ、Ｒｇ＝２５Ωとした。
【００６７】図８（ａ）に表したように、従来の素子の
場合、アバランシェ耐量にかなりのバラツキがあり、そ
の半数すなわち１０個の素子は、規格値の下限である１
４．２Ａを下回った。
場合、アバランシェ耐量にかなりのバラツキがあり、そ
の半数すなわち１０個の素子は、規格値の下限である１
４．２Ａを下回った。
【００６８】これに対して、図８（ｂ）に表したよう
に、本発明の素子は、アバランシェ耐量のバラツキが極
めて小さく、２０個全ての素子が規格値の下限である１
４．２Ａを大きく上回ると同時に、その平均値は２０Ａ
以上と、極めて優れたアバランシェ耐量が得られた。
に、本発明の素子は、アバランシェ耐量のバラツキが極
めて小さく、２０個全ての素子が規格値の下限である１
４．２Ａを大きく上回ると同時に、その平均値は２０Ａ
以上と、極めて優れたアバランシェ耐量が得られた。
【００６９】また、図８に一例を例示したような試作評
価の結果から、アバランシェ耐量を十分に確保するため
には、ｎ＋型ソース領域４の濃度は５．５×１０１８ｃ
ｍ− ３以下であることが望ましいことが分かった。
価の結果から、アバランシェ耐量を十分に確保するため
には、ｎ＋型ソース領域４の濃度は５．５×１０１８ｃ
ｍ− ３以下であることが望ましいことが分かった。
【００７０】次に、本発明者は、図１及び図１０に表し
た構造のＭＯＳＦＥＴについて、それぞれから２０個を
無作為に抽出してオン抵抗を統計的に測定した。
た構造のＭＯＳＦＥＴについて、それぞれから２０個を
無作為に抽出してオン抵抗を統計的に測定した。
【００７１】図９は、本発明と従来例のＭＯＳＦＥＴに
おけるアバランシェ耐量の評価結果を表すグラフ図であ
る。ここで、同図の横軸は素子の個数、縦軸はオン抵抗
値をそれぞれ表す。また、これらの測定条件は、ＶＧＳ
＝４．５Ｖ、ＩＤＳ＝１３Ａとした。
おけるアバランシェ耐量の評価結果を表すグラフ図であ
る。ここで、同図の横軸は素子の個数、縦軸はオン抵抗
値をそれぞれ表す。また、これらの測定条件は、ＶＧＳ
＝４．５Ｖ、ＩＤＳ＝１３Ａとした。
【００７２】図８（ａ）に表したように、従来の素子の
場合、２０個全ての素子がオン抵抗の規格値上限である
１５ｍΩを下回ったが、その平均値は１２．６ｍΩであ
った。
場合、２０個全ての素子がオン抵抗の規格値上限である
１５ｍΩを下回ったが、その平均値は１２．６ｍΩであ
った。
【００７３】これに対して、図８（ｂ）に表したよう
に、本発明の素子も、２０個全ての素子が規格値下限を
下回るとともに、その平均値は１０．７ｍΩであり、従
来例よりもかなり下げることができた。
に、本発明の素子も、２０個全ての素子が規格値下限を
下回るとともに、その平均値は１０．７ｍΩであり、従
来例よりもかなり下げることができた。
【００７４】以上、具体例を参照しつつ本発明の実施の
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。
形態について説明した。しかし、本発明は、これらの具
体例に限定されるものではない。
【００７５】例えば、上述した特徴点以外のＦＥＴの各
要素の形状、寸法、材質、導電型、不純物については、
当業者が適宜設計変更したものも本発明の範囲に包含さ
れる。
要素の形状、寸法、材質、導電型、不純物については、
当業者が適宜設計変更したものも本発明の範囲に包含さ
れる。
【００７６】またさらに、本発明は、パワーＭＯＳＦＥ
Ｔは限定されず、トレンチゲート型のスイッチング素子
などに広く適用可能で同様の作用効果が得られる点で本
発明の範囲に包含される。
Ｔは限定されず、トレンチゲート型のスイッチング素子
などに広く適用可能で同様の作用効果が得られる点で本
発明の範囲に包含される。
【００７７】
【発明の効果】以上詳述したように、トレンチゲート型
ＭＯＳＦＥＴにおいて、従来はオン抵抗、容量特性を改
善するためにベース深さ、トレンチの深さを浅くし短チ
ャネル化してきた。しかし、アバランシェ耐量を満足す
るためにはソース領域の濃度を下げなくてはならないと
いう問題点がある。しかし、ソース濃度を下げること
は、ソース電極とソース領域とのコンタクト部の抵抗が
上昇（オーミック不良）し、オン抵抗が増加するという
問題を併発する。この問題点を解決するために、本発明
ではソース電極とソース領域とのコンタクト部の抵抗を
低減するようにコンタクト部のソース領域を選択的に高
濃度化し、コンタクト抵抗を下げ、オン抵抗を積極的に
下げると同時に、ソース領域のその他の部分の濃度は逆
に下げることによりアバランシェ耐量を改善できる。
ＭＯＳＦＥＴにおいて、従来はオン抵抗、容量特性を改
善するためにベース深さ、トレンチの深さを浅くし短チ
ャネル化してきた。しかし、アバランシェ耐量を満足す
るためにはソース領域の濃度を下げなくてはならないと
いう問題点がある。しかし、ソース濃度を下げること
は、ソース電極とソース領域とのコンタクト部の抵抗が
上昇（オーミック不良）し、オン抵抗が増加するという
問題を併発する。この問題点を解決するために、本発明
ではソース電極とソース領域とのコンタクト部の抵抗を
低減するようにコンタクト部のソース領域を選択的に高
濃度化し、コンタクト抵抗を下げ、オン抵抗を積極的に
下げると同時に、ソース領域のその他の部分の濃度は逆
に下げることによりアバランシェ耐量を改善できる。
【００７８】すなわち、本発明によれば、トレンチゲー
ト型ＭＯＳＦＥＴの特性で必須といわれているオン抵抗
とバランシェ耐量の特性をいずれも積極的に改善するこ
とができる点で産業上のメリットは多大である。
ト型ＭＯＳＦＥＴの特性で必須といわれているオン抵抗
とバランシェ耐量の特性をいずれも積極的に改善するこ
とができる点で産業上のメリットは多大である。
【図１】本発明の実施の形態にかかる半導体装置の要部
断面構造を表す模式図である。
断面構造を表す模式図である。
【図２】本発明の半導体装置の要部製造工程を表す工程
断面図である。
断面図である。
【図３】本発明の半導体装置の要部製造工程を表す工程
断面図である。
断面図である。
【図４】本発明の半導体装置の要部製造工程を表す工程
断面図である。
断面図である。
【図５】本発明の半導体装置の要部製造工程を表す工程
断面図である。
断面図である。
【図６】本発明の半導体装置の要部製造工程を表す工程
断面図である。
断面図である。
【図７】本発明のＭＯＳＦＥＴのソース領域の濃度分布
を表すプロファイル図である。
を表すプロファイル図である。
【図８】本発明と従来例のＭＯＳＦＥＴにおけるアバラ
ンシェ耐量の評価結果を表すグラフ図である。
ンシェ耐量の評価結果を表すグラフ図である。
【図９】本発明と従来例のＭＯＳＦＥＴにおけるアバラ
ンシェ耐量の評価結果を表すグラフ図である。
ンシェ耐量の評価結果を表すグラフ図である。
【図１０】トレンチゲート構造のパワーＭＯＳＦＥＴの
要部断面構造を表す模式図である。
要部断面構造を表す模式図である。
１ 高濃度半導体基板
２ エピタキシャル層
３ ベース領域
４ ｎ＋型ソース領域
４ａ ｎ＋＋型ソース領域
５ 追加ｐ＋型領域（ｎチャネルＭＯＳＦＥＴの場合。
Ｐチャネル型ではｎ＋領域となる。） ６ トレンチゲート内のポリシリコン電極 ７ ゲート絶縁膜 ８ 層間絶縁膜 ９ ソースメタル電極 １０ ドレイン電極 ３０ 酸化膜 ３２、３４、３６、３８ レジストマスク １０１ 高濃度半導体基板 １０２ エピタキシャル層 １０３ ベース領域 １０４ ｎ＋型ソース領域 １０５ 追加ｐ＋型領域 １０６ トレンチゲート内のポリシリコン電極 １０７ ゲート絶縁膜 １０８ 層間絶縁膜 １０９ ソースメタル電極 １１０ ドレイン電極 Ｇ ゲート Ｄ ドレイン Ｓ ソース
Ｐチャネル型ではｎ＋領域となる。） ６ トレンチゲート内のポリシリコン電極 ７ ゲート絶縁膜 ８ 層間絶縁膜 ９ ソースメタル電極 １０ ドレイン電極 ３０ 酸化膜 ３２、３４、３６、３８ レジストマスク １０１ 高濃度半導体基板 １０２ エピタキシャル層 １０３ ベース領域 １０４ ｎ＋型ソース領域 １０５ 追加ｐ＋型領域 １０６ トレンチゲート内のポリシリコン電極 １０７ ゲート絶縁膜 １０８ 層間絶縁膜 １０９ ソースメタル電極 １１０ ドレイン電極 Ｇ ゲート Ｄ ドレイン Ｓ ソース
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フロントページの続き
(72)発明者 米田 辰雄
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
(72)発明者 松木 宏文
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Claims (9)
- 【請求項１】第１導電型の半導体層と、 前記半導体層の表面付近に形成された第２導電型の半導
体領域と、 前記第２導電型の半導体領域の上に選択的に設けられた
第１導電型の半導体領域と、 前記第１導電型の半導体領域から前記第２の半導体領域
を貫通して前記第１導電型の半導体層に至るトレンチ
と、 前記トレンチの内壁に設けられた絶縁層と、 前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、 前記第１導電型の半導体領域に接続された電極と、 を備え、 前記第１導電型の半導体領域は、前記電極との接続部に
おいて第１導電型の不純物の濃度が高い高濃度領域を有
することを特徴とする半導体装置。 - 【請求項２】前記高濃度領域は、前記絶縁層及び前記第
２導電型の半導体領域から離間して設けられたことを特
徴とする請求項１記載の半導体装置。 - 【請求項３】第１導電型の半導体層と、 前記半導体層の表面付近に形成された第２導電型の半導
体領域と、 前記第２導電型の半導体領域の上に選択的に設けられた
第１導電型の半導体領域と、 前記第１導電型の半導体領域から前記第２の半導体領域
を貫通して前記第１導電型の半導体層に至るトレンチ
と、 前記トレンチの内壁に設けられた絶縁層と、 前記トレンチにおける前記絶縁層の内側空間を充填する
導電体と、 前記第１導電型の半導体領域に接続された電極と、 を備え、 前記第１導電型の半導体領域は、前記絶縁層との接触部
における第１導電型の不純物の濃度よりも前記電極との
接触部における第１導電型の不純物の濃度のほうが高く
なる濃度分布を有することを特徴とする半導体装置。 - 【請求項４】前記第１導電型の半導体領域は、前記第２
導電型の半導体領域との接触部における第１導電型の不
純物の濃度よりも前記電極との接触部における第１導電
型の不純物の濃度のほうが高くなる濃度分布を有するこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】前記電極は、前記第２導電型の半導体領域
にも接続され、 前記第２導電型の半導体領域のうちの前記電極との接続
部には、第２導電型の不純物の濃度が高い高濃度領域が
設けられたことを特徴とする請求項１〜４のいずれか１
つに記載の半導体装置。 - 【請求項６】第１導電型の半導体層と、 前記半導体層の表面付近に形成された第２導電型のベー
ス領域と、 前記ベース領域の上に選択的に設けられた第１導電型の
ソース領域と、 前記ソース領域から前記ベース領域を貫通して前記第１
導電型の半導体層に至るトレンチと、 前記トレンチの内壁に設けられたゲート絶縁層と、 前記トレンチにおける前記絶縁層の内側空間を充填する
ゲート電極と、 前記ソース領域に接続されたソース電極と、 を備え、 前記ソース領域は、前記ゲート絶縁層と接触した部分よ
りも前記ソース電極と接触した部分において第１導電型
の不純物濃度が高く、且つ前記ベース領域と接触した部
分よりも前記ソース電極と接触した部分において第１導
電型の不純物濃度が高いことを特徴とする半導体装置。 - 【請求項７】前記ソース領域の前記ゲート絶縁層と接触
した部分の第１導電型の不純物の濃度は、５．５×１０
１８ｃｍ−３以下であり、 前記ソース領域の前記ソース電極と接触した部分の第１
導電型の不純物の濃度は、３×１０１９ｃｍ−３以上で
あることを特徴とする請求項６記載の半導体装置。 - 【請求項８】第１導電型の半導体層と、第２導電型の半
導体領域と、第１導電型の半導体領域と、がこの順に積
層された積層体を形成する工程と、 前記第１導電型の半導体領域から前記第２導電型の半導
体領域を貫通して前記第１導電型の半導体層に達するト
レンチを形成する工程と、 前記トレンチの内壁面に絶縁層を形成する工程と、 前記トレンチの前記絶縁層の内側を導電体で埋め込む工
程と、 前記第１導電型の半導体領域のうちで前記トレンチから
離間した表面部分に第１導電型の不純物を導入すること
より、前記第２導電型の半導体領域には達しない高濃度
領域を形成する工程と、 前記高濃度領域の一部をエッチング除去して前記第２導
電型の半導体領域を露出させる工程と、 前記高濃度領域及び前記露出された第２導電型の半導体
領域に電極を接続する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項９】前記露出された第２導電型の半導体領域の
表面に第２導電型の不純物を導入する工程をさらに備え
たことを特徴とする請求項８記載の半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001285254A JP4024503B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体装置及びその製造方法 |
| US10/246,468 US6750511B2 (en) | 2001-09-19 | 2002-09-19 | Trench-gate semiconductor device |
| US10/778,072 US6919249B2 (en) | 2001-09-19 | 2004-02-17 | Semiconductor device and its manufacturing method comprising a trench gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001285254A JP4024503B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003092405A true JP2003092405A (ja) | 2003-03-28 |
| JP4024503B2 JP4024503B2 (ja) | 2007-12-19 |
Family
ID=19108434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001285254A Expired - Fee Related JP4024503B2 (ja) | 2001-09-19 | 2001-09-19 | 半導体装置及びその製造方法 |
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| US (2) | US6750511B2 (ja) |
| JP (1) | JP4024503B2 (ja) |
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