JP6763779B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。
たとえば、特許文献１は、ドレインを構成する半導体基板と、半導体基板の表面に形成されたトレンチと、トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の表面側に形成されたボディ拡散層と、半導体基板の表面に形成されたソース拡散層と、ゲート電極上に形成された層間絶縁膜と、半導体基板上に形成されたソース電極膜と、トレンチとは間隔を隔てて形成されたソーストレンチと、ソーストレンチの底面に形成されたｐ型コンタクト拡散層とを含む、パワーＭＯＳＦＥＴを開示している。
特開２００８−９８５９３号公報
本発明の一実施形態は、ソース領域およびチャネル領域を貫通するソーストレンチを有し、そのトレンチの底部および側部に第２導電型の不純物領域をさらに有するトランジスタ構造において、ゲートしきい値電圧のばらつきを抑制することができる半導体装置およびその製造方法を提供する。
本発明の一実施形態は、半導体層と、前記半導体層において第１導電型のソース領域を区画するゲートトレンチと、前記ソース領域の下部の第２導電型のチャネル領域と、前記ソース領域および前記チャネル領域を貫通するソーストレンチと、前記ソーストレンチの底部および側部の第２導電型の不純物領域と、前記半導体層上のソース電極と、前記ソース電極に接続されたコンタクト部を前記半導体層の表面に有し、前記ソース領域を貫通して前記ソース領域よりも深い位置にまで延びており、前記不純物領域よりも高い濃度を有する第２導電型の高濃度不純物領域とを含む、半導体装置を提供する。
この構成によれば、チャネル領域への電荷の経路として、高濃度不純物領域を利用することができる。ソーストレンチの底部および側部の不純物領域よりも低抵抗の領域を電荷の経路とすることで、ゲートしきい値電圧のばらつきを抑制することができる。これにより、半導体ウエハ面内におけるチップ間でのΔＶｔｈのばらつきを抑制することができるので、この形態の構造が採用された半導体ウエハから個片化される複数のチップを用いてモジュールを構成すれば、モジュール内でのスイッチングタイムラグを減らすことができる。
本発明の一実施形態では、前記ソーストレンチは、その深さ方向に前記半導体層を切断したときに現れる切断面において１つ形成されていてもよいし、２つ形成されていてもよい。
本発明の一実施形態では、前記高濃度不純物領域は、前記ゲートトレンチの側面上のチャネル部から間隔を隔てて形成されている。この場合、前記高濃度不純物領域は、前記ソーストレンチの側面に沿って形成されていてもよい。
この構成によれば、ゲートしきい値電圧の上昇を抑制し、低いオン抵抗を得ることができる。
本発明の一実施形態では、前記高濃度不純物領域は、前記ソーストレンチの底面にまで延びて形成されている。
この構成によれば、ソーストレンチの底部の不純物領域のシート抵抗を低減できるので、当該不純物領域と半導体層のドレイン領域との間のｐｎ接合によって構成されるボディダイオードの抵抗を低減することができる。
本発明の一実施形態では、前記コンタクト部は、前記ソース領域の一部に選択的に形成されている。
この構成によれば、チャネル領域とソース領域とを同電位にするために必要な高濃度不純物領域（コンタクト部）にソース電極を接続できながら、半導体層の表面においてソース領域に対するコンタクト領域を広く確保することができる。そのため、ソースコンタクト抵抗の上昇を抑制することができる。
本発明の一実施形態では、前記高濃度不純物領域は、前記ソーストレンチの底面にまで延びるように前記ソーストレンチの内面に沿って形成され、前記コンタクト部は、前記ソース領域の一部に選択的に形成されている。
この構成によれば、ソーストレンチの底部の不純物領域のシート抵抗を低減できるので、当該不純物領域と半導体層のドレイン領域との間のｐｎ接合によって構成されるボディダイオードの抵抗を低減することができる。また、チャネル領域とソース領域とを同電位にするために必要な高濃度不純物領域（コンタクト部）にソース電極を接続できながら、半導体層の表面においてソース領域に対するコンタクト領域を広く確保することができる。そのため、ソースコンタクト抵抗の上昇を抑制することができる。
本発明の一実施形態では、前記コンタクト部は、前記ソーストレンチの上辺から少なくとも２方向に延びるように形成されている。この構成において、前記ゲートトレンチが、格子状に形成されている場合、前記ソーストレンチは、当該格子状のゲートトレンチの内方領域において平面視四角形または四角環状に形成されており、前記コンタクト部は、前記ソーストレンチの四辺から外側に延びるように形成されていてもよい。
この構成によれば、たとえば、高濃度不純物領域をイオン注入で形成するときにマスクの位置ずれが一方向に生じても、少なくとも他のコンタクト部は確実に形成することができる。
本発明の一実施形態では、前記ゲートトレンチおよび前記ソーストレンチによって、ラインアンドスペースの繰り返しパターンが形成されていてもよいし、前記ゲートトレンチによって、六角形の繰り返しパターンが形成されていてもよい。
本発明の一実施形態では、前記高濃度不純物領域は、前記ソーストレンチの底部の一部に形成された第２のコンタクト部を含み、前記半導体装置は、前記ソーストレンチの前記底部の周辺部に配置された電極膜残渣を含んでいてもよい。
本発明の一実施形態では、前記電極膜残渣は、前記第２のコンタクト部の周縁部を選択的に覆うように形成されていてもよい。
本発明の一実施形態では、前記高濃度不純物領域は、前記ソーストレンチの周辺部の少なくとも一部に形成された第２のコンタクト部を含み、前記半導体装置は、前記ソーストレンチ内に配置された電極膜残渣を含んでいてもよい。
本発明の一実施形態では、前記ソーストレンチが環状に形成されており、前記半導体装置は、当該環状のソーストレンチの内方領域に形成された凸部を含み、前記第２のコンタクト部は、前記凸部の表面部に形成されていてもよい。
本発明の一実施形態では、前記ソーストレンチがストライプ状に形成されており、前記半導体装置は、隣り合う２つの前記ソーストレンチの間に形成された凸部を含み、前記第２のコンタクト部は、前記凸部の表面部に形成されていてもよい。
本発明の一実施形態では、前記電極膜残渣は、前記ソーストレンチに埋め込まれていてもよい。
本発明の一実施形態では、前記ソーストレンチは、前記ゲートトレンチと同じ深さを有している一方、前記ゲートトレンチよりも広い幅を有していてもよい。
本発明の半導体装置の製造方法は、半導体層の表面から順に第１導電型のソース領域および第２導電型のチャネル領域を形成する工程と、前記ソース領域を所定の形状に区画するゲートトレンチおよび当該ソース領域内のソーストレンチを形成する工程と、前記ソース領域の表面をマスクした状態で前記ソーストレンチに第２導電型不純物を注入することによって、前記ソーストレンチの底部および側部に不純物領域を形成する工程と、前記ソース領域の表面を部分的にマスクした状態で第２導電型不純物を注入することによって、前記ソース領域を貫通して前記ソース領域よりも深い位置にまで延び、前記不純物領域よりも高い濃度を有する高濃度不純物領域を形成する工程とを含む、半導体装置の製造方法を提供する。
この方法によって、本発明の一実施形態に係る半導体装置を製造することができる。
本発明の一実施形態では、前記高濃度不純物領域を形成する工程は、前記ソーストレンチの内部を露出させるマスクを使用して、前記第２導電型不純物を前記ソーストレンチの側面に斜め注入する工程を含む。
この方法によれば、高濃度不純物領域を、断線無く、ソーストレンチの側面に沿って形成することができる。
本発明の一実施形態では、前記高濃度不純物領域を形成する工程は、前記不純物領域の形成時よりも、高ドーズ量および低エネルギの条件で不純物を注入する工程を含む。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、前記半導体装置の一実施形態を説明するための図である。 図３は、前記半導体装置の製造方法を説明するためのフロー図である。 図４は、ｐ型領域を形成する工程を説明するための図である。 図５は、ｐ＋型チャネルコンタクト領域を形成する工程を説明するための図である。 図６は、前記半導体装置の一実施形態を説明するための図である。 図７は、ｐ型領域を形成する工程を説明するための図である。 図８は、ｐ＋型チャネルコンタクト領域を形成する工程を説明するための図である。 図９は、前記半導体装置の一実施形態を説明するための図である。 図１０は、前記半導体装置の一実施形態を説明するための図である。 図１１は、ΔＶｔｈのばらつき改善効果を説明するための図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。
半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含む。たとえば、図１の紙面における半導体装置１の上下方向の長さは１ｍｍ程度である。
半導体装置１は、半導体層の一例としてのＳｉＣ基板２を含む。ＳｉＣ基板２は、その中央部に配置され、電界効果トランジスタとして機能するアクティブ部３と、アクティブ部３を取り囲む外周部４とを備えている。
たとえばアルミニウムからなるソース電極５は、アクティブ部３のほぼ全域を覆うように形成されている。ソース電極５は、平面視略正方形状である。ソース電極５の周縁部には、外周部４に沿ってソース電極５の中央部を取り囲む除去領域６が形成されている。除去領域６は、一部が選択的にソース電極５の中央部へ向かって窪んでいる。この窪みに、ゲートパッド７が設置されている。たとえばアルミニウムからなるゲートフィンガー８は、ゲートパッド７から外周部４に沿って除去領域６全体に渡って延びている。一対のゲートフィンガー８がゲートパッド７に対して対称な形状で形成されている。
ソース電極５等の直下においてＳｉＣ基板２には、ゲートトレンチ９が形成されている。ゲートトレンチ９は、アクティブ部３に形成されている。ゲートトレンチ９は、格子状に形成されている。なお、ゲートトレンチ９のパターンは、格子状に限らない。たとえば、ゲートトレンチ９はストライプ状やハニカム状等であってもよい。
アクティブ部３は、ゲートトレンチ９によって、さらに多数の単位セル１０に区画されている。アクティブ部３には、多数の単位セル１０がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル１０の上面には、ｎ＋型ソース領域１１（たとえば、濃度１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３）が形成され、その下部にｐ型チャネル領域１２（たとえば、濃度１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）が形成されている。
各単位セル１０には、ソーストレンチ１３が形成されている。ソーストレンチ１３は、ｎ＋型ソース領域１１およびｐ型チャネル領域１２を貫通している。ソーストレンチ１３は、平面視において、外周辺のみによって区画された形状であってよい（図１の上側の図）。この場合、その深さ方向にＳｉＣ基板２を切断したときに現れる切断面においては、Ａ−Ａ線断面で示すように、ソーストレンチ１３が１つ現れる（ソーストレンチ１３の第１パターン）。具体的には、図１に示すように、平面視（正）四角形であってもよいし、（正）六角形、円形等であってもよい。一方、ソーストレンチ１３は、平面視において、外周辺および内周辺の両辺によって区画された形状であってもよい（図１の下側の図）。この場合、その深さ方向にＳｉＣ基板２を切断したときに現れる切断面においては、Ｂ−Ｂ線断面で示すように、ソーストレンチ１３が２つ現れる（ソーストレンチ１３の第２パターン）。具体的には、図１に示すように、平面視（正）四角環状であってもよいし、（正）六角環状、円環状等であってもよい。なお、前述したソーストレンチ１３の形状は、一例に過ぎず、ソーストレンチ１３は他の形状であってもよい。
外周部４においてゲートフィンガー８は、ソース電極５を取り囲むように形成されている。
次に、半導体装置１の構造を詳細に説明する。図２は、半導体装置１の一実施形態を詳細に示す図であって、ソーストレンチ１３が第１パターンの場合である。
ＳｉＣ基板２は、ｎ＋型ベース基板１４（たとえば、濃度１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３）およびその上にエピタキシャル成長によって生成されたｎ−型活性層１５（たとえば、濃度１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３）とを含むＳｉＣエピタキシャル基板であってよい。
ゲートトレンチ９は、ｎ−型活性層１５に形成されている。ゲートトレンチ９は、格子状に形成されている。ゲートトレンチ９は、側面１６と、底面１７と、当該側面１６および底面１７の交差部であるコーナ部１８とを一体的に含む。ゲートトレンチ９は、コーナ部１８が湾曲面となるように、断面Ｕ字状に形成されている。
ゲートトレンチ９の内面（側面１６、底面１７およびコーナ部１８）には、ゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、当該内面の全域を覆い、さらに、単位セル１０の上端周縁部を覆っている。ゲート絶縁膜１９は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。
ゲートトレンチ９には、ゲート電極２０が埋め込まれている。ゲート電極２０は、たとえば、ポリシリコン等の導電材料からなる。
各単位セル１０の中央部にはソーストレンチ１３が形成されている。ソーストレンチ１３は、ゲートトレンチ９と同じ深さを有している一方、ゲートトレンチ９よりも広い幅を有している。ソーストレンチ１３は、側面２１と、底面２２と、当該側面２１および底面２２の交差部であるコーナ部２３とを一体的に含む。ソーストレンチ１３は、コーナ部２３が湾曲面となるように、断面Ｕ字状に形成されている。ソーストレンチ１３の下部には、絶縁膜残渣２４および電極膜残渣２５が残っている。絶縁膜残渣２４は、底面２２の中央部を露出させるように、コーナ部２３およびその周辺に選択的に存在している。電極膜残渣２５は、絶縁膜残渣２４上のみに存在している。つまり、絶縁膜残渣２４および電極膜残渣２５の平面パターンは、互いに整合している。
各単位セル１０には、ｎ−型活性層１５の表面から裏面へ向かって順にｎ＋型ソース領域１１、ｐ型チャネル領域１２およびｎ−型ドレイン領域２６が順に形成されている。これらの領域１１，１２，２６は、互いに接している。ｎ−型ドレイン領域２６は、ｐ型チャネル領域１２よりも下側のｎ−型活性層１５の部分である。こうして、ｎ＋型ソース領域１１とｎ−型ドレイン領域２６とが、ＳｉＣ基板２の表面に垂直な縦方向にｐ型チャネル領域１２を介して離間して配置された、トレンチゲート型のＭＯＳトランジスタ構造が構成されている。
ｎ＋型ソース領域１１は、ゲートトレンチ９の側面１６の一部およびソーストレンチ１３の側面２１の一部を形成している。ｐ型チャネル領域１２も同様に、ゲートトレンチ９の側面１６の一部およびソーストレンチ１３の側面２１の一部を形成している。ｎ−型ドレイン領域２６は、ゲートトレンチ９のコーナ部１８および底面１７、ならびにソーストレンチ１３のコーナ部２３および底面２２を形成している。
ｎ−型活性層１５には、ｐ型領域２７が形成されている（たとえば、濃度１×１０１６ｃｍ−３〜１×１０１９ｃｍ−３）。ｐ型領域２７は、ｐ型チャネル領域１２よりも高い濃度を有している。ｐ型領域２７は、ソーストレンチ１３の内面に沿ってほぼ一定の厚さで形成されている。ｐ型領域２７は、ｐ型チャネル領域１２から側面２１に沿って縦方向に延び、さらに底面２２に沿って横方向に延びる外面を有している。ｐ型領域２７の縦側の外面は、ゲートトレンチ９から内側に間隔を空けて配置されている。したがって、当該外面とゲートトレンチ９との間の中間領域には、ｎ−型ドレイン領域２６と、ｐ型領域２７に接続されたｐ型チャネル領域１２とが存在している。ｐ型領域２７の厚さ（側面２１から横方向の深さ、または底面２２から縦方向の深さ）は、たとえば、０．４μｍ〜１．５μｍである。
ｎ−型活性層１５には、さらに、ｐ＋型チャネルコンタクト領域２８が形成されている（たとえば、濃度１×１０１８ｃｍ−３〜５×１０２１ｃｍ−３）。ｐ＋型チャネルコンタクト領域２８は、ｐ型チャネル領域１２およびｐ型領域２７よりも高い濃度を有している。ｐ＋型チャネルコンタクト領域２８は、第１コンタクト部２９、縦方向延長部３０および第２コンタクト部３１を一体的に含む。
第１コンタクト部２９は、ソーストレンチ１３を取り囲む外周部（ｎ＋型ソース領域１１）の一部に選択的に形成されている。この実施形態では、平面視四角形のソーストレンチ１３の四辺の中央部から外側に延びるように形成されている。ソーストレンチ１３の外周部の一部のみに第１コンタクト部２９が形成される構成であるため、ｐ＋型チャネルコンタクト領域２８にソース電極５を接続できながら、ＳｉＣ基板２の表面においてｎ＋型ソース領域１１に対するコンタクト領域を広く確保することができる。そのため、ソースコンタクト抵抗の上昇を抑制することができる。第１コンタクト部２９の先端部は、ゲートトレンチ９から内側に間隔を空けて配置されている。これにより、第１コンタクト部２９の先端部とゲートトレンチ９との間に一定幅のｎ＋型ソース領域１１が確保されるので、この位置においても、ｎ＋型ソース領域１１に対してソース電極５を電気的に接続することができる。この実施形態では、第１コンタクト部２９の先端部は、さらに、ｐ型領域２７の縦側の外面よりも内側に配置されている。また、第１コンタクト部２９の厚さ（ｎ−型活性層１５の表面から縦方向の深さ）は、０．１μｍ〜０．３μｍである。
縦方向延長部３０は、第１コンタクト部２９からｎ＋型ソース領域１１よりも深い位置にまで延び、ゲートトレンチ９の側方でｐ型チャネル領域１２に対向している。縦方向延長部３０は、第１コンタクト部２９とほぼ同じ幅でソーストレンチ１３の内面に沿って延び、ソーストレンチ１３の外周辺で囲まれた領域の中央部において第２コンタクト部３１に接続されている。縦方向延長部３０は、ソーストレンチ１３の内面に露出している一方、ゲートトレンチ９から内側に間隔を空けて配置されている。これにより、縦方向延長部３０が、側面１６上のｐ型チャネル領域１２（チャネルが形成される部分）に形成されることが防止されるので、ゲートしきい値電圧の上昇を抑制し、低いオン抵抗を得ることができる。第１コンタクト部２９は、ソーストレンチ１３の上部において縦方向延長部３０から外側に引き出された引き出し部として構成されている。また、縦方向延長部３０の厚さ（ソーストレンチ１３の側面２１から横方向の深さ）は、第１コンタクト部２９の厚さよりも小さく、たとえば、０．０５μｍ〜０．２５μｍである。
第２コンタクト部３１は、ソーストレンチ１３の外周辺で囲まれた領域に形成されている。この実施形態では、ソーストレンチ１３が、平面視において外周辺のみによって区画された形状であり、第２コンタクト部３１は、ソーストレンチ１３の底面２２の中央部に選択的に形成されている。また、第２コンタクト部３１は、絶縁膜残渣２４の内外に跨る大きさで形成されている。第２コンタクト部３１の厚さ（ソーストレンチ１３の底面２２から縦方向の深さ）は、０．１μｍ〜０．３μｍである。この厚さは、ｐ型領域２７の厚さよりも小さく、したがって、第２コンタクト部３１は、ｐ型領域２７の表面部にフローティングした状態で形成されている。ｐ型領域２７に第２コンタクト部３１が形成されることで、ソーストレンチ１３の底部のｐ型領域２７のシート抵抗を低減することができる。そのため、ｐ型領域２７とｎ−型ドレイン領域２６との間のｐｎ接合によって構成されるボディダイオードの抵抗を低減することができる。
ＳｉＣ基板２上には、ゲート電極２０を覆うように層間膜３２が形成されている。層間膜３２は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。層間膜３２には、ソーストレンチ１３よりも大径のコンタクトホール３３が形成されている。これにより、コンタクトホール３３内には、各単位セル１０のｎ＋型ソース領域１１、第１コンタクト部２９および第２コンタクト部３１が露出している。
層間膜３２上には、ソース電極５が形成されている。ソース電極５は、コンタクトホール３３内で、ｎ＋型ソース領域１１、第１コンタクト部２９および第２コンタクト部３１に一括して接続されている。ソース電極５は、バリア層３４およびメタル層３５の積層構造を有している。バリア層３４が層間膜３２上に積層され、その上に、メタル層３５が形成されている。バリア層３４は、たとえば、チタン／窒化チタン（Ｔｉ／ＴｉＮ）からなり、メタル層３５は、たとえば、アルミニウム（Ａｌ）、アルミニウム−銅合金（Ａｌ−Ｃｕ）からなる。
ＳｉＣ基板２の裏面には、ドレイン電極３６が形成されている。ドレイン電極３６は、すべての単位セル１０に対して共通の電極となっている。ドレイン電極３６は、メタルシリサイド層３７およびメタル層３８の積層構造を有している。メタルシリサイド層３７がＳｉＣ基板２上に積層され、その上に、メタル層３８が形成されている。メタルシリサイド層３７は、たとえば、ニッケル（Ｎｉ）シリサイド、チタン（Ｔｉ）シリサイド等からなり、メタル層３８は、たとえば、アルミニウム（Ａｌ）、アルミニウム−銅合金（Ａｌ−Ｃｕ）からなる。
図３は、半導体装置１の製造方法を説明するためのフロー図である。
半導体装置１を製造するには、まず、ＣＶＤ法、ＬＰＥ法、ＭＢＥ法等のエピタキシャル成長法によって、ベース基板１４上に、ｎ型不純物（たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等）をドーピングしながらＳｉＣ結晶を成長させる（ステップＳ１）。これにより、ベース基板１４上に、ｎ−型活性層１５が形成される。
次に、ｐ型不純物（たとえば、Ａｌ（アルミニウム）、Ｂ（ホウ素）等）が、ｎ−型活性層１５に注入される。続いて、ｎ型不純物が、ｎ−型活性層１５に注入される。続いて、たとえば、１４００℃〜２０００℃でＳｉＣ基板２がアニール処理される（ステップＳ２）。これにより、ｎ−型活性層１５に注入されたｐ型不純物およびｎ型不純物が活性化され、注入された箇所に応じて、ｐ型チャネル領域１２およびｎ＋型ソース領域１１が同時に形成される。また、ｐ型チャネル領域１２の下部には、エピタキシャル成長後のｎ−型活性層１５の状態を維持するｎ−型ドレイン領域２６が形成される。
次は、ゲートトレンチ９およびソーストレンチ１３の形成である（ステップＳ３）。ＳｉＣ基板２が、ゲートトレンチ９およびソーストレンチ１３を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、ＳｉＣ基板２が表面からドライエッチングされて、ゲートトレンチ９およびソーストレンチ１３が同時に形成される。それと共に、ＳｉＣ基板２に多数の単位セル１０が形成される。なお、エッチングガスとしては、たとえば、六フッ化硫黄（ＳＦ６）および酸素（Ｏ２）を含む混合ガス（ＳＦ６／Ｏ２ガス）、ＳＦ６、Ｏ２および臭化水素（ＨＢｒ）を含む混合ガス（ＳＦ６／Ｏ２／ＨＢｒガス）を用いることができる。
次に、図３に加えて図４を参照して、ソーストレンチ１３を除くＳｉＣ基板２の全域を覆うマスク３９がＳｉＣ基板２上に形成される。図４の平面図において、白抜きの部分がマスク３９の開口部である。続いて、マスク３９の開口部から露出するソーストレンチ１３へ向けて、ｐ型不純物が注入される。当該不純物注入は、ＳｉＣ基板２の表面の法線方向に対して傾斜した方向に不純物を入射させる斜め注入によって行われる。不純物の入射角は、たとえば、磁界によって制御される。これにより、ｐ型不純物は、ソーストレンチ１３の内面全体に注入される。その後、たとえば、１４００℃〜２０００℃でＳｉＣ基板２がアニール処理される（ステップＳ４）。これにより、注入されたｐ型不純物が活性化され、ｐ型領域２７が形成される。
次に、図３に加えて図５を参照して、ソーストレンチ１３およびｎ＋型ソース領域１１の一部を選択的に露出させるマスク４０がＳｉＣ基板２上に形成される。図５の平面図において、白抜きの部分がマスク４０の開口部である。続いて、マスク４０の開口部から露出するソーストレンチ１３およびｎ＋型ソース領域１１へ向けて、ｐ型不純物が注入される。この際、ｐ型不純物は、ｐ型領域２７の形成時よりも、高ドーズ量および低エネルギの条件で注入される。また、当該不純物注入は、ＳｉＣ基板２の表面の法線方向に対して傾斜した方向に不純物を入射させる斜め注入によって行われる。その後、たとえば、１４００℃〜２０００℃でＳｉＣ基板２がアニール処理される（ステップＳ５）。これにより、注入されたｐ型不純物が活性化され、第１コンタクト部２９、縦方向延長部３０および第２コンタクト部３１を一体的に含むｐ＋型チャネルコンタクト領域２８が形成される。
次は、ゲート絶縁膜１９およびゲート電極２０の形成である（ステップＳ６）。たとえばＣＶＤ法によって、ＳｉＣ基板２上にＳｉＯ２材料を堆積させる。これにより、ゲート絶縁膜１９が形成される。続いて、たとえばＣＶＤ法によって、ＳｉＣ基板２上にポリシリコン材料を堆積させる。ポリシリコン材料の堆積は、少なくともゲートトレンチ９およびソーストレンチ１３が埋め尽くされるまで続けられる。その後、エッチバック面がＳｉＣ基板２の表面と面一になるまで、ポリシリコン材料がエッチバックされる。これにより、ゲート電極２０が形成される。この際、ソーストレンチ１３には、残ったポリシリコン材料からなる電極膜残渣２５が形成される。
次は、コンタクトホール３３を有する層間膜３２の形成である（ステップＳ７）。たとえばＣＶＤ法によって、ＳｉＣ基板２上にＳｉＯ２材料を堆積させる。これにより、層間膜３２が形成される。続いて、層間膜３２およびゲート絶縁膜１９が連続してパターニングされる。これにより、層間膜３２およびゲート絶縁膜１９を貫通するコンタクトホール３３が形成される。この際、ソーストレンチ１３には、電極膜残渣２５とソーストレンチ１３の内面とで挟まれた部分に、ゲート絶縁膜１９の一部が絶縁膜残渣２４として残ることとなる。
その後、ソース電極５、ドレイン電極３６等が形成されることによって（ステップＳ８）、図２に示す半導体装置１が得られる。
半導体装置１によれば、ｐ型チャネル領域１２への電荷の経路として、第１コンタクト部２９および縦方向延長部３０を利用することができる。しかも、ｐ＋型チャネルコンタクト領域２８の形成が、ｐ型領域２７の形成時よりも高ドーズ量および低エネルギの条件の下、斜め注入によって行われる。これにより、ＳｉＣ基板２の表面やソーストレンチ１３の底面２２に比べて不純物の注入量が少なくなり易いソーストレンチ１３の側面２１に対しても、不純物を効率よく注入でき、縦方向延長部３０をソーストレンチ１３の側面２１に沿って断線無く形成することができる。一方、ｐ型領域２７は、斜め注入で形成されるが、ｐ＋型チャネルコンタクト領域２８よりも広範囲でかつドーズ量が少ないので、特に、ソーストレンチ１３の側面２１において断線が生じることがある。しかしながら、この半導体装置１では、たとえｐ型領域２７に断線が生じても、ｐ型チャネル領域１２に対するコンタクトを、ｐ＋型チャネルコンタクト領域２８によって確実にとることができる。さらに、ｐ型領域２７よりも低抵抗のｐ＋型チャネルコンタクト領域２８を電荷の経路とすることで、ゲートしきい値電圧のばらつきを抑制することができる。これにより、半導体ウエハ面内におけるチップ間でのΔＶｔｈのばらつきを抑制することができるので、半導体装置１の構造が採用された半導体ウエハから個片化される複数のチップを用いてモジュールを構成すれば、モジュール内でのスイッチングタイムラグを減らすことができる。
さらに、第１コンタクト部２９が、ソーストレンチ１３の四辺から異なる四方向に延びるように形成されている。そのため、図５に示すマスク４０の形成時に、たとえば、マスク４０が紙面下方向に位置ずれし、１つの第１コンタクト部２９の形成領域がマスク４０で覆われてしまっても、残り３つの第１コンタクト部２９の形成領域を確実に露出させることができる。したがって、少なくとも３つの第１コンタクト部２９を確実に形成することができる。このような効果は、たとえば、第１コンタクト部２９が紙面左右方向に沿って異なる二方向のみに延びている場合でも、達成することができる。すなわち、マスク４０が紙面左方向に位置ずれしても、少なくとも右側の第１コンタクト部２９を確実に形成することができる。
図６は、半導体装置１の一実施形態を詳細に示す図であって、ソーストレンチ１３が第２パターンの場合である。図６において、前述した図１〜５に示された各部と対応する部分には同一の参照符号を付し、説明を省略する。
図６では、ソーストレンチ１３は、平面視四角環状に形成されている。これにより、ソーストレンチ１３の内方領域には、ソーストレンチ１３の内周辺によって区画された凸部４１（メサ部）が形成されている。また、ソーストレンチ１３は、ゲートトレンチ９と同じ深さおよび幅を有している。
ｐ型領域２７は、図２の構成と同様に、ソーストレンチ１３の外側縁部およびその内方領域の全体に形成されている。したがって、ｐ型領域２７は、ｐ型チャネル領域１２から側面２１に沿って縦方向に延び、底面２２に沿って横方向に延びる外面を有すると共に、さらに、凸部４１の下方において、ＳｉＣ基板２の表面に沿って横方向に延びる外面を有している。これにより、図６の半導体装置１は、凸部４１の下方において、ソーストレンチ１３よりも深く形成されたｐ型領域２７を有している。この実施形態では、凸部４１は、表面部を除く大部分がｐ型領域２７で構成されている。
ｐ＋型チャネルコンタクト領域２８に関して、第２コンタクト部３１は、凸部４１の表面部の全体に形成されている。縦方向延長部３０は、ソーストレンチ１３の外側縁部から内側縁部に、ソーストレンチ１３の底部を介して回り込むように形成されている。当該外側縁部で第１コンタクト部２９に接続され、当該内側縁部で第２コンタクト部３１に接続されている。つまり、縦方向延長部３０は、ソーストレンチ１３の辺部（Ａ−Ａ断面）においては、ソーストレンチ１３の外側の側部、底部および内側の側部に形成された部分を含む。また、縦方向延長部３０は、ソーストレンチ１３の角部（Ｂ−Ｂ断面）においては、ソーストレンチ１３の外側の側部および底部には形成されておらず、ソーストレンチ１３の内側の側部に選択的に形成された部分を含む。
絶縁膜残渣２４は、ソーストレンチ１３の内面全体に形成され、その内側に、電極膜残渣２５が埋め込まれている。つまり、断面視において、絶縁膜残渣２４および電極膜残渣２５は、層間膜３２で覆われていないことを除いて、ゲート絶縁膜１９およびゲート電極２０と同じ構成を有している。
その他の構成は、図２の構成と同じである。この図６の構成によっても、図２の構成と同様の作用効果を発現することができる。
なお、図６のｐ型領域２７の形成は、図７に示すように、ｐ型不純物注入時に、ソーストレンチ１３および凸部４１を除くｎ＋型ソース領域１１の全域を覆うマスク４２を用いればよい。また、図６のｐ＋型チャネルコンタクト領域２８の形成は、図８に示すように、ｐ型不純物注入時に、凸部４１の全体、ならびにソーストレンチ１３およびｎ＋型ソース領域１１の一部を選択的に露出させるマスク４３を用いればよい。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。
たとえば、図９に示すように、ゲートトレンチ９がストライプ状に形成され、その間に２本のストライプ状のソーストレンチ１３が形成されていてもよい。これにより、ゲートトレンチ９およびソーストレンチ１３によって、ラインアンドスペースの繰り返しパターンが形成されていてもよい。２本のソーストレンチ１３の間には、ソーストレンチ１３の内周辺によって区画された凸部４４（ストライプメサ部）が形成されている。第２コンタクト部３１は、むろん、図６と同様に、凸部４４の表面部に形成されていてもよい。
また、図１０に示すように、ゲートトレンチ９がハニカム状に形成されることによって、正六角形の単位セル１０の繰り返しパターンが形成されていてもよい。この場合、ソーストレンチ１３は、平面視正六角形であってもよいし、正六角環状であってもよい。
また、ｐ＋型チャネルコンタクト領域２８は、第１コンタクト部２９がＳｉＣ基板２の表面にコンタクト可能に露出していれば、たとえば、縦方向延長部３０はソーストレンチ１３の内面に露出していなくてもよい。つまり、第１コンタクト部２９は、必ずしもソーストレンチ１３の周縁部に形成されている必要はなく、ｎ＋型ソース領域１１の任意の位置に形成することができる。
また、ｐ型チャネル領域１２からの距離が、第１コンタクト部２９よりも遠い第２コンタクト部３１は、必要により省略することもできる。
また、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、半導体装置１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
本出願は、２０１４年１１月１８日に日本国特許庁に提出された特願２０１４−２３３６５３号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
前述の実施形態の効果を証明するため、図１１に示すように、半導体装置１の改善構造を採用した半導体ウエハ４５、および半導体装置１の改善構造を採用していない半導体ウエハ４６それぞれのΔＶｔｈのばらつきを検証した。後者の構造では、第１コンタクト部２９および縦方向延長部３０を形成せずに、第２コンタクト部３１のみからなるｐ＋型チャネルコンタクト領域２８を形成した。
図１１に示すように、改善構造を採用していない半導体ウエハ４６では、主にウエハ周縁部にΔＶｔｈ＝０．９Ｖのチップ４７（ハッチングしたチップ）が分布しているのに対し、その他の領域ではΔＶｔｈ＝０．５Ｖ〜０．６Ｖのチップ４８（白抜きのチップ）が概ね分布していた。つまり、この半導体ウエハ４６では、ウエハ面内におけるチップ間でのΔＶｔｈのばらつきが顕著であった。一方、改善構造を採用した半導体ウエハ４５では、ほとんどの領域でΔＶｔｈ＝０．５Ｖ〜０．６Ｖのチップ４８が分布し、ΔＶｔｈのばらつきが少なかった。
１ 半導体装置
２ ＳｉＣ基板
５ ソース電極
９ ゲートトレンチ
１１ ｎ＋型ソース領域
１２ ｐ型チャネル領域
１３ ソーストレンチ
１６ （ゲートトレンチ）側面
１７ （ゲートトレンチ）底面
１８ （ゲートトレンチ）コーナ部
２１ （ソーストレンチ）側面
２２ （ソーストレンチ）底面
２３ （ソーストレンチ）コーナ部
２５ 電極膜残渣
２７ ｐ型領域
２８ ｐ＋型チャネルコンタクト領域
２９ 第１コンタクト部
３０ 縦方向延長部
３１ 第２コンタクト部
３９ マスク
４０ マスク
４１ 凸部
４２ マスク
４３ マスク
４４ 凸部

Claims (12)

  1. 半導体層と、
    前記半導体層において第１導電型のソース領域を区画するゲートトレンチと、
    前記ソース領域の下部の第２導電型のチャネル領域と、
    前記ソース領域および前記チャネル領域を貫通するソーストレンチと、
    前記ソーストレンチの底部および側部の第２導電型の不純物領域と、
    前記ソーストレンチによって区画された凸部と、
    前記ソーストレンチに埋め込まれた電極膜残渣と、
    前記ソーストレンチに対して前記凸部とは反対側の前記半導体層の表面に形成されたコンタクト部と、前記凸部の表面部に形成された第２コンタクト部と、前記ソーストレンチの側部および底部に沿って前記ソース領域および前記チャネル領域を通過して延びて前記コンタクト部と前記第２コンタクト部とを接続する接続部を有し、前記不純物領域よりも高い濃度を有する第２導電型の高濃度不純物領域と、
    前記半導体層上に形成され、かつ前記コンタクト部および前記第２コンタクト部に接続されたソース電極とを含む、半導体装置。
  2. 前記ソーストレンチは、その深さ方向に前記半導体層を切断したときに現れる切断面において１つ形成されている、請求項１に記載の半導体装置。
  3. 前記ソーストレンチは、その深さ方向に前記半導体層を切断したときに現れる切断面において２つ形成されている、請求項１に記載の半導体装置。
  4. 前記高濃度不純物領域は、前記ゲートトレンチの側面上のチャネル部から間隔を隔てて形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記コンタクト部は、前記ソース領域の一部に選択的に形成されている、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記コンタクト部は、前記ソーストレンチの上辺から少なくとも２方向に延びるように形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記ゲートトレンチは、格子状に形成されており、
    前記ソーストレンチは、当該格子状のゲートトレンチの内方領域において平面視四角形または四角環状に形成されており、
    前記コンタクト部は、前記ソーストレンチの四辺から外側に延びるように形成されている、請求項６に記載の半導体装置。
  8. 前記ゲートトレンチおよび前記ソーストレンチによって、ラインアンドスペースの繰り返しパターンが形成されている、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 前記ゲートトレンチによって、六角形の繰り返しパターンが形成されている、請求項１〜８のいずれか一項に記載の半導体装置。
  10. 前記ソーストレンチが環状に形成されており、
    前記凸部は、前記環状のソーストレンチの内方領域に形成された凸部を含む、請求項１に記載の半導体装置。
  11. 前記ソーストレンチがストライプ状に形成されており、
    前記凸部は、隣り合う２つの前記ソーストレンチの間に形成された凸部を含む、請求項１に記載の半導体装置。
  12. 前記ソーストレンチは、前記ゲートトレンチと同じ深さを有している一方、前記ゲートトレンチよりも広い幅を有している、請求項１〜１１のいずれか一項に記載の半導体装置。
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