JPS6252969A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は絶縁ゲート型電界効果半導体装置に関し、例え
ば縦型Ｍ　ＯＳ（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ　）トランジスタに関するものである
。

口、従来技術 従来、第１２図に示す如く、Ｎ＋型半導体領域１上のＰ
型半導体層２に、等方性リアクティブイオゲート酸化膜
４を設け、更にポリシリコン等のゲート電極５を形成し
、領域１を共通ソース領域とし、かつ表面側のゴ型領域
６．７を各ドレイン領域とするＮチャネル縦型ＭＯＳト
ランジスタが知られている。図中、８．９は各ドレイン
電極であり、１０はパッシベーション用のＳ　ｉ　Ｏ２
膜である。

このようなＭＯＳ）ランジスタは、溝３の側面域をチャ
ネル領域１１とし、縦方向に電流を流すように動作する
が、そのしきい値電圧の制御は基板（即ち半導体層２）
の不純物濃度を全域に亘って変えることによって行って
いる。即ち、通常のプレーナ型ＭＯ３）ランジスタの場
合にはイオン注入によってチャネル領域の基板濃度を変
えてしきい値電圧を制御できるが、上記の縦型ＭＯ３）
ランジスタではチャネル領域１１が溝３に沿って縦方向
に向いているためにイオン注入による注入イオン流はチ
ャネル領域１１とほぼ平行になってしまい、イオン注入
を有効に行えない。従って、イオン注入により不純物濃
度を選択的に変化させられないので、上記したように基
板全体のボロン濃度を変えざるを得ない。

こうした縦型ＭｏＳトランジスタにおいては・例えば電
源電圧を５ｖとして使用する場合、ノイズマージン（入
力の変動分に対する出力の安定度）を考慮すると、しき
い値電圧は１ｖ程度と高めにする必要がある。そこで、
Ｎチャネルのトランジきい値電圧を得るのに必要な基板
濃度は約３Ｘ１０”Ｃｌ１１−３である。

しかしながら、そうした基板濃度はＰ型基板にボロンを
ドープすることによって得られるが、一般に、このポロ
ン濃度は酸化膜（即ちゲート酸化膜）をつけると第１３
図に示すように表面側で低下する傾向がある。これはパ
イルダウンと称され、酸化温度、酸化時間、酸化雰囲気
等によって異なる。

従って、こうしたパイルダウンを考慮して、予め基板濃
度を高めに（例えば図示の例では５Ｘ１０”Ｃ１１−３
以°上に）設定しておく必要がある。しかも、ゲート酸
化膜が薄いと、より高濃度の基板を用いる必要が生じる
。

上記したことから明らかなように、従来技術では、Ｍｏ
３）ランジスタのしきい値電圧を高めにするためには、
基板濃度を非常に高くするしかない、しかしながら、致
命的なことには、基板濃度を高くするとＰ−Ｎ接合容量
が増大し、浮遊容量が大きくなってしまうと共に、Ｐ−
Ｎ接合でのリーク電流が増加してダイナミ・ツク特性の
低下や耐圧の劣化等の不都合な現象が生じてしまう。

ハ０発明の目的 本発明の目的は、上記の如き欠陥が生じることなく、し
きい値電圧の制御等を有効に行え、信頼性良く動作可能
な縦型ＭＯＳ）ランジスタの如き絶縁ゲート型電界効果
トランジスタを提供することにある。

ニ０発明の構成 即ち、本発明は、第１導電型のソース領域と第１導電型
のドレイン領域との間のチャネル領域内の中間位置に不
純物濃度の比較的高い第２導電型の半導体領域が所定の
深さに形成され、この半導体領域と前記ソース領域及び
ドレイン領域との間の領域全体が第２導電型であって前
記半導体領域よりも低い不純物濃度を有している絶縁ゲ
ート型電界効果半導体装置に係るものである。

ホ、実施例 以下、本発明の実施例を第１図〜第１１図について詳細
に説明する。

第１図〜第８図は、本発明の第１の実施例を示すもので
あるが、第１２図に示した例と共通する部分は共通符号
を付して説明を省略する。

本実施例によるＮチャネル縦型ＭｏＳトランジスタは基
本的には、第１図及び第２図に示すように、基板２２の
うちチャネル領域２１の中間位置に比較的基板不純物濃
度の高いビ型半導体領域２０を有し、かつこの領域に隣
接してソース領域１とドレイン領域６及び７との間に基
板不純物濃度の低いＰ−型半導体領域２３及び２４を有
している。Ｐ−型領域２３及び２４は例えば１×ＩＯ蓄
６Ｃ「３の不純物（ボロン）濃度を有していて、後述の
如くに使用する低濃度Ｐ型基板自体であってよい。

また、ビ型領域２０は、Ｐ−型領域２３及び２４よりも
ポロン濃度が高く、例えば５　ｘｌＯ”　ｃｍ−３とし
てよい。

このように、チャネル領域２１内に同じＰ型であっても
高不純物濃度領域２０を低不純物濃度領域２３及び２４
０間に形成することによって、ＭＯＳトランジスタとし
ての表面ポテンシャルを部分的に高くし、この表面ポテ
ンシャルを少数キャリアのエネルギーバリアとして動作
させることができる。これによって、ＭＯＳ）ランジス
タのしきい値電圧を制御することが可能であるが、これ
を、基板濃度を高めることなく、逆に低めに設定するこ
とによって実現しているので、既述した如きＰ−Ｎ接合
容量が減少し、リーク電流の減少や耐圧の向上も図れる
ことになる。以下に、本実施例のトランジスタをその動
作によって更に詳細に説明する。

第１図及び第２図において、各領域２０．２３及び２４
が上記した基板濃度（領域２０はｌＸｌ０”ｃｆｆＩ−
３、領域２３及び２４は５×１０１′ａＩＩ−３）であ
り、ソース領域１及び基板２２にはＯＶ（グランド）が
、ドレイン領域６及び７には５■が印加されているとす
る。ここで、ＭＯ３技術の理論からよく知られているよ
うに、表面ポテンシャルφＳがバルクの表面ポテンシャ
ルφＢよりも小さいときには、表面は空乏化している。

但し、φ−”１ＴＩｌｎ屑弓 （ＰＰＯはＰ型基板のボロン濃度、ｎＪ−は真性状態で
のキャリアの量） また、表面ポテンシャルφＳがφＢの２倍近くになると
、表面には強い反転領域が現れ、上記空乏化状態との中
間は弱い反転状態と称される。第３図には、基板濃度Ｎ
Ａに対するそれぞれの状態への移行をゲート電圧Ｖｅｒ
の関数で示した。

即ち、この第３図から、ゲート電圧がＯＶのときには、
基板濃度が１×１０“′ｃＩ１１−３の部分（領域２３
）は弱い反転状態にあり、基板濃度が５×１０Ｉ′Ｃｌ
１１−３の部分（領域２０）は空乏状態である。領域２
４については、基板濃度がｌ　ｘｌＯ１６ｃｍ−３であ
って弱い反転状態になれる条件を満たしてはいるが、小
数キャリアの注入がないために領域２３とは異なり、い
わゆる非平衡状態（即ち、深い空乏状態）となる。これ
らの現象をバンド図で示したものが第４図（Ａ）、（Ｂ
）、（Ｃ）である（但し、ＥＦＭはゲート電極のフェル
ミレベル、ＥＦＰは基板のフェルミレベル、ＥＦＰ５は
領域２４の表面ポテンシャルである）。

従って、ゲート電圧が０■のときには、ソース領域１と
ドレイン領域６及び７との間に流れる電流は、基本的に
は領域２３では流れるものの領域２０及び２４で遮断さ
れてゼロになる。領域２０及び２４の幅が非常に狭くて
弱い電界がかかる場合にはドリフト電流が流れるが、最
大でも領域２３を流れる弱い反転状態での電流（いわゆ
るサブスレショールド電流）以上にはならない。このサ
ブスレショールド電流ＩＤｊは、領域２３のドレイン側
にかかる電圧Ｖｘのべき関数として表わされる。即ち、 １ｏ、ｔ　＝１−、−Ａ　（１ｅｘｐ　　（−ＢＶｘ）
　）（但し、Ｗは領域２３の幅、Ｌｌは長さ一領域１と
２０との間の距離、Ａ及びＢは係数）しかし、ドレイン
側の電圧Ｖｘが大きくなると（５Ｖに近づくと）、領域
２０及び２４を流れるドリフト電流の低下をきたす（即
ち、領域２３中での電圧降下が生じる）ので、それらが
うまく平衡したところで落ち着くことになる。

次に、ゲート電圧が高くなって領域２０か弱い反転状態
になると、領域２３はそのときには完全に近い強い反転
状態となる。領域２４の表面には領域２０からの小数キ
ャリアの供給が可能となるから、このとき領域２４は反
転又はピンチオフ状態を呈する。従ってこの時点では、
殆ど領域２０のサブスレショールド電流によって決定さ
れる電流が流れる。ゲート電圧が充分に高くなると、す
べての表面は反転又はピンチオフ状態となる。従って、
領域２３．２０．２４のそれぞれによって構成される各
ＭＯ３）ランジスタの直列接続回路を解くことによって
、流れる電流を求めることができる。

以上、本実施例のトランジスタの動作をゲート電圧と各
領域の状態の移行の関係から説明したが、しきい値の制
御は、次の二つの方法によって行うことができる。

（１）、領域２０を比較的幅広く、かつ領域２４の幅も
比較的広くとり、領域２０と領域２４の境界にかかる電
圧を比較的低くおさえ、基本的には、領域２０を流れる
サブスレショールド電流を小さくおさえることにし、し
きい値を領域２０で定義する。

（２）、領域２０の幅は非常に小さくし、領域２４の幅
のみを広くし、領域２０が空乏化している間のみ電流を
おさえる。電流２０が弱反転になると、領域２０の幅、
即ちチャネル長は非常に短いため、ＯＦＦ状態とはいえ
ないくらいの電流が流れる。このとき、しきい値は領域
２０の空乏状態から弱反転状態に移行するところで定義
する。

次に、本実施例によるトランジスタの製造方法の一例を
第５図及び第６図について説明する。

まず第５Ａ図のように、Ｐ−型シリコン基板２５の一主
面に、公知の埋込み層形成技術によって所定パターンに
リンを付着せしめ、更に全面にＰ−型シリコン層２２を
エピタキシャル成長させ、かつＮ１型埋込み層１を形成
する。この埋込み層１は上述した共通ソース領域となる
ものである。

次いで第５Ｂ図のように、埋込み層１上に開口２６を有
するマスク２７　（例えばＳ　ｉ　Ｏ２膜）を形成し、
これを用いて周期表第ｍａ族元素、例えばボロンイオン
（Ｂ”）２Ｂを選択的に折込む。

これによって、Ｐ″型エピタキシャル層２２の所定位置
に高濃度領域２９を形成する。この領域２９は上述した
高濃度のビ型領域２０となるものである。このイオン注
入において、打込みイオン２８の加速電圧（又は初期エ
ネルギー）を選択することによって高濃度領域２９の深
さを選ぶことができる。第６図には、打込み深さとエネ
ルギー放出率との関係を示した（但し、破線は入射イオ
ンの静止分布確率（任意単位）を示す）が、例えば加速
電圧を４００ＫｅＶ〜ＩＭｅＶと高エネルギーとするこ
とによって打込み深さを０．８μｍ以上の任意の深さに
選択できる。例えば、エピタキシャル層２２の厚みが２
μｍのとき、高濃度領域２９（即ちざ型領域２０）の位
置は０．８μｍ以上（例えば１μｍ）の深さに設定でき
る。

次いで、上記イオン注入によるシリコン中の欠陥等をア
ニールによって除去した後、第５Ｃ図のように、ざ型領
域２０上に公知の拡散又はデポジション技術でＮ１領域
３０を形成し、更にこのＮ＋型領領域３０上開口３１を
有するエツチングマスク（例えばＳ　ｉ　Ｏ２膜）３２
を設ける。

次いで第５Ｄ図のように、マスク３２を用いてリアクテ
ィブイオンエツチング技術によって、開口３１直下のシ
リコンを埋込み層１に達するまでエツチング除去し、縦
型の溝３を形成する。これによって、溝３の両側に炉型
領域３０を分割してぐ型ドレイン領域６．７を形成し、
かつぎ型領域２０の２つに分割する。

次いで第５Ｅ図のように、溝３を含む表面を熱酸化し、
溝３の面にゲート酸化膜４を成長させ、更にポリシリコ
ンを付着後にバターニングしてゲート５を所定パターン
に形成する。なお、上記のマスク３２として用いた５ｉ
０２膜はそのまま残して上述したＳｉＯ２膜１０として
よい。

上記した如き方法によって、ざ型領域２０をチャネル領
域内に選択的に設けた縦型ＭｏＳトランジスタを製造す
ることができる。このＭＯＳトランジスタは実際には、
第７図の如くにＩＣ化（集積回路化）されるが、この第
７図の例では、炉型埋込み層１が複数のトランジスタ領
域に亘って大面積に或いは長く形成されていて、その端
部においてはＮ−型ウェル領域３３を介して所定の電位
がＮ＋＋埋込み領域１に与えられるようになっている。

但し、ウェル領域３３は、Ｎ＋型領領域３４電極３５を
通して所定の電位に固定される。

第７図に示した構成では、第１図に示した如き一対の縦
型ＭＯ３）ランジスタが複数対分、共通のエピタキシャ
ル層２２上に設けられることになるので、埋込み層１は
必然的に大きく　（或いは長く）なる。このために埋込
み層１中での電圧降下分に相当したバイアス電圧が生じ
、埋込み層１からのキャリア注入時に埋込みＩＷｌ−エ
ピタキシャル層２２−ドレイン領域６又は７で構成され
る寄生ＮＰＮバイポーラトランジスタがオンしようとす
る。しかし、こうしたバイポーラアクションは、エピタ
キシャル層２２中に設けたビ型領域２０がキャリアに対
するエネルギーバリアとして働くために阻止され、上記
寄生トランジスタは電流増幅率を低下せしめられ、オン
することはない。従って、ＭＯＳトランジスタは本来の
正常な動作を行うことができ、信頼性が向上する。

なお、本実施例による縦型ＭＯ３）ランジスクは、第７
図の如くに構成すると、第８図に示すマスクＲＯＭ　（
ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）として用いること
ができる。即ち、各ＭＯ３）ランジスタで構成される各
メモリセルのうち、ビット線Ｂ（即ち、上記の８又は９
）に接続されたドレイン領域６又は７を有するメモリセ
ルでは、ワード線Ｗ（即ち、上記の５）にしきい値電圧
（スレショルド電圧）を印加したときにはＭＯＳ　Ｆ　
ＥＴがオンとなり、同ビット線はソースと同電位となり
、ｒＯＪを出力する。他方、ドレイン領域６又は７がビ
ット線Ｂと接続されていないメモリセル（第７図には図
示せず）では、ＭＯＳ　Ｆ　ＥＴはオンしないので、同
ビット線からはｒｌＪが出力される。

第９図は、第５図に示した方法とは異なるランプ（ｒａ
ｎ＋ｐ）エピタキシャル技術を用いた製造方法を示すも
のである。

即ち、Ｐ−型基板２５の一主面に、Ｎ＋ｇ＋込み層を形
成し、この上にエピタキシャル技術によってＰ−型エピ
タキシャルＪｔｉ３３、ビ型エピタキシャル層３０、Ｐ
−型エピタキシャル層３４を順次成長させる。この際、
シリコンにドープするボロンの濃度を時間と共に変化さ
せれば、各エピタキシャル層３３．３０．３４の不純物
濃度を夫々設定することができる。これら各エピタキシ
ャル層の界面域では不純物濃度がリニアに傾斜して変化
している。但し、眉３３は上述の領域２３に、層３０は
上述の領域２０に、層３４は上述の領域２４に夫々対応
するものである。

そして、第５Ｃ図〜第５Ｅ図で述べたと同様にして、Ｎ
＋型領領域形成、リアクティブイオンエンチング、ゲー
ト酸化、ゲート電極の形成等を行うことによって、同様
の縦型ＭＯ３！−ランジスタを製造できる。

この第７図に示した方法は、ランプエピタキシャル技術
によるものであるから、イオン注入による第５図の方法
とは根本的に異なっている上に、シリコンの結晶性の点
では望ましいものと言える。

第１０図及び第１１図は、本発明をプレーナ型ＭＯ３）
ランジスタに通用した他の実施例を示すものである。

このトランジスタによれば、Ｐ−型シリコン基板（又は
エピタキシャル層）４５に、公知の拡散技術によってＮ
＋１ソース領域４６及びドレイン領域４７が形成され、
かつチャネル領域４１内の中間位置には、公知のイオン
注入技術及び拡散技術によって比較的高濃度のＰ＋！□
半導体領域４０が所定深さに形成されている。基板４５
の不純物濃度はｌ　Ｘ　ＩＱｌ′ｃｍ−３、領域４０の
不純物濃度は５Ｘ１０１′Ｃｌ１１　’としてよい。な
お、図中の５４はゲート酸化膜、５８はソース電極、５
９はドレイン電極、５０は５ｉ０２膜、５５はゲート電
極である。

このＭＯ３）ランジスタにおいては、高濃度領域４０が
低濃度領域４３−４４間に存在することによって、第３
図及び第４図で示したと同様の状態が各領域で生じ得る
。即ち、ゲート電圧がゼロのとき、ソース領域４６側の
低濃度領域４３は反転状態に、高濃度領域４０は弱い反
転状態に、ドレイン領域４７側の低濃度領域４４は空乏
状態にあり、ゲート電圧の印加に応じて高濃度領域４０
が電流の流れを制御し、しきい値電圧を決めるよう作用
する。このためには、高濃度領域４０を一定の面積分だ
け広めに設ける必要があるが、その位置がソース領域４
６側に偏位しているときはしきい値電圧が高（なり、ま
たドレイン領域４７側に偏位しているとしきい値電圧が
低くなるか或いはパンチスルーが生じ易くなる。

また、高濃度領域４０が図示のように深く　（層４５の
厚み全体に）形成されているので、高濃度領域４０下を
通しての電流の流れが遮断され、従ってトランジスタの
電流制御を表面でのみ行うことができ、その制御性が良
好となる。但し、特性に影響がでないならば、領域４０
の深さは変化させてよく、図示の例のように必ずしも層
４５の厚み全体に及んでいなくてもよい。

以上、本発明を例示したが、上述の実施例は本発明の技
術的思想に基づいて更に変形可能である。

例えば、上述の領域２３．２４．４３．４４又はエピタ
キシャル層２２．３３．３４．４５の不純物濃度、領域
２０．４０及びエピタキシャル層３０の不純物濃度は種
々変化させてよく、またそれらの各領域又は層の厚みや
位置も変更してよい。

また、上述した縦型ＭＯ３）ランジスタは、高濃度領域
２０．３０．４０によってしきい値電圧が制御されるよ
うにしたが、これに限ることな（、同高濃度領域によっ
てパンチスルートランジスタとしての動作も可能である
。即ち、高濃度領域（例えば第１０図の４０）の幅を狭
くすれば、パンチスルー電流を制御できるトランジスタ
として使用可能である。また、上述した各半導体領域又
は層、基板の導電型は上述したものとは逆にすることも
できる。

へ０発明の作用効果 本発明は上述の如く、チャネル領域内に高濃度領域とこ
の両側の低濃度領域とを同一導電型に設けているので、
表面ポテンシャルを部分的に高くし、この表面ポテンシ
ャルを少数キャリアのエネルギーバリアとして動作させ
ることができる。これによって、絶縁ゲート型電界効果
トランジスタのしきい値電圧の制御やパンチスルートラ
ンジスタのパンチスルー電流の制御等が可能であるが、
これを不純物濃度を高めることなく、逆に低めに設定す
ることによって実現できるので、Ｐ−Ｎ接合容量が減少
し、リーク電流の減少や耐圧の向上も図れることになる
。しかも、上記高濃度領域の存在によって、本来の素子
動作以外の寄生素子の動作を効果的に防止することがで
き、信頼性が向上する。

【図面の簡単な説明】

第１図〜第１１図は本発明の実施例を示すものであって
、 第１図は縦型ＭＯ３）ランジスタの断面図、第２図は同
トランジスタの平面図（同図中のＩ−■線断面図は第１
図に相当） 第３図は基板濃度に対する各状態への移行をゲート電圧
の関数で示すグラフ、 第４図（Ａ）、（Ｂ）、（Ｃ）は各領域の状態を示す各
エネルギーバンド図、 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図は
同トランジスタの製造方法を工程順に示す各断面図、 第６図はイオン注入時の打込み深さと打込みエネルギー
との関係を示すグラフ、 第７図は具体的な縦型ＭＯ３Ｉ−ランジスタ構造を示す
断面図、 第８図はマスクＲＯＭのメモリセル部の等価回路図、 第９図は他の製造方法による一工程段階の断面図、 第１０図は他の例によるプレーナ型ＭＯＳ）ランジスタ
の断面図、 第１１図は同トランジスタの平面図（同図中のＸ−Ｘ線
断面図は第１０図に相当） である。 第１２図及び第１３図は従来例を示すものであって、 第１２図は縦型ＭＯ３）ランジスタの断面図、第１３図
はシリコン基板の厚みによる不純物濃度の変化を示すグ
ラフ、 である。 なお、図面に示す符号において、 １・・・・・・・・・Ｎ＋型共通ソース領域（埋込み層
）４．５４・・・・・・・・・ゲート酸化膜５．５５・
・・・・・・・・ゲート電極６．４６・・・・・・・・
・ソースＩ］Ｍ７．４７・・・・・・・・・ドレイン領
域２０．３０．４０・・・・・・・・・高濃度領域２１
．４１・・・・・・・・・チャネル領域２２・・・・・
・・・・エピタキシャル層２３．２４．３３．３４．４
３．４４ ・・・・・・低濃度領域 ２５．４５・・・・・・・・・基板 ２８・・・・・・・・・イオンビーム ３２・・・・・・・・・マスク である。

Claims (1)

【特許請求の範囲】
1. １、第１導電型のソース領域と第１導電型のドレイン領
   域との間のチャネル領域内の中間位置に不純物濃度の比
   較的高い第２導電型の半導体領域が所定の深さに形成さ
   れ、この半導体領域と前記ソース領域及びドレイン領域
   との間の領域全体が第２導電型であって前記半導体領域
   よりも低い不純物濃度を有している絶縁ゲート型電界効
   果半導体装置。