CN117995895A - 半导体器件及其制备方法、功率半导体模块和车辆 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000003860 storage Methods 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 121
- 239000000969 carrier Substances 0.000 description 21
- 108091006146 Channels Proteins 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001994 activation Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000007725 thermal activation Methods 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Abstract
本发明公开了一种半导体器件及其制备方法及功率半导体模块和车辆，半导体器件包括漂移层、沟槽电极结构、发射极层和MOS部分结构，漂移层的正面形成有第一导电类型的载流子存储层和位于载流子存储层上面的第二导电类型的第一轻掺杂区；沟槽电极结构贯穿载流子存储层和第一轻掺杂区并延伸至漂移层中，沟槽电极结构包括沿器件横向分布的沟槽栅电极结构、第一沟槽发射极结构和第二沟槽发射极结构；MOS部分结构设置在第一沟槽发射极结构与第二沟槽发射极结构之间，以构成MOS结构。本申请的半导体器件和方法，可以有效降低关断损耗和提高短路能力。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种半导体器件，以及功率半导体模块和车辆以及制备半导体器件的方法。
背景技术
半导体器件是半导体领域应用比较广泛的器件，例如IGBT(Insulated GateBipolar Transistor，绝缘栅双极型晶体管)在工业和车辆电子等大功率应用领域具有明显优势。
限于半导体器件结构和特性，其导通压降、关断损耗以及安全工作区的改善往往是互相矛盾的。因此，如何合理优化结构，从而达到更好的折衷效果，一直以来都是业界内努力的方向。例如，为了降低半导体器件的导通损耗，会在器件正面结构中引入了浮空的P区。
在半导体器件的正面结构中引入浮空的P区，可以在一定程度上增强电导调制效应，降低导通时的饱和压降，还降低了沟道密度，获得了更大的安全工作区。但是，同时也带来了更大的关断损耗，会在一些高频的应用场景(如光伏等)中造成较大的损耗和温升。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明的第一个目的在于提出一种半导体器件，在兼顾导通损耗和短路能力的前提下，有效地降低关断损耗。
本发明的第二个目的在于提出一种功率半导体模块；
本发明的第三个目的在于提出一种车辆；
本发明的第四个目的在于提出一种制备半导体器件的方法。
为了达到上述目的，本发明第一方面实施例的半导体器件，包括：漂移层，所述漂移层的正面形成有第一导电类型的载流子存储层和位于所述载流子存储层上面的第二导电类型的第一轻掺杂区；沟槽电极结构，所述沟槽电极结构贯穿所述载流子存储层和所述第一轻掺杂区并延伸至所述漂移层中，所述沟槽电极结构包括沿器件横向间隔分布的沟槽栅电极结构、第一沟槽发射极结构和第二沟槽发射极结构，所述第一沟槽发射极结构位于所述沟槽电极结构和所述第二沟槽发射极结构之间；发射极层，所述发射极层与所述第一沟槽发射极结构导电接触，所述发射极层与所述第二沟槽发射极结构导电接触，所述发射极层与所述沟槽栅电极结构之间设置有绝缘层；MOS部分结构，所述MOS部分结构位于所述第一沟槽发射极结构与所述第二沟槽发射极结构之间，以构成MOS结构。
本发明实施例的半导体器件，通过在第一沟槽发射极结构与第二沟槽发射极结构之间设置MOS部分结构，以第一沟槽发射极结构与第二沟槽发射极结构作为栅极，在两个沟槽发射极结构之间构成MOS结构，在器件关断或短路时，MOS结构导通，载流子可以经该MOS结构传输，从而能够有效抽取载流子，增加了抽取载流子的路径，可以降低关断损耗，降低了短路电流，提升了短路能力。
在一些实施例中，所述MOS部分结构包括：第一导电类型的第二轻掺杂区，所述第二轻掺杂区位于所述第一沟槽发射极结构与所述第二沟槽发射极结构之间且设置于所述第一轻掺杂区上面；第二导电类型的第三重掺杂区，所述第三重掺杂区位于所述第二轻掺杂区上面，并且所述第三重掺杂区与所述发射极层导电接触。
在一些实施例中，所述MOS部分结构包括：第二导电类型的第三轻掺杂区，所述第三轻掺杂区位于所述漂移区内并覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层。
在一些实施例中，所述第三轻掺杂区还围绕所述第一沟槽发射极结构的槽底部分和所述第二沟槽发射极结构的槽底部分设置。
在一些实施例中，所述MOS部分结构还包括：第二导电类型的第四重掺杂区，所述第四重掺杂区位于所述第一沟槽发射极结构与所述第二沟槽发射极结构之间并设置于所述第一轻掺杂区上面，所述第四重掺杂区与所述发射极层导电接触。
在一些实施例中，所述半导体器件还包括：第二导电类型的第四轻掺杂区，所述第四轻掺杂区位于所述漂移区内并且围绕所述沟槽栅电极结构的槽底部分。
在一些实施例中，在所述沟槽栅电极结构和所述第一沟槽发射极结构之间形成有沿所述器件横向分布的第一导电类型的第一重掺杂区和第二导电类型的第二重掺杂区，所述第一重掺杂区和所述第二重掺杂区位于所述第一轻掺杂层上并且与所述发射极层导电接触。
本发明第二方面实施例的功率半导体模块，包括至少一个如上面实施例所述的半导体器件。
根据本发明实施例的功率半导体模块，通过采用上面实施例的半导体器件，可以在提高器件短路能力，有效地降低关断损耗。
本发明第三方面实施例的车辆，包括控制器和所述的功率半导体模块，所述功率半导体模块与所述控制器连接。
根据本发明实施例的车辆，通过采用上面实施例的功率半导体模块，其半导体器件可以提高短路性能以及降低器件关断损耗，车辆运行更加稳定。
本发明第四方面实施例的制备半导体器件的方法，包括：提供第一导电类型的衬底以形成漂移层；在所述漂移层的正面制备第一导电类型的载流子存储层、第二导电类型的第一轻掺杂区和沟槽电极结构，所述沟槽电极结构包括沿器件横向间隔分布的沟槽栅电极结构、第一沟槽发射极结构和第二沟槽发射极结构，所述第一沟槽发射极结构位于所述沟槽栅电极结构和所述第二沟槽发射极结构之间；在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，以构成MOS结构；在所述沟槽栅电极结构的上面制备绝缘层，以及，制备发射极层。
本发明实施例的制备半导体器件的方法，通过在第一沟槽发射极结构与第二沟槽发射极结构之间形成MOS结构，通过在第一沟槽发射极结构与第二沟槽发射极结构之间形成MOS结构，器件关断或短路时，该MOS结构导通，载流子可以流经该MOS结构，从而能够有效抽取载流子，降低了关断损耗，降低了短路电流，提升了短路能力。
在一些实施例中，在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，包括：在所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的第一轻掺杂区中制备第一导电类型的第二轻掺杂区；在所述第二轻掺杂区的上面制备第二导电类型的第三重掺杂区，所述第三重掺杂区与所述发射极层导电接触。
在一些实施例中，在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，包括：在所述漂移区内覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区。
在一些实施例中，所述在所述漂移区内覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区，包括：在所述漂移区内且围绕所述第一沟槽发射极结构的槽底部分、所述第二沟槽发射极结构的槽底部分以及覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区。
在一些实施例中，在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，还包括：在所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的第一轻掺杂区的上面制备第二导电类型的第四重掺杂区，所述第四重掺杂区与所述发射极层导电接触。
在一些实施例中，所述方法还包括：在所述漂移区内围绕所述沟槽栅电极结构的槽底部分的区域制备第二导电类型的第四轻掺杂区。
在一些实施例中，在制备沟槽电极结构之后，所述方法还包括：在所述沟槽栅电极结构与所述第一沟槽发射极结构之间的第一轻掺杂区上面制备沿所述器件横向分布的第一导电类型的第一重掺杂区和第二导电类型的第二重掺杂区，所述第一重掺杂区和所述第二重掺杂区位于所述第一轻掺杂层上并且与所述发射极层导电接触。
在一些实施例中，所述方法还包括：在所述漂移层的背面制备第一导电类型的场截止层；在所述场截止层上制备第二导电类型的集电区层；在所述集电区层上制备集电极层。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是根据本发明的一个实施例的半导体器件的结构的示意图；
图2是根据本发明的另一个实施例的半导体器件的结构的示意图；
图3是根据本发明的一个实施例的功率半导体模块的框图；
图4是根据本发明的一个实施例的车辆的框图；
图5是根据本发明的一个实施例的制备半导体器件的方法的流程图；
图6是根据本发明的一个实施例的制备载流子存储层、第一轻掺杂区和第二轻参杂区的示意图；
图7是根据本发明的一个实施例的制备沟槽结构和MOS结构的示意图；
图8是根据本发明的一个实施例的制备第一重掺杂区和第二重掺杂区的示意图；
图9是根据本发明的一个实施例的制备发射极层的示意图；
图10是根据本发明的一个实施例的制备场截止层的示意图；
图11是根据本发明的一个实施例的集电区层的示意图。
附图标记：
车辆1；
控制器2000和功率半导体模块1000；
半导体器件100；
背面结构10，MOS部分结构11；
集电极层101，集电区层102，场截止层103，漂移层104，载流子存储层105，第一轻掺杂区106，沟槽氧化层107，第一重掺杂区109，第二重掺杂区110，绝缘层111，发射极层112，第二轻掺杂区113，第三重掺杂区114，第三轻掺杂区115、第二导电类型的第四重掺杂区116，第四轻掺杂区117，沟槽栅电极结构108a，第一沟槽发射极结构108b1，第二沟槽发射极结构108b2。
具体实施方式
下面详细描述本发明的实施例，参考附图描述的实施例是示例性的，下面详细描述本发明的实施例。
下面参考图1和图2描述根据本发明实施例的半导体器件。
图1是根据本发明一个实施例的半导体器件的示意图，如图1所示，本发明实施例的半导体器件100包括第一导电类型的漂移层104，漂移层104的背面形成有背面结构10，背面结构10主要包括集电极结构，在一些实施例中，还可以设置截止层、缓冲层等。漂移层104的正面形成有正面结构，正面结构主要包括栅极结构、发射极结构、势阱区结构等。例如，在本发明实施例中，漂移层104的正面形成有第一导电类型的载流子存储层105例如N区层和位于载流子存储层105上面的第二导电类型的第一轻掺杂区106例如P区，第一轻掺杂区106可以作为阱区。以及，漂移层104的正面还设置有沟槽电极结构。
其中，第一导电类型可以为N型，第一导电类型也可为P型，当第一导电类型为N型时，第二导电类型为P型，当第一导电类型为P型时，第二导电类型为N型。在实施例中，P型掺杂区所掺杂质元素类型可以为硼(B)等元素，N型掺杂区所掺杂质元素类型可以为磷(P)、砷(As)和氢(H)等元素，二者均不做具体限制。
如图1所示，沟槽电极结构贯穿载流子存储层105和第一轻掺杂区106并延伸至漂移层104中，在实施例中，沟槽电极结构包括沿器件横向间隔分布的沟槽栅电极结构108a、第一沟槽发射极结构108b1和第二沟槽发射极结构108b2，第一沟槽发射极结构108b1与第二沟槽发射极结构108b2相邻设置。当然，可以根据需要来设置沟槽结构的具体分布，例如，连续设置多个沟槽栅电极结构108a之后，再设置沟槽发射极电极结构，需要说明的是，至少设置两个相邻的沟槽发射极结构。
在实施例中，每个沟槽电极结构的沟槽可以为矩形槽、梯形槽、U形槽或者异形槽，如图1所示，该实施例的沟槽为U形槽，结构可利用光刻胶对硅蚀刻的屏蔽及特定硅蚀刻液对硅的蚀刻或干法刻蚀硅实现。沟槽电极结构包括沟槽氧化层107和槽内的多晶硅，沟槽氧化层可通过氧化或淀积方法实现，多晶硅与沟槽的形状相适应。沟槽深度可以为2um至6um，沟槽与沟槽的间距可以为1um至10um。同时，图1中所示栅沟槽栅电极结构108a和第一沟槽发射极结构108b1和第二沟槽发射极结构108b2的相对位置和相对数量仅作为举例说明，实际应用中相对位置和相对数量不做具体限制。
在沟槽栅电极结构108a和第一沟槽发射极结构108b1之间形成有沿器件横向分布的第一导电类型的第一重掺杂区109例如N+区和第二导电类型的第二重掺杂区110例如P+区，第一重掺杂区109和第二重掺杂区110位于第一轻掺杂层106上。
如图1所示，半导体器件100的发射极层112即正面金属层与第一沟槽发射极结构108b1导电连接，发射极层112还与所述第二沟槽发射极结构108b2导电接触，以及发射极层112还覆盖所述第一重掺杂区109和所述第二重掺杂区110，所述发射极层112与所述沟槽栅电极结构108a之间设置有绝缘层111。层间绝缘层111在上表面覆盖沟槽栅极结构108a，一方面用于防止外部杂质进入栅极沟槽区，影响阈值电压；另外一方面可以用于隔离正面发射极层112，防止发生短路而影响电气特性。绝缘层111的材料可以采用硅氧化合物，例如二氧化硅，也可以是PSG、USG和BPSG等。正面金属层即发射极层112可利用蒸镀，溅射等方法形成，金属成分可以是AlSi或AlSiCu或者其它适用的成分，在此不作具体限制。
本发明实施例的半导体器件100，在沟槽栅极结构108a与第一沟槽发射极结构108b1之间，通过第一重掺杂区109、第一轻掺杂区106和载流子存储层105形成MOS结构例如NMOS结构，在器件导通时，形成第一沟道例如N型沟道，同时通过横向上设置的第二重掺杂区110例如P+区，可以在一定程度上增强电导调制效应，从而降低导通时的饱和压降，还降低了沟道密度，获得了更大的安全工作区。
如图1所示，进一步地，为了降低关断损耗，本发明实施例的半导体器件10还设置了MOS部分结构11，MOS部分结构11设置在第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间，具体地，MOS部分结构11与载流子存储层105、第一轻掺杂层106、第一沟槽发射极结构108b1和第二沟槽发射极结构108b2可以构成MOS结构，或者，MOS部分结构11与第一轻掺杂层106、第一沟槽发射极结构108b1和第二沟槽发射极结构108b2构成MOS结构，且由沟槽发射极结构108b1和108b2作为MOS结构的栅极以为其提供反型所需偏置电压，即在器件关断或短路时，可以在第一沟槽发射极结构108b1和第二沟槽发射极结构108b2之间形成第二沟道，第二沟道与第一沟道类型相反。
通过在第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间形成MOS结构，当器件处于关断或短路情况下，载流子通过MOS结构传输，即MOS结构能够有效抽取载流子，从而降低损耗并提升短路能力。例如，当器件关断时，沟槽发射极结构提供偏置电压，MOS结构导通，形成额外的载流子抽取通道，达到降低关断损耗的目的；另一方面，当器件发生短路时MOS同样可以导通并抽取载流子，降低短路电流，提升短路能力。
由上，本发明实施例的半导体器件10，通过沟槽栅电极结构108a与第一沟槽发射极结构108b1之间的第二重掺杂区110，可以降低导通损耗提高短路能力。以及，通过在第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间形成MOS结构，可以降低关断损耗。从而，在兼顾导通损耗和短路能力的前提下，有效地降低关断损耗。
在一些实施例中，如图1所示，本发明实施例的MOS部分结构11包括第一导电类型的第二轻掺杂区113和第二导电类型的第三重掺杂区114。
其中，第二轻掺杂区113位于第一沟槽发射极结构108b1与所述第二沟槽发射极结构108b2之间且设置于第一轻掺杂区106上面；第三重掺杂区114位于第二轻掺杂区113上面，并且第三重掺杂区114与发射极层112导电接触。
例如，以第一导电类型为N型、第二导电类型为P型为例，第三重掺杂区114为P+区，第三重掺杂区114、第二轻掺杂区113和第一轻掺杂区106构成PNP的MOS结构。
具体地，当器件处于关断或短路情况下，MOS结构导通，载流子流经该MOS结构，从而能够有效抽取载流子，从而降低损耗并提升短路能力。例如，当器件关断时，发射极沟槽电极为提供偏置电压，从而使第一导电类型的第二轻掺杂区113反型，MOS结构导通，形成额外的载流子抽取通道，达到降低关断损耗的目的；另一方面，当器件发生短路时MOS同样可以导通并抽取载流子，降低短路电流，提升短路能力。
在另一些实施例中，如图2所示，本发明实施例的MOS部分结构11包括第二导电类型的第三轻掺杂区115。
其中，第三轻掺杂区115位于漂移区104内并覆盖第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间的载流子存储层105。
第四重掺杂区116位于第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间并设置于第一轻掺杂区106上面，第四重掺杂区116与发射极层112导电接触。
例如，以第一导电类型为N型、第二导电类型为P型为例，第三轻掺杂区115为P型、第四重掺杂区116为P+，第一轻掺杂区106为P型，载流子存储层105为N型，第一轻掺杂区106、载流子存储层105和第三轻掺杂区115、第一沟槽发射极结构108b和第二沟槽发射极结构108b2构成PNP的MOS结构，由沟槽发射极结构作为栅极以提供反型所需偏置电压。
具体地，当器件处于关断或短路情况下，该MOS结构导通在两个沟槽发射极结构之间形成第二沟道，能够有效抽取载流子，从而降低损耗并提升短路能力。例如，当器件关断时，发射极沟槽电极为提供偏置电压，从而使载流子存储层105反型，MOS结构导通，形成额外的载流子抽取通道，达到降低关断损耗的目的；另一方面，当器件发生短路时MOS同样可以导通并抽取载流子，降低短路电流，提升短路能力。
此外，由于发射极结构采用沟槽型，在槽底部分会造成电场分布不均匀，本申请的半导体器件10，第三轻掺杂区115位于漂移区104内并围绕第一沟槽发射极结构108b1的槽底部分、第二沟槽发射极结构108b2的槽底部分以及覆盖第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间的载流子存储层105。其中，第三轻掺杂区115设置在沟槽发射极结构的沟槽底部周围，可以起到缓解沟槽底部电场集中的作用，提升器件耐压效果。从而，既可以通过在第一沟槽发射极108b1和第二沟槽发射极108b2之间构成MOS结构以抽取载流子，降低关断损耗以及提高短路能力，又可以提升器件耐压效果。
进一步地，MOS部分结构11还包括第二导电类型的第四重掺杂区116，第一沟槽发射极结构108b1与第二沟槽发射极结构108b2之间形成的MOS结构通过第四重掺杂区116与发射极层112连接。通过设置第四重掺杂区116例如将表面形成较高浓度的P型，可以防止耗尽到表面，此外还可以与第一沟槽发射极结构108b1和沟槽栅结构108a之间的掺杂工艺兼容。
在一些实施例中，如图2所示，功率模块100还包括第二导电类型的第四轻掺杂区117，第四轻掺杂区117位于漂移区104内并且围绕沟槽栅电极结构108a的槽底部分。同样地，通过第四轻掺杂区117可以将原本指向沟槽底部的电场全部或部分截止，以缓解沟槽底部电场集中，从而实现提升耐压效果。
在一些实施例中，如图1或2所示，半导体器件100的背面结构10包括叠层设置的场截止层103、集电区层102和集电极层101。通过采用场截止层103，需要的漂移区的厚度可以变薄，还可以提高耐压性能。
概括来说，本发明实施例的半导体器件100，通过在第一沟槽发射极结构108b1和第二沟槽发射极结构108b2形成MOS结构，结合沟槽栅电极结构108a与第一沟槽发射极结构108b1之间的沟道结构，可以在兼顾导通损耗和短路能力的前提下，有效地降低关断损耗。
基于上面实施例的半导体器件，本发明第二方面实施例提出了一种功率半导体模块，如图3所示，本发明实施例的功率半导体模块1000包括至少一个上面实施例的半导体器件。
在实施例中，功率半导体模块1000可以具有整流、逆变或驱动等功能，例如可以应用于光伏发电***、车辆等。功率半导体模块1000包括一个或两个或更多的半导体器件100。
根据本发明实施例的功率半导体模块1000，通过采用上面实施例的半导体器件100，可以提高短路能力，以及有效地降低关断损耗。
本发明第三方面实施例提出了一种车辆，如图4所示，该车辆1包括控制器2000和上面实施例的功率半导体模块1000，控制器2000与功率半导体模块1000连接，可以用于实现逆变、整流或者信号转换等，控制器2000可以为车辆的域控制器或者其它适用的处理器等。
根据本发明实施例的车辆1，通过采用上面实施例的功率半导体模块1000，其半导体器件可以提高短路能力，有效地降低关断损耗，车辆1运行更加稳定。
本发明第四方面实施例还提出一种制备半导体器件的方法。
图5是根据本发明的一个实施例的制备半导体器件的方法的流程图，如图5所示，该方法包括以下步骤。
S1，提供第一导电类型的衬底以形成漂移层。
S2，在漂移层的正面制备第一导电类型的载流子存储层、第二导电类型的第一轻掺杂区和沟槽电极结构，沟槽电极结构包括沿器件横向分布的沟槽栅电极结构、第一沟槽发射极结构和第二沟槽发射极结构，第一沟槽发射极结构与第二沟槽发射极结构相邻设置。
S3，在漂移层的正面制备第一沟槽发射极结构与第二沟槽发射极结构之间的MOS部分结构，以构成MOS结构。
S4，在沟槽栅电极结构的上面制备绝缘层，以及，制备发射极层。
本发明实施例的制备半导体器件的方法，通过在第一沟槽发射极结构与第二沟槽发射极结构之间形成MOS结构，器件关断或短路时，该MOS结构导通，载流子可以流经该MOS结构，从而能够有效抽取载流子，降低了关断损耗，降低了短路电流，提升了短路能力。
在实施例中，本发明的方法还包括：在漂移层的背面制备背面结构。其中，背面金属层可通过蒸发，溅射等方法实现，金属成分可为：AlTiNiAg或AlTiNNiAg或AlTiNiAu等。背面结构可以包括场截止层，也可以不设置场截止层。
在一些实施例中，制备背面结构时，在漂移层的背面制备第一导电类型的场截止层；在场截止层上制备第二导电类型的集电区层；在集电区层上制备集电极层。采用场截止层，需要的漂移区的厚度可以变薄，还可以提高耐压性能。
其中，第一导电类型可以为N型，第一导电类型也可为P型，当第一导电类型为N型时，第二导电类型为P型，当第一导电类型为P型时，第二导电类型为N型。在实施例中，P型掺杂区所掺杂质元素类型可以为硼(B)等元素，N型掺杂区所掺杂质元素类型可以为磷(P)、砷(As)和氢(H)等元素，二者均不做具体限制。
在一些实施例中，还可以在沟槽栅电极结构与第一沟槽发射极结构之间的第一轻掺杂区上面制备沿器件横向分布的第一导电类型的第一重掺杂区和第二导电类型的第二重掺杂区，第一重掺杂区和第二重掺杂区与发射极层导电接触。可以在一定程度上增强电导调制效应，从而降低导通时的饱和压降，还降低了沟道密度，获得了更大的安全工作区。
以上，通过在第一沟槽发射极结构与第二沟槽发射极结构之间形成MOS结构，以及结合沟槽栅电极结构与第一沟槽发射极结构之间的第二重掺杂区，在兼顾导通损耗和短路能力的前提下，有效地降低关断损耗。
在一些实施例中，制备MOS部分结构可以包括：在第一沟槽发射极结构与第二沟槽发射极结构之间的第一轻掺杂区中制备第一导电类型的第二轻掺杂区；在第二轻掺杂区的上面制备第二导电类型的第三重掺杂区，第三重掺杂区与发射极层导电接触。
例如，以第一导电类型为N型、第二导电类型为P型为例，第三重掺杂区为P+区，则第三重掺杂区、第二轻掺杂区和第一轻掺杂区构成PNP的MOS结构。
具体地，当器件处于关断或短路情况下，MOS结构导通，载流子流经该MOS结构，从而能够有效抽取载流子，降低了损耗并提升短路能力。例如，当器件关断时，发射极沟槽电极为提供偏置电压，从而使第一导电类型的第二轻掺杂区反型，MOS结构导通，形成额外的载流子抽取通道，达到降低关断损耗的目的；另一方面，当器件发生短路时MOS同样可以导通并抽取载流子，降低短路电流，提升短路能力。
在实施例中，第一轻掺杂区106的掺杂浓度为掺杂浓度可以为1012～1016cm-3，集电极区102为重掺杂，集电极区102和第二重掺杂区110的掺杂浓度为掺杂浓度可以为1016～1018cm-3；场截止层103为重掺杂，场截止层103和第一重掺杂区109的掺杂浓度可以为1016～1018cm-3，漂移区104和载流子存储层105为轻掺杂，掺杂浓度可以为1012～1016cm-3。以上所述掺杂的实现方法包括注入，扩散驱入等方法，掺杂浓度为线性分布或者类高斯分布。
图6-图11为根据本发明的一个实施例的制备半导体器件的过程的示意图，具体如下。
如图6所示，提供第一导电类型的衬底以形成漂移区104，通过离子注入、扩散和激活等工艺，从下至上依次形成第一导电类型的载流子存储层105、第二导电类型的第一轻掺杂区106和第一导电类型的第二轻掺杂区113。
如图7所示，在漂移区104的正面进行trench沟槽的刻蚀，接着在沟槽内通过热氧化方式形成一薄层氧化层107，并向沟槽内注入多晶硅，接着对多晶硅进行刻蚀或者CMP处理，从而形成沟槽栅极结构108a、第一沟槽发射极结构108b1和第二沟槽发射极结构108b2。
如图8所示，通过注入、扩散和热激活等工艺在正面形成传统的第一导电类型的第一重掺杂区109和第二导电类型的第二重掺杂区110。
如图9所示，淀积层间绝缘层及并对层间绝缘层进行选择性刻蚀形成绝缘层111，实现对栅极的隔绝，并在表面淀积金属发射极层112区，形成正面的发电极。
如图10所示，对第一导电类型衬底利用化学或物理方式进行减薄到合适厚度后，通过注入、热激活等工艺完成背面第一导电类型的场截止层103。
如图11所示，通过离子注入、扩散和激活等工艺完成背面第二导电类型的集电极区102。以及，在衬底背面蒸镀金属，从而形成背面集电极101，获得半导体器件的结构，如图1所示。
在另一些实施例中，制备MOS部分结构可以包括：在漂移区内覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区；在所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的第一轻掺杂区的上面制备第二导电类型的第四重掺杂区，所述第四重掺杂区与所述发射极层导电接触。
其中，第一轻掺杂区、载流子存储层和第三轻掺杂区构成PNP的MOS结构，由沟槽发射极结构提供反型所需偏置电压，以及该MOS结构通过第四重掺杂区与发射极层连接。
具体地，当器件处于关断或短路情况下，该MOS结构导通在两个沟槽发射极结构之间形成第二沟道，能够有效抽取载流子，从而降低损耗并提升短路能力。例如，当器件关断时，发射极沟槽电极为提供偏置电压，从而使载流子存储层反型，MOS结构导通，形成额外的载流子抽取通道，达到降低关断损耗的目的；另一方面，当器件发生短路时MOS同样可以导通并抽取载流子，降低短路电流，提升短路能力。
此外，由于发射极结构采用沟槽型，在槽底部分会造成电场分布不均匀，本申请的另一实施例，第三轻掺杂区还可以围绕第一沟槽发射极结构的槽底部分、所述第二沟槽发射极结构的槽底部分制备，在沟槽发射极结构的沟槽底部周围制备第三轻掺杂区115，可以起到均匀电场的作用，提升器件耐压效果。
进一步地，在另一实施例中，还可以在漂移区内围绕沟槽栅电极结构的槽底部分的区域制备第二导电类型的第四轻掺杂区117。同样地，通过第四轻掺杂区可以将原本指向沟槽底部的电场截止，以缓解沟槽底部电场集中，从而实现提升耐压效果。
以上，在该实施例中，其制备方法与图6-图11的制备方法相似，主要区别在于完成沟槽刻蚀后，利用离子注入、扩散驱入和激活等工艺，在沟槽底部形成第二导电类型的第三轻掺杂区115和第四轻掺杂区117即可。
总的来说，本发明实施例的制备半导体器件的方法，制备的半导体器件，在兼顾导通损耗和短路能力的前提下，有效地降低关断损耗。其中，在沟槽底部形成第二导电类型的轻掺杂区，还可以起到均匀电场的作用。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (17)
1.一种半导体器件，其特征在于，包括：
漂移层，所述漂移层的正面形成有第一导电类型的载流子存储层和位于所述载流子存储层上面的第二导电类型的第一轻掺杂区；
沟槽电极结构，所述沟槽电极结构贯穿所述载流子存储层和所述第一轻掺杂区并延伸至所述漂移层中，所述沟槽电极结构包括沿器件横向间隔分布的沟槽栅电极结构、第一沟槽发射极结构和第二沟槽发射极结构，所述第一沟槽发射极结构与所述第二沟槽发射极结构相邻设置；
发射极层，所述发射极层与所述第一沟槽发射极结构导电接触，所述发射极层与所述第二沟槽发射极结构导电接触，所述发射极层与所述沟槽栅电极结构之间设置有绝缘层；
MOS部分结构，所述MOS部分结构位于所述第一沟槽发射极结构与所述第二沟槽发射极结构之间，以构成MOS结构。
2.根据权利要求1所述的半导体器件，其特征在于，所述MOS部分结构包括：
第一导电类型的第二轻掺杂区，所述第二轻掺杂区位于所述第一沟槽发射极结构与所述第二沟槽发射极结构之间且设置于所述第一轻掺杂区上面；
第二导电类型的第三重掺杂区，所述第三重掺杂区位于所述第二轻掺杂区上面，并且所述第三重掺杂区与所述发射极层导电接触。
3.根据权利要求1所述的半导体器件，其特征在于，所述MOS部分结构包括：
第二导电类型的第三轻掺杂区，所述第三轻掺杂区位于所述漂移区内并覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层。
4.根据权利要求3所述的半导体器件，其特征在于，所述第三轻掺杂区还围绕所述第一沟槽发射极结构的槽底部分和所述第二沟槽发射极结构的槽底部分设置。
5.根据权利要求3所述的半导体器件，其特征在于，所述MOS部分结构还包括：
第二导电类型的第四重掺杂区，所述第四重掺杂区位于所述第一沟槽发射极结构与所述第二沟槽发射极结构之间并设置于所述第一轻掺杂区上面，所述第四重掺杂区与所述发射极层导电接触。
6.根据权利要求4所述的半导体器件，其特征在于，所述半导体器件还包括：
第二导电类型的第四轻掺杂区，所述第四轻掺杂区位于所述漂移区内并且围绕所述沟槽栅电极结构的槽底部分。
7.根据权利要求1-6任一项所述的半导体器件，其特征在于，在所述沟槽栅电极结构和所述第一沟槽发射极结构之间形成有沿所述器件横向分布的第一导电类型的第一重掺杂区和第二导电类型的第二重掺杂区，所述第一重掺杂区和所述第二重掺杂区位于所述第一轻掺杂层上并且与所述发射极层导电接触。
8.一种功率半导体模块，其特征在于，包括至少一个如权利要求1-7任一项所述的半导体器件。
9.一种车辆，其特征在于，包括控制器和权利要求8所述的功率半导体模块，所述功率半导体模块与所述控制器连接。
10.一种制备半导体器件的方法，其特征在于，包括：
提供第一导电类型的衬底以形成漂移层；
在所述漂移层的正面制备第一导电类型的载流子存储层、第二导电类型的第一轻掺杂区和沟槽电极结构，所述沟槽电极结构包括沿器件横向间隔分布的沟槽栅电极结构、第一沟槽发射极结构和第二沟槽发射极结构，所述第一沟槽发射极结构与所述第二沟槽发射极结构相邻设置；
在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，以构成MOS结构；
在所述沟槽栅电极结构的上面制备绝缘层，以及，制备发射极层，所述发射极层与所述MOS部分结构导电接触。
11.根据权利要求10所述的制备半导体器件的方法，其特征在于，在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，包括：
在所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的第一轻掺杂区中制备第一导电类型的第二轻掺杂区；
在所述第二轻掺杂区的上面制备第二导电类型的第三重掺杂区，所述第三重掺杂区与所述发射极层导电接触。
12.根据权利要求11所述的制备半导体器件的方法，其特征在于，在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，包括：
在所述漂移区内覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区。
13.根据权利要求12所述的制备半导体器件的方法，其特征在于，所述在所述漂移区内覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区，包括：
在所述漂移区内且围绕所述第一沟槽发射极结构的槽底部分、所述第二沟槽发射极结构的槽底部分以及覆盖所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的载流子存储层的区域制备第二导电类型的第三轻掺杂区。
14.根据权利要求12所述的制备半导体器件的方法，其特征在于，在所述漂移层的正面制备所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的MOS部分结构，还包括：
在所述第一沟槽发射极结构与所述第二沟槽发射极结构之间的第一轻掺杂区的上面制备第二导电类型的第四重掺杂区，所述第四重掺杂区与所述发射极层导电接触。
15.根据权利要求13所述的制备半导体器件的方法，其特征在于，所述方法还包括：
在所述漂移区内围绕所述沟槽栅电极结构的槽底部分的区域制备第二导电类型的第四轻掺杂区。
16.根据权利要求10-15任一项所述的制备半导体器件的方法，其特征在于，在制备沟槽电极结构之后，所述方法还包括：
在所述沟槽栅电极结构与所述第一沟槽发射极结构之间的第一轻掺杂区上面制备沿所述器件横向分布的第一导电类型的第一重掺杂区和第二导电类型的第二重掺杂区，所述第一重掺杂区和所述第二重掺杂区位于所述第一轻掺杂层上并且与所述发射极层导电接触。
17.根据权利要求10所述的制备半导体器件的方法，其特征在于，所述方法还包括：
在所述漂移层的背面制备第一导电类型的场截止层；
在所述场截止层上制备第二导电类型的集电区层；
在所述集电区层上制备集电极层。
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Country Status (1)
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