KR101452098B1 - 전력 반도체 소자 및 그 제조 방법 - Google Patents

전력 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 일정한 거리를 이격하여 형성되는 복수의 트랜치 게이트; 상기 트랜치 게이트 사이에 형성되며, 제1 도전형의 에미터 층 및 상기 트랜치 게이트의 표면에 형성되는 게이트 산화물을 포함하는 전류 증가부; 및 상기 트랜치 게이트 사이에 형성되며, 제2 도전형의 바디 층, 상기 트랜치 게이트의 표면에 형성되는 저지층 및 상기 전류 증가부의 게이트 산화물의 두께보다 얇은 두께를 갖는 게이트 산화물을 포함하는 내량 향상부;를 포함하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자 및 그 제조 방법{Power semiconductor device and fabricating of the same}
본 발명은 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor)란 게이트를 MOS(Metal Oxide Semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터 층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
종래 전력용 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 개발된 이후, MOSFET은 고속의 스위칭 특성이 요구되는 영역에서 사용되어 왔다.
하지만, MOSFET은 구조적 한계로 인해 높은 전압이 요구되는 영역에서는 바이폴라 트랜지스터(bipolar transistor), 싸이리스터(thyristor), GTO(Gate Turn-off Thyristors) 등이 사용되어 왔었다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
IGBT의 동작 원리를 살펴보면, IGBT 소자가 온(on)된 경우에 양극(anode)에 음극(cathode)보다 높은 전압이 인가되고, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터 층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
음극으로 흐르는 전류는 채널을 통해 흐르는 전자 전류와 p형의 바디와 n형의 드리프트 영역의 접합을 통해 흐르는 정공 전류로 나누어진다.
IGBT는 기판의 구조상 양극과 음극 간의 pnp 구조이므로 MOSFET과 달리 다이오드(diode)가 내장되어 있지 않으므로 별도의 다이오드를 역 병렬로 연결해주어야 한다.
이러한 IGBT는 크게 내압(blocking voltage) 유지, 도통 손실의 감소 및 스위칭 속도의 증가를 주요 특성으로 한다.
종래에는 IGBT에 요구되는 전압의 크기가 증가하는 추세이며, 이와 함께 소자의 내구성이 높아질 것이 요구된다.
하지만, 소자의 소형화에 따라, 전압의 크기가 증가하는 경우에 소자의 구조에 의해 래치업(latch-up)이 발생하여 소자가 파괴되기 쉽다.
래치업(latch-up)이란 IGBT에 구조적으로 존재하는 pnpn 기생 싸이리스터(thyristor)가 동작하는 경우, IGBT는 더 이상 게이트(gate)에 의한 조절이 되지 않는 상태가 되어, 막대한 전류가 IGBT로 흘러 들어가 소자가 과열되어 파괴되는 것을 의미한다.
또한, 소자의 소형화에 따라 IGBT에서 단락(short circuit)이 발생하게 된다.
단락(short circuit)은 소자가 연결된 부하, 예를 들어 모터와 같은 유도성 부하일 경우에 많이 발생하는 것으로서, IGBT에 큰 전압이 인가되어 있는 상태에서 게이트에 전류가 인가되어 IGBT에 대전압, 대전류가 동시에 인가되는 경우를 의미한다.
IGBT의 단락 내량(short circuit immunity)은 상기한 단락 상태에서 소자가 파괴되지 않고 견디는 시간으로 평가된다.
따라서 IGBT의 소형화 및 신뢰성을 확보하기 위해서는 래치업(latch-up)에 대한 강건성 확보 및 단락 내량(short circuit immunity)를 증가시키는 방안이 필요하다.
하지만 IGBT의 전류 밀도와 단락 내량(short circuit immunity)는 서로 상충관계에 있다.
따라서 전류 밀도와 단락 내량(short circuit immunity)를 동시에 발전 및 개선하는 방안이 필요한 실정이다.
하기의 선행기술문헌에 기재한 특허문헌 1은 절연 게이트형 반도체 장치에 관한 발명이다.
상기 특허문헌 1에 기재된 절연 게이트형 반도체 장치는 본 발명과 달리 게이트의 표면에 형성된 게이트 절연막의 두께가 일정하며, 단지 컨택의 크기만 다를 뿐이다.
또한, 본 발명은 내량 향상부에 저지막을 형성하고 있으나, 특허문헌 1에는 이러한 구성을 개시하고 있지 않아 차이가 있다.
한국공개특허공보 제2008-0029746호
본 발명의 과제는 서로 상충 관계에 있는 전력 반도체 소자의 단락 내량 향상과 전류 밀도 증가를 동시에 발전 및 개량하기 위한 것으로써, 내량 향상부의 게이트 절연막의 두께가 전류 증가부의 게이트 두께에 비해 얇은 전력 반도체 소자를 제공하는 것이다.
또한, 내량 향상부의 게이트의 표면에 저지막을 형성시킨 전력 반도체 소자를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자는 일정한 거리를 이격하여 배치된 복수의 트랜치 게이트, 상기 복수의 트랜치 게이트 사이에서 배치되어 정의되는 전류 증가부, 상기 복수의 트랜치 게이트 사이에 배치되고 상기 전류 증가부와 면으로 접하도록 배치된 내량 향상부, 상기 트랜치 게이트의 표면에 배치된 게이트 산화물; 상기 전류 증가부 및 내량 향상부 내에 배치된 제2 도전형의 바디 층, 상기 바디 층 중 상기 전류 증가부 내에 배치된 영역에 형성된 제1 도전형의 에미터 층 및 상기 내량 향상부가 상기 게이트 산화물과 마주하는 면 사이에 배치된 저지막을 포함하고, 상기 게이트 산화물의 두께는 상기 내량 향상부와 마주하는 면에 배치된 부분의 두께가 상기 전류 증가부에 마주하는 면에 배치된 부분의 두께보다 얇다.
일 실시 형태에 따르면, 상기 트랜치 게이트는 상기 트랜치 게이트의 중심부로부터의 거리가 서로 인접하는 상기 트랜치 게이트와 3 ㎛ 이격하여 형성될 수 있다.
일 실시 형태에 따르면, 상기 저지막은 실리콘 질화물(SiN)일 수 있다.
일 실시 형태에 따르면, 상기 저지막의 두께는 100 내지 1,000 Å일 수 있다.
일 실시 형태에 따르면, 상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께는 1,000 내지 2,000Å일 수 있다.
본 발명의 다른 실시 형태에 따른 전력 반도체 소자는 제1 도전형의 드리프트 층; 상기 드리프트 층의 상부에 배치된 제2 도전형의 바디 층; 상기 바디 층과 상기 드리프트 층의 일부를 관통하여 배치된 복수의 트랜치 게이트; 상기 복수의 트랜치 게이트 사이에서 배치되고, 상기 바디 층을 포함하여 정의되는 전류 증가부, 상기 복수의 트랜치 게이트 사이에 배치되고, 상기 바디 층을 포함하고, 상기 전류 증가부와 면으로 접하도록 배치된 내량 향상부, 상기 트랜치 게이트의 표면에 배치된 게이트 산화물, 상기 드리프트 층의 하부에 배치되는 제2 도전형의 콜랙터 층, 상기 바디 층 중 상기 전류 증가부에 포함되는 영역에 배치된 제1 도전형의 에미터 층 및 상기 내량 향상부가 상기 게이트 산화물과 마주하는 면 사이에 배치된 저지막을 포함하고, 상기 게이트 산화물의 두께는 상기 내량 향상부와 마주하는 면에 배치된 부분의 두께가 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께보다 얇다.
다른 실시 형태에 따르면, 상기 트랜치 게이트는 상기 트랜치 게이트의 중심부로부터의 거리가 서로 인접하는 상기 트랜치 게이트와 3 ㎛ 이격하여 형성될 수 있다.
다른 실시 형태에 따르면, 상기 저지막은 실리콘 질화물(SiN)일 수 있다.
다른 실시 형태에 따르면, 상기 저지막의 두께는 100 내지 1,000 Å일 수 있다.
다른 실시 형태에 따르면, 상기 전류 증가부의 상기 게이트 산화물의 두께는 1,000 내지 2,000Å일 수 있다.
다른 실시 형태에 따르면, 상기 드리프트 층과 상기 콜랙터 층의 사이에 제1 도전형의 버퍼 층을 더 포함할 수 있다.
다른 실시 형태에 따르면, 상기 에미터 층의 상부에 형성되며, 상기 에미터 층과 전기적으로 연결되는 에미터 금속층; 및 상기 콜랙터 층의 하부에 형성되며, 상기 콜랙터 층과 전기적으로 연결되는 콜랙터 금속층;을 더 포함할 수 있다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법은 제1 도전형의 드리프트 층을 마련하는 단계; 상기 드리프트 층의 상부에 제2 도전형의 바디 층을 형성하는 단계; 상기 바디 층과 상기 드리프트층의 일부를 관통하도록 복수의 트랜치 게이트를 형성하는 단계; 상기 트랜치 게이트 사이에 배치되어 정의되는 내량 향상부에 있어서, 상기 내량 향상부 내에 형성된 바디 층 및 드리프트 층이 상기 트랜치 게이트와 마주하는 면에 저지막을 형성하는 단계; 상기 트랜치 게이트 사이에 배치되고 상기 내량 향상부와 면으로 접하도록 배치되어 정의되는 전류 증가부에 있어서, 상기 전류 증가부 내에 형성된 바디 층 내에 제1 도전형의 에미터 층을 형성하는 단계, 상기 전류 증가부와 접하는 트랜치 게이트 및 상기 내량 향상부 내에 배치된 저지막의 표면에 게이트 산화물을 형성하는 단계; 상기 트랜치 게이트에 폴리 실리콘을 충진하는 단계; 상기 바디 층의 상부에 에미터 금속층을 형성하는 단계; 상기 드리프트층의 하부에 제1 도전형의 버퍼 층 및 제2 도전형의 콜랙터 층을 형성하는 단계; 및 상기 콜랙터 층의 하부에 콜랙터 금속층을 형성하는 단계;를 포함할 수 있다.
일 실시 형태에 따르면, 상기 트랜치 게이트는 상기 트랜치 게이트의 중심부로부터의 거리가 서로 인접하는 상기 트랜치 게이트와 3 ㎛ 이격하여 형성될 수 있다.
일 실시 형태에 따르면, 상기 저지막은 실리콘 질화물(SiN)일 수 있다.
일 실시 형태에 따르면, 상기 저지막의 두께는 100 내지 1,000 Å일 수 있다.
다른 실시 형태에 따르면, 상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께는 1,000 내지 2,000Å일 수 있다.
본 발명의 일 실시형태에 의하면, 내량 향상부의 게이트 산화막의 두께가 전류 증가부의 게이트 산화막의 두께에 비해 얇은 구조를 가짐으로써, 전자 전류가 흐르는 전류 증가부의 게이트 간의 거리가 작고, 전자 전류에 기여하지 않는 내량 향상부의 게이트 간의 거리가 길게 된다.
따라서 상기한 구조에 의하여, 전력 반도체 소자의 단락 내량을 향상시키는 것과 동시에 전류 밀도를 증가시킬 수 있다.
또한, 내량 향상부의 게이트의 표면에 게이트 산화막에 비해 유전율이 낮은 저지막이 형성되어 있으므로, 종래에 비해 게이트 유전 용량이 감소하여 Vth가 증가할 수 있다.
도 1은 본원 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 사시도이다.
도 2는 본원 발명의 일 실시 형태에 따른 전력 반도체 소자의 개략적인 평면도이다.
도 3은 본원 발명의 일 실시 형태에 따른 도 2의 A-A`의 단면도이다.
도 4는 본원 발명의 일 실시 형태에 따른 도 2의 B-B`의 단면도이다.
도 5는 본원 발명의 다른 실시 형태에 따른 도 2의 A-A`의 단면도이다.
도 6은 본원 발명의 일 실시 형태에 따른 전력 반도체 소자의 제조 방법의 개략적인 플로우 차트를 도시한 것이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
전력용 스위치는 전력용 MOSFET, IGBT, 여러 형태의 사이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
도 1은 본원 발명의 제1 실시 형태에 따른 전력 반도체 소자의 개략적인 사시도이고, 도 2는 본원 발명의 각 실시 형태에 따른 전력 반도체 소자의 개략적인 평면도이다.
이하, 도 1 및 도 2를 참조하여 본원 발명의 일 실시 형태에 따른 전력 반도체 소자에 대해서 설명하도록 한다.
본 발명의 일 실시 형태에 따른 전력 반도체 소자(100)는 일정한 거리를 이격하여 배치된 복수의 트랜치 게이트, 상기 복수의 트랜치 게이트 사이에서 배치되어 정의되는 전류 증가부, 상기 복수의 트랜치 게이트 사이에 배치되고 상기 전류 증가부와 면으로 접하도록 배치된 내량 향상부, 상기 트랜치 게이트의 표면에 배치된 게이트 산화물; 상기 전류 증가부 및 내량 향상부 내에 배치된 제2 도전형의 바디 층, 상기 바디 층 중 상기 전류 증가부 내에 배치된 영역에 형성된 제1 도전형의 에미터 층 및 상기 내량 향상부가 상기 게이트 산화물과 마주하는 면 사이에 배치된 저지막을 포함하고, 상기 게이트 산화물의 두께는 상기 내량 향상부와 마주하는 면에 배치된 부분의 두께가 상기 전류 증가부에 마주하는 면에 배치된 부분의 두께보다 얇다.
도 3은 본원 발명의 일 실시 형태에 따른 도 2의 A-A`의 단면도이며, 도 4는 본원 발명의 일 실시 형태에 따른 도 2의 B-B`의 단면도이다.
도 3 및 도 4를 참조하여 본 발명을 설명하도록 한다.
전력 반도체 소자(100)의 이상적인 내압은 기본적으로 드리프트층(110)의 두께와 불순물의 농도에 의해 결정된다.
내압을 향상시키기 위해서는 두께를 증가시키고, 불순물의 농도를 감소시켜야 하는데, 이럴 경우 전력 반도체 소자의 Vce(sat)이 증가하므로 조건의 적정화가 필요하다.
또한, 칩 가장자리에서의 전계 집중을 완화시켜 원자재에 의한 내압을 유지하기 위한 처리가 필요하므로, 본 발명의 일 실시 형태에 따른 전력 반도체 소자는 전계제한링(미도시)을 포함할 수 있다.
상기 바디 층(120)은 제2 도전형을 가지며, 상기 드리프트 층(110)의 상부에 형성될 수 있다.
상기 바디 층(120)은 에피택셜(epitaxial) 방법으로 상기 드리프트 층(110)의 상부에 형성될 수 있다.
상기 트랜치 게이트(140)는 포토 레지스트를 이용하여, 상기 바디 층을 관통하고, 상기 드리프트층의 일부를 관입하여 형성될 수 있다.
상기 전류 증가부(A1)의 상기 트랜치 게이트(140)은 상기 드리프트층(110), 상기 바디 층(120) 및 상기 에미터 층(130)과 접하는 면에 게이트 절연층(142)이 형성될 수 있다.
도 1에 도시된 것과 같이, 트랜치 게이트(140) 사이의 영역에 전류 증가부(A1) 및 내량 향상부(A2)가 정의될 수 있다. 상기 전류 증가부(A1)와 내량 향상부(A2)는 면으로 접하도록 배치된다. 이때, "면으로 접한다”는 의미는 전류 증가부(A1)와 내량 향상부(A2)의 면이 서로 마주보도록 배치된다는 의미이다.
도 2의 A-A’를 따라 절단한 단면도인 도 3에 전류 증가부(A1) 및 상기 전류 증가부(A1)와 마주하는 트랜치 게이트(140)의 단면이 도시되어 있다. 도 3에 따르는 전류 증가부(A1)는 제2 도전형의 바디 층(120)을 포함하고, 상기 바디 층(120) 내에 제1 도전형의 에미터 층(130)을 포함한다. 또한, 상기 트랜치 게이트(140)가 상기 전류 증가부(A1)와 마주하는 표면에 게이트 산화물이 배치된다.
도 2의 B-B’를 따라 절단한 단면도인 도 4에 내량 향상부(A2) 및 상기 내량 향상부(A2)와 마주하는 트랜치 게이트(140)의 단면이 도시되어 있다. 도 4에 따르는 내량 향상부(A2)는 제2 도전형의 바디 층(120)을 포함하고, 상기 트랜치 게이트(140)가 상기 내량 향상부(A2)와 마주하는 표면에 게이트 산화물이 배치된다. 또한, 상기 내량 향상부(A2)가 상기 게이트 산화물과 마주하는 면 사이에 저지막(143)을 포함한다.
상기 내량 향상부(A2)의 상기 트랜치 게이트(140)은 드리프트 층(110), 바디 층(120)과 접하는 면에 게이트 절연층(142)과 저지막(143)이 형성될 수 있다.
상기 트랜치 게이트(140)의 내부에는 폴리 실리콘(141) 또는 금속(141)이 채워질 수 있다.
상기 트랜치 게이트(140)는 소자의 온(on) 동작 시에 상기 트랜치 게이트(140)와 접하는 상기 바디 층(120)에 채널을 형성시킬 수 있다.
본원 발명의 일 실시형태에 따른 전력 반도체 소자는 게이트(140)의 형태가 MOS(Metal Oxide Semiconductor)의 형태를 취하고 있어, 게이트(140)에 전압이 인가되는 경우, 바디 층(120)에 채널이 형성됨으로써 작동하게 된다.
즉, 트랜치 게이트(140) 내부의 폴리실리콘 또는 금속과 전기적으로 연결된 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면 전극 하단의 바디 층(120)의 표면에 극성이 역전되어, 채널이 형성되고, 이로써 트랜지스터로써 작동하게 된다.
상기 전류 증가부(A1)의 게이트 산화물(142)의 두께는 상기 내량 향상부(A2)의 게이트 산화물(142)의 두께보다 두꺼울 수 있다.
따라서 상기 전류 증가부(A1)의 에미터 층(130)의 폭(x방향)은 상기 내량 향상부(A2)의 바디 층(120)의 폭(x방향)에 비해 작을 수 있다.
즉, 상기 전류 증가부(A1)의 에미터 층(130)의 하부에 위치하는 바디 층(120)의 폭이 좁아짐에 따라서, 상기 바디 층(120)에서 전도도 변조(conductivity modulation) 효과가 발생하게 된다.
그러므로 상기 전류 증가부(A1)의 게이트 산화물(142)의 두께를 두껍게 하여, 상기 에미터 층(130)의 폭(x방향)을 작게 함으로써, 상기 에미터 층(130)의 하부에 위치하는 상기 바디 층(120)에서 전도도 변조 효과를 유도하여 전류 밀도가 증가될 수 있다.
또한 상기 내량 향상부(A2)의 게이트 산화물(142)의 두께는 상기 전류 증가부(A1)의 게이트 산화물(142)의 두께에 비해 작을 수 있다.
즉, 상기 바디 층(120)이 상기 에미터 층(130)에 비해 넓은 접촉 면적을 가지게 될 수 있다.
따라서 상기 바디 층(120)으로 정공 전류의 흐름이 원활하게 이루어질 수 있으며, 이로 인해 단락 내량(short circuit immunity)가 향상 될 수 있다.
즉, 상기 전류 증가부(A1)의 상기 게이트 산화물(142)의 두께가 상기 내량 향상부(A2)의 상기 게이트 산화물(142)의 두께에 비해 두껍기 때문에, 전류 밀도를 증가시킬 수 있으며, 이와 동시에 단락 내량을 향상시킬 수 있다.
상기 바디 층(120)의 길이(y방향)은 상기 에미터 층(130)의 길이(y방향)에 비해 길게 형성될 수 있다.
즉, 바디 층(120)의 길이(y방향)은 상기 에미터 층(130)의 길이(y방향)에 비해 길게 형성됨으로써, 상기 바디 층(120)이 상기 에미터 층(130)에 비해 넓은 접촉 면적을 가지게 될 수 있다.
상기 에미터 층(130)의 길이는 상기 바디 층(120)의 길이의 1/20 내지 1/4일 수 있다.
상기 에미터 층의 길이(130)가 상기 바디 층(120)의 길이의 1/20 미만인 경우, 전자 전류의 흐름이 저해되어 전류 밀도가 감소할 수 있으며, 상기 에미터 층(130)의 길이가 상기 바디 층(120)의 길이의 1/4 초과인 경우, 상기 바디 층(120)을 통과하는 정공 전류의 흐름이 저해되어 단락(short circuit)으로 인한 래치-업(latch-up)이 발생될 수 있다.
따라서 상기 바디 층(120)으로 정공 전류의 흐름이 원활하게 이루어질 수 있으며, 이로 인해 단락 내량(short circuit immunity)가 향상 될 수 있다.
일 실시 형태에 따르면, 상기 트랜치 게이트(140)는 상기 트랜치 게이트(140)의 중심부로부터 서로 인접하는 상기 트랜치 게이트(140)의 중심부까지의 거리가 3 ㎛ 이격하여 형성될 수 있다.
근래 소자의 소형화 및 미세화 경향에 따라, 서로 인접하는 트랜치 게이트(140) 사이의 거리가 작아지고 있다.
이에 따라, 전력 반도체 소자(100)에서 전류 밀도는 주로 전자 전류에 의해 결정되게 된다.
따라서 이러한 전자 전류를 증가시킴으로써, 소자의 전류 밀도를 증가 시킬 수 있다.
본 발명의 일 실시형태에 따른 전력 반도체 소자의 경우, 상기 전류 증가부(A1)의 상기 게이트 산화물(142)의 두께가 상기 내량 향상부(A2)의 상기 게이트 산화물(142)의 두께에 비해 두껍기 때문에, 전도도 변조 효과를 이용하여 전자 전류를 증가시킬 수 있기 때문에, 소자의 전류 밀도를 증가시킬 수 있다.
또한, 소자의 전류 밀도 증가와 상충관계에 있는 단락 내량(short circuit immunity)의 증가를 이루기 위하여, 상기 내량 향상부(A2)의 게이트 산화물(142)의 두께는 상기 전류 증가부(A1)의 게이트 산화물(142)의 두께에 비해 작을 수 있다.
즉, 상기 바디 층(120)이 상기 에미터 층(130)에 비해 넓은 접촉 면적을 가지게 될 수 있다.
따라서 상기 바디 층(120)으로 정공 전류의 흐름이 원활하게 이루어질 수 있으며, 이로 인해 단락 내량(short circuit immunity)가 향상 될 수 있다.
일반적으로, 게이트 산화막(142)는 실리콘 산화물(SiO2)를 이용하여 형성되며, 상기 바디 층(120)의 불순물은 붕소(boron)을 주입하여 조절하게 된다.
실리콘 산화물(SiO2)와 상기 바디 층(120)의 보론(boron)이 접하는 경우, 상기 실리콘 산화물(SiO2)의 표면에서 붕소의 석출 현상이 발생하게 된다.
상기한 바와 같이 게이트 산화막에 붕소의 석출 현상이 발상하는 경우, 소자의 온(on) 동작 시에 형성된 채널을 따라서 Vth가 일정하지 않을 수 있으며, 이는 채널이 형성된 전력 반도체 소자가 단락 모드(short circuit mode)에서 작동할 때, 고 전류의 흐름으로 인한 Vth의 불안정성이 증가하게 되는 것을 의미한다.
Vth의 불안정성은 콜랙터 전류의 떨림(ripple) 현상을 더욱 촉진 시킬 수 있고, 이는 전력 반도체 소자의 단락 내량(short circuit immunity)의 불안정한 상태를 야기할 수 있다.
따라서, 게이트(140)와 바디 층(120)이 접하는 사이에 저지막(143)를 위치시킴으로써, 단락 내량(short circuit immunity)의 안정성을 확보할 수 있다.
상기 저지막(143)은 상기 바디 층(120)에 주입된 불순물이 석출하는 것을 저지할 수 있는 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
바람직하게, 상기 저지막(143)은 실리콘 질화물(SiN) 일 수 있다.
본원 발명과 같이 상기 내량 향상부(A2)의 상기 트랜치 게이트(140)와 바디 층(120)의 사이에 실리콘 질화물과 실리콘 산화물의 이중막으로 구성하면, Vth의 불안정성을 감소시킬 수 있다.
즉, 상기 석출 저지막 (145)이 붕소가 실리콘 산화물로 석출되는 것을 막아줌으로써, 소자의 온(on) 동작시에 채널을 따라서 일정한 Vth 값을 가질 수 있게 할 수 있다.
또한, 실리콘 질화물을 이용함으로써, 게이트 유전용량(gate capacitance)이 기존의 구조에 비해 줄어들 게 된다.
따라서, 게이트 유전 용량이 감소함에 따라서, Vth가 상승하는 효과를 가질 수 있다.
나아가, 상기 저지막(143)을 상기 내량 향상부(A2)의 상기 트랜치 게이트(140)의 표면에 형성함으로써, 상기 게이트 산화물(142)의 성장을 억제할 수 있다.
따라서, 상기 내량 향상부(A2)의 게이트 산화물(142)의 두께는 상기 전류 증가부(A1)의 게이트 산화물(142)의 두께에 비해 얇을 수 있다.
상기 저지막 (143)의 두께는 100 내지 1,000 Å일 수 있다.
상기 저지막 (143)의 두께가 100Å 미만인 경우에는 게이트 산화물(142)의 성장을 억제하는 효과가 감소하게 되며, 1,000 Å 초과인 경우에는 실리콘 질화막의 비균질성, 제반 결함 등의 결함이 증가하고, 고온 열처리를 수행할 것이 요청되어 공정 비용이 크게 상승하게 된다.
일 실시 형태에 따르면, 상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께는 1,000 내지 2,000A일 수 있다.
게이트 산화물(142)의 두께가 두꺼워 질수록 게이트 커패시턴스 감소로 상대적으로 고속 스위칭 소자 동작이 가능 할 수 있다.
반대로 게이트 산화물(142)의 두께가 얇아질수록 게이트 커패시턴스 증가로 상대적으로 고속 스위칭 소자 동작이 불가능 할 수 있다.
바람직하게는 상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께는 1,000 내지 2,000A 일 수 있다.
상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께가 1000 A 미만인 경우, 게이트 커패시턴스가 감소하여 소자의 고속 스위칭 동작이 불가능하며, 2,000 A를 초과하는 경우, 문턱 전압(Threshold Voltage)가 너무 커져 Gate Driving이 커지므로 상용성이 떨어지게 된다.
도 5는 본원 발명의 다른 실시 형태에 따른 도 2의 A-A`의 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시 형태에 따른 전력 반도체 소자(100)는 제1 도전형의 드리프트 층(110); 상기 드리프트 층(110)의 상부에 배치된 제2 도전형의 바디 층(120); 상기 바디 층(120)과 상기 드리프트 층(110)의 일부를 관통하여 배치된 복수의 트랜치 게이트(140); 상기 복수의 트랜치 게이트 사이에서 배치되고, 상기 바디 층을 포함하여 정의되는 전류 증가부, 상기 복수의 트랜치 게이트 사이에 배치되고, 상기 바디 층을 포함하고, 상기 전류 증가부와 면으로 접하도록 배치된 내량 향상부, 상기 트랜치 게이트의 표면에 배치된 게이트 산화물, 상기 드리프트 층의 하부에 배치되는 제2 도전형의 콜랙터 층, 상기 바디 층 중 상기 전류 증가부에 포함되는 영역에 배치된 제1 도전형의 에미터 층 및 상기 내량 향상부가 상기 게이트 산화물과 마주하는 면 사이에 배치된 저지막을 포함하고, 상기 게이트 산화물의 두께는 상기 내량 향상부와 마주하는 면에 배치된 부분의 두께가 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께보다 얇다.
상기 콜랙터 층(160)은 소자가 온(on) 동작 시에 바디 층(120)에 형성된 채널을 통해 주입된 전자 전류가 상기 콜랙터 층(160)으로부터의 정공(hole) 전류의 주입을 유도하여 소수 캐리어(carrier)의 고농도 주입이 일어나기 때문에 드리프트 층(110)의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생한다.
따라서, 상기 전도도 변조로 인하여 드리프트층(110)에서의 저항 성분이 매우 작아져서 고압에서의 응용이 가능하게 된다.
본 발명의 다른 실시 형태에 따르면, 상기 드리프트 층(110)과 상기 콜랙터 층(160)의 사이에 제1 도전형의 버퍼 층(150)을 더 포함할 수 있다.
상기 버퍼 층(150)은 필드 스톱(Field Stop) 기능을 제공할 수 있다.
따라서, 본 실시 형태에 따른 전력 반도체 소자는 버퍼 층(150)이 없는 경우에 비하여 같은 내압 조건에서 드리프트 층(110)을 더욱 얇게 할 수 있다.
상기 에미터 층(130)의 상부에 형성되며, 상기 에미터 층(130)과 전기적으로 연결되는 에미터 금속층(170); 및 상기 콜랙터 층(160)의 하부에 형성되며, 상기 콜랙터 층(160)과 전기적으로 연결되는 콜랙터 금속층(180);을 더 포함할 수 있다
도 6은 본원 발명의 일 실시 형태에 따른 전력 반도체 소자(100)의 제조 방법의 개략적인 플로우 차트를 도시한 것이다.
도 6을 참조하면, 본 발명의 일 실시 형태에 따른 전력 반도체 소자(100)의 제조 방법은 제1 도전형의 드리프트 층(110)을 마련하는 단계(S10); 상기 드리프트 층(110)의 상부에 제2 도전형의 바디 층(120)을 형성하는 단계(S20); 상기 바디 층(120)과 상기 드리프트층(110)의 일부를 관통하도록 복수의 트랜치 게이트(140)를 형성하는 단계(S30); 상기 트랜치 게이트 사이에 배치되어 정의되는 내량 향상부에 있어서, 상기 내량 향상부 내에 형성된 바디 층 및 드리프트 층이 상기 트랜치 게이트와 마주하는 면에 저지막을 형성하는 단계; 상기 트랜치 게이트 사이에 배치되고 상기 내량 향상부와 면으로 접하도록 배치되어 정의되는 전류 증가부에 있어서, 상기 전류 증가부 내에 형성된 바디 층 내에 제1 도전형의 에미터 층을 형성하는 단계, 상기 전류 증가부와 접하는 트랜치 게이트 및 상기 내량 향상부 내에 배치된 저지막의 표면에 게이트 산화물을 형성하는 단계; 상기 트랜치 게이트에 폴리 실리콘을 충진하는 단계; 상기 바디 층(120)의 상부에 에미터 금속층(170)을 형성하는 단계(S70); 상기 드리프트층(110)의 하부에 제1 도전형의 버퍼 층(150) 및 제2 도전형의 콜랙터 층(160)을 형성하는 단계(S80); 및 상기 콜랙터 층(160)의 하부에 콜랙터 금속층(180)을 형성하는 단계(S90);를 포함할 수 있다.
상기 바디 층(120)을 형성하는 단계(S20)는 상기 바디 층(120)은 에피텍셜(epitaxial) 방법으로 수행될 수 있다.
상기 바디 층(120)은 에피텍셜 방법으로 형성시켜, 적절한 높이를 가질 때까지 성장시킬 수 있다.
상기 트랜치 게이트를 형성하는 단계(S30)는 마스크를 이용하여, 상기 바디 층(120)을 관통하고, 상기 드리프트 층(110)의 일부를 관입하도록 식각하여 수행될 수 있다.
상기 저지막(143)을 형성하는 단계(S40)는 화학 진공 증착(CVD; Chemical Vapor Deposition)을 이용하여 수행될 수 있다.
바람직하게, 저지막(143)을 형성하는 단계(S40)는 Plasma enhanced CVD를 이용하여 수행될 수 있다.
상기 저지막(145)은 실리콘 질화물(SiN) 일 수 있다.
상기 전류 증가부(A1)의 트랜치 게이트(140) 및 상기 내량 향상부(A2)의 상기 저지막(143)의 표면에 게이트 산화물(142)을 형성하는 단계(S50)은 상기 전류 증가부(A1)와 상기 내량 향상부(A2)에 동시에 게이트 산화물(142)를 증착하여 수행될 수 있다.
상기 내량 향상부(A2)의 트랜치 게이트(140)의 표면에는 상기 저지막(143)이 형성되어 있기 때문에, 상기 전류 증가부(A1)의 트랜치 게이트(140)에 비해서 게이트 산화물(142)의 형성이 억제된다.
따라서 상기 내량 향상부(A2)의 게이트 산화물(142)의 두께는 상기 전류 증가부(A1)의 게이트 산화물(142)의 두께에 비해 작을 수 있다.
상기 에미터 층(130)을 형성하는 단계(S60)는 제1 도전형의 불순물을 주입한 후, 열처리를 수행할 수 있다.
상기 에미터 층(130)을 제1 도전형의 불순물을 주입한 후, 열처리를 함으로써 주입한 불순물이 확산이 일어나게 된다.
따라서, 불순물의 주입량과 열처리 시간을 적절히 조절하여 채널 길이를 조절할 수 있으며, 나아가 채널의 저항을 조절할 수 있다.
상기 에미터 층(130)을 형성하는 단계(S60)를 수행한 후에, 상기 에미터 층(130)의 상부에 상기 에미터 층(130)과 전기적으로 연결되는 에미터 금속층(170)을 형성하는 단계(S70)를 더 포함할 수 있다.
상기 에미터 금속층(170)을 형성하는 단계(S70)를 수행한 뒤에, 상기 바디 층(110)의 후면을 적절히 제거할 수 있다.
상기 바디 층(110)의 후면의 제거는 그라인딩(grinding)을 이용하여 수행될 수 있다.
상기 바디 층(110)의 두께를 줄임으로써, 내압을 조절하고 소자의 박형화를 도모할 수 있다.
상기 바디 층(110)의 후면을 제거한 뒤, 상기 바디 층(110)의 하부에 제1 도전형의 버퍼 층(150)을 형성하는 단계(S80)를 더 포함할 수 있다.
상기 버퍼 층(150)은 제1 도전형의 불순물을 주입하여 형성될 수 있다.
상기 버퍼 층(150)을 형성하는 단계(S80)를 수행한 후에, 상기 버퍼 층(150)의 하부에 콜랙터 층(160)을 형성(S80)할 수 있다.
상기 콜랙터 층(160)을 형성하는 단계(S80)를 수행한 후에, 상기 콜랙터 층(160)의 하부에 상기 콜랙터 층(160)과 전기적으로 연결되는 콜랙터 금속층(180)을 형성하는 단계(S90)를 더 포함할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
110: 드리프트 층
120: 바디 층
130: 에미터 층
140: 트랜치 게이트
143: 저지막
150: 버퍼 층
160: 콜랙터 층
170: 에미터 금속층
180: 콜랙터 금속층

Claims (17)

  1. 일정한 거리를 이격하여 배치된 복수의 트랜치 게이트;
    상기 복수의 트랜치 게이트 사이에서 배치되어 정의되는 전류 증가부;
    상기 복수의 트랜치 게이트 사이에 배치되고 상기 전류 증가부와 면으로 접하도록 배치된 내량 향상부;
    상기 트랜치 게이트의 표면에 배치된 게이트 산화물;
    상기 전류 증가부 및 내량 향상부 내에 배치된 제2 도전형의 바디 층;
    상기 바디 층 중 상기 전류 증가부 내에 배치된 영역에 형성된 제1 도전형의 에미터 층; 및
    상기 내량 향상부가 상기 게이트 산화물과 마주하는 면 사이에 배치된 저지막;을 포함하고,
    상기 게이트 산화물의 두께는 상기 내량 향상부와 마주하는 면에 배치된 부분의 두께가 상기 전류 증가부에 마주하는 면에 배치된 부분의 두께보다 얇은 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 트랜치 게이트는 상기 트랜치 게이트의 중심부로부터의 거리가 서로 인접하는 상기 트랜치 게이트와 3 ㎛ 이격하여 형성되는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 저지막은 실리콘 질화물(SiN)인 전력 반도체 소자.
  4. 제1항에 있어서,
    상기 저지막의 두께는 100 내지 1000 Å인 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께는 1000 내지 2000 Å 인 전력 반도체 소자.
  6. 제1 도전형의 드리프트 층;
    상기 드리프트 층의 상부에 배치된 제2 도전형의 바디 층;
    상기 바디 층과 상기 드리프트 층의 일부를 관통하여 배치된 복수의 트랜치 게이트;
    상기 복수의 트랜치 게이트 사이에서 배치되고, 상기 바디 층을 포함하여 정의되는 전류 증가부;
    상기 복수의 트랜치 게이트 사이에 배치되고, 상기 바디 층을 포함하고, 상기 전류 증가부와 면으로 접하도록 배치된 내량 향상부;
    상기 트랜치 게이트의 표면에 배치된 게이트 산화물;
    상기 드리프트 층의 하부에 배치되는 제2 도전형의 콜랙터 층;
    상기 바디 층 중 상기 전류 증가부에 포함되는 영역에 배치된 제1 도전형의 에미터 층; 및
    상기 내량 향상부가 상기 게이트 산화물과 마주하는 면 사이에 배치된 저지막;을 포함하고,
    상기 게이트 산화물의 두께는 상기 내량 향상부와 마주하는 면에 배치된 부분의 두께가 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께보다 얇은 전력 반도체 소자.
  7. 제6항에 있어서,
    상기 트랜치 게이트는 상기 트랜치 게이트의 중심부로부터의 거리가 서로 인접하는 상기 트랜치 게이트와 3 ㎛ 이격하여 형성되는 전력 반도체 소자.
  8. 제6항에 있어서,
    상기 저지막은 실리콘 질화물(SiN)인 전력 반도체 소자.
  9. 제6항에 있어서,
    상기 저지막의 두께는 100 내지 1000 Å인 전력 반도체 소자.
  10. 제6항에 있어서,
    상기 전류 증가부의 상기 게이트 산화물의 두께는 1000 내지 2000 Å 인 전력 반도체 소자.
  11. 제6항에 있어서, 상기 드리프트 층과 상기 콜랙터 층의 사이에 제1 도전형의 버퍼 층을 더 포함하는 전력 반도체 소자.
  12. 제6항에 있어서,
    상기 에미터 층의 상부에 형성되며, 상기 에미터 층과 전기적으로 연결되는 에미터 금속층; 및
    상기 콜랙터 층의 하부에 형성되며, 상기 콜랙터 층과 전기적으로 연결되는 콜랙터 금속층;을 더 포함하는 전력 반도체 소자.
  13. 제1 도전형의 드리프트 층을 마련하는 단계;
    상기 드리프트 층의 상부에 제2 도전형의 바디 층을 형성하는 단계;
    상기 바디 층과 상기 드리프트 층의 일부를 관통하도록 복수의 트랜치 게이트를 형성하는 단계;
    상기 트랜치 게이트 사이에 배치되어 정의되는 내량 향상부에 있어서, 상기 내량 향상부 내에 형성된 바디 층 및 드리프트 층이 상기 트랜치 게이트와 마주하는 면에 저지막을 형성하는 단계;
    상기 트랜치 게이트 사이에 배치되고 상기 내량 향상부와 면으로 접하도록 배치되어 정의되는 전류 증가부에 있어서, 상기 전류 증가부 내에 형성된 바디 층 내에 제1 도전형의 에미터 층을 형성하는 단계;
    상기 전류 증가부와 접하는 트랜치 게이트 및 상기 내량 향상부 내에 배치된 저지막의 표면에 게이트 산화물을 형성하는 단계;
    상기 트랜치 게이트에 폴리 실리콘을 충진하는 단계;
    상기 바디 층의 상부에 에미터 금속층을 형성하는 단계;
    상기 드리프트층의 하부에 제1 도전형의 버퍼 층 및 제2 도전형의 콜랙터 층을 형성하는 단계; 및
    상기 콜랙터 층의 하부에 콜랙터 금속층을 형성하는 단계;를 포함하는 전력 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 트랜치 게이트는 상기 트랜치 게이트의 중심부로부터의 거리가 서로 인접하는 상기 트랜치 게이트와 3 ㎛ 이격하여 형성되는 전력 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 저지막은 실리콘 질화물(SiN)인 전력 반도체 소자의 제조 방법.
  16. 제13항에 있어서,
    상기 저지막의 두께는 100 내지 1000 Å인 전력 반도체 소자의 제조 방법.
  17. 제13항에 있어서,
    상기 게이트 산화물의 두께 중 상기 전류 증가부와 마주하는 면에 배치된 부분의 두께는 1000 내지 2000 Å 인 전력 반도체 소자의 제조 방법.

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