KR100275756B1 - 트렌치 절연 게이트 바이폴라 트랜지스터 - Google Patents

트렌치 절연 게이트 바이폴라 트랜지스터 Download PDF

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Abstract

트랜치 게이트형의 절연 게이트 바이폴라 트랜지스터에 있어서, 도전 채널이 형성되는 p형의 베이스 영역과 n형의 고농도 에미터 영역 사이에 채널 저지 영역이 부분적으로 형성된다. 채널 저지 영역은 p형의 불순물이 고농도로 도핑되어 형성된 영역이다. 채널 저지 영역에 의해, 에미터 영역의 일부분은 베이스 영역과 직접 접촉되고, 일부분은 베이스 영역과 직접 접촉되지 않고 채널 저지 영역이 개재되어 있다. 채널 저지 영역이 개재된 부분에서는 에미터 영역으로부터의 전자 전류가 수직하게 드리프트 영역으로 흐르지 못하고, 에미터 영역과 베이스 영역이 직접 접촉된 부분까지 수평으로 이동한 후에 드리프트 영역으로 흐르게 된다. 따라서 에미터 영역 내에서 수평으로 흐르는 전자 전류에 의해 전압 강하가 발생되고, 이 전압 강하에 의해 에미터 영역과 베이스 영역의 접합부의 전압차가 감소하게 되어 기생 사이리스터가 턴-온 되는 래치-업 현상이 억제된다.

Description

트렌치 절연 게이트 바이폴라 트랜지스터
본 발명은 전력용 반도체 소자에 관한 것으로서, 특히 트렌치 게이트 구조를 갖는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor; 이하 IGBT)에 관한 것이다.
IGBT는 절연된 게이트형인 전력용 반도체 소자들 중의 하나로서, 전력용 MOSFET의 고속 스위칭 특성과 BJT의 고출력 특성을 함께 가지고 있다. 따라서, 최근에는 인버터, 컨버터, 스위칭 전력 공급기 등과 같은 전력 전자 분야에서의 사용 빈도가 점점 늘어나고 있다. 특히, 트렌치 IGBT는 플래너형 IGBT에서의 특성 개선의 장해가 되어 왔던 기생 접합형 FET 효과에 의한 저항 성분이 존재하지 않아 소자의 온-저항이 작다는 이점이 있다.
도 1은 이와 같은 트렌치 IGBT를 개략적으로 나타내 보인 단면도이다.
도 1을 참조하면, 컬렉터 영역으로 사용되는 p형의 고농도 반도체 기판(1)상에 n형의 고농도 버퍼층(2) 및 n형의 저농도 에피택셜층(3)이 순차적으로 형성되어 있다. 에피택셜층(3)의 상부 표면에는 p형 베이스 영역(4)이 형성되어 있으며, 베이스 영역(4)의 상부 표면에는 n형 고농도 에미터 영역(5)이 형성되어 있다. 그리고, 에미터 영역(5) 및 베이스 영역(4)을 관통하여 에피택셜층(3)의 일정 영역에 트렌치(6)가 형성되어 있으며, 트렌치(6) 내벽에는 얇은 게이트 절연막(7)이 형성되어 있다. 게이트 절연막(7) 내에는 게이트 전극(8), 예컨대 불순물을 도핑한 폴리실리콘막이 형성되어 있다. 한편, 에미터 전극(9)은 베이스 영역(4) 및 에미터 영역(5)에 전기적으로 연결되도록 형성되어 있으며, 컬렉터 전극(10)은 반도체 기판(1)에 전기적으로 연결되도록 형성되어 있다.
이와 같은 트렌치 IGBT에 있어서, 채널 영역은 베이스 영역(4) 내의 트렌치(6) 측벽 부분에 형성된다. 즉, 게이트 전극(8)에 순 바이어스가 가해지면 베이스 영역(4) 내의 트렌치(6) 측벽 부분의 도전형이 반전되어 채널이 형성되고, 이 채널을 통하여 전자 전류가 에미터 영역(5)으로부터 에피택셜층(3)으로 흐른다. 이 전자 전류는 베이스 영역(4), 에피택셜층(3) 및 반도체 기판(1)에 의해 형성되는 pnp 트랜지스터의 베이스 전류로서 작용하고, 이에 대응해서 정공 전류가 반도체 기판(1)으로부터 에피택셜층(3) 및 베이스 영역(4)을 통과하여 에미터 전극(9)으로 흘러 들어간다.
그런데 이와 같은 트렌치 IGBT에 있어서 가장 문제되는 것은 래치-업(latch-up) 현상이다. 즉, 트렌치 IGBT에서도 에미터 영역(5), 베이스 영역(4), 에피택셜층(3) 및 반도체 기판(1)으로 이루어지는 기생 pnpn 사이리스터 구조가 존재한다. 따라서, 반도체 기판(1)으로부터 에피택셜층(3)을 통해 베이스 영역(4)으로 흐르는 정공 전류(도면에서 화살표로 표시)에 의해 베이스 영역(4)의 에미터 영역(5) 하단부에서 전압 강하가 발생되고, 이로 인해 베이스 영역(4)과 에미터 영역(5) 사이의 전압차가 pn 정션(J1)을 도통시킬 정도(예컨대 0.7V)로 커지면 기생 pnpn 사이리스터가 동작하여 래치-업 현상이 발생된다. 래치-업 현상이 발생하면, 더 이상 게이트 전압으로 소자를 컨트롤할 수 없으며, 이에 따라 과도한 전류 흐름으로 인하여 소자가 파괴될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 에미터 영역과 베이스 영역 사이의 pn 접합부로 인가되는 전압 크기를 감소시켜 기생 사이리스터의 동작을 억제시키는 트렌치 절연 게이트 바이폴라 트랜지스터를 제공하는 것이다.
도 1은 일반적인 트렌치 절연 게이트 바이폴라 트랜지스터에서의 래치업 현상을 설명하기 위한 단면도이다.
도 2는 본 발명에 따른 트렌치 절연 게이트 바이폴라 트랜지스터를 나타내 보인 평면도이다.
도 3은 도 2의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다.
도 4는 도 2의 선 Ⅱ-Ⅱ를 따라 도시한 단면도이다.
도 5는 도 2의 선 Ⅲ-Ⅲ을 따라 도시한 단면도이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100...p형 반도체 기판 110...n형 버퍼층
120...n형 에피택셜층 130...p형 베이스 영역
131...도전 채널 140..p형 채널 저지 영역
150...n형 에미터 영역 160...게이트 절연막
170...게이트 전극 180...절연막
190...에미터 전극 200...컬렉터 전극
210...컨택홀 220...트렌치 측벽
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 트랜치 IGBT는 제1 도전형의 반도체 기판을 컬렉터 영역으로 사용하며, 그 반도체 기판상에는 제2 도전형의 에피택셜층 및 제1 도전형의 베이스 영역이 순차적으로 형성된다. 상기 베이스 영역은 제1 불순물 농도로 도핑된다. 베이스 영역의 상부 일정 영역에는 도전 채널을 통한 캐리어의 수직 이동을 부분적으로 제한하는 채널 저지 영역이 형성되며, 채널 저지 영역의 상부 일정 영역에는 제2 도전형의 에미터 영역이 형성된다. 에미터 영역의 일부분은 채널 저지 영역을 통하지 않고 베이스 영역과 직접 접촉되며, 이에 따라 에미터 영역과 직접 접촉된 베이스 영역에서만 도전 채널이 형성될 수 있다. 상기 에미터 영역, 채널 저지 영역 및 베이스 영역을 관통하여 상기 에피택셜층의 일정 영역에 이르기까지 게이트 절연막이 트렌치형으로 형성되고, 상기 게이트 절연막상에는 게이트 전극이 형성된다. 그리고 에미터 전극이 베이스 영역 및 에미터 영역에 전기적으로 연결되도록 형성되며, 컬렉터 전극이 컬렉터 영역에 전기적으로 연결되도록 형성된다.
상기 채널 저지 영역은, 제1 도전형으로 상기 제1 불순물 농도보다 높은 불순물 농도로 도핑되며, 상기 트렌치의 측벽과 일정 간격으로 이격되어 형성되되, 일부분은 상기 트렌치 측벽과 접촉되도록 돌출되어 있는 것이 바람직하다. 그리고, 상기 에미터 영역은 트렌치 양 측벽을 따라 스트라이프형으로 형성되며, 스트라이프형으로 형성된 에미터 영역은, 상기 스트라이프형과 교차하는 방향으로 인접한 스트라이프형의 에미터 영역과 연결되는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2는 본 발명에 따른 트렌치 IGBT를 나타내 보인 평면도이다. 그리고, 도 3 내지 도 5는 각각 도 2의 선 Ⅰ-Ⅰ, Ⅱ-Ⅱ 및 Ⅲ-Ⅲ을 따라 도시한 단면도이다. 도 2 내지 도 5에서 동일한 참조 부호는 동일한 영역 또는 부재를 나타낸다.
먼저, 도 3 내지 도 5를 참조하면, 제1 도전형, 예컨대 p형의 반도체 기판(100)상에 제2 도전형, 예컨대 n형의 버퍼층(110) 및 n형의 에피택셜층(120)이 순차적으로 형성된다. 컬렉터 영역으로 사용되는 반도체 기판(100)의 불순물 농도는 고농도이며, 드리프트 영역으로 사용되는 에피택셜층(120)의 불순물 농도는 저농도이다. 그리고, 버퍼층(120)의 불순물 농도는 에피택셜층(120)보다 높은 고농도이다. 에피택셜층(120)의 상부 일정 영역에는 p형의 베이스 영역(130)이 형성된다. 베이스 영역(130)의 상부 일정 영역에는 채널 저지 영역(140)이 형성된다. 채널 저지 영역(140)은 베이스 영역(130) 내에 형성되는 도전 채널을 통한 캐리어의 수직 이동을 부분적으로 제한하기 위하여 p형의 고농도 불순물이 도핑된 영역으로서, 이에 대해서는 뒤에 상세히 설명하기로 한다. 채널 저지 영역(140)의 상부 일정 영역에는 n형의 에미터 영역(150)이 형성된다. 에미터 영역(150)은 스트라이프형으로 형성된 영역(도 4 및 도 5 참조)과, 나란하게 형성된 스트라이프형 에미터 영역을 연결하는 영역(도 3 참조)을 포함한다.
한편, 베이스 영역(130), 채널 저지 영역(140) 및 에미터 영역(150)을 관통하여 에피택셜층(120)의 일정 영역에는 트렌치형으로 형성된 게이트 절연막(160)이 형성되며, 게이트 절연막(160)상에는 예컨대 불순물이 도핑된 폴리실리콘막으로 형성되는 게이트 전극(170)이 형성된다. 예컨대 금속막으로 형성되는 에미터 전극(190)은 절연막 패턴(180) 사이의 컨택 홀을 통하여 에미터 영역(150)의 일부분과 직접 접촉함으로써 전기적으로 연결되는 한편, 베이스 영역(130)과는 채널 저지 영역(140)을 통하여 전기적으로 연결된다. 컬렉터 전극(200)은 반도체 기판(100)과 전기적으로 연결되도록 형성되는데, 이를 위하여 반도체 기판(100)의 배면에 직접 금속막을 도포한다.
다음에, 도 2를 참조하면, 에미터 영역(150; 도면에서 두꺼운 실선으로 나타낸 내부 영역)은 사다리 모양으로 형성된다. 즉, 에미터 영역(150)은 트렌치의 측벽(220)과 직접 접촉하면서 스트라이프형으로 길게 형성된 영역(이하, 제1 에미터 영역)과, 인접한 제1 에미터 영역들을 서로 연결시키는 영역(이하, 제2 에미터 영역)을 포함한다. 제1 및 제2 에미터 영역은 서로 교차하는 방향으로 스트라이프형으로 형성되며, 제2 에미터 영역은 컨택 홀(210)을 통해 에미터 전극(도 3 내지 도 5의 190)과 전기적으로 연결된다.
채널 저지 영역(140; 도면에서 점선으로 나타낸 내부 영역으로서 빗금쳐진 부분)은, 앞서 언급한 바와 같이, 트렌치 측벽(220)을 따라 수직하게 베이스 영역(도 3 내지 도 5의 130)내에서 형성되는 도전 채널을 통한 캐리어의 수직 이동을 부분적으로 제한하기 위한 영역이다. 이를 위하여, 도전 채널을 통한 캐리어의 수직 이동을 제한하고자 하는 부분에서 채널 저지 영역(140)은 트렌치의 측벽(220)을 따라 에미터 영역(150)과 중복되도록 형성되고, 도전 채널을 통한 캐리어의 수직 이동을 제한하지 않고자 하는 부분에서 채널 저지 영역(140)은 트렌치의 측벽(220)과 일정 거리 이격되도록 형성된다. 즉, 채널 저지 영역(140)과 에미터 영역(150)이 중복되어 형성된 부분은 에미터 영역(150)과 베이스 영역(도 3 내지 도 5의 130) 사이에 채널 저지 영역(140)이 개재된 부분으로서, 이 부분에서는 베이스 영역(도 3 내지 도 5의 130)에 도전 채널이 형성되더라도 에미터 영역(150)과 직접 접촉되지 않는다. 그리고, 채널 저지 영역(140)과 에미터 영역(150)이 중복되지 않은 부분은 에미터 영역(150)과 베이스 영역(도 3 내지 도 5의 130)이 트렌치의 측벽(220) 부분에서 직접 접촉되는 부분으로, 이 부분에서는 베이스 영역(도 3 내지 도 5의 130)에 형성되는 도전 채널이 에미터 영역(150)과 직접 접촉된다.
이를 보다 상세히 설명하면, 도 3 및 도 4에 도시된 바와 같이, 채널 저지 영역(140)과 에미터 영역(150)이 중복되어 형성된 부분에서, 게이트 전극(170)의 소정 크기의 전압이 인가되면 베이스 영역(130) 내의 트렌치 측벽 부분에는 도전 채널(131)이 형성된다. 그러나, 고농도의 채널 저지 영역(140) 내의 트렌치 측벽 부분에는 도전 채널이 형성되지 않는다. 따라서, 에미터 영역(150)으로부터의 전자 전류들은 베이스 영역(130) 내의 도전 채널(131)을 통해 수직하게 에피택셜층(120)으로 흐를 수 없다. 그러나, 도 5에 도시된 바와 같이, 채널 저지 영역(140)과 에미터 영역(150)이 중복되지 않는 부분에서는 게이트 전극(170)에 소정 크기의 전압이 인가됨에 따라 베이스 영역(130) 내의 트렌치 측벽 부분에 형성되는 도전 채널(131)은 에미터 영역(150)과 직접 접촉되도록 형성된다. 따라서, 이 부분에서는 에미터 영역(150)으로부터의 전자 전류가 도전 채널(131)을 통해 에피택셜층(120)으로 수직하게 흐를 수 있다.
따라서, 채널 저지 영역(140)에 의해 캐리어의 수직 이동이 제한되는 부분의 에미터 영역(150)으로부터 흘러나오는 전자 전류는, 에미터 영역(150)과 직접 접촉되어 형성되는 도전 채널(도 5의 131)까지 수평적으로 이동한 후에 이 도전 채널(도 5의 131)을 통하여 에피택셜층(120)으로 흘러야 한다. 이와 같이 에미터 영역(150) 내에서의 전자 전류의 이동 경로가 길어짐에 따라 에미터 영역(150) 내에서의 저항값이 증가되고, 이 저항값이 증가함에 따라 에미터 영역(150)에서의 전자 전류로 인한 전압 강하량도 커진다. 에미터 영역(150) 내에서의 전압 강하량이 커지면 상대적으로 에미터 영역(150)과 베이스 영역(130) 사이의 pn 접합부에 인가되는 전압 크기가 감소되어 래치-업 현상이 억제된다. 즉, 에피택셜층(120)으로부터의 정공 전류에 의한 에미터 영역(150) 하단에서의 전압 강하량과, 에미터 영역(150) 내에서의 전자 전류에 의한 에미터 영역(150) 내에서의 전압 강하량의 차에 해당하는 크기의 전압이 에미터 영역(150)과 베이스 영역(140)의 pn 접합부에 인가된다. 따라서 본 발명에서와 같이 에미터 영역(150) 내에서의 전자 전류에 의한 에미터 영역(150) 내에서의 전압 강하량을 증가시키면 에미터 영역(150)과 베이스 영역(140)의 pn 접합부에 인가되는 전압 크기도 감소한다. 또한, 본 발명에서와 같이, 채널 저지 영역(140)으로서 p형의 고농도 불순물을 도핑한 영역을 사용하므로, 채널 저지 영역(140)의 에미터 영역(150) 하단부에서의 저항값이 낮다. 이 저항값이 낮으면 에피택셜층(120)으로부터의 정공 전류에 의한 에미터 하단(150)에서의 전압 강하량도 감소하므로 래치-업 현상을 용이하게 억제할 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 트렌치 절연 게이트 바이폴라 트랜지스터에 의하면, 에미터 영역과 베이스 영역 사에 채널 저지 영역을 부분적으로 형성하여 에미터 영역 내에서의 전자 전류에 의한 전압 강하량을 증가시키는 한편, 채널 저지 영역을 p형의 고농도의 불순물을 도핑함으로써 형성하여 에미터 영역 하단에서의 정공 전류에 의한 전압 강하량을 감소시킴으로써 래치 업 현상의 발생을 억제할 수 있다.

Claims (7)

  1. 컬렉터 영역으로 사용되는 제1 도전형의 반도체 기판;
    상기 반도체 기판상에 형성된 제2 도전형의 에피택셜층;
    상기 에피택셜층의 상부 일정 영역에 제1 불순물 농도로 도핑되어 형성된 제1 도전형의 베이스 영역;
    상기 베이스 영역의 상부 일정 영역에 형성되어 도전 채널을 통한 캐리어의 수직 이동을 부분적으로 제한하는 채널 저지 영역;
    상기 채널 저지 영역의 상부 일정 영역에 형성되되, 일부분은 상기 채널 저지 영역을 통하지 않고 상기 베이스 영역과 직접 접촉되도록 형성된 제2 도전형의 에미터 영역;
    상기 에미터 영역, 채널 저지 영역 및 베이스 영역을 관통하여 상기 에피택셜층의 일정 영역에 트렌치형으로 형성된 게이트 절연막;
    상기 게이트 절연막상에 형성된 게이트 전극;
    상기 베이스 영역 및 에미터 영역에 전기적으로 연결되도록 형성된 에미터 전극; 및
    상기 컬렉터 영역에 전기적으로 연결되도록 형성된 컬렉터 전극을 포함하는 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 채널 저지 영역은, 제1 도전형으로 상기 제1 불순물 농도보다 높은 불순물 농도로 도핑된 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 채널 저지 영역은, 상기 트렌치의 측벽과 일정 간격으로 이격되어 형성되되, 일부분은 상기 트렌치 측벽과 접촉되도록 돌출되어 있는 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
  4. 제1항에 있어서,
    상기 에미터 영역은 상기 트렌치 양 측벽을 따라 스트라이프형으로 형성된 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
  5. 제4항에 있어서,
    상기 스트라이프형으로 형성된 에미터 영역은, 상기 스트라이프형과 교차하는 방향으로 인접한 스트라이프형의 에미터 영역과 서로 연결된 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
  6. 제1항에 있어서,
    상기 반도체 기판과 상기 에피택셜층 사이에 상기 에피택셜층의 불순물 농도보다 높은 불순물 농도를 갖는 제2 도전형의 버퍼층을 더 포함하는 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 트렌치 절연 게이트 바이폴라 트랜지스터.
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