CN114497201A - 集成体继流二极管的场效应晶体管、其制备方法及功率器件 - Google Patents

集成体继流二极管的场效应晶体管、其制备方法及功率器件 Download PDF

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Abstract

本发明提供了一种集成体继流二极管的场效应晶体管、其制备方法及功率器件。该场效应管器件包括衬底、功能主体、栅介质、栅极和外电极，功能主体包括漂移外延区、阱区、源区、沟槽屏蔽区和第一栅极屏蔽区，功能主体中设置有槽口位于远离衬底的一侧表面的栅极沟槽和电极沟槽，第一间隔壁位于栅极沟槽与电极沟槽之间且第一间隔壁中依次设置有第一栅极屏蔽区和部分漂移外延区，位于第一间隔壁中的漂移外延区电连接电极沟槽中的外电极。该场效应管器件实现了在基本不增加器件面积的情况下在该场效应管器件内部集成体二极管，相当于减少了实际制备的芯片所需的面积。

Description

集成体继流二极管的场效应晶体管、其制备方法及功率器件
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种集成体继流二极管的场效应晶体管、其制备方法及功率器件。
背景技术
功率半导体器件是一种可以用于电力设备的电能变换和控制电路方面的电子器件。金属氧化物半导体场效应晶体管(MOSFET)具有开关速度快、输入阻抗高、热稳定性好、所需驱动功率小且驱动电路简单、工作频率高等优点，是一种应用广泛的半导体功率器件。MOSFET具有横向结构或垂直结构。在横向结构的MOSFET中，器件的电极(源极和漏极)处于器件的同一表面上。而在垂直结构的MOSFET中，电极中被分别设置在器件的相对表面上。垂直MOSFET由于没有结型场效应区(junction field effect transistor，JFET)而拥有更低的导通电阻。
沟槽型MOSFET就是一种常见的垂直MOSFET。传统的沟槽型MOSFET器件的外延层中通常设置有漂移区、基区和源区，基区的掺杂类型与漂移区和源区不同，基区形成漂移区和源区之间的沟道。如图1所示的一种沟槽型MOSFET器件，其包括衬底110、设置于衬底110上的漂移区120、基区130、源区140、栅介质151、栅极152、栅绝缘层153、源极160、漏极170。该器件的操作方式可以这样描述：当器件处于阻断状态时，基区130中几乎没有电子，电子不能从源区140流向漂移区120。通常漂移区120和源区140是n型掺杂而基区130是p型掺杂的，所以在阻断时沟道中并不存在电子。当在栅极132施加大于阈值的电压时，基区130中形成一层电子浓度较大的层，此时源区140和漂移区120之间能够被连通。
然而传统的沟槽型MOSFET中还存在一些问题，例如栅介质的底部会承受很高的电场而导致栅介质被击穿，而传统技术中通常采取屏蔽区屏蔽栅介质底部的高电场，但是这又使得沟槽型MOSFET在集成体二极管时需要使用较多的芯片面积。
发明内容
基于此，有必要提供一种既能够屏蔽栅介质底部电场，又能够减少所需芯片面积的集成体继流二极管的场效应晶体管，对应地，提供一种该场效应管器件的制备方法和一种功率器件。
根据本发明的一个实施例，一种集成体继流二极管的场效应晶体管，其包括衬底、功能主体、栅介质、栅极和外电极；
所述功能主体包括漂移外延区、阱区、源区、沟槽屏蔽区和第一栅极屏蔽区，所述漂移外延区和所述源区的掺杂类型为第一掺杂类型，所述阱区、所述第一栅极屏蔽区和所述沟槽屏蔽区的掺杂类型为与所述第一掺杂类型相反的第二掺杂类型，所述漂移外延区层叠设置于所述衬底上，所述沟槽屏蔽区和所述阱区均层叠设置于所述漂移外延区的远离所述衬底的一侧表面，所述源区层叠设置于所述阱区远离所述漂移外延区的一侧表面上；
所述功能主体中设置有槽口位于远离所述衬底的一侧表面的栅极沟槽和电极沟槽，所述栅极沟槽和所述电极沟槽间隔设置，所述栅极沟槽内设置有所述栅介质和所述栅极，所述电极沟槽内设置有所述外电极；
所述电极沟槽的底壁具有所述沟槽屏蔽区，且所述沟槽屏蔽区电连接于所述外电极，所述栅极沟槽的两侧具有相对的第一间隔壁和第二间隔壁，所述第一间隔壁位于所述栅极沟槽与所述电极沟槽之间，沿所述第二间隔壁至所述第一间隔壁的方向，所述第一间隔壁中依次设置有所述第一栅极屏蔽区和部分所述漂移外延区，位于所述第一间隔壁中的所述漂移外延区电连接于所述电极沟槽中的所述外电极，所述第二间隔壁中设置有所述源区和所述阱区。
在其中一个实施例中，所述第二间隔壁远离所述栅极沟槽的一侧也设置有所述电极沟槽和所述沟槽屏蔽区。
在其中一个实施例中，所述栅极沟槽有多个，多个所述栅极沟槽并排间隔设置，相邻的两个所述栅极沟槽之间依次设置有所述第一间隔壁、所述电极沟槽和所述第二间隔壁。
在其中一个实施例中，在位于所述第二间隔壁远离所述栅极沟槽的一侧，所述沟槽屏蔽区还从所述电极沟槽的底壁延伸至所述第二间隔壁紧贴所述电极沟槽的部分。
在其中一个实施例中，还包括第二栅极屏蔽区，所述第二栅极屏蔽区具有所述第二掺杂类型，所述第二栅极屏蔽区设置于所述栅极沟槽下方且所述第二栅极屏蔽区接触所述栅介质，所述第二栅极屏蔽区与所述第一栅极屏蔽区相连接。
在其中一个实施例中，所述电极沟槽的底壁与所述栅极沟槽的底壁持平。
在其中一个实施例中，所述漂移外延区中设置有漂移层和电流扩展层，所述漂移层层叠设置于所述衬底上，所述电流扩展层层叠设置于所述漂移层上，所述漂移层与所述电流扩展层的界面在所述栅极沟槽的底面之下，所述电流扩展层中的掺杂浓度高于所述漂移层。
在其中一个实施例中，所述功能主体的基材为碳化硅。
在其中一个实施例中，所述衬底的厚度为100μm～500μm，和/或
所述漂移外延区的厚度为5μm～100μm。
对应地，一种集成体继流二极管的场效应晶体管的制备方法，其包括如下步骤：
在具有第一掺杂类型的衬底上制备功能主体前体，所述功能主体前体包括具有第一掺杂类型的层叠设置于衬底上的漂移外延区；
刻蚀所述功能主体前体，形成栅极沟槽和电极沟槽，所述功能主体前体中具有位于所述栅极沟槽两侧的相对的第一间隔壁和第二间隔壁，所述第一间隔壁位于所述栅极沟槽与所述电极沟槽之间；
在所述第一间隔壁中形成具有第二掺杂类型的第一栅极屏蔽区，所述第二掺杂类型与所述第一掺杂类型不同，在所述电极沟槽下方形成具有第二掺杂类型的沟槽屏蔽区，所述第一栅极屏蔽区与所述电极沟槽之间为所述漂移外延区，以及，在所述第二间隔壁中形成依次层叠设置的阱区和源区，使得功能主体前体形成功能主体，所述源区的掺杂类型为第二掺杂类型，所述阱区的掺杂类型为第一掺杂类型；
在所述栅极沟槽中形成栅介质和栅极；
在所述电极沟槽中形成电连接于所述沟槽屏蔽区和所述漂移外延区的外电极。
在其中一个实施例中，在形成所述第一栅极屏蔽区的步骤中，还包括采用倾斜离子注入的方式，在形成所述第一栅极屏蔽区的同时形成位于所述栅极沟槽下方的第二栅极屏蔽区。
在其中一个实施例中，在形成所述第一栅极屏蔽区的步骤中，同步形成所述第一栅极屏蔽区和所述沟槽屏蔽区。
进一步地，一种功率器件，其包括上述任一实施例所述的集成体继流二极管的场效应晶体管，或包括由上述任一实施例所述的集成体继流二极管的场效应晶体管的制备方法制备所得的场效应晶体管。
本发明中的场效应晶体管器件具有如下有益效果。
该场效应管器件中包括第一栅极屏蔽区和沟槽屏蔽区，其对栅介质进行了有效的保护。在对栅介质进行保护的基础上，通过在沟槽屏蔽区上进一步设置外电极与在第一栅极屏蔽区和沟槽屏蔽区之间进一步设置漂移外延区，漂移外延区和外电极形成肖特基结，如此实现了在基本不增加器件面积的情况下在该场效应管器件内部集成体二极管。同时还巧妙地利用了第一栅极屏蔽区和沟槽屏蔽区的位置，使其同时能够屏蔽该肖特基结所承受的高电场，减少器件的漏电流。
附图说明
图1为一种沟槽型MOSFET器件的截面结构示意图；
图2为根据本发明的实施例的第一场效应管器件的截面结构示意图；
图3为根据本发明又一实施例的第二场效应管器件的截面结构示意图；
图4为根据本发明再一实施例的第三场效应管器件的截面结构示意图。
具体实施方式
为了便于理解本发明，下面将对本发明进行更全面的描述。文中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。本文所使用的“多”包括两个和多于两个的项目。本文所使用的“某数以上”应当理解为某数及大于某数的范围。
本发明提供了一种集成有体二极管的场效应管，其包括衬底、功能主体、栅介质、栅极和外电极；功能主体包括漂移外延区、阱区、源区、沟槽屏蔽区和第一栅极屏蔽区，漂移外延区和源区的掺杂类型为第一掺杂类型，阱区、第一栅极屏蔽区和沟槽屏蔽区的掺杂类型为与第一掺杂类型相反的第二掺杂类型，漂移外延区层叠设置于衬底上，沟槽屏蔽区和阱区均层叠设置于漂移外延区的远离衬底的一侧表面，源区层叠设置于阱区远离漂移外延区的一侧表面上。
功能主体中设置有槽口位于远离衬底的一侧表面的栅极沟槽和电极沟槽，栅极沟槽和电极沟槽间隔设置，栅极沟槽内设置有栅介质和栅极，电极沟槽内设置有外电极；电极沟槽的底壁具有沟槽屏蔽区，且沟槽屏蔽区电连接于外电极，栅极沟槽的两侧具有相对的第一间隔壁和第二间隔壁，第一间隔壁位于栅极沟槽与电极沟槽之间，沿第二间隔壁至第一间隔壁的方向，第一间隔壁中依次设置有第一栅极屏蔽区和部分漂移外延区，位于第一间隔壁中的漂移外延区电连接于电极沟槽中的外电极，第二间隔壁中设置有源区和阱区。
为了理解上述场效应管的具体结构，请参照图2示出的内容，一个实施例中的第一场效应管器件200的截面结构示意图。该第一场效应管器件包括衬底210、漂移外延区220、阱区231和源区232、第一栅极屏蔽区241、第二栅极屏蔽区242、沟槽屏蔽区250、栅极261、栅介质262、栅绝缘层263、源极271、漏极280。漂移外延区220、阱区231、源区232、第一栅极屏蔽区241、第二栅极屏蔽区242和沟槽屏蔽区250共同构成功能主体。在该第一场效应管器件中，源极271为上述实施例中的外电极。
可以理解地，半导体器件中通常需要在本征半导体的基础上对不同的区域进行不同类型或不同浓度的掺杂，本征半导体经杂原子掺杂后可形成掺杂半导体。根据掺杂原子种类的不同，掺杂可分为N型掺杂和P型掺杂，对应地，掺杂半导体可分为N型半导体和P型半导体。N型半导体中的载流子以电子为主，N型半导体主要依赖于电子进行导电，P型半导体中的载流子主要以空穴为主，P型半导体主要依赖于空穴进行导电。在本实施例中，源区232和漂移外延区220具有第一掺杂类型，阱区231、第一栅极261屏蔽区和沟槽屏蔽区250具有与第一掺杂类型相反的第二掺杂类型。可选地，第一掺杂类型为N型掺杂，第二掺杂类型为P型掺杂。进一步地，衬底210也可以具有N型掺杂。功能主体可以经由在衬底210上形成外延层之后进一步对该外延层加工形成。功能主体为该外延层加工后的一个整体命名，而非暗示其能够实现某些特定的功能，功能主体为半导体。
阱区231层叠设置于漂移外延区220上，源区232层叠设置于阱区231远离漂移外延区220的一侧表面上。其中源区232电接触至源极271。当栅极261上施加的偏压小于阈值电压时，沟道中基本不具有可以移动的载流子，源极271和漏极280无法导通，器件闭合。当栅极261上施加的偏压大于阈值电压时，沟道中产生一层载流子，使得源极271和漏极280之间可以导通，器件开启。
在该实施例的第一场效应管器件中，功能主体中设置有槽口位于远离衬底210的一侧表面的栅极沟槽260和电极沟槽270，栅极沟槽260和电极沟槽270间隔设置。栅介质262和栅极261设置于栅极沟槽260内，源极271设置于电极沟槽270内。可以理解，栅介质262设置于功能主体与栅极261之间，用于绝缘间隔栅极261和功能主体的各区域，栅介质262应当具有绝缘性质。栅极261与源极271之间也设置有绝缘间隔二者的栅绝缘层263。
进一步地，电极沟槽270的底壁设置有沟槽屏蔽区250，源极271设置于电极沟槽270内，以直接电接触于沟槽屏蔽区250。栅极沟槽260具有相对的第一间隔壁和第二间隔壁，第一间隔壁位于栅极沟槽260与电极沟槽270之间。参照图2所示，第一间隔壁位于栅极沟槽260的右侧，第二间隔壁位于栅极沟槽260的左侧。沿第二间隔壁至第一间隔壁即从左至右的方向，第一间隔壁中依次设置有第一栅极261屏蔽区和部分的漂移外延区220。
其中，第一栅极261屏蔽区和沟槽屏蔽区250共同作用，能够屏蔽栅介质262所承受的电场，提高该场效应管器件的击穿电压。并且，第一栅极261屏蔽区直接接触于栅介质262，第一栅极261屏蔽区的右侧进一步设置有部分漂移外延区220，漂移外延区220远离第一栅极261屏蔽区的一侧具有位于电极沟槽270中的源极271，依次使得源极271还电接触于漂移外延区220。源极271可以是金属等导电材料，漂移外延区220为半导体材料，源极271与此处的漂移外延区220之间形成肖特基结。如此，该场效应管器件内就集成了体二极管，其可以充当应用时的续流二极管。同时，由于该体二极管的两侧分别设置有第一栅极261屏蔽区和沟槽屏蔽区250，第一栅极261屏蔽区和沟槽屏蔽区250共同作用还能屏蔽该体二极管附近的电场，减少该场效应管器件的漏电流。通常传统技术中都将沟道同时设置于栅极261的两侧，而上述场效应管巧妙地利用漂移外延区220和电极沟槽270中的源极271形成肖特基结，因而能够在基本不增加器件面积的情况下在该器件内集成体二极管。
参照图2所示，第二间隔壁远离栅极沟槽260的一侧即第二间隔壁的左侧也设置有电极沟槽270和沟槽屏蔽区250，如此使得栅极261的两侧均设置有该沟槽屏蔽区250，两侧的沟槽屏蔽区250能够进一步有效地削弱栅介质262所承受的高电场。
参照图2所示，该第一场效应管器件还包括第二栅极261屏蔽区，第二栅极261屏蔽区具有第二掺杂类型，第二栅极261屏蔽区设置于栅极沟槽260下方且第二栅极261屏蔽区接触栅介质262，第二栅极261屏蔽区与第一栅极261屏蔽区相连接。具体地，第二栅极261屏蔽区位于栅极沟槽260的底壁中，第一栅极261屏蔽区位于栅极沟槽260的第一间隔壁中，第二栅极261屏蔽区从栅极沟槽260的底壁延伸连接至第一栅极261屏蔽区；第二栅极261屏蔽区与第一栅极261屏蔽区连接构成L型。第二栅极261屏蔽区能够进一步屏蔽栅介质262底部的高电场，同时第二栅极261屏蔽区可以与第一栅极261屏蔽区以倾斜离子注入的方式同步形成，如此可以在不增加制备工序的情况下提高器件的击穿电压。
在其中一个具体示例中，功能主体的基材为半导体，例如碳化硅半导体。功能主体的各分区可以具有不同类型或不同浓度的掺杂。
在其中一个具体示例中，衬底210的厚度为100μm～500μm，例如衬底210的厚度为200μm～400μm，又如衬底210的厚度为250μm～350μm。
在其中一个具体示例中，漂移外延区220的厚度为5μm～100μm，例如漂移外延区220的厚度为10μm～80μm，又如漂移外延区220的厚度为20μm～50μm。
图3示出了一种第二场效应管器件，其在图2示出的第一场效应管器件的基础上进行了进一步优化。具体地，第二场效应管器件与第一场效应管器件的主要区别在于，第二场效应管器件中进一步设置了漂移层221和电流扩展层222。漂移层221层叠设置于衬底210上，电流扩展层222层叠设置于漂移层221上，漂移层221与电流扩展层222的界面在栅极沟槽260的底面之下，且电流扩展层222中的掺杂浓度高于漂移层221。如此设置能够有效降低该场效应管器件的导通电阻。
图4示出了一种第三场效应管器件，其在图3示出的第二场效应管器件的基础上进行了进一步优化。具体地，该第三场效应管器件中的栅极沟槽260有多个，多个栅极沟槽260并排间隔设置。
其中，相邻的两个栅极沟槽260之间依次设置有其中一个栅极沟槽260的第一间隔壁，电极沟槽270和另一个栅极沟槽260的第二间隔壁，然而该依次设置并不特指具体方位。例如图3中从左至右依次是前一个栅极沟槽260的第一间隔壁、电极沟槽270和后一个栅极沟槽260的第二间隔壁，从右至左则是前一个栅极沟槽260的第二间隔壁、电极沟槽270和后一个栅极沟槽260的第一间隔壁。可以理解，相邻的两个栅极沟槽260之间的电极沟槽270以及位于电极沟槽270底壁的沟槽屏蔽区250能够同时屏蔽前一个栅极沟槽260中栅介质262所承受的电场，也能够屏蔽后一个栅极沟槽260中栅介质262所承受的电场，因此设计相邻的两个栅极沟槽260之间共用一个电极沟槽270和沟槽屏蔽区250，能够有效节约器件所占据的面积。
进一步地，在其中一个具体示例中，在位于第二间隔壁远离栅极沟槽260的一侧的电极沟槽270和沟槽屏蔽区250中，沟槽屏蔽区250还从电极沟槽270的底壁延伸至第二间隔壁中紧贴电极沟槽270的部分。如此设计该沟槽屏蔽区250，主要是方便该沟槽屏蔽区250与第一栅极261屏蔽区和第二栅极261屏蔽区同时制备。具体地，在采用倾斜离子注入的方式制备第一栅极261屏蔽区和第二栅极261屏蔽区的时候，同时也暴露出电极沟槽270，此时电极沟槽270的底部和侧边会同时形成沟槽屏蔽区250，简化器件的制备流程。同时尽管电极沟槽270侧边的部分沟槽屏蔽区250会占据原本属于阱区231的部分，但是由于沟槽屏蔽区250同样具有第二导电类型，因此其并不影响沟道的形成以及器件的正常开启。
在其中一个具体示例中，阱区231与漂移外延区220之间的界面在所述电极沟槽270的底面之上。进一步地，电极沟槽270的底面与栅极沟槽260的底面持平，这主要使得电极沟槽270和栅极沟槽260可以通过同一步刻蚀工艺形成，进一步简化该器件的制备过程。
尽管可以采用其他合适的掺杂类型，但在上述各实施例中的场效应管器件中，第一掺杂类型为n型掺杂，第二掺杂类型为p型掺杂。
尽管可以采用其他合适的掺杂浓度，但在上述各实施例中的场效应管器件中，漂移外延区的掺杂浓度可以是1×1015～9×1017/cm3；进一步地，漂移层的掺杂浓度可以是1×1015～9×1017/cm3，电流扩展层的掺杂浓度可以是2×1015～1×1018/cm3。阱区的掺杂浓度可以是5×1015～1×1018/cm3。源区的掺杂浓度可以是1×1018～1×1021/cm3。第一栅极屏蔽区的掺杂浓度可以是1×1017～1×1019/cm3，沟槽屏蔽区的掺杂浓度可以是1×1017～1×1019/cm3。
本发明的再一实施例还提供了一种集成体二极管的场效应管器件的制备方法，其包括如下步骤。
步骤S1，在具有第一掺杂类型的衬底上制备功能主体前体，功能主体前体包括具有第一掺杂类型的漂移外延区。
其中，功能主体前体的基材半导体可以是碳化硅。功能主体前体可以采用外延生长的方式在衬底上进行制备，外延生长功能主体前体时，可以同时掺杂入杂质原子，以使得功能主体前体中形成具有第一掺杂类型的漂移外延区。
可选地，可以通过控制外延生长过程中不同阶段掺入的杂质原子的量，使得漂移外延区中进一步形成层叠设置于衬底上的漂移层和层叠设置于漂移层上的电流扩展层。
步骤S2，刻蚀功能主体前体，形成栅极沟槽和电极沟槽，功能主体前体中具有所述栅极沟槽的相对的第一间隔壁和第二间隔壁，所述栅极沟槽的第一间隔壁位于所述栅极沟槽与所述电极沟槽之间。
其中，刻蚀功能主体前体的具体方式可以是干法刻蚀。
其中，当漂移外延区中设置有电流扩展层时，控制刻蚀的深度，以使得栅极沟槽和电极沟槽的底面均在电流扩展层内。
尽管栅极沟槽和电极沟槽可以分开刻蚀，但为了简化具体制备过程，栅极沟槽和电极沟槽可以同时进行刻蚀，如此形成的栅极沟槽和电极沟槽的底面持平。
步骤S3，在第一间隔壁中形成具有第二掺杂类型的第一栅极屏蔽区，第二掺杂类型与第一掺杂类型不同，在电极沟槽下方形成具有第二掺杂类型的沟槽屏蔽区。
可选地，在形成所述第一栅极屏蔽区的步骤中，还包括采用倾斜离子注入的方式，在形成所述第一栅极屏蔽区的同时形成位于所述栅极沟槽下方的第二栅极屏蔽区。
可选地，在进行倾斜离子注入的过程中，一并暴露电极沟槽，使得电极沟槽的底壁形成沟槽屏蔽区。可以理解地，这也会使得第二间隔壁紧靠电极沟槽的部分中同步形成沟槽屏蔽区。
步骤S4，在第二间隔壁中形成依次层叠设置的阱区和源区。
其中，阱区具有第二掺杂类型，源区具有第一掺杂类型。对应地，可以先通过较大能量的离子注入形成较深的阱区，再通过较低能量的离子注入形成较浅的源区。
可以理解，在其他实施例中，阱区、源区、第一栅极屏蔽区、第二栅极屏蔽区和沟槽屏蔽区形成的具体顺序可以进行合适的调整。在本实施例中，考虑到采用倾斜离子注入的方式同步形成第一栅极屏蔽区、第二栅极屏蔽区和沟槽屏蔽区时也会影响到栅极沟槽的第二间隔壁，因此阱区和源区可以在后形成。
步骤S5，在电极沟槽中形成电连接于沟槽屏蔽区和漂移外延区的外电极，并使得外电极延伸电连接至源区。
其中，外电极为源极。源极电连接至源区。进一步地，源极还可以电连接至第一栅极屏蔽区。
具体地，源极可以通过直接在功能主体表面沉积一整层导电材料得到，可以理解此时也需要在制备导电材料之前在栅极上形成栅绝缘层，以绝缘间隔栅极和后续形成的源极。
步骤S6，在衬底远离功能主体的一侧表面形成电连接于衬底的外电极。其中，该外电极为漏极。可以理解，在其他实施例证，形成漏极的步骤也可以在其他步骤之前进行。
通过步骤S1～S6及其具体方式的选取，可以完成制备得到上述各实施例中的集成体继流二极管的场效应晶体管。
上述场效应管器件能够用于制备功率器件中。具体地，该功率器件包括上述任一实施例中的集成体继流二极管的场效应晶体管，或是包括由上述任一实施例中的集成体继流二极管的场效应晶体管的制备方法制备所得的场效应管器件。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (13)

1.一种集成体继流二极管的场效应晶体管，其特征在于，包括衬底、功能主体、栅介质、栅极和外电极；
所述功能主体包括漂移外延区、阱区、源区、沟槽屏蔽区和第一栅极屏蔽区，所述漂移外延区和所述源区的掺杂类型为第一掺杂类型，所述阱区、所述第一栅极屏蔽区和所述沟槽屏蔽区的掺杂类型为与所述第一掺杂类型相反的第二掺杂类型，所述漂移外延区层叠设置于所述衬底上，所述沟槽屏蔽区和所述阱区均层叠设置于所述漂移外延区的远离所述衬底的一侧表面，所述源区层叠设置于所述阱区远离所述漂移外延区的一侧表面上；
所述功能主体中设置有槽口位于远离所述衬底的一侧表面的栅极沟槽和电极沟槽，所述栅极沟槽和所述电极沟槽间隔设置，所述栅极沟槽内设置有所述栅介质和所述栅极，所述电极沟槽内设置有所述外电极；
所述电极沟槽的底壁具有所述沟槽屏蔽区，且所述沟槽屏蔽区电连接于所述外电极，所述栅极沟槽的两侧具有相对的第一间隔壁和第二间隔壁，所述第一间隔壁位于所述栅极沟槽与所述电极沟槽之间，沿所述第二间隔壁至所述第一间隔壁的方向，所述第一间隔壁中依次设置有所述第一栅极屏蔽区和部分所述漂移外延区，位于所述第一间隔壁中的所述漂移外延区电连接于所述电极沟槽中的所述外电极，所述第二间隔壁中设置有所述源区和所述阱区。
2.根据权利要求1所述的集成体继流二极管的场效应晶体管，其特征在于，所述第二间隔壁远离所述栅极沟槽的一侧也设置有所述电极沟槽和所述沟槽屏蔽区。
3.根据权利要求2所述的集成体继流二极管的场效应晶体管，其特征在于，所述栅极沟槽有多个，多个所述栅极沟槽并排间隔设置，相邻的两个所述栅极沟槽之间依次设置有所述第一间隔壁、所述电极沟槽和所述第二间隔壁。
4.根据权利要求2所述的集成体继流二极管的场效应晶体管，其特征在于，在位于所述第二间隔壁远离所述栅极沟槽的一侧，所述沟槽屏蔽区还从所述电极沟槽的底壁延伸至所述第二间隔壁紧贴所述电极沟槽的部分。
5.根据权利要求1～4任一项所述的集成体继流二极管的场效应晶体管，其特征在于，还包括第二栅极屏蔽区，所述第二栅极屏蔽区具有所述第二掺杂类型，所述第二栅极屏蔽区设置于所述栅极沟槽下方且所述第二栅极屏蔽区接触所述栅介质，所述第二栅极屏蔽区与所述第一栅极屏蔽区相连接。
6.根据权利要求5所述的集成体继流二极管的场效应晶体管，其特征在于，所述电极沟槽的底壁与所述栅极沟槽的底壁持平。
7.根据权利要求1～4及6任一项所述的集成体继流二极管的场效应晶体管，其特征在于，所述漂移外延区中设置有漂移层和电流扩展层，所述漂移层层叠设置于所述衬底上，所述电流扩展层层叠设置于所述漂移层上，所述漂移层与所述电流扩展层的界面在所述栅极沟槽的底面之下，所述电流扩展层中的掺杂浓度高于所述漂移层。
8.根据权利要求1～4及6任一项所述的集成体继流二极管的场效应晶体管，其特征在于，所述功能主体的基材为碳化硅。
9.根据权利要求1～4及6任一项所述的集成体继流二极管的场效应晶体管，其特征在于，所述衬底的厚度为100μm～500μm，和/或
所述漂移外延区的厚度为5μm～100μm。
10.一种集成体继流二极管的场效应晶体管的制备方法，其特征在于，包括如下步骤：
在具有第一掺杂类型的衬底上制备功能主体前体，所述功能主体前体包括具有第一掺杂类型的层叠设置于衬底上的漂移外延区；
刻蚀所述功能主体前体，形成栅极沟槽和电极沟槽，所述功能主体前体中具有位于所述栅极沟槽两侧的相对的第一间隔壁和第二间隔壁，所述第一间隔壁位于所述栅极沟槽与所述电极沟槽之间；
在所述第一间隔壁中形成具有第二掺杂类型的第一栅极屏蔽区，所述第二掺杂类型与所述第一掺杂类型不同，在所述电极沟槽下方形成具有第二掺杂类型的沟槽屏蔽区，所述第一栅极屏蔽区与所述电极沟槽之间为所述漂移外延区，以及，在所述第二间隔壁中形成依次层叠设置的阱区和源区，使得功能主体前体形成功能主体，所述源区的掺杂类型为第二掺杂类型，所述阱区的掺杂类型为第一掺杂类型；
在所述栅极沟槽中形成栅介质和栅极；
在所述电极沟槽中形成电连接于所述沟槽屏蔽区和所述漂移外延区的外电极。
11.根据权利要求10所述的集成体继流二极管的场效应晶体管的制备方法，其特征在于，在形成所述第一栅极屏蔽区的步骤中，还包括采用倾斜离子注入的方式，在形成所述第一栅极屏蔽区的同时形成位于所述栅极沟槽下方的第二栅极屏蔽区。
12.根据权利要求11所述的集成体继流二极管的场效应晶体管的制备方法，其特征在于，在形成所述第一栅极屏蔽区的步骤中，同步形成所述第一栅极屏蔽区和所述沟槽屏蔽区。
13.一种功率器件，其特征在于，包括权利要求1～9任一项所述的集成体继流二极管的场效应晶体管，或包括由所述权利要求10～12任一项所述的集成体继流二极管的场效应晶体管的制备方法制备所得的场效应晶体管。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114725219A (zh) * 2022-06-10 2022-07-08 瑞能半导体科技股份有限公司 碳化硅沟槽栅晶体管及其制造方法
CN116469923A (zh) * 2023-04-25 2023-07-21 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180315846A1 (en) * 2017-04-26 2018-11-01 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable sgt structure with improved fom
CN111029398A (zh) * 2019-11-24 2020-04-17 中电国基南方集团有限公司 一种沟槽型mosfet功率器件及其制备方法
CN112652652A (zh) * 2019-10-12 2021-04-13 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN113410284A (zh) * 2021-05-11 2021-09-17 松山湖材料实验室 碳化硅半导体结构和碳化硅半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180315846A1 (en) * 2017-04-26 2018-11-01 Alpha And Omega Semiconductor (Cayman) Ltd. Scalable sgt structure with improved fom
CN112652652A (zh) * 2019-10-12 2021-04-13 华润微电子（重庆）有限公司 沟槽型场效应晶体管结构及其制备方法
CN111029398A (zh) * 2019-11-24 2020-04-17 中电国基南方集团有限公司 一种沟槽型mosfet功率器件及其制备方法
CN113410284A (zh) * 2021-05-11 2021-09-17 松山湖材料实验室 碳化硅半导体结构和碳化硅半导体器件

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
栾苏珍;刘红侠;贾仁需;蔡乃琼;: "高k介质异质栅全耗尽SOI MOSFET二维解析模型", 物理学报, no. 06, 15 June 2008 (2008-06-15) *
雷珍琳;史中海;裴志军;王雅欣;: "平面栅功率MOS场效应晶体管结构研究进展", 天津职业技术师范大学学报, no. 04, 28 December 2012 (2012-12-28) *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114725219A (zh) * 2022-06-10 2022-07-08 瑞能半导体科技股份有限公司 碳化硅沟槽栅晶体管及其制造方法
CN114725219B (zh) * 2022-06-10 2022-09-09 瑞能半导体科技股份有限公司 碳化硅沟槽栅晶体管及其制造方法
CN116469923A (zh) * 2023-04-25 2023-07-21 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法
CN116469923B (zh) * 2023-04-25 2023-10-20 南京第三代半导体技术创新中心有限公司 高可靠性沟槽型碳化硅mosfet器件及其制造方法

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