JP2003045878A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
- Publication number
- JP2003045878A JP2003045878A JP2002156941A JP2002156941A JP2003045878A JP 2003045878 A JP2003045878 A JP 2003045878A JP 2002156941 A JP2002156941 A JP 2002156941A JP 2002156941 A JP2002156941 A JP 2002156941A JP 2003045878 A JP2003045878 A JP 2003045878A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- forming
- metal film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 21
- 230000004888 barrier function Effects 0.000 claims abstract description 18
- 238000009713 electroplating Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000005240 physical vapour deposition Methods 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000007772 electroless plating Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 7
- 230000009977 dual effect Effects 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 229910008482 TiSiN Inorganic materials 0.000 claims 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims 1
- 238000005289 physical deposition Methods 0.000 claims 1
- 238000007669 thermal treatment Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 3
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1068—Formation and after-treatment of conductors
- H01L2221/1073—Barrier, adhesion or liner layers
- H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
- H01L2221/1089—Stacks of seed layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 Ｃｕ配線の（１１１）結晶成長を容易にし
て、Ｃｕ配線のエレクトロマイグレーション特性を向上
させ、Ｃｕ配線の信頼性を高めることができる半導体素
子の配線形成方法を提供する。 【解決手段】 基板上に層間絶縁膜をパターニングして
トレンチを形成する工程、前記トレンチ及び前記層間絶
縁膜上にバリアメタル膜を形成する工程、前記バリアメ
タル膜上にシードＣｕ膜を形成する工程、前記シードＣ
ｕ膜上にＰＶＤによりＰＶＤメタル膜を形成する工程、
前記トレンチを埋めるように前記ＰＶＤメタル膜上に電
気めっきメタル膜を堆積する工程、前記層間絶縁膜が露
出し、前記トレンチ内にのみ残るよう、メタル配線を形
成する工程を備えることを特徴とする。
て、Ｃｕ配線のエレクトロマイグレーション特性を向上
させ、Ｃｕ配線の信頼性を高めることができる半導体素
子の配線形成方法を提供する。 【解決手段】 基板上に層間絶縁膜をパターニングして
トレンチを形成する工程、前記トレンチ及び前記層間絶
縁膜上にバリアメタル膜を形成する工程、前記バリアメ
タル膜上にシードＣｕ膜を形成する工程、前記シードＣ
ｕ膜上にＰＶＤによりＰＶＤメタル膜を形成する工程、
前記トレンチを埋めるように前記ＰＶＤメタル膜上に電
気めっきメタル膜を堆積する工程、前記層間絶縁膜が露
出し、前記トレンチ内にのみ残るよう、メタル配線を形
成する工程を備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子に係り、
特に、Ｃｕの（１１１）結晶性を高めてＣｕ配線の信頼
性を向上させた半導体素子の配線形成方法に関する。
特に、Ｃｕの（１１１）結晶性を高めてＣｕ配線の信頼
性を向上させた半導体素子の配線形成方法に関する。
【０００２】
【従来の技術】Ｃｕ配線工程は、ＩＣ回路のスケールダ
ウンに伴って使用が不可避であったが、現在は電気めっ
きを用いたＣｕ配線工程が実用化の段階にある。
ウンに伴って使用が不可避であったが、現在は電気めっ
きを用いたＣｕ配線工程が実用化の段階にある。
【０００３】Ｃｕ配線工程は、反応性イオンエッチ（Ｒ
ＩＥ）方式で配線を形成させるアルミニウム（Ａｌ）工
程とは異なって、デュアルダマシン工程を用いて絶縁膜
パターンを形成させ、バリアメタルを堆積した後、Ｃｕ
電気めっきによりＣｕ配線を形成させる。このとき、Ｃ
ｕ電気めっきでバリアメタル上にＣｕを直接堆積するの
が不可能であるため、シード層としてＣｕを薄く堆積
（Ｃｕシード層堆積）した後に電気めっきを行う。
ＩＥ）方式で配線を形成させるアルミニウム（Ａｌ）工
程とは異なって、デュアルダマシン工程を用いて絶縁膜
パターンを形成させ、バリアメタルを堆積した後、Ｃｕ
電気めっきによりＣｕ配線を形成させる。このとき、Ｃ
ｕ電気めっきでバリアメタル上にＣｕを直接堆積するの
が不可能であるため、シード層としてＣｕを薄く堆積
（Ｃｕシード層堆積）した後に電気めっきを行う。
【０００４】しかし、生産技術ノードが０．１３μｍ以
下の場合は、かかる物理的蒸着（ＰＶＤ）方式によるＣ
ｕシード層では微細な絶縁膜パターンの内部を均一に堆
積し難いので、電気めっきではこれ以上Ｃｕ配線工程が
不可能になった。
下の場合は、かかる物理的蒸着（ＰＶＤ）方式によるＣ
ｕシード層では微細な絶縁膜パターンの内部を均一に堆
積し難いので、電気めっきではこれ以上Ｃｕ配線工程が
不可能になった。
【０００５】しかし、最近、これを解決するための案と
して化学的蒸着（ＣＶＤ）、又は無電気めっきを用いた
Ｃｕシード層の形成に関する研究が活発に行われてい
る。かかる方式によれば、０．１μｍ以下の生産技術ノ
ードの場合も、Ｃｕ電気めっきによりＣｕ配線を形成す
ることができる。
して化学的蒸着（ＣＶＤ）、又は無電気めっきを用いた
Ｃｕシード層の形成に関する研究が活発に行われてい
る。かかる方式によれば、０．１μｍ以下の生産技術ノ
ードの場合も、Ｃｕ電気めっきによりＣｕ配線を形成す
ることができる。
【０００６】しかし、ＣＶＤ又は無電気めっきで形成し
たＣｕ膜は無秩序な方位を有するため、その表面に電気
めっきでＣｕ配線を形成するとき、Ｃｕ配線の（１１
１）結晶成長が難しくなる。これは、Ｃｕ配線のエレク
トロマイグレーション（ＥＭ）特性に悪影響を与えるの
で、Ｃｕの（１１１）結晶性を向上させる技術を研究す
べきである。
たＣｕ膜は無秩序な方位を有するため、その表面に電気
めっきでＣｕ配線を形成するとき、Ｃｕ配線の（１１
１）結晶成長が難しくなる。これは、Ｃｕ配線のエレク
トロマイグレーション（ＥＭ）特性に悪影響を与えるの
で、Ｃｕの（１１１）結晶性を向上させる技術を研究す
べきである。
【０００７】図１ａ〜図１ｃは従来の半導体素子の配線
形成方法を示す工程断面図である。従来の半導体素子の
配線形成方法は、図１ａに示すように、シリコン基板１
１上にＣＶＤにより層間絶縁膜１２を形成する。その
後、図示していないが、層間絶縁膜１２上に感光膜を塗
布し、露光及び現像工程で感光膜をパターニングした
後、そのパターニングした感光膜をマスクに層間絶縁膜
１２をエッチングしてトレンチを形成する。このような
工程によってシリコン基板１１が部分的に露出される。
形成方法を示す工程断面図である。従来の半導体素子の
配線形成方法は、図１ａに示すように、シリコン基板１
１上にＣＶＤにより層間絶縁膜１２を形成する。その
後、図示していないが、層間絶縁膜１２上に感光膜を塗
布し、露光及び現像工程で感光膜をパターニングした
後、そのパターニングした感光膜をマスクに層間絶縁膜
１２をエッチングしてトレンチを形成する。このような
工程によってシリコン基板１１が部分的に露出される。
【０００８】次に、図１ｂに示すように、層間絶縁膜１
２及びトレンチの表面にＰＶＤによりバリアメタル膜１
３を形成する。そして、バリアメタル膜１３上にＣＶＤ
や無電気めっきによりシードＣｕ膜１４を形成する。そ
の後、電気めっきによってトレンチを埋めるように、全
面に電気めっきＣｕ膜１５を形成する。
２及びトレンチの表面にＰＶＤによりバリアメタル膜１
３を形成する。そして、バリアメタル膜１３上にＣＶＤ
や無電気めっきによりシードＣｕ膜１４を形成する。そ
の後、電気めっきによってトレンチを埋めるように、全
面に電気めっきＣｕ膜１５を形成する。
【０００９】さらに、図１ｃに示すように、化学的・機
械的研磨工程で電気めっきＣｕ膜１５とシードＣｕ膜１
４とバリアメタル膜１３とを層間絶縁膜１２が露出され
るように平坦化して、トレンチ内に多層のＣｕ配線１６
を形成する。
械的研磨工程で電気めっきＣｕ膜１５とシードＣｕ膜１
４とバリアメタル膜１３とを層間絶縁膜１２が露出され
るように平坦化して、トレンチ内に多層のＣｕ配線１６
を形成する。
【００１０】
【発明が解決しようとする課題】上記のような従来の半
導体素子の配線形成方法は次のような問題がある。ＣＶ
Ｄや無電気めっきにより形成されたシードＣｕ膜は無秩
序な方位を有するので、このように形成されたシードＣ
ｕ膜上に電気めっきでＣｕ膜を形成するとき、Ｃｕ配線
の（１１１）結晶成長が難しくなる。従って、Ｃｕ膜の
エレクトロマイグレーション特性が悪化し、Ｃｕ配線の
信頼性が落ちる。
導体素子の配線形成方法は次のような問題がある。ＣＶ
Ｄや無電気めっきにより形成されたシードＣｕ膜は無秩
序な方位を有するので、このように形成されたシードＣ
ｕ膜上に電気めっきでＣｕ膜を形成するとき、Ｃｕ配線
の（１１１）結晶成長が難しくなる。従って、Ｃｕ膜の
エレクトロマイグレーション特性が悪化し、Ｃｕ配線の
信頼性が落ちる。
【００１１】本発明は上記のような問題を解決するため
になされたもので、特に、Ｃｕ配線の（１１１）結晶成
長を容易にして、Ｃｕ配線のエレクトロマイグレーショ
ン特性を向上させ、Ｃｕ配線の信頼性を高めることがで
きる半導体素子の配線形成方法を提供することにその目
的がある。
になされたもので、特に、Ｃｕ配線の（１１１）結晶成
長を容易にして、Ｃｕ配線のエレクトロマイグレーショ
ン特性を向上させ、Ｃｕ配線の信頼性を高めることがで
きる半導体素子の配線形成方法を提供することにその目
的がある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体素子の配線形成方法は、基板上に層間
絶縁膜をパターニングしてトレンチを形成する工程、前
記トレンチ及び前記層間絶縁膜上にバリアメタル膜を形
成する工程、前記バリアメタル膜上にシードＣｕ膜を形
成する工程、前記シードＣｕ膜上にＰＶＤによりＰＶＤ
メタル膜を形成する工程、前記トレンチを埋めるように
前記ＰＶＤメタル膜上に電気めっきメタル膜を堆積する
工程、前記層間絶縁膜が露出し、電気メッキメタル膜が
前記トレンチ内にのみ残るように平坦化して、メタル配
線を形成する工程を備えることを特徴とする。
の本発明の半導体素子の配線形成方法は、基板上に層間
絶縁膜をパターニングしてトレンチを形成する工程、前
記トレンチ及び前記層間絶縁膜上にバリアメタル膜を形
成する工程、前記バリアメタル膜上にシードＣｕ膜を形
成する工程、前記シードＣｕ膜上にＰＶＤによりＰＶＤ
メタル膜を形成する工程、前記トレンチを埋めるように
前記ＰＶＤメタル膜上に電気めっきメタル膜を堆積する
工程、前記層間絶縁膜が露出し、電気メッキメタル膜が
前記トレンチ内にのみ残るように平坦化して、メタル配
線を形成する工程を備えることを特徴とする。
【００１３】ＣＶＤ又は無電気めっきにより形成したＣ
ｕ膜は非常に無秩序な方位を有し、その表面にＣｕ膜を
電気めっきする場合に、エレクトロマイグレーション
（ＥＭ）特性に有利なＣｕ配線の（１１１）結晶成長を
得難い。
ｕ膜は非常に無秩序な方位を有し、その表面にＣｕ膜を
電気めっきする場合に、エレクトロマイグレーション
（ＥＭ）特性に有利なＣｕ配線の（１１１）結晶成長を
得難い。
【００１４】本発明はＣＶＤや無電気めっきで形成した
Ｃｕ膜上に再びＰＶＤでＣｕを堆積した後、Ｃｕ電気め
っきを行うことを特徴とする。
Ｃｕ膜上に再びＰＶＤでＣｕを堆積した後、Ｃｕ電気め
っきを行うことを特徴とする。
【００１５】
【発明の実施の形態】図２ａ〜図２ｅは本発明の実施形
態による半導体素子の配線形成方法を示す工程断面図で
ある。本発明の実施形態による配線形成方法は、図２ａ
に示すように、シリコン基板２１上にＣＶＤでシリコン
酸化膜（ＳｉＯ２ ）や低誘電体（誘電常数：略１〜
３）膜を堆積して、層間絶縁膜２２を形成する。
態による半導体素子の配線形成方法を示す工程断面図で
ある。本発明の実施形態による配線形成方法は、図２ａ
に示すように、シリコン基板２１上にＣＶＤでシリコン
酸化膜（ＳｉＯ２ ）や低誘電体（誘電常数：略１〜
３）膜を堆積して、層間絶縁膜２２を形成する。
【００１６】その後、図示していないが、層間絶縁膜２
２上に感光膜を塗布し、露光及び現像工程で感光膜を選
択的にパターニングした後、パターニングした感光膜を
マスクに層間絶縁膜２２をエッチングして、ある方向に
並んだトレンチを形成する。トレンチはシングル又はデ
ュアルダマシン工程を用いる。このような工程によっ
て、シリコン基板２１の一領域が露出される。
２上に感光膜を塗布し、露光及び現像工程で感光膜を選
択的にパターニングした後、パターニングした感光膜を
マスクに層間絶縁膜２２をエッチングして、ある方向に
並んだトレンチを形成する。トレンチはシングル又はデ
ュアルダマシン工程を用いる。このような工程によっ
て、シリコン基板２１の一領域が露出される。
【００１７】次に、図２ｂに示すように、層間絶縁膜２
１及びトレンチ表面にＰＶＤやＣＶＤによってバリアメ
タル膜２３を形成する。このとき、バリアメタル膜２３
はＴａ，ＴａＮ，ＴａＣ，ＷＮ，ＴｉＮ，ＴｉＷ，Ｔｉ
ＳｉＮ，ＷＢＮ，又は、ＷＣのような物質を堆積して形
成する。そして、バリアメタル膜２３上にＣＶＤや無電
気めっきによって略１０〜１０００Åの厚さを有するシ
ードＣｕ膜２４を堆積する。
１及びトレンチ表面にＰＶＤやＣＶＤによってバリアメ
タル膜２３を形成する。このとき、バリアメタル膜２３
はＴａ，ＴａＮ，ＴａＣ，ＷＮ，ＴｉＮ，ＴｉＷ，Ｔｉ
ＳｉＮ，ＷＢＮ，又は、ＷＣのような物質を堆積して形
成する。そして、バリアメタル膜２３上にＣＶＤや無電
気めっきによって略１０〜１０００Åの厚さを有するシ
ードＣｕ膜２４を堆積する。
【００１８】その後、図２ｃに示すように、ＰＶＤでシ
ードＣｕ膜２４上に略１０〜１０００Åの厚さを有す
る、ＰＶＤメタル膜としてのＣｕ膜２５を形成する。
ードＣｕ膜２４上に略１０〜１０００Åの厚さを有す
る、ＰＶＤメタル膜としてのＣｕ膜２５を形成する。
【００１９】そして、図２ｄに示すように、電気めっき
を用いてトレンチを埋め、ＰＶＤによるＣｕ膜２５の全
面に電気めっきＣｕ膜２６を堆積する。
を用いてトレンチを埋め、ＰＶＤによるＣｕ膜２５の全
面に電気めっきＣｕ膜２６を堆積する。
【００２０】電気めっきＣｕ膜２６を形成した後、２４
時間以内に熱処理工程を行う。このとき、熱処理工程は
Ｎ２，Ａｒ，Ｈ２の単独気体又はＮ２＋Ｈ２，Ａｒ＋Ｈ
２，Ａｒ＋Ｎ２の混合気体を使用する。
時間以内に熱処理工程を行う。このとき、熱処理工程は
Ｎ２，Ａｒ，Ｈ２の単独気体又はＮ２＋Ｈ２，Ａｒ＋Ｈ
２，Ａｒ＋Ｎ２の混合気体を使用する。
【００２１】そして、熱処理工程は急速熱処理（Rapid
Thermal Process:ＲＴＰ）炉やオーブン炉で行い、急速
熱処理炉では２５０℃ 〜５００℃の温度で１秒 〜２０
分の間に行い、オーブン炉では２５０℃ 〜５００℃の
温度で１０秒 〜３０分の間に行う。
Thermal Process:ＲＴＰ）炉やオーブン炉で行い、急速
熱処理炉では２５０℃ 〜５００℃の温度で１秒 〜２０
分の間に行い、オーブン炉では２５０℃ 〜５００℃の
温度で１０秒 〜３０分の間に行う。
【００２２】次に、図２ｅに示すように、化学的・機械
的研磨工程で電気めっきＣｕ膜２６とＰＶＤによるＣｕ
膜２５とシードＣｕ膜２４とバリアメタル膜２３を平坦
に研磨して、層間絶縁膜２２を露出させてトレンチ内に
のみ多層のＣｕ配線２７を形成する。
的研磨工程で電気めっきＣｕ膜２６とＰＶＤによるＣｕ
膜２５とシードＣｕ膜２４とバリアメタル膜２３を平坦
に研磨して、層間絶縁膜２２を露出させてトレンチ内に
のみ多層のＣｕ配線２７を形成する。
【００２３】ＣＶＤ法又は無電気めっきにより形成した
シードＣｕ膜は非常に無秩序な方位を有しているが、そ
の上に堆積したＰＶＤによるＣｕ膜の場合は非常に強い
Ｃｕの（１１１）結晶性を有するので、最終的な電気め
っきＣｕ膜は強い（１１１）結晶性を有し、熱処理後に
強い（１１１）結晶性を有することになる。本方法はＣ
ｕ以外の金属、すなわちメタル配線を形成する場合にも
使用できるのはいうまでもない。
シードＣｕ膜は非常に無秩序な方位を有しているが、そ
の上に堆積したＰＶＤによるＣｕ膜の場合は非常に強い
Ｃｕの（１１１）結晶性を有するので、最終的な電気め
っきＣｕ膜は強い（１１１）結晶性を有し、熱処理後に
強い（１１１）結晶性を有することになる。本方法はＣ
ｕ以外の金属、すなわちメタル配線を形成する場合にも
使用できるのはいうまでもない。
【００２４】
【発明の効果】以上で説明した本発明の半導体素子の配
線形成方法は次のような効果がある。第一に、シードＣ
ｕ膜上にＣｕの（１１１）結晶性の良いＰＶＤによるＣ
ｕ膜を形成した後に電気めっきＣｕ膜を形成するので、
電気めっきＣｕ膜の（１１１）結晶性を向上させて、電
子移動特性の優れた信頼性のあるＣｕ配線を形成するこ
とができる。第二に、電気めっきを用いたＣｕ配線工程
を０．１μｍ以下の生産技術ノードにも容易に適用可能
である。
線形成方法は次のような効果がある。第一に、シードＣ
ｕ膜上にＣｕの（１１１）結晶性の良いＰＶＤによるＣ
ｕ膜を形成した後に電気めっきＣｕ膜を形成するので、
電気めっきＣｕ膜の（１１１）結晶性を向上させて、電
子移動特性の優れた信頼性のあるＣｕ配線を形成するこ
とができる。第二に、電気めっきを用いたＣｕ配線工程
を０．１μｍ以下の生産技術ノードにも容易に適用可能
である。
【図１】従来の半導体素子の配線形成方法を示す工程断
面図。
面図。
【図２ａ】本発明の実施形態による半導体素子の配線形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図２ｂ】本発明の実施形態による半導体素子の配線形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図２ｃ】本発明の実施形態による半導体素子の配線形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図２ｄ】本発明の実施形態による半導体素子の配線形
成方法を示す工程断面図。
成方法を示す工程断面図。
【図２ｅ】本発明の実施形態による半導体素子の配線形
成方法を示す工程断面図。
成方法を示す工程断面図。
２１：シリコン基板
２２：層間絶縁膜
２３：バリアメタル膜
２４：シードＣｕ膜
２５：ＰＶＤＣｕ膜
２６：電気めっきＣｕ膜
２７：Ｃｕ配線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 AA01 BB04 BB17 BB30 BB32
BB33 BB34 BB36 BB37 CC01
DD16 DD33 DD43 DD52 DD53
DD75 DD78 DD80 FF17 FF18
FF22 HH01 HH12 HH14
5F033 HH11 HH19 HH21 HH23 HH27
HH32 HH33 HH34 HH36 JJ01
JJ11 JJ19 JJ21 JJ23 JJ27
JJ32 JJ33 JJ34 JJ36 KK01
LL07 MM01 MM02 MM12 MM13
NN06 NN07 PP06 PP14 PP27
PP28 PP33 QQ09 QQ37 QQ48
QQ73 QQ82 RR04 WW00 WW02
WW03 XX01 XX03 XX05
Claims (16)
- 【請求項１】 基板上に層間絶縁膜をパターニングして
トレンチを形成する工程；前記トレンチ及び前記層間絶
縁膜上にバリアメタル膜を形成する工程；前記バリアメ
タル膜上にシードＣｕ膜を形成する工程；前記シードＣ
ｕ膜上に物理的蒸着によりＰＶＤメタル膜を形成する工
程；前記トレンチを埋めるようにＰＶＤメタル膜上に電
気めっきメタル層を堆積する工程；前記層間絶縁膜が露
出し、前記トレンチ内にのみ残るよう、メタル層を平坦
化してメタル配線を形成する工程；を備えることを特徴
とする半導体素子の配線形成方法。 - 【請求項２】 前記ＰＶＤメタル膜と前記電気めっきメ
タル膜と前記メタル配線におけるメタルはＣｕを使用す
ることを特徴とする請求項１記載の半導体素子の配線形
成方法。 - 【請求項３】 前記層間絶縁膜はシリコン酸化膜や低誘
電体膜を使用して形成することを特徴とする請求項１記
載の半導体素子の配線形成方法。 - 【請求項４】 前記低誘電体膜は誘電常数が１〜３の物
質を使用することを特徴とする請求項３記載の半導体素
子の配線形成方法。 - 【請求項５】 前記トレンチはシングルやデュアルダマ
シン工程で形成することを特徴とする請求項１記載の半
導体素子の配線形成方法。 - 【請求項６】 前記バリアメタル膜はＣＶＤ或いは物理
的堆積により製造することを特徴とする請求項１記載の
半導体素子の配線形成方法。 - 【請求項７】 前記バリアメタル膜はＴａ，ＴａＮ，Ｔ
ａＣ，ＷＮ．ＴｉＮ，ＴｉＷ，ＴｉＳｉＮ，ＷＢＮ，又
は、ＷＣから形成することを特徴とする請求項１記載の
半導体素子の配線形成方法。 - 【請求項８】 前記シードＣｕ膜はＣＶＤ或いは無電気
めっきを用いて形成することを特徴とする請求項１記載
の半導体素子の配線形成方法。 - 【請求項９】 前記シードＣｕ膜は１０〜１０００Åの
厚さを有するように形成することを特徴とする請求項１
記載の半導体素子の配線形成方法。 - 【請求項１０】 前記ＰＶＤメタル膜は１０〜１０００
Åの厚さを有するように形成することを特徴とする請求
項１記載の半導体素子の配線形成方法。 - 【請求項１１】 前記電気めっきメタル膜を堆積した後
に熱処理工程を更に含むことを特徴とする請求項１記載
の半導体素子の配線形成方法。 - 【請求項１２】 前記熱処理工程はＮ２，Ａｒ，Ｈ２の
単独気体、又は、Ｎ ２＋Ｈ２，Ａｒ＋Ｈ２，Ａｒ＋Ｎ２
の混合気体を使用して行うことを特徴とする請求項１１
記載の半導体素子の配線形成方法。 - 【請求項１３】 前記熱処理工程は急速熱処理炉やオー
ブン炉を用いて行うことを特徴とする請求項１１記載の
半導体素子の配線形成方法。 - 【請求項１４】 前記急速熱処理炉で行う熱処理工程
は、２５０〜５００℃の温度で１秒 〜２０分間行うこ
とを特徴とする請求項１３記載の半導体素子の配線形成
方法。 - 【請求項１５】 前記オーブン炉で行う熱処理工程は、
２５０〜５００℃の温度で１０秒〜３０分間行うことを
特徴とする請求項１３記載の半導体素子の配線形成方
法。 - 【請求項１６】 前記メタル配線の形成は前記電気めっ
きメタル膜と前記ＰＶＤメタル膜と前記シードＣｕ膜と
を化学的・機械的研磨工程で平坦化することを特徴とす
る請求項１記載の半導体素子の配線形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0032474A KR100499557B1 (ko) | 2001-06-11 | 2001-06-11 | 반도체소자의 배선 형성방법 |
| KR2001-32474 | 2001-06-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003045878A true JP2003045878A (ja) | 2003-02-14 |
Family
ID=19710629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156941A Pending JP2003045878A (ja) | 2001-06-11 | 2002-05-30 | 半導体素子の配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020187624A1 (ja) |
| JP (1) | JP2003045878A (ja) |
| KR (1) | KR100499557B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202168B2 (en) | 2004-05-26 | 2007-04-10 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| JP2017092444A (ja) * | 2015-11-09 | 2017-05-25 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100642908B1 (ko) * | 2004-07-12 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| KR100711928B1 (ko) * | 2005-12-29 | 2007-04-27 | 동부일렉트로닉스 주식회사 | 반도체 장치의 금속 배선 및 그 형성 방법 |
| US20070235876A1 (en) * | 2006-03-30 | 2007-10-11 | Michael Goldstein | Method of forming an atomic layer thin film out of the liquid phase |
| KR100750805B1 (ko) | 2006-07-12 | 2007-08-20 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100815950B1 (ko) * | 2006-12-29 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| KR100871768B1 (ko) * | 2007-05-18 | 2008-12-05 | 주식회사 동부하이텍 | 반도체 소자 및 ｂｏａｃ/ｃｏａ 제조 방법 |
| US8679962B2 (en) | 2008-08-21 | 2014-03-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit metal gate structure and method of fabrication |
| CN111162011B (zh) * | 2020-01-02 | 2022-02-08 | 长江存储科技有限责任公司 | 存储器的制作方法及存储器 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814557A (en) * | 1996-05-20 | 1998-09-29 | Motorola, Inc. | Method of forming an interconnect structure |
| US6605197B1 (en) * | 1997-05-13 | 2003-08-12 | Applied Materials, Inc. | Method of sputtering copper to fill trenches and vias |
| US6130161A (en) * | 1997-05-30 | 2000-10-10 | International Business Machines Corporation | Method of forming copper interconnections with enhanced electromigration resistance and reduced defect sensitivity |
| US6069068A (en) * | 1997-05-30 | 2000-05-30 | International Business Machines Corporation | Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity |
| KR100273989B1 (ko) * | 1997-11-25 | 2001-01-15 | 윤종용 | 반도체장치의콘택형성방법 |
| US6130156A (en) * | 1998-04-01 | 2000-10-10 | Texas Instruments Incorporated | Variable doping of metal plugs for enhanced reliability |
| US6461675B2 (en) * | 1998-07-10 | 2002-10-08 | Cvc Products, Inc. | Method for forming a copper film on a substrate |
| KR100333712B1 (ko) * | 1999-06-24 | 2002-04-24 | 박종섭 | 반도체 소자의 상감형 금속배선 형성방법 |
| KR100301248B1 (ko) * | 1999-06-29 | 2001-11-01 | 박종섭 | 반도체 소자의 금속 배선 형성 방법 |
| US6521532B1 (en) * | 1999-07-22 | 2003-02-18 | James A. Cunningham | Method for making integrated circuit including interconnects with enhanced electromigration resistance |
| US6432819B1 (en) * | 1999-09-27 | 2002-08-13 | Applied Materials, Inc. | Method and apparatus of forming a sputtered doped seed layer |
| US6136707A (en) * | 1999-10-02 | 2000-10-24 | Cohen; Uri | Seed layers for interconnects and methods for fabricating such seed layers |
| US6440849B1 (en) * | 1999-10-18 | 2002-08-27 | Agere Systems Guardian Corp. | Microstructure control of copper interconnects |
| US6395642B1 (en) * | 1999-12-28 | 2002-05-28 | Taiwan Semiconductor Manufacturing Company | Method to improve copper process integration |
| US6555171B1 (en) * | 2000-04-26 | 2003-04-29 | Advanced Micro Devices, Inc. | Cu/Sn/Pd activation of a barrier layer for electroless CU deposition |
| US6562715B1 (en) * | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
| US20020064592A1 (en) * | 2000-11-29 | 2002-05-30 | Madhav Datta | Electroless method of seed layer depostion, repair, and fabrication of Cu interconnects |
| US6800554B2 (en) * | 2000-12-18 | 2004-10-05 | Intel Corporation | Copper alloys for interconnections having improved electromigration characteristics and methods of making same |
| US6977224B2 (en) * | 2000-12-28 | 2005-12-20 | Intel Corporation | Method of electroless introduction of interconnect structures |
| US6429523B1 (en) * | 2001-01-04 | 2002-08-06 | International Business Machines Corp. | Method for forming interconnects on semiconductor substrates and structures formed |
| US6465867B1 (en) * | 2001-02-21 | 2002-10-15 | Advanced Micro Devices, Inc. | Amorphous and gradated barrier layer for integrated circuit interconnects |
| US20020127849A1 (en) * | 2001-03-09 | 2002-09-12 | Chien-Hsing Lin | Method of manufacturing dual damascene structure |
| US6740221B2 (en) * | 2001-03-15 | 2004-05-25 | Applied Materials Inc. | Method of forming copper interconnects |
| US6528412B1 (en) * | 2001-04-30 | 2003-03-04 | Advanced Micro Devices, Inc. | Depositing an adhesion skin layer and a conformal seed layer to fill an interconnect opening |
-
2001
- 2001-06-11 KR KR10-2001-0032474A patent/KR100499557B1/ko not_active IP Right Cessation
-
2002
- 2002-05-30 JP JP2002156941A patent/JP2003045878A/ja active Pending
- 2002-05-31 US US10/157,853 patent/US20020187624A1/en not_active Abandoned
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202168B2 (en) | 2004-05-26 | 2007-04-10 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| CN100364045C (zh) * | 2004-05-26 | 2008-01-23 | 株式会社东芝 | 半导体器件的制造方法 |
| JP2017092444A (ja) * | 2015-11-09 | 2017-05-25 | サムソン エレクトロ−メカニックス カンパニーリミテッド． | コイル部品及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020094362A (ko) | 2002-12-18 |
| KR100499557B1 (ko) | 2005-07-07 |
| US20020187624A1 (en) | 2002-12-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6541374B1 (en) | Method of depositing a diffusion barrier for copper interconnection applications | |
| US7790617B2 (en) | Formation of metal silicide layer over copper interconnect for reliability enhancement | |
| US6323554B1 (en) | Refractory metal capped low resistivity metal conductor lines and vias formed using PVD and CVD | |
| US20020024142A1 (en) | Semiconductor device and manufacturing method of the same | |
| US7166922B1 (en) | Continuous metal interconnects | |
| US20090081863A1 (en) | Method of forming metal wiring layer of semiconductor device | |
| KR20010109281A (ko) | 마이크로일렉트로닉 구조 | |
| JP3244058B2 (ja) | 半導体装置の製造方法 | |
| JP4169950B2 (ja) | 半導体装置の製造方法 | |
| JP2003045878A (ja) | 半導体素子の配線形成方法 | |
| US6468908B1 (en) | Al-Cu alloy sputtering method with post-metal quench | |
| KR100301248B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| US20050277292A1 (en) | Method for fabricating low resistivity barrier for copper interconnect | |
| JP2001053077A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0922907A (ja) | 埋め込み導電層の形成方法 | |
| JP2001007049A (ja) | 半導体集積回路装置の製造方法およびその製造装置 | |
| JP4733804B2 (ja) | 配線の形成方法 | |
| JP2002043247A (ja) | 半導体素子の金属薄膜及びその形成方法 | |
| US6440841B2 (en) | Method of fabricating vias | |
| JP2000124310A (ja) | 半導体装置およびその製造方法 | |
| JP3269490B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| TW455954B (en) | Manufacturing process using thermal annealing process to reduce the generation of hillock on the surface of Cu damascene structure | |
| KR20020055179A (ko) | 반도체소자의 알루미늄 합금 박막 제조 방법 | |
| KR20040009789A (ko) | 반도체 소자 및 그 제조 방법 | |
| TW533542B (en) | Manufacturing method of damascene copper wire |