JP4733804B2 - 配線の形成方法 - Google Patents
配線の形成方法 Download PDFInfo
- Publication number
- JP4733804B2 JP4733804B2 JP2000041807A JP2000041807A JP4733804B2 JP 4733804 B2 JP4733804 B2 JP 4733804B2 JP 2000041807 A JP2000041807 A JP 2000041807A JP 2000041807 A JP2000041807 A JP 2000041807A JP 4733804 B2 JP4733804 B2 JP 4733804B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- wiring
- layer
- film
- intermediate layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 80
- 230000015572 biosynthetic process Effects 0.000 title claims description 39
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 24
- 238000009713 electroplating Methods 0.000 claims abstract description 23
- 150000001875 compounds Chemical class 0.000 claims abstract description 10
- 239000010949 copper Substances 0.000 claims description 126
- 229910052802 copper Inorganic materials 0.000 claims description 23
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 18
- 238000000137 annealing Methods 0.000 claims description 17
- 239000002994 raw material Substances 0.000 claims description 15
- 230000008569 process Effects 0.000 claims description 13
- 239000003870 refractory metal Substances 0.000 claims description 10
- 239000007788 liquid Substances 0.000 claims description 7
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 5
- 230000009467 reduction Effects 0.000 claims description 2
- 238000011946 reduction process Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 19
- 230000009977 dual effect Effects 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 5
- 238000002844 melting Methods 0.000 abstract 1
- 230000008018 melting Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 177
- 230000004888 barrier function Effects 0.000 description 27
- 238000002474 experimental method Methods 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 11
- 238000007747 plating Methods 0.000 description 11
- 239000007789 gas Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 229910052718 tin Inorganic materials 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- IZZWAVLUDXHAFI-UHFFFAOYSA-N [Zr]N Chemical compound [Zr]N IZZWAVLUDXHAFI-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910017755 Cu-Sn Inorganic materials 0.000 description 1
- 229910017770 Cu—Ag Inorganic materials 0.000 description 1
- 229910017927 Cu—Sn Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- -1 Ta and Ti Chemical class 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000006263 metalation reaction Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000007086 side reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の属する技術分野】
本発明は、いわゆるダマシン法により絶縁膜の微細な溝内に配線を充填形成してなる配線の形成方法及び半導体装置に関し、特に当該配線を下層配線とビア孔を通じて接続するように形成するデュアルダマシン法に適用して好適である。
【0002】
【従来の技術】
従来より、低抵抗で高いエレクトロマイグレーション(EM)耐性を有するCu配線は、近時におけるLSIの高集積化及び微細化の要請に応え得る高信頼性材料として期待されている。
【0003】
その一方で、Cuは微細加工が困難な配線材料であり、例えば通常の金属配線のようにフォトリソグラフィーでは微細加工に限界がある。
【0004】
そこで、Cu配線の微細加工に有効な手法の一つとして、下層配線上を覆う下地絶縁膜にビア・溝加工を施し、当該ビア孔及び溝内をCuで充填することによりビア孔で接続された多層配線の形成を行うデュアルダマシン法が注目され始めている。そして、このデュアルダマシン法を用いてCuの埋め込みを行う実用化に最も適切な手法として、電解メッキ法が検討されている。
【0005】
【発明が解決しようとする課題】
電解メッキ法を用いてCu配線形成を行う場合、メッキ下地膜としてCuシード層が必要であり、現在のところCuシード層はスパッタ法により成膜されている。ところが、デュアルダマシン法に電解メッキ法を併用して微細配線(例えば、アスペクト比が3以上)を形成する場合、微細且つ複雑な形状の溝及びビア孔の内壁面をきれいに覆うようにスパッタ法でCuシード層を形成することは極めて困難である。
【0006】
そこで、スパッタ法に替わり、高アスペクト比構造の前記内壁面にCuシード層をきれいに形成する有効な手法として、化学気相成長法(CVD法)の適用が検討されている。
【0007】
Cuシード層は、その膜質として前述のように下地構造に対する表面被覆性に加え、下地膜との密着性に優れていることが要求される。CVD法を用いてCuシード層を形成する際には、表面被覆性については十分な効果が得られるが、下地膜との密着性が弱くなるという問題がある。Cuシード層が密着性に劣るものであれば、その後のCuメッキ膜を形成した状態では更なる密着性の劣化を生じ、続く化学機械研磨(CMP)の工程でCuメッキ膜の剥離が発生してしまうため、実際のプロセスとして使用に耐え得るものとは言えない。
【0008】
このように、デュアルダマシン法に電解メッキ法を併用して微細なCu配線を形成する場合、Cuメッキ膜の表面被覆性の向上についてはCVD法の導入により解決されるものの、密着性の低下による悪影響は甚大であり、これを克服する好適な手法が模索されている現況にある。
【0009】
本発明は、前記課題に鑑みてなされたものであり、ダマシン法に電解メッキ法を併用して微細なCu配線を形成するに際して、Cuメッキ膜の表面被覆性のみならず下地膜との密着性を十分に確保して所望の微細配線の形成を可能とし、更なる微細化・高集積化に対応した信頼性の高い配線の形成方法及び当該配線を備えた半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明者らは、鋭意検討の結果、以下に示す発明の諸態様に想到するに至った。
【0011】
第1の態様は、ダマシン法に電解メッキ法を併用して微細なCu配線を形成する配線の形成方法である。具体的には、基板の上層に形成された絶縁膜に少なくとも配線溝を形成する工程と、前記配線溝の内壁面を覆うように、少なくとも高融点金属を含有する材料からなる下地層を化学気相成長法により形成する工程と、Zr又はZr化合物からなる中間層を化学気相成長法により形成する工程と、電解メッキ用のシード層を化学気相成長法により形成する工程と、前記配線溝を埋め込むように電解メッキ法により銅又は銅を含む金属層を形成する工程と、前記銅又は銅を含む金属層を研磨して、前記配線溝内を充填するように前記銅又は銅を含む金属層を残して配線を形成する工程とを有し、前記中間層を形成した後に、前記中間層に対してアニール処理及び還元処理を施す。
【0012】
ここで、前記中間層を形成する際に用いる化学気相成長による成膜原料を、常温で気体又は液体であり、前記中間層の適切な成長温度が350℃〜450℃であり、前記成長温度以下の取り扱い所定温度範囲で高蒸気圧を有するものとすることが好適である。
【0013】
この場合、前記下地層を形成する前記工程と、前記中間層を形成する前記工程とを同一の成膜室内で連続的に実行することが好適である。
【0014】
また、前記下地層を形成する際に用いる化学気相成長による成膜原料における前記高融点金属と化学結合した付加物と、前記中間層を形成する際に用いる化学気相成長による成膜原料におけるZrと化学結合した付加物とを同一のものとすることが好適である。
【0015】
また、前記下地層を形成する前記工程と、前記中間層を形成する前記工程とを、真空を介して接続したそれぞれ独立の成膜室内で実行してもよい。
【0016】
この場合、前記中間層を形成する際に用いる化学気相成長による成膜原料を、常温で気体又は液体であり、前記中間層の適切な成長温度が100℃〜450℃であり、前記成長温度以下の取り扱い所定温度範囲で高蒸気圧を有するものとすることが好適である。
【0017】
また前記第1の態様は、ダマシン法を用いる場合に比べて、更に複雑且つ微細な成膜を要するデュアルダマシン法に適用して好適である。即ち、前記基板の上層に下部配線が形成されており、前記下部配線と接続孔を通じて電気的に接続されるように前記配線を形成するに際して、前記下地膜を前記配線溝及び前記接続孔の内壁面を覆うように形成した後、前記中間層及び前記シード層を形成し、前記配線溝及び前記接続孔を埋め込むように前記銅又は銅を含む金属層を形成する。
【0020】
【作用】
微細且つ高アスペクト比の複雑な形状の部位に優れた表面被覆性をもって成膜を行うには、化学気相成長法(CVD法)が最も有効な手段である。そこで本発明においては、ダマシン法に電解メッキ法を併用して高アスペクト比の微細なCu配線を形成するに際して、高融点金属を含有する下地膜及び電解メッキ用のシード層をCVD法により成膜することに加え、下地膜とシード層との間にZr又はZr化合物からなる中間層をCVD法により成膜する。この中間層の存在により、シード層が優れた表面被覆性をもって密着性良く形成され、これに依存して電解メッキによる銅又は銅を含む金属層が密着性良く微細な配線溝(及び接続孔)内を充填し、所望の微細配線が実現する。
【0021】
【発明の実施の形態】
以下、本発明を適用した具体的な実施形態について図面を参照しながら詳細に説明する。
【0022】
(本実施形態による多層配線の形成)
本実施形態では、いわゆるデュアルダマシン法に電解メッキ法を併用して高アスペクト比の微細なCu又はCuを含む金属多層配線、ここでは多層Cu配線を形成する好適な方法を開示する。
図1〜図3は、本実施形態による多層Cu配線(ここでは2層)の形成方法を工程順に示す概略断面図である。
【0023】
先ず、図1(a)に示すように、所定の半導体素子が形成された半導体基板(不図示)を覆うようにSiO2を材料として層間絶縁膜2を膜厚500nm程度に堆積形成した後、膜厚30nm程度の薄いSiN膜3を形成し、フォトリソグラフィー及びそれに続くドライエッチングによりSiN膜3及び層間絶縁膜2を加工し、幅300nm程度、深さ530nm程度の配線溝4をパターン形成する。
【0024】
続いて、配線溝4の内壁面を含むSiN膜3上に、高融点金属を含む材料、ここではTiN又はTaNよりなる下地層(バリアメタル層)5をCVD法により膜厚10nm程度に成膜し、次いでメッキ用のCuシード層1をCVD法により膜厚50nm程度に成膜した後、電解メッキ法により配線溝4を埋め込むようにSiN膜3上にCu層6を堆積形成する。
【0025】
そして、SiN膜3をストッパーとして、Cu層6に化学機械研磨(CMP)を施し、配線溝4を充填する下部Cu配線7を形成する。
【0026】
続いて、図1(b)に示すように、下部Cu配線7上を含むSiN膜3上にSiO2を材料として層間絶縁膜8を膜厚700nm程度に堆積形成した後、膜厚30nm程度の薄いSiN膜9を形成し、フォトリソグラフィー及びそれに続くドライエッチングによりSiN膜9を加工して、下部Cu配線7の直上に孔部10をパターン形成する。
【0027】
続いて、図1(c)に示すように、孔部10上を含むSiN膜9上にSiO2を材料として層間絶縁膜11を膜厚500nm程度に堆積形成し、フォトリソグラフィー及びそれに続くドライエッチングにより層間絶縁膜8,11を加工する。このとき、層間絶縁膜11上のレジストマスク形状に倣って層間絶縁膜11に配線溝12がパターン形成されるとともに、当該配線溝12の底部に存するSiN膜9がマスクとなって孔部10の形状に倣ったパターンが層間絶縁膜8に形成され、下部Cu配線7の表面の一部を露出させるビア孔13が形成される。
【0028】
続いて、図2(a)に示すように、配線溝12及びビア孔13の内壁面を含む層間絶縁膜11上に、高融点金属を含む材料、ここではTiN又はTaNよりなる下地層(バリアメタル層)14をCVD法により膜厚10nm程度に成膜する。
【0029】
続いて、図2(b)に示すように、バリアメタル層14を覆うように、Zr又はZr化合物、ここではZrからなる中間層15をCVD法により膜厚5nm程度に成膜する。なお後述するように、中間層15の形成前後に半導体基板にアニール処理を施すことが好適である。当該アニール処理の後、H2(H2+N2)ガスを用いたプラズマ処理及びHhfac処理を行うことが好ましい。
【0030】
更に後述するように、バリアメタル層14の形成工程と中間層15の形成工程は各々のCVD成膜原料を適宜選択することにより、同一成膜室内で同一成膜温度により連続的に行うことが可能となる。
【0031】
続いて、図2(c)に示すように、中間層15を覆うように、Cuメッキ用のCuシード層16をCVD法により膜厚50nm程度に成膜する。なお後述するように、Cuシード層16の形成後に、再びアニール処理を施すことが好適である。
【0032】
続いて、図3(a)に示すように、電解メッキ法により配線溝12及びビア孔13を埋め込むようにCuシード層16上にCu層17を堆積形成する。
【0033】
そして、図3(b)に示すように、Cu層17に化学機械研磨(CMP)を施し、配線溝12及びビア孔13を充填する上部Cu配線18を形成する。
以上の工程により、下部Cu配線7と上部Cu配線18とがビア孔13を通じて電気的に接続されてなる微細な多層配線が完成する。
【0034】
なおここでは、上部Cu配線18の形成のみに中間層15を用いた例を開示したが、もちろん下部Cu配線7に適用してもよい。実際、多層配線の更なる微細化を図る際には、ビア孔13をもたない下部Cu配線7にも中間層15を適用することが好適である。
【0035】
(本実施形態による主要構成の機能)
上述した多層配線の形成方法において、本実施形態の主要構成は、配線溝12及びビア孔13が一体となった微細で複雑な部位をCuで充填してなる上部Cu配線18を形成する際に、バリアメタル層14及びCuシード層16をCVD法により成膜することに加え、バリアメタル層14とCuシード層16との間にZr又はZr化合物からなる中間層15をCVD法により成膜することにある。
【0036】
ここで、中間層15を成膜するにあたり、CVD用の成膜原料の適切な選択が重要である。具体的には、他の構成部材に与える影響、当該成膜原料の取り扱いの容易性、形成工程の簡略性、他の構成部材、特にバリアメタル層14との関連性等を総合的に考察して選択する必要がある。
【0037】
先ず、他の構成部材に与える影響を緩和する要請から、特にCVD法による成膜温度が問題となる。高い成膜温度が必要な成膜原料を用いた場合、特に下層に形成された配線や半導体素子に悪影響を及ぼすおそれがある。従って、成膜温度が比較的低い(好ましくは450℃以下)成膜原料であることが要求される。
【0038】
次に、取り扱いの容易性の要請から、成膜原料は常温で気体又は液体であることが要求される。もちろん、気体であることが理想的ではあるが、前記成膜温度の制限要請から、現実的には液体の成膜原料が使用候補として挙げられる。更に当該成膜原料は、成膜温度以下の取り扱い所定温度範囲で十分な蒸気圧を有するものであることが必要である。
【0039】
上記の各要件を満たすことがCVD法により中間層15の成膜を行ううえで必須となるが、更にこれらに加えて、バリアメタル層14との関連性から、形成工程の簡略化を図ることが要請される。具体的には、バリアメタル層14を形成する工程と、中間層15を形成する工程とを同一の成膜室内で連続的に実行することが好ましい。これを実現する好適な一例として、バリアメタル層14のCVD成膜原料における高融点金属と化学結合する付加物と、中間層15のCVD成膜原料におけるZrと化学結合する付加物とを同一となるように成膜原料を選択することが考えられる。
【0040】
本発明者らは、以上の考察から、中間層15のCVD成膜原料として、Zr{N(C2H5)2}4(テトラジエチルアミノジルコニウム)等のアミノジルコニウムが最も好適な化合物の一つであることを見出した。以下、前記各要件との関連で、Zr{N(C2H5)2}4を例に採り中間層15のCVD成膜原料としての有用性について説明する。
【0041】
即ち、Zr{N(C2H5)2}4は常温で液体であり、成膜温度が200℃程度と比較的低く、当該成膜温度以下の取り扱い所定温度範囲で十分な蒸気圧を有する。
【0042】
具体的に、Zr{N(C2H5)2}4の熱物性評価を行った。
先ず、図4の円内に示すような圧力測定器を用いて、Zr{N(C2H5)2}4の加熱時における圧力測定を行ったところ、図4の特性曲線に示されるように、100℃付近から圧力上昇の割合に変化が生じており、この付近から熱分解が生じていることがわかる。この100℃以下における領域での圧力変化から蒸気圧曲線を求めた結果、飽和蒸気圧P(Torr)は、温度をT(K)として、
logP=−1756/T+4.727 (313<T<353) …(1)
であることが判明した。これは、CVD成膜原料として申し分ない値である。
【0043】
更に、200℃付近からは圧力上昇の割合が急激に変化していることがわかった。残留ガスのFI−IR測定の結果、
100℃付近からの変化は、Rを所定の炭価水素として、
Zr{N(C2H5)2}4→Zr+2HN(C2H5)2+N2+2RH …(2)
200℃付近からの変化は、Rを所定の炭価水素として、
2HN(C2H5)2→N2+2RH …(3)
となるものと予測される。
【0044】
以上の結果から、Zr{N(C2H5)2}4をCVD成膜原料として用いる場合、100℃程度、好ましくは200℃程度の比較的低温の成膜温度から成膜可能であり、しかも十分な飽和蒸気圧を有するために取り扱いが容易であって、所望の正確な成膜は可能であることがわかった。
【0045】
更に、Zr{N(C2H5)2}4は、バリアメタル膜14のCVD成膜原料として用いられるTi{N(C2H5)2}4(テトラジエチルアミノチタニウム)と付加物に相当する部分、即ち{N(C2H5)2}が同一であるため、副反応生成物が発生するおそれがなく、従ってバリアメタル層14を形成する工程と、中間層15を形成する工程とを同一の成膜室内で連続的に実行することが可能となる。
【0046】
ここで、Ti{N(C2H5)2}4の飽和蒸気圧P(Torr)は、温度をT(K)として、
logP=−3038/T+7.906 …(4)
であり、上述したZr{N(C2H5)2}4の飽和蒸気圧と大差なく、しかもZr{N(C2H5)2}4とTi{N(C2H5)2}4とでは分解温度が近接していることから、同一温度での連続成長が可能である。当該成膜温度としては、バリアメタル層14の方が高温を要するためにこれに律され、350℃〜450℃となる。従ってこの場合、CVD成膜原料を切り替えるだけでバリアメタル層14及び中間層15の連続的成膜が可能であり、工程数の大幅な削減化及び簡略化が実現する。もちろん、バリアメタル層14及び中間層15を別の成膜室内で形成する場合には、中間層15の成膜温度はバリアメタル層14とは独立に100℃〜450℃の範囲内で設定することができる。
【0047】
以上説明したように、Zr{N(C2H5)2}4が中間層15のCVD成膜原料として最適であることがわかった。そして、これにより中間層15を形成することにより、ダマシン法に電解メッキ法を併用して高アスペクト比の微細なCu配線を優れた表面被覆性をもって密着性良く形成することが可能となる。
【0048】
更に、中間層15及びCuシード層16の各形成工程の前後でアニール処理を行うことにより、更なる密着性の向上が実現することが確認された。これは、当該アニール処理により、バリアメタル層14については膜中に残留した不純物の除去、中間層15については膜中に残留した不純物の除去、結晶性の向上及び脱N、Cuシード層16については膜中に残留した不純物の除去の各効果を奏するためである。
【0049】
また、Zr{N(C2H5)2}4は窒素(N)を含有するため、成膜されたZrからなる中間層15は窒化物になり易い傾向がある。ZrNの抵抗率は13.6μΩcmであり、Zrの抵抗率である40.0μΩcmより低いが、4価の窒化物であるZr3N4は高抵抗物質であるため、ビア孔13の部位に使用するには若干問題である。そこで中間層15の高抵抗化を防止するため、中間層15の成膜後に還元処理、特にH2(H2+N2)ガスを用いたプラズマ処理やHhfac処理を行うことが有効である。また、バリアメタル層の材料として、Ta,Ti等の窒化物を作り易い高融点金属を使用することにより、Zrの窒化を抑制し、高抵抗化を防止するようにしても好適である。
【0050】
(実験例)
以下、上述した本実施形態による主要構成の諸効果を調べた各実験について説明する。
ここでは、中間層15のCVD成膜原料としてZr{N(C2H5)2}4を用い、図5に示すように、反応室Aと反応室Bが搬送室を介して併設されてなるCVD成膜チャンバーを用いて中間層15及びCuシード層16をそれぞれ成膜した。
【0051】
−実験1−
バリアメタル層14としてPVD法により膜厚20nm程度のTaN膜を形成した下地基板を用いた。先ず、反応室A内で中間層15の成膜を行い、続いて反応室B内でCuシード層16の成膜を行った。
【0052】
このときの各成膜条件は、
中間層15については、バブラー温度を50℃で供給量を200sccm、キャリアガスをHeとして供給量を500sccm、基板温度を250℃、圧力を1kPaとした。
Cuシード層16については、CuのCVD成膜原料をCu(hfac)TMVS−1.0g/min、キャリアガスをH2として供給量を500sccm、、基板温度を180℃、圧力を1kPaとした。
【0053】
成膜した中間層15及びCuシード層16の膜厚はそれぞれ10nm程度、50nm程度となった。
得られたCuシード層16上にCu層17を膜厚1μm程度にメッキ成膜し、CMPを施した結果、膜剥離が発生していないことが確認された。
【0054】
−実験2−
バリアメタル層14としてCVD法により膜厚10nm程度のTiN膜を形成した下地基板を用い、実験1と同様に中間層15及びCuシード層16の成膜を行った。ここでは、中間層15の成膜前に、400℃で10分間のアニール処理を施した。
得られたCuシード層16上にCu層17を膜厚1μm程度にメッキ成膜し、テープテストを行った結果、アニール処理を行わない場合に比して良好な密着性を示した。
【0055】
−実験3−
実験1と同様に中間層15及びCuシード層16の成膜を行った。ここでは、中間層15の成膜後に、H2を用い300℃で10分間のアニール処理を施した。
得られたCuシード層16上にCu層17を膜厚1μm程度にメッキ成膜し、テープテストを行った結果、アニール処理を行わない場合に比して良好な密着性を示した。
【0056】
−実験4−
実験1と同様に中間層15及びCuシード層16の成膜を行った。ここでは、Cuシード層16の成膜前にH2を用いたプラズマ処理を施した。
得られたCuシード層16の抵抗測定を行った結果、その比抵抗が2.8μΩcmとなり、プラズマ処理を施さない場合の3.5μΩcmに比して減少することが確認された。
【0057】
−実験5−
実験1と同様に中間層15及びCuシード層16の成膜を行った。ここでは、Cuシード層16の成膜前に供給量10sccm,1min,180℃の条件でHhfac処理を施した。
得られたCuシード層16の抵抗測定を行った結果、その比抵抗が2.9μΩcmとなり、Hhfac処理を施さない場合の3.5μΩcmに比して減少することが確認された。
【0058】
−実験6−
バリアメタル層14としてPVD法によりTa膜を形成した下地基板を用い、実験1と同様に中間層15及びCuシード層16の成膜を行った。
得られたCuシード層16の抵抗測定を行った結果、その比抵抗が2.7μΩcmと低値を示すことが確認された。
【0059】
−実験7−
実験1と同様に中間層15及びCuシード層16の成膜を行った。ここでは、Cuシード層16の成膜後に、真空・350℃で10分間のアニール処理を施した。
得られたCuシード層16上にCu層17を膜厚1μm程度にメッキ成膜し、テープテストを行った結果、アニール処理を行わない場合に比して良好な密着性を示した。
【0060】
−実験8−
先ず、Ti{N(C2H5)2}4をCVD成膜原料とし、350℃の成膜温度でTiNからなるバリアメタル層14を膜厚10nm程度に成膜した後、同一成膜室内で連続して中間層15を成膜した。
中間層15の各成膜条件は、、バブラー温度を50℃で供給量を100sccm、キャリアガスをHeとして供給量を500sccm、基板温度を350℃、圧力を0.5kPaとした。
得られた膜厚50nm程度Cuシード層16上にCu層17を膜厚1μm程度にメッキ成膜し、テープテストを行った結果、良好な密着性を示した。
【0061】
−実験9−
バリアメタル層14としてCVD法により膜厚10nm程度のTiN膜を形成した下地基板を用い、中間層15を(1)膜厚10nm程度、(2)膜厚20nm程度、(3)膜厚50nm程度の3種類成膜した後、Cuシード層16を膜厚50nm程度に成膜した。
得られたCuシード層16上にCu層17を膜厚1μm程度にメッキ成膜し、テープテストを行った結果、密着強度は(1)>(2)>(3)となり、(1),(2)については良好な密着性を示すことを確認した。
【0062】
前記各実験結果を含む各種条件に対するテープテストの結果を、まとめて以下の表1に示す。
【0063】
【表1】
【0064】
以上説明したように、本実施形態によれば、ダマシン法に電解メッキ法を併用して高アスペクト比の微細なCu配線を形成するに際して、高融点金属を含有するバリアメタル層14及び電解メッキ用のCuシード層16をCVD法により成膜することに加え、バリアメタル層14とCuシード層16との間にZr又はZr化合物からなる中間層15をCVD法により成膜する。この中間層15の存在により、Cuシード層16が優れた表面被覆性をもって密着性良く形成され、これに依存して電解メッキによるCu層17が密着性良く微細な配線溝(及び接続孔)内を充填し、所望の微細配線18が実現する。
【0065】
(多層配線を備えた半導体装置)
具体的に、半導体基板上に半導体素子を備え、前述の各工程により多層配線が形成されてなる半導体装置の一例を図6に示す。
【0066】
この半導体装置は、半導体基板101上に形成されたMOSトランジスタと、当該MOSトランジスタと接続された多層配線(ここでは2層)とを有して構成されている。
【0067】
MOSトランジスタは、ゲート絶縁膜102を介して帯状のゲート電極103がパターン形成され、ゲート電極103の両側における半導体基板1の表層に不純物が導入されてソース/ドレイン104が形成されて構成されている。
【0068】
更に、MOSトランジスタを覆う層間絶縁膜105が形成され、ソース/ドレイン104とコンタクト孔106を介して前述の下部Cu配線7が形成される。そして、下部Cu配線7とビア孔13を介して接続されるように上部Cu配線18が形成されて、半導体装置が構成される。ここで、下部Cu配線7及び上部Cu配線18は、前述のようにデュアルダマシン法に電解メッキ法を併用して形成されたものであり、特に上部Cu配線18は、配線溝12及びビア孔13の内壁面にバリアメタル層14、Zr又はZr化合物からなる中間層15及びCuシード層16がCVD法により順次成膜され、配線溝12及びビア孔13をCuメッキで充填するように形成されるものである。
【0069】
この半導体装置は、優れた表面被覆性及び密着性を確保された微細な多層配線を有しており、近時における装置の微細化・高集積化の要請に十分応えることのできる信頼性の高いものである。
【0070】
なお、本実施形態では、多層Cu配線を形成する場合を例示したが、本発明はこれに限定されず、Cuを含む金属多層配線に適用可能である。具体的に当該金属としては、Cu−Sn、Cu−Ag等が好適であり、これによりマイグレーション耐性を大幅に改善することができる。
【0071】
以下に示す諸態様もまた、本発明を構成する。
【0072】
態様1は、前記第1の態様に記載の配線の形成方法であり、前記下地層を形成する前記工程と、前記中間層を形成する前記工程とを同一の成膜室内で連続的に実行するに際して、前記両工程における成膜温度を350℃〜450℃の同一温度とすることを特徴とする。
【0073】
態様2は、前記第1の態様に記載の配線の形成方法であり、前記下地層を形成する前記工程と、前記中間層を形成する前記工程とをそれぞれ独立の成膜室内で実行するに際して、前者の前記工程における成膜温度を350℃〜450℃とし、後者の前記工程における成膜温度を100℃〜450℃とすることを特徴とする。
【0074】
態様3は、前記第1の態様に記載の配線の形成方法であり、前記中間層を形成する際に用いる化学気相成長による前記成膜原料がアミノジルコニウムであることを特徴とする。
【0075】
態様4は、前記第1の態様に記載の配線の形成方法であり、前記下地層を形成した後にアニール処理を施すことを特徴とする。
【0076】
態様5は、前記第1の態様に記載の配線の形成方法であり、前記中間層を形成した後にアニール処理を施すことを特徴とする。
【0077】
態様6は、前記第1の態様に記載の配線の形成方法であり、前記Cuシード層を形成した後にアニール処理を施すことを特徴とする。
【0078】
態様7は、前記第1の態様に記載の配線の形成方法であり、前記中間層を形成した後、前記Cuシード層を形成する前に、前記中間層にプラズマ処理を施すことを特徴とする。
【0079】
態様8は、前記第1の態様に記載の配線の形成方法であり、前記中間層を形成した後、前記Cuシード層を形成する前に、前記中間層にHhfac処理を施すことを特徴とする。
【0080】
態様9は、前記第1の態様に記載の配線の形成方法であり、前記中間層を膜厚10nm以下に形成することを特徴とする。
【0081】
態様10は、前記第2の態様に記載の半導体装置であり、前記態様1〜9を適用することを特徴とする。
【0082】
【発明の効果】
本発明によれば、ダマシン法に電解メッキ法を併用して微細なCu配線を形成するに際して、Cuメッキ膜の表面被覆性のみならず下地膜との密着性を十分に確保して所望の微細配線の形成を可能とし、更なる微細化・高集積化に対応した信頼性の高い配線の形成が可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図2】図1に引き続き、本発明の実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図3】図2に引き続き、本発明の実施形態による多層配線の形成方法を工程順に示す概略断面図である。
【図4】中間層のCVD成膜原料であるZr{N(C2H5)2}4の熱物性評価を示す特性図である。
【図5】中間層及びCuシード層を成膜するためのCVDチャンバーを示す模式図である。
【図6】本実施形態の半導体装置の一例を示す概略断面図である。
【符号の説明】
2,8,11,105 層間絶縁膜
3,9 SiN膜
4,12 配線溝
5,14 下地層(バリアメタル層)
6,17 Cu層
7 下部Cu配線
10 孔部
13 ビア孔
15 中間層
16 Cuシード層
18 上部Cu配線
101 半導体基板
102 ゲート絶縁膜
103 ゲート電極
104 ソース/ドレイン
106 コンタクト孔
Claims (10)
- 基板の上層に形成された絶縁膜に少なくとも配線溝を形成する工程と、
前記配線溝の内壁面を覆うように、少なくとも高融点金属を含有する材料からなる下地層を化学気相成長法により形成する工程と、
Zr又はZr化合物からなる中間層を化学気相成長法により形成する工程と、
電解メッキ用のシード層を化学気相成長法により形成する工程と、
前記配線溝を埋め込むように電解メッキ法により銅又は銅を含む金属層を形成する工程と、
前記銅又は銅を含む金属層を研磨して、前記配線溝内を充填するように前記銅又は銅を含む金属層を残して配線を形成する工程と
を有し、
前記中間層を形成した後に、前記中間層に対してアニール処理及び還元処理を施すことを特徴とする配線の形成方法。 - 前記中間層を形成する際に用いる化学気相成長による成膜原料は、常温で気体又は液体であり、前記中間層を、350℃〜450℃の成長温度で形成することを特徴とする請求項1に記載の配線の形成方法。
- 前記下地層を形成する前記工程と、前記中間層を形成する前記工程とを同一の成膜室内で連続的に実行することを特徴とする請求項2に記載の配線の形成方法。
- 前記下地層を形成する際に用いる化学気相成長による成膜原料における前記高融点金属と化学結合した付加物と、前記中間層を形成する際に用いる化学気相成長による成膜原料におけるZrと化学結合した付加物とが同一であることを特徴とする請求項3に記載の配線の形成方法。
- 前記中間層を形成する際に用いる化学気相成長による成膜原料は、常温で気体又は液体であり、前記中間層を、100℃〜450℃の成長温度で形成することを特徴とする請求項1に記載の配線の形成方法。
- 前記下地層を形成する前記工程と、前記中間層を形成する前記工程とを、真空を介して接続したそれぞれ独立の成膜室内で実行することを特徴とする請求項5に記載の配線の形成方法。
- 前記基板の上層に下部配線が形成されており、前記下部配線と接続孔を通じて電気的に接続されるように前記配線を形成するに際して、前記下地膜を前記配線溝及び前記接続孔の内壁面を覆うように形成した後、前記中間層及び前記シード層を形成し、前記配線溝及び前記接続孔を埋め込むように前記銅又は銅を含む金属層を形成することを特徴とする請求項1に記載の配線の形成方法。
- 前記シード層を形成した後に、アニール処理を行うことを特徴とする請求項1〜7のいずれか1項に記載の配線の形成方法。
- 前記下地層を形成した後に、アニール処理を行うことを特徴とする請求項1〜8のいずれか1項に記載の配線の形成方法。
- 前記還元処理がH2を用いたプラズマ処理又はHhfac処理であることを特徴とする請求項1〜9のいずれか1項に記載の配線の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000041807A JP4733804B2 (ja) | 2000-02-18 | 2000-02-18 | 配線の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000041807A JP4733804B2 (ja) | 2000-02-18 | 2000-02-18 | 配線の形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001230219A JP2001230219A (ja) | 2001-08-24 |
JP4733804B2 true JP4733804B2 (ja) | 2011-07-27 |
Family
ID=18564976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000041807A Expired - Fee Related JP4733804B2 (ja) | 2000-02-18 | 2000-02-18 | 配線の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4733804B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100334709C (zh) * | 2000-11-02 | 2007-08-29 | 富士通株式会社 | 半导体器件及其制造方法 |
KR100447232B1 (ko) * | 2001-12-28 | 2004-09-04 | 주식회사 하이닉스반도체 | 듀얼 다머신 구조의 금속 배선 형성 방법 |
JP3944838B2 (ja) | 2002-05-08 | 2007-07-18 | 富士通株式会社 | 半導体装置及びその製造方法 |
WO2009107205A1 (ja) | 2008-02-27 | 2009-09-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US8679970B2 (en) * | 2008-05-21 | 2014-03-25 | International Business Machines Corporation | Structure and process for conductive contact integration |
US9397045B2 (en) | 2014-10-16 | 2016-07-19 | Taiwan Semiconductor Manufacturing Co., Ltd | Structure and formation method of damascene structure |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08291385A (ja) * | 1995-04-20 | 1996-11-05 | Tokyo Electron Ltd | 処理装置のシャワーヘッド構造及び処理ガスの供給方法 |
JPH09330647A (ja) * | 1996-06-07 | 1997-12-22 | Canon Inc | 電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた画像形成装置及び該電子放出素子の製造方法 |
JPH11186261A (ja) * | 1997-12-19 | 1999-07-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2000
- 2000-02-18 JP JP2000041807A patent/JP4733804B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08291385A (ja) * | 1995-04-20 | 1996-11-05 | Tokyo Electron Ltd | 処理装置のシャワーヘッド構造及び処理ガスの供給方法 |
JPH09330647A (ja) * | 1996-06-07 | 1997-12-22 | Canon Inc | 電子放出素子、該電子放出素子を用いた電子源、該電子源を用いた画像形成装置及び該電子放出素子の製造方法 |
JPH11186261A (ja) * | 1997-12-19 | 1999-07-09 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2001230219A (ja) | 2001-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4236201B2 (ja) | 半導体装置の製造方法 | |
US20020024142A1 (en) | Semiconductor device and manufacturing method of the same | |
KR100558009B1 (ko) | 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자 | |
US7205666B2 (en) | Interconnections having double capping layer and method for forming the same | |
US7435679B2 (en) | Alloyed underlayer for microelectronic interconnects | |
US20070252278A1 (en) | Process of forming a composite diffusion barrier in copper/organic low-k damascene technology | |
US20120282768A1 (en) | Schemes for Forming Barrier Layers for Copper in Interconnect Structures | |
US20120292767A1 (en) | Novel Approach for Reducing Copper Line Resistivity | |
JP2009231497A (ja) | 半導体装置及び半導体装置の製造方法 | |
US5994775A (en) | Metal-filled via/contact opening with thin barrier layers in integrated circuit structure for fast response, and process for making same | |
JP5481989B2 (ja) | 半導体装置の製造方法 | |
US20060138670A1 (en) | Method of forming copper line in semiconductor device | |
US20040224500A1 (en) | Method of forming metal line of semiconductor device | |
JP3244058B2 (ja) | 半導体装置の製造方法 | |
JP4733804B2 (ja) | 配線の形成方法 | |
JP2005005383A (ja) | 半導体装置および半導体装置の製造方法 | |
US20100193956A1 (en) | Multi-layer metal wiring of semiconductor device preventing mutual metal diffusion between metal wirings and method for forming the same | |
JP2003045878A (ja) | 半導体素子の配線形成方法 | |
KR100289515B1 (ko) | 베리어 메탈층 및 그 형성방법 | |
US20010018273A1 (en) | Method of fabricating copper interconnecting line | |
KR100924556B1 (ko) | 반도체 소자의 금속배선 및 그 형성방법 | |
US5948705A (en) | Method of forming interconnection line | |
US20090001579A1 (en) | Multi-layered metal line having an improved diffusion barrier of a semiconductor device and method for forming the same | |
KR20070005870A (ko) | 반도체 소자의 구리 금속배선 형성방법 | |
WO2002037558A1 (en) | Semiconductor device and its manufacturing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070208 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090212 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090319 |
|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090410 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110318 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110425 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |