KR100711928B1 - 반도체 장치의 금속 배선 및 그 형성 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치의 금속 배선은 반도체 기판, 반도체 기판 위에 형성되어 있으며 트렌치를 포함하는 층간 절연막, 트렌치의 내벽에 형성되어 있는 제1 TaN층, 제1 TaN층 위에 형성되어 있는 제2 TaN층, 그리고 제2 TaN층에 의해 정의되는 트렌치를 채우는 금속 배선을 포함하고, 제1 TaN층의 TaN은 제2 TaN층의 TaN보다 입자크기가 적다.
다마신, 금속배선, 반도체, 장벽층

Description

반도체 장치의 금속 배선 및 그 형성 방법{METAL LINE IN SEMICONDUCTOR AND FABRICATING METHOD THEREOF}
도 1은 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 2, 도 3, 도 5 및 도 6은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 순서대로 도시한 흐름도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선이다.
본 발명은 반도체 장치의 금속 배선 형성 방법에 관한 것으로, 특히 구리 배 선을 포함하는 반도체 장치에 관한 것이다.
반도체 장치가 점점 고속화. 고집적화 되면서 반도체 장치내에 형성되는 금속 배선의 미세화 및 다층화가 이루어지고 있다. 이러한 금속 배선의 폭이 좁아져서 금속 배선의 저항 및 정전용량으로 인한 신호 지연이 발생한다. 따라서 이러한 신호 지연을 감소시키기 위하여 저저항 금속인 구리를 이용하고 있다.
구리는 종래 금속에 비해 식각이 잘 되지 않는 금속으로 구리 배선을 형성하기 위해서는 먼저 트렌치를 형성하고, 트렌치를 매우도록 구리층을 형성한 후 화학적 기계적 연마를 하는 다마신 공정으로 배선을 형성한다.
그러나 구리는 다른층으로의 확산이 용이하여 트렌치에 확산 방지막을 형성한 후 구리를 채우게 된다.
확산 방지막은 Ta로 형성할 수 있으나, Ta로 형성한 막은 완벽하게 구리의 확산을 막지 못한다. 따라서 TaN으로 확산 방지막을 형성하였으나 TaN막은 Ta막보다 구리의 확산을 방지하는 효과는 크나 구리와의 접착력이 떨어진다.
따라서 현재는 TaN/Ta과 같이 이중으로 확산 방지막을 형성하여 소자의 신뢰성을 향상시킨다. 이러한 이중 확산 방지막은 PVD(physical vapor deposition) 방법, ALD(atomic layer deposition), CVD(chemical vapor deposition) 방법으로 형성할 수 있다.
이중 ALD 방법은 PVD 방법 및 CVD 방법 보다 단차 피복도가 우수하다.
그러나 ALD는 기체의 치환 반응에 의해서 박막을 형성하기 때문에 초기 잠복 시간(incubation time)이 길어 증착 속도가 느리고, TaN막의 입자크기(grain size)가 불균일하여 균일한 박막을 얻기가 어렵다.
따라서 본 발명이 이루고자 하는 기술적 과제는 TaN막의 증착 속도를 빠르게 하면서도 균일한 박막을 얻는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선은 반도체 기판, 반도체 기판 위에 형성되어 있으며 트렌치를 포함하는 층간 절연막, 트렌치의 내벽에 형성되어 있는 제1 TaN층, 제1 TaN층 위에 형성되어 있는 제2 TaN층, 그리고 제2 TaN층에 의해 정의되는 트렌치를 채우는 금속 배선을 포함하고, 제1 TaN층의 TaN은 제2 TaN층의 TaN보다 입자크기가 적다.
제1 TaN층과 제2 TaN층은 적어도 한 번 이상 교대로 적층되어 있을 수 있다.
제2TaN층 위에 형성되어 있는 제3 Ta층, 제3 Ta층 위에 형성되어 있는 제4 Ta층을 더 포함할 수 있다.
제3 Ta층과 제4 Ta층은 적어도 한 번 이상 교대로 적층되어 있을 수 있다.
제3 Ta층의 Ta는 제4 Ta층의 Ta보다 입자 크기가 적을 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 금속 배선 형성 방법은 기판 위에 B로 이루어지는 제1막을 형성하는 단계, 제1 막을 TaF와 반응시켜 제1막을 Ta화 하는 단계, 제1 막 위에 Si로 이루어지는 제2막을 형성하는 단계, 제2막을 TaF와 반응시켜 제2 막을 Ta화 하는 단계, 제1 및 제2 막을 NH3와 반응시켜 TaN화 하는 단계를 포함한다.
TaN막 위에 B로 이루어지는 제3막을 형성하는 단계, 제3 막을 TaF와 반응시켜 제3막을 Ta화 하는 단계, 제3 막 위에 Si로 이루어지는 제4막을 형성하는 단계, 제4막을 TaF와 반응시켜 제4 막을 Ta화 하는 단계를 더 포함할 수 있다.
제1 내지 제4막은 원자층 증착법으로 형성할 수 있다.
제1막 및 제3막은 B2H6기체로 형성할 수 있다.
제2막 및 제4막은 SiH4기체로 형성할 수 있다.
제1막을 형성하는 단계, 제2 막을 형성하는 단계 및 Ta화하는 단계를 반복해서 진행할 수 있다.
제1막을 형성하는 단계, 제2 막을 형성하는 단계 및 Ta화하는 단계를 포함하는 제1 공정 또는 제3막을 형성하는 단계 및 제4막을 형성하는 단계를 포함하는 제2 공정 중 적어도 하나 이상을 반복해서 진행할 수 있다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
이제 첨부한 도면을 참조하여 본 발명에 따른 반도체 장치의 금속 배선 및 그 제조 방법을 설명한다.
도 1은 본 발명에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 1에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막 (106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 또는 SiH4 등으로 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 트렌치(T)가 형성되어 있다.
트렌치(T)에는 하부 도전체(102)와 전기적으로 연결하는 장벽층(108, 110) 및 금속 배선(116)이 형성되어 있다. 장벽층(108, 110)은 비아(V)와 트렌치(T)의 내벽을 따라 형성되어 있으며, 금속 배선(112)은 장벽층(108, 110)에 의해 정의되는 트렌치 내부를 채우는 금속층으로 이루어진다.
장벽층(108, 110)은 금속배선(112)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(112)의 접합성(adhesion)을 강화시킨다. 장벽층(108, 110)은 제1 TaN층(108)과 제2 TaN층(110)을 포함한다. 제1 TaN층(108)과 제2 TaN층(110)은 적어도 한 번이상 교대로 적층되어 있다. 금속층은 저저 항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 2 내지 5를 참조하여 설명한다.
도 2, 도 3, 도 5 및 도 6은 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다. 도 4는 본 발명의 한 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 순서대로 도시한 흐름도이다.
도 2에 도시한 바와 같이, 하부 도전체(102)를 포함하는 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)을 적층한다.
그리고 층간 절연막(106)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 트렌치(T)를 형성한다.
다음 도 3 및 도 4에 도시한 바와 같이, 노출된 식각 정지막(104)을 제거하여 하부 도전체(102)를 노출한다. 이후 원자층증착법으로 제1 Ta막(108a)을 형성한다.
제1 Ta막(108a)은 다음과 같은 방법으로 형성할 수 있다.
먼저 기판(100)의 온도를 100~500℃로 유지하고 원자층 증착 장치에 반응 기체로 B2H6를 주입(S100)하여 트렌치(T)의 내벽에 붕소(B)로 이루어지는 제1막을 형성한다. B2H6 기체는 열분해 되어 기판(100) 위에 증착된다.
다음 TaF기체를 주입(S102)하여 제1막과 TaF기체를 반응시킨다. 그러면 제1 막의 B와 TaF기체의 F가 반응하여 BF가 생성되고 제1막은 Ta로 이루어지는 제1 Ta막(108a)이 된다. 이후 퍼지로 BF를 제거한다.
다음 도 4 및 도 5에 도시한 바와 같이, SiH4 기체를 주입(S104)하여 제1 Ta막(108a) 위에 Si로 이루어지는 제2 막을 형성한다. SiH4 기체는 열분해 되어 기판(100) 위에 증착된다.
이후 TaF기체를 주입(S106)하여 제2 막과 반응시킨다. 그러면 제2막의 Si와 TaF기체의 F가 반응하여 SiF가 생성되고 제2막은 Ta로 이루어지는 제2 Ta막(110a)이 된다. 이후 퍼지로 SiF를 제거한다.
이후 도 4 및 도 6에 도시한 바와 같이, 기판(100)을 NH3로 플라즈마 처리(S108)하여 제1 TaN막(108b)과 제2 TaN막(110b)을 형성한다. 질소는 제1 Ta막(108a)과 제2 Ta막(110a)의 Ta와 반응하여 TaN이 된다.
이때, 제1 TaN막(108a)과 제2 TaN막(110b)의 두께의 합은 0.5~5 Å 정도이다.
그런 다음 도 4에 도시한 공정(S100~S108)을 수 회 반복하여 원하는 두께의 제1 TaN막(108b) 제2 TaN막(110b)을 형성한다. 제1 TaN막(108b)과 제2 TaN막(110b)의 합은 10~300 Å의 두께로 형성한다.
다음 도 1에서와 같이, 제1 TaN막(108b)과 제2 TaN막(110b)에 의해 정의되는 트렌치 및 비아를 채우도록 구리층을 형성한다. 이후 화학적 기계적 연마로 기판을 평탄화하여 장벽층(108, 110) 및 구리층으로 이루어지는 금속 배선(112)을 완성 한다.
이처럼 B2H6기체와 SiH4기체를 이용하여 Ta막을 형성하면, 장벽층이 필요로 하는 막질의 상태에 따라서 절연층과 접촉하고 있는 부분은 B2H6 기체를 이용하여 입자크기가 작고 조직이 치밀하여 균일한 막을 형성한다. 그리고 SiH4 기체를 이용하여 박막을 형성하면 입자 크기가 B2H6 기체로 형성한 박막에 비해서 크나 박막의 형성 속도가 빠르므로 생산성이 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선을 도시한 단면도이다.
도 7에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 또는 SiH4 등으로 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 비아(V)가 형성되어 있으며, 층간 절연막(106)에는 비아(V)를 노출하는 트렌치(T)가 형성되어 있다.
비아(V)와 트렌치(T)에는 하부 도전체(102)와 전기적으로 연결하는 장벽층(108, 110) 및 금속 배선(116)이 형성되어 있다. 장벽층(108, 110)은 비아(V)와 트렌치(T)의 내벽을 따라 형성되어 있으며, 금속 배선(112)은 장벽층(108, 110)에 의해 정의되는 비아와 트렌치 내부를 채우는 금속층으로 이루어진다.
장벽층(108, 110)은 금속배선(112)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(112)의 접합성(adhesion)을 강화시킨다. 장벽층(108, 110)은 제1 TaN층(108)과 제2 TaN층(110)을 포함하고, 제1 TaN층(108)가 제2 TaN층(110)은 적어도 한 번이상 교대로 적층되어 있다. 금속층은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이와 같은 반도체 장치의 금속 배선을 형성하는 방법을 도 8 내지 11을 참조하여 설명한다.
도 8 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선 형성 방법을 중간 단계부터 순서대로 도시한 단면도이다.
도 8에 도시한 바와 같이, 하부 도전체(102)를 포함하는 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)을 적층한다.
그리고 층간 절연막(106)에 감광막(도시하지 않음)을 이용한 선택적 식각 공정으로 식각 정지막을 노출하는 비아(V)를 형성한다. 이후 감광막(도시하지 않음) 을 이용한 선택적 식각 공정으로 비아(V)를 노출하는 트렌치(T)를 형성한다. 복수층으로 층간 절연막(106)을 형성하는 경우에는 층간 절연막의 어느 한 층을 트렌치(T)를 형성하는 식각 정지막으로 사용할 수 있다.
노출된 식각 정지막(104)을 제거하여 하부 도전체(102)를 노출한다.
다음 도 9 및 도 4에 도시한 바와 같이, 원자층증착법으로 제1 Ta막(108a)을 형성한다.
제1 Ta막(108a)은 다음과 같은 방법으로 형성할 수 있다.
먼저 기판(100)의 온도를 100~500℃로 유지하고 원자층 증착 장치에 반응 기체로 B2H6를 주입(S100)하여 트렌치(T)의 내벽에 붕소(B)로 이루어지는 제1막을 형성한다.
다음 TaF기체를 주입(S102)하여 제1막과 TaF기체를 반응시킨다. 그러면 제1막의 B와 TaF기체의 F가 반응하여 BF가 생성되고 제1막은 Ta로 이루어지는 제1 Ta막(108a)이 된다. 이후 퍼지로 BF를 제거한다.
다음 도 4 및 도 10에 도시한 바와 같이, SiH4 기체를 주입(S104)하여 제1 Ta막(108a) 위에 Si로 이루어지는 제2 막을 형성한다.
이후 TaF기체를 주입(S106)하여 제2 막과 반응시킨다. 그러면 제2막의 Si와 TaF기체의 F가 반응하여 SiF가 생성되고 제2막은 Ta로 이루어지는 제2 Ta막(110a)이 된다. 이후 퍼지로 SiF를 제거한다.
이후 도 4 및 도 11에 도시한 바와 같이, 기판(100)을 NH3로 플라즈마 처리 (S108)하여 제1 TaN막(108b)과 제2 TaN막(110b)을 형성한다. 질소는 제1 Ta막(108a)과 제2 Ta막(108b)의 Ta와 반응하여 TaN이 된다.
이때, 제1 TaN막(108a)과 제2 TaN막(110b)의 두께의 합은 0.5~5 Å 정도이다.
그런 다음 도 4에 도시한 공정(S100~S108)을 수 회 반복하여 원하는 두께의 제1 TaN막(108b) 제2 TaN막(110b)을 형성한다. 제1 TaN막(108b)과 제2 TaN막(110b)의 합은 10~300 Å의 두께로 형성한다.
다음 도 7에서와 같이, 제1 TaN막(108b)과 제2 TaN막(110b)에 의해 정의되는 트렌치 및 비아를 채우도록 구리층을 형성한다. 이후 화학적 기계적 연마로 기판을 평탄화하여 장벽층(108, 110) 및 구리층으로 이루어지는 금속 배선(112)을 완성한다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 금속 배선이다.
도 12에 도시한 바와 같이, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 또는 SiH4 등으로 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un- doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 트렌치(T)가 형성되어 있다.
트렌치(T)에는 하부 도전체(102)와 전기적으로 연결하는 장벽층(108, 110, 112, 114) 및 금속 배선(116)이 형성되어 있다. 장벽층(108, 110, 112, 114)은 비아(V)와 트렌치(T)의 내벽을 따라 형성되어 있으며, 금속 배선(116)은 장벽층(108, 110, 112, 114)에 의해 정의되는 트렌치 내부를 채우는 금속층으로 이루어진다.
장벽층(108, 110, 112, 114)은 금속배선(116)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(116)의 접합성(adhesion)을 강화시킨다. 장벽층(108, 110, 112, 114)은 제1 TaN층(108), 제2 TaN층(110), 제1 Ta막(112) 및 제2 Ta막(114)을 포함한다. 제1 TaN층(108)가 제2 TaN층(110)은 적어도 한 번이상 교대로 적층되어 있으며, 제1 Ta막(112)과 제2 Ta막(114)도 적어도 한 번 이상 교대로 적층되어 있다. 금속층은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
도 13을 참조하면, 기판(100) 위에 식각 정지막(104) 및 층간 절연막(106)이 적층되어 있다. 기판(100)은 개별 소자(도시하지 않음) 또는 하부 도전체(102)를 포함할 수 있다.
하부 도전체(102)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 백금(Pt) 등으로 형성될 수 있고, 식각 정지막(104)은 SiN 또는 SiH4 등으로 형성할 수 있다. 그리고 층간 절연막(106)은 FSG(fluorine silicate glass), USG(un-doped silicate glass), SiH4, TEOS(tetra ethyl ortho silicate) 따위의 무기 절연물 또는 유기 절연물 등을 단층 또는 복수층으로 적층하여 형성될 수 있으며, BD(black diamond) 등과 같은 유전율 3.0이하의 저유전율 물질을 사용하여 형성할 수도 있다.
식각 정지막(104) 및 층간 절연막(106)에는 하부 도전체(102)를 노출하는 비아(V)가 형성되어 있으며, 층간 절연막(106)에는 비아(V)를 노출하는 트렌치(T)가 형성되어 있다.
비아(V)와 트렌치(T)에는 하부 도전체(102)와 전기적으로 연결하는 장벽층(108, 110, 112, 114) 및 금속 배선(116)이 형성되어 있다. 장벽층(108, 110, 112, 114)은 비아(V)와 트렌치(T)의 내벽을 따라 형성되어 있으며, 금속 배선(116)은 장벽층(108, 110, 112, 114)에 의해 정의되는 트렌치 내부를 채우는 금속층으로 이루어진다.
장벽층(108, 110, 112, 114)은 금속배선(116)의 금속물질이 절연막과 같은 다른층으로 확산되는 것을 방지하고, 절연막과 금속 배선(116)의 접합성(adhesion)을 강화시킨다. 장벽층(108, 110, 112, 114)은 제1 TaN층(108), 제2 TaN층(110), 제1 Ta막(112) 및 제2 Ta막(114)을 포함한다. 제1 TaN층(108)가 제2 TaN층(110)은 적어도 한 번 이상 교대로 적층되어 있으며, 제1 Ta막(112)과 제2 Ta막(114)도 적어도 한 번 이상 교대로 적층되어 있다. 금속층은 저저항 금속인 구리 따위의 도전 물질로 이루어진다.
이상 기술한 바와 같이 ALD 방법을 사용하면 단차에 영향을 받지 않는 확산 방지막을 형성할 수 있어 소자의 신뢰성이 향상된다. 그리고 Ta막을 B2H6와 SiH4를 이용하여 형성함으로써 필요한 막질의 상태에 따라서 반응 기체를 달리하여 속도를 조절함으로써 Ta막을 빠르게 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (12)

  1. 반도체 기판,
    상기 반도체 기판 위에 형성되어 있으며 트렌치를 포함하는 층간 절연막,
    상기 트렌치의 내벽에 형성되어 있는 제1 TaN층,
    상기 제1 TaN층 위에 형성되어 있는 제2 TaN층, 그리고
    상기 제2 TaN층에 의해 정의되는 트렌치를 채우는 금속 배선을 포함하고,
    상기 제1 TaN층과 상기 제2 TaN층은 적어도 한 번 이상 교대로 적층되어 형성된 반도체 장치의 금속 배선.
  2. 삭제
  3. 제1항에서,
    상기 제2TaN층 위에 형성되어 있는 제3 Ta층,
    상기 제3 Ta층 위에 형성되어 있는 제4 Ta층을 더 포함하는 반도체 장치의 금속 배선.
  4. 제3항에서,
    상기 제3 Ta층과 상기 제4 Ta층은 적어도 한 번 이상 교대로 적층되어 있는 반도체 장치의 금속 배선.
  5. 제3항에서,
    상기 제3 Ta층의 Ta는 상기 제4 Ta층의 Ta보다 입자 크기가 작은 반도체 장치의 금속 배선.
  6. 기판 위에 B로 이루어지는 제1막을 형성하는 단계,
    상기 제1 막을 TaF와 반응시켜 제1막을 Ta화 하는 단계,
    상기 제1 막 위에 Si로 이루어지는 제2막을 형성하는 단계,
    상기 제2막을 TaF와 반응시켜 제2 막을 Ta화 하는 단계,
    상기 제1 및 제2 막을 NH3와 반응시켜 TaN화 하는 단계를 포함하는 반도체 장치의 금속 배선 형성 방법.
  7. 제6항에서,
    상기 TaN막 위에 B로 이루어지는 제3막을 형성하는 단계,
    상기 제3 막을 TaF와 반응시켜 제3막을 Ta화 하는 단계,
    상기 제3 막 위에 Si로 이루어지는 제4막을 형성하는 단계,
    상기 제4막을 TaF와 반응시켜 제4 막을 Ta화 하는 단계를 더 포함하는 반도 체 장치의 금속 배선 형성 방법.
  8. 제6항 또는 제7항에서,
    상기 제1 내지 제4막은 원자층 증착법으로 형성하는 반도체 장치의 금속 배선 형성 방법.
  9. 제6항 또는 제7항에서,
    상기 제1막 및 제3막은 B2H6기체로 형성하는 반도체 장치의 금속 배선 형성 방법.
  10. 제6항 또는 제7항에서,
    상기 제2막 및 제4막은 SiH4기체로 형성하는 반도체 장치의 금속 배선 형성 방법.
  11. 제6항에서,
    상기 제1막을 형성하는 단계, 상기 제2 막을 형성하는 단계 및 상기 Ta화하는 단계를 반복해서 진행하는 반도체 장치의 금속 배선 형성 방법.
  12. 제7항에서,
    상기 제1막을 형성하는 단계, 상기 제2 막을 형성하는 단계 및 상기 Ta화하는 단계를 포함하는 제1 공정 또는 상기 제3막을 형성하는 단계 및 상기 제4막을 형성하는 단계를 포함하는 제2 공정 중 적어도 하나 이상을 반복해서 진행하는 반도체 장치의 금속 배선 형성 방법.
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