KR100273989B1 - 반도체장치의콘택형성방법 - Google Patents
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Abstract
본 발명은 배리어 금속막의 특성을 향상시키는 반도체 장치의 콘택 형성 방법에 관한 것으로, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 반도체 기판에 형성된 콘택 영역의 일부가 노출되도록 층간절연막을 식각 하여 수직 콘택홀을 형성하고, 상기 콘택홀 바닥 및 측벽을 포함하여 층간절연막 상에 배리어 금속막을 형성한다. 즉, 상기 배리어 금속막의 형성은 먼저, PVD 방법으로 얇은 Ti/TiN막을 형성한다. 그리고, 상기 PVD TiN막 상에 CVD 방법으로 얇은 TiN막을 형성한 후 다시 PVD 방법으로 얇은 TiN막을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, PVD 방법과 CVD 방법을 혼용하여 다층으로 배리어 금속막을 형성함으로써 콘택홀의 내벽에 형성되는 배리어 금속막의 스텝 카버리지를 향상시킬 수 있고, 배리어 금속막의 확산 배리어 기능을 증가시킬 수 있으며, 신뢰성 있는 배리어 금속막을 형성할 수 있다.
Description
본 발명은 반도체 장치의 콘택 형성 방법에 관한 것으로, 좀 더 구체적으로는 배리어 금속막의 확산 배리어(diffusion barrier) 특성 및 스텝 카버리지(step coverage)를 향상시키는 반도체 장치의 콘택 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 최소 배선폭(feature size)의 물리적 치수(physical dimension)가 감소되고 있다.
도 1은 종래의 경사진 콘택 프로파일(sloped contact profile)을 보여주는 단면도이고, 도 2는 종래의 수직 콘택 프로파일(vertical contact profile)을 보여주는 단면도이다.
현재 금속 콘택(metal contact)의 경우, 콘택의 폭은 줄어드는 반면, 깊이는 크게 변화가 없거나 심지어 깊어져서 콘택의 에스팩트 비(aspect ratio)가 커지게 된다.
또한, 금속 콘택 상의 금속 라인(metal line)의 피치(pitch)가 타이트(tight) 해지기 때문에 상기 금속 콘택을 덮는 금속 오버랩 디자인 룰(metal overlap design rule)도 타이트해지거나 아예 오버랩 하지 않게 된다.
따라서, 금속 콘택의 상부 영역의 크기도 하부 영역의 크기와 같거나 약간 큰 정도로 형성해 주어야 한다.
이 때문에 금속 콘택 건식 식각시 도 1에 도시된 경사진 콘택 프로파일(3) 보다는 도 2에서와 같이, 수직 콘택 프로파일(4)을 형성해야 한다.
참조 번호 1은 반도체 기판을 나타내고, 참조 번호 2는 층간절연막을 나타낸다.
그러나, 높은 에스팩트 비(high aspect ratio)를 갖는 수직 콘택 프로파일에서 가장 문제가 되는 것 중 하나는 후속 배리어 금속막(barrier metal layer)의 형성이다.
도 3은 종래의 배리어 금속막(16) 형성을 보여주는 단면도이다.
도 3을 참조하면, 종래의 배리어 금속막(16)은, 일반적으로 두 층(double layer)으로 형성된다.
먼저, 콘택 영역(11)이 형성된 반도체 기판(10)과 같은 하부 배선막(10) 상에 형성된 층간절연막(12)을 식각 하여 콘택홀(14)을 형성한다.
상기 콘택홀(14)의 내벽을 포함하여 상기 층간절연막(12) 상에 오믹층으로서 Ti막을 형성하고, 상기 Ti막 상에 글루막(glue layer) 또는 웨팅막(wetting)으로서 TiN막을 형성하여 배리어 금속막(16)을 완성한다. 이후 금속 배선으로 텅스텐(미도시) 같은 금속을 상기 콘택홀을 완전히 채우도록 상기 배리어 금속막(16) 상에 형성하여 배선을 완성한다.
일반적으로 높은 에스팩트 비를 갖는 금속 콘택에서는 CVD(Chemical Vapor Deposition) 텅스텐(W)과 같이 필링 특성이 좋은 금속층을 사용하게 된다.
그런데, 상기 Tin 막의 특성이 우수하지 않으면, 상기 텅스텐 금속층의 소오스 가스(source gas)인 WF6가 상기 콘택홀(14) 하부의 Ti막 또는 TiSix막과 반응하여 TiFx와 같은 부도층을 형성하게 된다.
상기 TiFx막은 콘택 저항(contact resistance)을 증가시킬 뿐아니라, 부피 팽창에 의해 하부 실리콘막(silicon layer)(10)에 스트레스를 가하는 등 디펙트(defect) 및 접합 누설 전류(junction leakage current) 증가를 유발하게 된다.
따라서, TiN막의 배리어 특성을 강화시킬 필요가 있다.
그러나, 현실적으로 높은 에스팩트 비를 갖는 수직 콘택홀(14)의 경우, 일반적인 스퍼터링(sputtering) 방법에 의한 TiN막은 스텝 카버리지가 좋지 못하다. 특히, 참조 번호 17에 나타낸 바와 같이, 콘택홀(14) 하부 에지 부위가 다른 부위 보다 상기 TiN막이 얇게 형성된다. 그리고, 상기 TiN막을 이 분야에서 잘 알려진 스퍼터링에 의한 콜리메이션(collimation) 방법으로 형성하는 경우 원주형(columnar) 구조로 성장되므로 배리어 특성이 감소하게 된다.
이러한 문제점을 보완하기 위해 최근 CVD TiN막 형성 방법이 사용되고 있다.
그러나, CVD TiN막의 경우, 스텝 카버리지는 좋은 반면, 막 자체가 치밀하지 못하여 배리어 특성이 감소된다. 그리고, TiN막 형성을 위한 Ti 소오스 가스로서 TiClx 계열의 가스를 사용하는 경우, 하부 실리콘막에 Cl 어택(attack)을 주게 되는 문제점이 발생된다.
또한, Ti막은 현재까지 CVD 방법으로 신뢰성 있는 막질을 얻을 수 없기 때문에 스퍼터링과 같은 PVD(Physical Vapor Deposition) 방법으로 형성해야 하고, 이후 CVD 방법으로 TiN막을 형성하는 경우 Ti막이 대기 중에 노출되어 상기 Ti막 상에 원치않는 TiOx막이 형성되기 쉽다.
따라서, CVD TiN막을 사용하는 경우, 배리어 금속막의 신뢰성 열화 및 저항 증가 등의 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 배리어 금속막의 스텝 카버리지를 향상시킬 수 있고, 배리어 금속막의 확산 배리어 특성을 향상시킬 수 있는 반도체 장치의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래의 경사진 콘택 프로파일을 보여주는 단면도;
도 2는 종래의 수직 콘택 프로파일을 보여주는 단면도;
도 3은 종래의 배리어 금속막 형성을 보여주는 단면도;
도 4 내지 도 6은 본 발명의 실시예에 따른 배리어 금속막 형성 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 10, 100 : 반도체 기판 2, 12, 102 : 층간절연막
14, 104 : 콘택홀 16 : Ti/TiN막
106 : PVD Ti/TiN막 107 : CVD TiN막
108 : PVD TiN막 110 : 다층 배리어 금속막
(구성)
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 반도체 장치의 콘택 형성 방법은, 다층 배리어막을 갖는 반도체 장치의 콘택 형성 방법에 있어서, 콘택 영역을 가지는 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 콘택 영역의 일부가 노출되도록 상기 층간절연막을 식각 하여 수직(vertical) 콘택홀을 형성하는 단계와, 상기 콘택홀 바닥 및 측벽을 포함하여 층간절연막 상에 오믹층을 형성하는 단계와, 상기 오믹층 상에 글루막을 형성하는 단계를 포함하여 이루어진다. 이때, 상기 글루막은 PVD 방법 CVD 방법을 순차적으로 번갈아 사용하여 적어도 2층 이상의 다층으로 형성하는 것을 특징으로 한다.
이 방법의 바람직한 실시예에 있어서, 상기 오믹층은, Ti 및 Co, 그리고 Zr 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 오믹층은, PVD 방법으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 오믹층의 두께는, 콘택홀 하부에서 30 ~ 70 Å 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 글루막 물질은, TiN 및 WN 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 다층 글루막 형성 단계는, 상기 오믹층 상에 PVD 방법으로 얇은 제 1 글루막을 형성하는 단계와; 상기 제 1 글루막 상에 CVD 방법으로 얇은 제 2 글루막을 형성하는 단계와; 상기 제 2 글루막 상에 PVD 방법으로 얇은 제 3 글루막을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 글루막 및 제 2 글루막의 그레인 경계는 자연 산화막(natural oxide)에 의해 스터핑(stuffing) 된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 글루막 및 제 2 글루막, 그리고 제 3 글루막의 두께는, 콘택홀 하부에서 각각 20 ~ 100 Å 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 다층 글루막 형성 단계는, 상기 제 2 글루막 형성 전에 상기 제 1 글루막 상에 제 1 확산방지막을 형성하는 단계와; 상기 제 3 글루막 형성 전에 상기 제 2 글루막 상에 제 2 확산방지막을 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 확산방지막 및 제 2 확산방지막은, 질화막이다.
이 방법의 바람직한 실시예에 있어서, 상기 질화막은, RTN 방법으로 글루막 내의 과다 금속 성분을 질화시킴으로써 형성된다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 콘택 형성 방법은, 다층 배리어막을 갖는 반도체 장치의 콘택 형성 방법에 있어서, 콘택 영역이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계와; 상기 콘택 영역의 일부가 노출되도록 상기 층간절연막을 식각 하여 콘택홀을 형성하는 단계와; 상기 콘택홀 바닥 및 측벽을 포함하여 층간절연막 상에 오믹층 및 얇은 제 1 글루막을 차례로 형성하는 단계와; 상기 제 1 글루막 상에 제 2 글루막을 형성하는 단계와; 상기 제 2 글루막 상에 제 3 글루막을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 오믹층은, Ti 및 Co, 그리고 Zr 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 오믹층의 두께는, 콘택 하부에서 30 ~ 70 Å 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 글루막 물질은, TiN 및 WN 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 도전막 및 제 1 글루막, 그리고 상기 제 3 글루막은 PVD 방법으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 글루막은 CVD 방법으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 글루막 및 제 2 글루막의 그레인 경계는 자연 산화막(natural oxide)에 의해 스터핑(stuffing) 된다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 글루막 및 제 2 글루막, 그리고 제 3 글루막의 두께는, 콘택홀 하부에서 각각 20 ~ 100 Å 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 반도체 장치의 콘택 형성 방법은, 상기 제 2 글루막 형성 전에 상기 제 1 글루막 상에 제 1 확산방지막을 형성하는 단계와; 상기 제 3 글루막 형성 전에 상기 제 2 글루막 상에 제 2 확산방지막을 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 확산방지막 및 제 2 확산방지막은, 질화막이다.
이 방법의 바람직한 실시예에 있어서, 상기 질화막은, RTN 방법으로 글루막 내의 과다 금속 성분을 질화시킴으로써 형성된다.
(작용)
본 발명에 의한 반도체 장치의 콘택 형성 방법은 PVD 방법과 CVD 방법을 혼용함으로써 배리어 금속막의 스텝 카버리지를 향상시키고, 그 막의 특성을 향상시킨다.
(실시예)
도 6을 참조하면, 본 발명의 실시예에 따른 신규한 반도체 장치의 콘택 형성 방법은, 콘택 영역의 일부가 노출되도록 층간절연막을 식각 하여 수직 콘택홀을 형성하고, 상기 콘택홀 바닥 및 측벽을 포함하여 층간절연막 상에 배리어 금속막을 형성한다. 즉, PVD 방법으로 얇은 Ti/TiN막을 형성한다. 그리고, 상기 TiN막 상에 CVD 방법으로 얇은 TiN막을 형성한 후 다시 PVD 방법으로 얇은 TiN막을 형성한다. 이와 같은 반도체 장치의 제조 방법에 의해서, PVD 방법과 CVD 방법을 혼용하여 다층으로 배리어 금속막을 형성함으로써 콘택홀의 내벽에 형성되는 배리어 금속막의 스텝 카버리지를 향상시킬 수 있고, 배리어 금속막의 확산 배리어 기능을 증가시킬 수 있으며, 신뢰성 있는 배리어 금속막을 형성할 수 있다.
이하, 도 4 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 4 내지 도 6은 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법을 순차적으로 보여주는 단면도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 콘택 형성 방법은 먼저, 콘택 영역(101)이 형성된 반도체 기판(100) 등의 하부 배선막(100) 상에 층간절연막(102)을 형성한다. 상기 콘택 영역(101)은 상기 반도체 기판(100)에 불순물을 주입하여 형성된 물순물 영역 즉 소스/드레인 영역이거나 또는 상기 반도체 기판(100) 상에 형성된 하부 배선일 수 있다. 도에는 불순물 영역으로 도시되어 있다.
상기 층간절연막(102)을 식각 하여 상기 반도체 기판(100)의 콘택 영역 일부가 노출되도록 콘택홀(104)을 형성한다. 상기 콘택홀(104)은 금속 콘택 상의 금속 라인의 피치 및 금속 오버랩 디자인 룰의 마진을 증가시키기 위해 수직형으로 형성한다.
상기 콘택홀(104)에 대해 인 시츄(in situ)로 건식 세정 공정을 수행하여 콘택홀 내의 불순물을 제거한다.
다음, 상기 콘택홀(104)의 내벽 즉, 하부 및 양측벽을 포함하여 상기 층간절연막(102) 상에 얇은 배리어 금속막(106)인 PVD Ti/TiN 막(106)을 형성한다.
상기 PVD Ti/TiN막(106)은 인 시츄로 형성된다. 상기 PVD Ti막은 Ti를 타겟으로 하여 통상적인 스퍼터링 방법으로 형성하며, 상기 PVD TiN막 또한 통상적인 스퍼터링 방법, 콜리메이터(collimator) 방법 등을 사용하여 형성한다.
상기 Ti막은, Co막 또는 Zr막으로 대체될 수 있고, 그 두께는 30Å ~ 70Å 범위를 갖도록 형성한다.
상기 Ti막은, 하부 반도체 기판(100)의 실리콘과 반응하여 TiSix 실리사이드막(도면에 미도시)을 형성한다. 이것은 금속 콘택이 옴성 콘택(ohmic contact)을 이루도록 한다.
상기 글루막(glue layer)인 TiN막은, WN막으로 대체될 수 있고, 그 두께는 콘택홀(104) 하부에서 20 Å ~ 100Å 범위를 갖도록 형성한다.
도 5에 있어서, 상기 PVD Ti/TiN 막(106) 상에 얇은 TiN막(107)을 형성하되, CVD 방법으로 형성한다. 상기 CVD TiN(107)은 예를 들면 TiCl4와 NH3를 소오스가스로 사용하여 형성한다.
상기 CVD TiN막(107)은, 상기 콘택홀(104)의 하부 특히, 하부 에지 부분의 취약한 스텝 카버리지를 향상시키게 된다.
상기 CVD TiN막(107)의 두께는, 콘택홀(104) 하부에서 20 Å ~ 100Å 범위를 갖도록 형성한다.
마지막으로, 상기 CVD TiN막(107) 상에 다시 PVD TiN막(108)을 형성하면 도 6에 도시된 바와 같이, 다층 배리어 금속막(110)이 완성된다.
상기 PVD TiN막(108)의 두께도, 콘택홀(104) 하부에서 20 Å ~ 100Å 범위를 갖도록 형성한다.
상기 CVD TiN막(107)은, 상기 PVD Ti/TiN막(106)의 TiN막과 상기 PVD TiN막(108) 사이에 형성되어, TiN막의 그레인 경계(grain boundary)가 서로 엇갈리게 형성되도록 한다.
이와 같은 다층 배리어 금속막(110)의 구조는, 가스가 배리어 금속막을 통과할 때 주로 그레인 경계를 통해 확산하기 때문에 그 확산을 방지하는 배리어 기능을 증가시킨다.
한편, 상기 각 TiN막 사이에는 대기 중 노출시 형성되는 자연 산화막(도면에 미도시)이 있게되어 상기 TiN막의 그레인 경계를 스터핑(stuffing) 시켜서 가스의 확산 경로를 차단시키게 된다.
이와 같은 스터핑 기능을 강화하기 위해, 상기 각 TiN막 사이에 추가로 얇은 질화막 등의 확산방지막을 형성하는 공정을 수행할 수도 있다.
상기 질화막은 RTN(Rapid Thermal Nitridation) 방법 등으로 TiN막 내의 과다 금속 성분 즉, Ti를 질화시킴으로써 형성된다.
후속 공정으로, 상기 콘택홀(104)을 완전히 채우도록 텅스텐(W)막 또는 알루미늄(Al)막 또는 구리(Cu)막을 형성하면, 반도체 장치의 신뢰성 있는 배리어 금속막(110)을 갖는 금속 콘택이 완성된다.
본 발명은 종래의 수직형 금속 콘택에서 자주 발생되는 배리어 금속막의 특성 불량 문제점을 해결한 것으로서, PVD 및 CVD 방법을 혼용하여 다층 배리어 금속막을 형성함으로써 배리어 금속막의 스텝 카버리지를 향상시킬 수 있고, 배리어 금속막의 확산 배리어 기능을 증가시킬 수 있으며, 신뢰성 있는 배리어 금속막을 형성할 수 있는 효과가 있다.
Claims (22)
- 다층 배리어막을 갖는 반도체 장치의 콘택 형성 방법에 있어서,캔택 영역을 가지는 반도체 기판 상에 층간절연막을 형성하는 단계와;상기 콘택 영역의 일부가 노출되도록 상기 층간절연막을 식각 하여 수직(vertical) 콘택홀을 형성하는 단계와;상기 콘택홀 바닥 및 측벽을 포함하여 층간절연막 상에 얇은 도전막을 형성하는 단계와;상기 오믹층 상에 글루막을 형성하는 단계를 포함하여 이루어 지며, 상기 글루막 PVD 방법 및CVD 밥법을 순차적으로 번갈아 사용하여 적어도 2층 이상의 다층으로 형성하는 것을 특징으로하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 오믹층은, Ti 및 Co, 그리고 Zr 중 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 오믹층은, PVD 방법으로 형성되는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 오믹층의 두께는, 30 ~ 70 Å 범위를 갖는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 글루막 물질은, TiN 및 WN 중 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 1 항에 있어서,상기 다층 글루막 형성 단계는, 상기 오믹층 상에 PVD 방법으로 얇은 제 1 글루막을 형성하는 단계와;상기 제 1 글루막 상에 CVD 방법으로 얇은 제 2 글루막을 형성하는 단계와;상기 제 2 글루막 상에 PVD 방법으로 얇은 제 3 글루막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 6 항에 있어서,상기 제 1 글루막 및 제 2 글루막의 그레인 경계는 자연 산화막(natural oxide)에 의해 스터핑(stuffing) 되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 6 항에 있어서,상기 제 1 글루막 및 제 2 글루막, 그리고 제 3 글루막의 두께는, 콘택홀 하부에서 각각 20 ~ 100 Å 범위를 갖는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 6 항에 있어서,상기 다층 글루막 형성 단계는, 상기 제 2 글루막 형성 전에 상기 제 1 글루막 상에 제 1 확산방지막을 형성하는 단계와;상기 제 3 글루막 형성 전에 상기 제 2 글루막 상에 제 2 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 9 항에 있어서,상기 제 1 확산방지막 및 제 2 확산방지막은, 질화막인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 10 항에 있어서,상기 질화막은, RTN 방법으로 글루막 내의 과다 금속 성분을 질화시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 다층 배리어막을 갖는 반도체 장치의 콘택 형성 방법에 있어서,콘택 영역을 가지는 반도체 기판 상에 층간절연막을 형성하는 단계와;상기 콘택 영역의 일부가 노출되도록 상기 층간절연막을 식각 하여 콘택홀을 형성하는 단계와;상기 콘택홀 바닥 및 측벽을 포함하여 상기 층간절연막 상에 얇은 오믹층 및 얇은 제 1 글루막을 차례로 형성하는 단계와;상기 제 1 글루막 상에 제 2 글루막을 형성하는 단계와;상기 제 2 글루막 상에 제 3 글루막을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 오믹층 물질은, Ti 및 Co, 그리고 Zr 중 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 오믹층의 두께는, 30 ~ 70 Å 범위를 갖는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 글루막 물질은, TiN 및 WN 중 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 오믹층 및 제 1 글루막, 그리고 상기 제 3 글루막은 PVD 방법으로 형성되는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 제 2 글루막은 CVD 방법으로 형성되는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 제 1 글루막 및 제 2 글루막의 그레인 경계는 자연 산화막(natural oxide)에 의해 스터핑(stuffing) 되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 제 1 글루막 및 제 2 글루막, 그리고 제 3 글루막의 두께는, 콘택홀 하부에서 각각 20 ~ 100 Å 범위를 갖는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 12 항에 있어서,상기 반도체 장치의 콘택 형성 방법은, 상기 제 2 글루막 형성 전에 상기 제 1 글루막 상에 제 1 확산방지막을 형성하는 단계와;상기 제 3 글루막 형성 전에 상기 제 2 글루막 상에 제 2 확산방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 20 항에 있어서,상기 제 1 확산방지막 및 제 2 확산방지막은, 질화막인 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
- 제 21 항에 있어서,상기 질화막은, RTN 방법으로 글루막 내의 과다 금속 성분을 질화시킴으로써 형성되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038147A (ko) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | 반도체 소자의 배리어 형성방법 |
| KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6475912B1 (en) * | 1998-06-01 | 2002-11-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield |
| KR100331545B1 (ko) * | 1998-07-22 | 2002-04-06 | 윤종용 | 다단계 화학 기상 증착 방법에 의한 다층 질화티타늄막 형성방법및 이를 이용한 반도체 소자의 제조방법 |
| TW426953B (en) * | 1999-01-22 | 2001-03-21 | United Microelectronics Corp | Method of producing metal plug |
| US6316353B1 (en) * | 1999-02-18 | 2001-11-13 | Micron Technology, Inc. | Method of forming conductive connections |
| US7105434B2 (en) | 1999-10-02 | 2006-09-12 | Uri Cohen | Advanced seed layery for metallic interconnects |
| US6610151B1 (en) | 1999-10-02 | 2003-08-26 | Uri Cohen | Seed layers for interconnects and methods and apparatus for their fabrication |
| US6569751B1 (en) * | 2000-07-17 | 2003-05-27 | Lsi Logic Corporation | Low via resistance system |
| KR100499557B1 (ko) * | 2001-06-11 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체소자의 배선 형성방법 |
| US20020192948A1 (en) * | 2001-06-15 | 2002-12-19 | Applied Materials, Inc. | Integrated barrier layer structure for copper contact level metallization |
| KR100440261B1 (ko) * | 2001-12-22 | 2004-07-15 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
| JP2003332426A (ja) | 2002-05-17 | 2003-11-21 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US20040175926A1 (en) * | 2003-03-07 | 2004-09-09 | Advanced Micro Devices, Inc. | Method for manufacturing a semiconductor component having a barrier-lined opening |
| KR100555514B1 (ko) * | 2003-08-22 | 2006-03-03 | 삼성전자주식회사 | 저 저항 텅스텐 배선을 갖는 반도체 메모리 소자 및 그제조방법 |
| US6821886B1 (en) | 2003-09-05 | 2004-11-23 | Chartered Semiconductor Manufacturing Ltd. | IMP TiN barrier metal process |
| US20050112876A1 (en) * | 2003-11-26 | 2005-05-26 | Chih-Ta Wu | Method to form a robust TiCI4 based CVD TiN film |
| KR100642763B1 (ko) * | 2005-09-06 | 2006-11-10 | 삼성전자주식회사 | 반도체 소자의 ＴｉＮ 막 구조, 그 제조 방법, ＴｉＮ 막구조를 채용하는 반도체 소자 및 그 제조방법 |
| KR100818711B1 (ko) * | 2006-12-07 | 2008-04-01 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| US7833893B2 (en) * | 2007-07-10 | 2010-11-16 | International Business Machines Corporation | Method for forming conductive structures |
| US7727882B1 (en) * | 2007-12-17 | 2010-06-01 | Novellus Systems, Inc. | Compositionally graded titanium nitride film for diffusion barrier applications |
| US9390909B2 (en) | 2013-11-07 | 2016-07-12 | Novellus Systems, Inc. | Soft landing nanolaminates for advanced patterning |
| US9478438B2 (en) | 2014-08-20 | 2016-10-25 | Lam Research Corporation | Method and apparatus to deposit pure titanium thin film at low temperature using titanium tetraiodide precursor |
| US9478411B2 (en) | 2014-08-20 | 2016-10-25 | Lam Research Corporation | Method to tune TiOx stoichiometry using atomic layer deposited Ti film to minimize contact resistance for TiOx/Ti based MIS contact scheme for CMOS |
| CN104538347A (zh) * | 2014-12-31 | 2015-04-22 | 上海华虹宏力半导体制造有限公司 | 接触孔的工艺方法 |
| JP2018107227A (ja) * | 2016-12-26 | 2018-07-05 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置の製造方法、及び、固体撮像素子 |
| CN111540828A (zh) * | 2020-03-23 | 2020-08-14 | 江苏时代全芯存储科技股份有限公司 | 相变存储器的形成方法 |
| CN112542435A (zh) * | 2020-12-04 | 2021-03-23 | 上海擎茂微电子科技有限公司 | 一种防止表面金属层脱焊的半导体装置及其制造方法 |
| CN113035777B (zh) * | 2021-04-28 | 2023-04-28 | 上海华虹宏力半导体制造有限公司 | 一种tsv孔的cvd填充方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970001883B1 (ko) * | 1992-12-30 | 1997-02-18 | 삼성전자 주식회사 | 반도체장치 및 그 제조방법 |
| US5571751A (en) * | 1994-05-09 | 1996-11-05 | National Semiconductor Corporation | Interconnect structures for integrated circuits |
| KR100220935B1 (ko) * | 1995-12-15 | 1999-09-15 | 김영환 | 메탈 콘택 형성방법 |
| KR100225946B1 (ko) * | 1996-06-27 | 1999-10-15 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US5970374A (en) * | 1996-10-18 | 1999-10-19 | Chartered Semiconductor Manufacturing Ltd. | Method for forming contacts and vias with improved barrier metal step-coverage |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| US5895267A (en) * | 1997-07-09 | 1999-04-20 | Lsi Logic Corporation | Method to obtain a low resistivity and conformity chemical vapor deposition titanium film |
| US5913145A (en) * | 1997-08-28 | 1999-06-15 | Texas Instruments Incorporated | Method for fabricating thermally stable contacts with a diffusion barrier formed at high temperatures |
| US5972179A (en) * | 1997-09-30 | 1999-10-26 | Lucent Technologies Inc. | Silicon IC contacts using composite TiN barrier layer |
-
1997
- 1997-11-25 KR KR1019970062866A patent/KR100273989B1/ko not_active IP Right Cessation
-
1998
- 1998-08-05 TW TW087112869A patent/TW396532B/zh not_active IP Right Cessation
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- 1998-11-24 JP JP33311198A patent/JP4027519B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100685622B1 (ko) * | 2001-12-17 | 2007-02-22 | 매그나칩 반도체 유한회사 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR20040038147A (ko) * | 2002-10-31 | 2004-05-08 | 주식회사 하이닉스반도체 | 반도체 소자의 배리어 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6140223A (en) | 2000-10-31 |
| TW396532B (en) | 2000-07-01 |
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