KR20040009789A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

반도체 소자 제조 방법에 관한 것으로, 그 목적은 구리 배선의 어글로머레이션 및 디라미네이션을 방지하는 데 있다. 이를 위해 본 발명에서는 확산방지막인 TaN막 보다 열적 안정성이 우수한 TaSiN막을 형성하는 것을 특징으로 한다. 즉, 반도체 기판의 구조물 상에 금속막을 형성하고 패터닝하여 하부 금속배선을 형성하는 단계; 하부 금속배선을 포함한 상부 전면에 층간절연막을 증착하고 층간절연막을 선택적으로 식각하여 비아홀을 형성하는 단계; 비아홀의 내벽과 바닥면을 포함하여 층간절연막 상에 TaN막을 형성하는 단계; SiH4및 N2가스를 흘려주면서 반도체 기판을 가열하여, SiH4및 N2가스와 TaN막을 반응시킴으로써 TaN막 상에 TaSiN막을 형성하거나, 또는 TaN막 상에 Si막을 형성한 후 N2가스를 흘려주면서 반도체 기판을 가열하여, TaN막 및 Si막을 반응시키고 N2가스를 Si막 내로 침투시킴으로써 Si막을 TaSiN막으로 변화시키는 단계; TaSiN막 상에 구리씨드층을 형성하는 단계; 구리씨드층 상에 구리배선을 비아홀을 매립하도록 형성하는 단계를 포함하여 반도체 소자를 제조한다.

Description

반도체 소자 및 그 제조 방법 {Semiconductor device and fabrication method thereof}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 더욱 상세하게는 구리배선을 형성하는 방법에 관한 것이다.
일반적으로 금속 배선으로 널리 사용하는 금속으로는 텅스텐(W), 알루미늄(Al) 및 알루미늄 합금 등이 있다. 그러나, 구리(Cu)는 텅스텐, 알루미늄에 비하여 비저항이 작으며 신뢰성이 우수한 금속 배선 재료이므로, 반도체 소자의 금속배선을 구리로 대체하려는 연구가 활발히 진행되고 있다.
그런데, 구리는 텅스텐, 알루미늄과는 달리 건식 식각(reactive ionetching)에 의한 배선 형성이 어려운 재료이다. 따라서, 구리의 경우에는 비아홀이 형성된 웨이퍼에 구리를 전면(blanket) 증착한 후에 불필요한 웨이퍼 표면의 구리를 화학기계적 연마 공정으로 제거함으로써 최종적인 구리배선을 형성하는 다마신 공정을 이용한다.
그러면, 첨부된 도 1a 내지 도 1d를 참조하여 종래의 반도체 소자 제조 방법을 설명한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판 구조물(1) 상부의 콘택(contact) 또는 비아(via)를 포함하는 절연막(2) 상에 금속막을 형성하고 패터닝하여 반도체 소자의 회로 형성을 위한 하부배선(3)을 형성한다.
이어서, 금속 배선층을 포함한 상부 전면에 산화막으로 이루어진 층간절연막(4)을 두껍게 증착한 다음, 층간절연막(4)의 상부에 감광막을 도포하고 노광 및 현상하여 비아 형성을 위한 감광막 패턴(미도시)을 형성하고, 감광막 패턴을 마스크로 이용하여 비아로 예정된 부분의 층간절연막(4)을 하부배선(3)이 노출될 때까지 식각하여 비아(100)를 형성한다.
다음, 노출된 하부배선(3)을 포함하여 층간절연막(4)의 상부 전면에 확산방지막(5)을 증착한다. 이 때, 일반적으로 구리배선의 경우에는 확산방지막으로 탄탈륨나이트라이드(TaN)를 사용한다.
다음, 도 1b에 도시된 바와 같이, 확산방지막(5) 상에 화학기상증착법으로 구리씨드층(6)을 증착한 후, 구리씨드층(6) 상에 도금법으로 구리를 두껍게 형성한 후 상면을 화학기계적 연마하여 평탄화함으로써 비아와 구리배선층(7)을 동시에 형성한다.
상기한 바와 같은 종래 방법에서는, 확산방지막인 탄탈륨나이트라이드막 상에 구리씨드층을 증착할 때 증착온도가 높거나, 또는 후속 열처리 공정에서의 고온상태에서, 구리 배선층의 입자가 뭉치는 현상인 어글로머레이션(agglomeration)이 발생하는 문제점이 있었다.
또한, 탄탈륨나이트라이드막과 구리는, 스트레스(stress)에 대한 변형율, 즉 스트레인(strain)이 서로 다르기 때문에, 큰 스트레스가 가해질 경우 스트레인 차이에 의해 구리 배선이 들뜨는 현상인 디라미네이션(delamination)이 유발되는 문제점이 있었다.
상기한 구리배선의 어글로머레이션 및 디라미네이션은 반도체 소자의 오동작을 유발하므로, 구리배선의 더욱 광범위한 적용을 위해서는 이러한 현상들을 방지하는 방법이 절실히 요청되고 있는 실정이다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 구리 배선의 어글로머레이션 및 디라미네이션을 방지하는 데 있다.
도 1a 내지 도 1b는 종래 반도체 소자 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2b는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
도 3a 내지 도 3b는 본 발명의 제2실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명에서는 확산방지막인 TaN막 상에 이보다 열적 안정성이 우수한 TaSiN막을 형성하는 것을 특징으로 한다.
즉, 본 발명에 따른 반도체 소자 제조 방법은, 반도체 기판의 구조물 상에 금속막을 형성하고 패터닝하여 하부 금속배선을 형성하는 단계; 하부 금속배선을포함한 상부 전면에 층간절연막을 증착하고 층간절연막을 선택적으로 식각하여 비아홀을 형성하는 단계; 비아홀의 내벽과 바닥면을 포함하여 층간절연막 상에 TaN막을 형성하는 단계; SiH4및 N2가스를 흘려주면서 반도체 기판을 가열하여, SiH4및 N2가스와 TaN막을 반응시킴으로써 TaN막 상에 TaSiN막을 형성하거나, 또는 TaN막 상에 Si막을 형성한 후 N2가스를 흘려주면서 반도체 기판을 가열하여, TaN막 및 Si막을 반응시키고 N2가스를 Si막 내로 침투시킴으로써 Si막을 TaSiN막으로 변화시키는 단계; TaSiN막 상에 구리씨드층을 형성하는 단계; 구리씨드층 상에 구리배선을 비아홀을 매립하도록 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명에 따른 반도체 소자 및 그 제조 방법에 대해 첨부된 도면을 참조하여 상세히 설명한다. 도 2a 내지 2b는 본 발명의 제1실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이고, 도 3a 내지 3b는 본 발명의 제2실시예에 따른 반도체 소자 제조 방법을 도시한 단면도이다.
먼저, 본 발명에 따른 반도체 소자의 구조에 대해 도2b를 참조하여 설명하면 다음과 같다.
도 2b에 도시된 바와 같이, 본 발명에 따른 반도체 소자에서는 반도체 기판의 구조물(11), 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속 배선층 상부에 산화막 등으로 이루어진 하부절연막(12)이 형성되어 있고, 하부절연막(12) 상에는 소정폭의 하부전극(13)이 형성되어 있으며, 하부전극(13) 및 하부절연막(12) 상에는 층간절연막(14)이 형성되어 있고, 층간절연막(14)의 소정부분 식각되어 하부전극(13) 상면의 일부분을 노출시키는 비아홀(200)이 형성되어 있다.
비아홀(200)을 통해 노출된 하부전극(13)의 상면, 비아홀(200)의 내벽, 및 층간절연막(14) 상에는 그 외면을 따라 확산방지막인 TaN막(15)이 100~500Å의 두께로 형성되어 있고, TaN막(15) 상에는 안정화막인 TaSiN막(16)이 TaN막(15)의 외면을 따라 형성되어 있으며, TaSiN막(16) 상에는 구리씨드층(17)이 TaSiN막(16)의 외면을 따라 100~1000Å의 두께로 형성되어 있고, 구리씨드층(17) 상에는 비아홀(200)이 충분히 매립되도록 구리배선(18)이 형성되어 있다.
이 때, TaN막(15)의 하면에는 Ta막이 50~300Å의 두께로 형성되어 확산방지막을 Ta막과 TaN막의 적층구조로 할 수도 있다.
그러면, 상기한 바와 같은 본 발명의 반도체 소자를 제조하는 방법에 대해 설명한다.
먼저, 본 발명의 제1실시예에 따른 반도체 소자 제조 방법에 대해 설명하면, 도 2a에 도시된 바와 같이, 반도체 기판의 구조물(11), 즉 개별 소자가 형성된 반도체 기판 또는 하부 금속 배선층 상부에 산화막 등으로 이루어진 하부절연막(12)을 형성하고, 하부절연막(12) 상에 금속막을 형성하고 패터닝하여 반도체 소자의 회로 형성을 위한 하부 금속배선(13)을 형성한다.
이어서, 하부 금속배선(13)을 포함한 상부 전면에 산화막 등으로 이루어진 층간절연막(14)을 두껍게 증착하고 평탄화한 후, 층간절연막(14) 상에 감광막을 도포하고 노광 및 현상하여 비아로 예정된 영역의 상부에 해당하는 감광막을 제거하여 감광막 패턴(미도시)을 형성하고, 감광막 패턴을 마스크로 하여 비아로 예정된부분의 층간절연막(14)을 하부 금속배선(13)의 표면이 노출될 때까지 식각하여 비아(200)를 형성한 후, 감광막 패턴을 제거하고 세정공정을 수행한다.
이어서, 노출된 하부 금속배선(13)을 포함하여 층간절연막(14)의 상부 전면에 화학기상증착법에 의해 확상방지막으로 TaN막(15)을 얇게 증착한다.
이 때 TaN막(15) 증착 전에 Ta을 화학기상증착법에 의해 50~300Å 두께로, 바람직하게는 150Å 두께로 먼저 증착하여, 확산방지막을 Ta막과 TaN막의 적층구조로 형성할 수도 있다.
TaN막(15)의 두께는 100~500Å으로 증착하며, 바람직한 TaN막(15)의 두께는 300Å이다.
다음, 도 2b에 도시된 바와 같이, SiH4및 N2가스를 흘려주면서 기판을 가열하여, TaN막(15)을 SiH4및 N2가스와 반응시키고, 이 반응의 결과물인 탄탈륨실리콘나이트라이드(TaSiN)막(16)을 TaN막(15) 상에 형성한다. TaSiN막(16)은 TaN막(15) 보다 열적 안정성이 우수하기 때문에 안정화막으로서의 역할을 수행하게 된다.
기판은 300~600℃의 온도로 가열하며, 바람직한 가열 온도는 450℃이다.
이어서, TaSiN막(16) 상에 구리씨드층(17)를 증착한다. 이 때, 구리씨드층(17)은 100~1000Å의 두께로 형성하며, 바람직한 구리씨드층의 두께는 500Å이다. 또한 구리씨드층(17)은 대기압 이하의 저압상태에서 화학기상증착법으로 형성하는 것이 바람직하다.
구리씨드층(17)의 증착 전에 플라즈마 세정을 수행하여 TaSiN막(16) 표면에 존재하는 산화막이나 이물질 등을 제거할 수도 있다.
다음, 구리씨드층(17) 상에 구리(18)를 두껍게 형성하고 화학기계적 연마하여 상면을 평탄화함으로써, 구리배선을 형성한다. 이 때 구리(18)는 도금법으로 형성하는 것이 바람직하다.
구리(18)의 형성 후에는 접착력 향상 및 저항 감소를 위해 열처리를 수행할 수 있는데, 열처리는 300~500℃의 온도에서 He 또는 Ar 등의 불활성 가스를 흘려주면서 10~60분의 시간동안 수행하며, 바람직한 열처리 온도 및 시간은 400℃ 및 30분이다.
다음으로, 본 발명의 제2실시예에 따른 반도체 소자 제조 방법에 대해 설명한다. 본 발명의 제2실시예에서는, 도 3a에 도시된 바와 같이, 제1실시예와 동일한 방법으로 반도체 기판의 구조물(11) 상에 하부절연막(12), 하부 금속배선(13), 층간절연막(14), 비아홀(200), 및 TaN막(15)을 형성한 후, TaN막(16) 상에 Si막(20)을 얇게 증착한다.
이 때 Si막(20)은 300Å 이하의 두께로 형성하며, 바람직한 Si막의 두께는 50Å이다.
다음, 도 3b에 도시된 바와 같이, N2가스를 흘려주면서 기판을 가열하여, TaN막(15)을 Si막(20)과 반응시키고 N2가스를 Si막(20)으로 침투시켜, Si막(20)이 TaSiN막(20`)이 되도록 한다.
이 때 기판은 400~600℃의 온도로 가열하며, 바람직한 가열 온도는 500℃이다.
이후에는 제1실시예와 동일한 방법으로 TaSiN막(20`) 상에 구리씨드층(17) 및 구리(18)를 형성하고 화학기계적 연마하여 상면을 평탄화함으로써, 구리배선을 형성한다.
상술한 바와 같이, 본 발명에서는 확산방지막인 TaN막 상에 TaN 보다 열적 안정성이 우수한 TaSiN을 형성함으로써 구리배선의 어글로머레이션 및 디라미네이션이 방지되는 효과가 있다.
따라서, 구리배선의 어글로머레이션 및 다라미네이션에 기인한 소자의 불량발생률을 감소하여 수율을 향상시키는 효과가 있다.

Claims (14)

  1. 반도체 기판의 구조물 상에 형성된 하부절연막;
    상기 하부절연막 상에 형성된 소정폭의 하부전극;
    상기 하부전극 및 상기 하부절연막 상에 형성되고, 상기 하부전극 상면의 일부분을 노출시키는 비아홀을 가지는 층간절연막;
    상기 비아홀을 통해 노출된 상기 하부전극의 상면, 상기 비아홀의 내벽, 및 상기 층간절연막 상에 형성되고, 상기 비아홀을 통해 노출된 상기 하부전극의 상면, 상기 비아홀의 내벽, 및 상기 층간절연막 상면의 외면을 따라 형성된 확산방지막;
    상기 확산방지막 상에 형성되고 상기 확산방지막의 외면을 따라 형성된 안정화막;
    상기 안정화막 상에 형성되고 상기 안정화막의 외면을 따라 형성된 구리씨드층;
    상기 구리씨드층 상에 형성되고 상기 비아홀이 매립되도록 형성된 구리배선을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 확산방지막은 TaN으로 이루어지는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 TaN 확산방지막은 100~500Å의 두께를 가지는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 TaN 확산방지막의 하면에 형성된 Ta막을 더 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 Ta막은 50~300Å의 두께를 가지는 반도체 소자.
  6. 제 2 항에 있어서,
    상기 안정화막은 TaSiN으로 이루어지는 반도체 소자.
  7. 반도체 기판의 구조물 상에 금속막을 형성하고 패터닝하여 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선을 포함한 상부 전면에 층간절연막을 증착하고 상기 층간절연막을 선택적으로 식각하여 비아홀을 형성하는 단계;
    상기 비아홀의 내벽과 바닥면을 포함하여 상기 층간절연막 상에 TaN막을 형성하는 단계;
    SiH4및 N2가스를 흘려주면서 상기 반도체 기판을 가열하여, 상기 SiH4및 N2가스와 상기 TaN막을 반응시키고, 상기 반응 결과 TaSiN막을 상기 TaN막 상에 형성하는 단계;
    상기 TaSiN막 상에 구리씨드층을 형성하는 단계;
    상기 구리씨드층 상에 구리배선을 상기 비아홀을 매립하도록 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  8. 반도체 기판의 구조물 상에 금속막을 형성하고 패터닝하여 하부 금속배선을 형성하는 단계;
    상기 하부 금속배선을 포함한 상부 전면에 층간절연막을 증착하고 상기 층간절연막을 선택적으로 식각하여 비아홀을 형성하는 단계;
    상기 비아홀의 내벽과 바닥면을 포함하여 상기 층간절연막 상에 TaN막을 형성하는 단계;
    상기 TaN막 상에 Si막을 형성하는 단계;
    N2가스를 흘려주면서 상기 반도체 기판을 가열하여, 상기 TaN막 및 상기 Si막을 반응시키고 상기 N2가스를 상기 Si막 내로 침투시켜, 상기 Si막을 TaSiN막으로 변화시키는 단계;
    상기 TaSiN막 상에 구리씨드층을 형성하는 단계;
    상기 구리씨드층 상에 구리배선을 상기 비아홀을 매립하도록 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 Si막은 300Å 이하의 두께로 형성하는 반도체 소자 제조 방법.
  10. 제 7 항 또는 제 8 항에 있어서,
    상기 TaN막은 100~500Å의 두께로 증착하는 반도체 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 TaN막 형성 전에 상기 비아홀의 내벽과 바닥면을 포함하여 상기 층간절연막 상에 Ta막을 50~300Å 두께로 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  12. 제 7 항에 있어서,
    상기 반도체 기판을 가열할 때에는 300~600℃의 온도로 가열하는 반도체 소자 제조 방법.
  13. 제 8 항에 있어서,
    상기 반도체 기판을 가열할 때에는 400~600℃의 온도로 가열하는 반도체 소자 제조 방법.
  14. 제 7 항 또는 제 8 항에 있어서,
    상기 구리씨드층의 증착 전에 플라즈마 세정을 수행하여 상기 TaSiN막 표면의 이물질을 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.
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