JP4169950B2

JP4169950B2 - 半導体装置の製造方法

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Publication number: JP4169950B2
Application number: JP2001148585A
Authority: JP
Inventors: 悦章山本
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2001-05-18
Filing date: 2001-05-18
Publication date: 2008-10-22
Anticipated expiration: 2021-05-18
Also published as: US20020173144A1; JP2002343796A; US6689683B2; TW546772B

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に基板に開口した凹部内にバリアメタル及びＣｕ系金属を成膜する方法に関するものである。
【０００２】
【従来の技術】
従来の半導体集積回路で用いられているメタル配線の材料としては、比抵抗が低いことやパターニングが容易であることなどから、アルミニウムまたはアルミニウム合金からなるアルミニウム系金属が用いられてきた。ところが、近年におけるＬＳＩ等の半導体集積回路の高集積化，縮小化，高速化、さらには高信頼性の要求が強くなってきたことに伴い、アルミニウム系金属よりも低い抵抗率及び高いエレクトロマイグレーション（ＥＭ）耐性を有するＣｕ又はＣｕ合金からなるＣｕ系金属が用いられるようになった。
【０００３】
このＣｕ系金属を用いて配線を形成する場合、Ｃｕ系金属のドライエッチングを行うことが困難であるため所望の配線を形成することは難しい。そのため、層間絶縁膜に配線パターンの凹部（トレンチ）を形成し、全面にＣｕ膜を堆積して溝を埋め込んだ後、このＣｕ膜に対して例えばＣＭＰ（Chemical Mechanical Polishing ；化学機械研磨）を行って層間絶縁膜の上に露出しているＣｕ膜を除去することにより、Ｃｕ膜のみを溝内に残した埋込配線を形成する方法が提案されている。この技術をダマシン法という。ダマシン法のうち、配線のみを形成する場合をシングルダマシン、配線だけでなく下層配線との接続孔（ビア）も合わせて形成する場合をデュアルダマシンと称する。デュアルダマシン構造は、工程数が低減できるためコスト削減に寄与する。配線若しくは配線とビアの凹部にＣｕ膜を充填する方法としては、高温リフロー法、スパッタ法及び電解メッキ法が知られているが、アスペクト比が高い凹部への充填には電解メッキ法が優れている。
【０００４】
ここで、デュアルダマシン法に関して図１を用いて説明する。図１（ａ）のように、素子を形成した半導体基板１０１上にバリアメタル１０２を有する第１メタル配線１０３と、これを覆う層間絶縁膜１０４を成膜した後、リソグラフィ及びドライエッチにより前記層間絶縁膜１０４の表面に配線用の溝（トレンチ）１０５及び当該トレンチ１０５を通して第１メタル配線１０３につながるビアホール１０６を開口する。続いて、図１（ｂ），（ｃ）のように、バリアメタル／シード成膜装置にて前記トレンチ１０５及びビア１０６の内面にＴａ等のバリアメタル膜１０７及びＣｕ等のシード膜１０８を順次成膜する。バリアメタル／シード成膜は同一真空内で処理される。その後、図１（ｄ）のように、前記シード膜１０８をメッキ電極とするメッキ法等によりビアホール１０６内及びトレンチ１０５内の凹部をメッキ金属１０９で埋込み、シード膜１０８と一体化する。しかる上で、図１（ｅ）のように、層間絶縁膜１０４の上に露出しているメッキ金属膜１０９、シード膜１０８及びバリアメタル膜１０７をＣＭＰ法にて研磨し除去することで、金属により充填された第２配線１１０及びビア１１１が形成される。これらを数回繰り返すことで、多層配線が形成される。
【０００５】
このようにトレンチやビア等の凹部に電解メッキ法でＣｕ等の金属膜を充填するためには、凹部の側面及び底面にメッキ工程で陰極となるＣｕのシード膜をあらかじめ形成しておく必要がある。従って、スパッタリング法により凹部を含む層間絶縁膜の上にＣｕのバリア膜となるバリアメタル膜及びＣｕのシード膜を成膜した後、このシード膜を陰極としてメッキを行って凹部にＣｕを充填し、その後層間絶縁膜上に露出しているＣｕを例えばＣＭＰにより除去すると、トレンチ及びビア内にＣｕが充填されてなるシングルダマシン構造またはデュアルダマシン構造を有するＣｕの埋込配線を形成することが出来る。
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体集積回路の微細化に伴って配線幅の微細化が求められるようになり、トレンチ及びビアのアスペクト比が高くなってくると、例えばアスペクト比が４を越えるビアに対してＣｕの充填が必要となる。ところが、図８の写真に示すような高アスペクト比のトレンチやビア等の凹部１０６の内面にバリアメタル膜１０７を形成した後に底面及び側面にスパッタリング法によりシード膜としてのシードＣｕ膜１０８を形成しようとすると、十分なカバレッジが得られない場合がある。特に凹部１０６の底部付近の側面では、シードＣｕ膜１０８が微細なアイランド（島）状に付着して連続膜でないものが得られてしまい、この領域ではメッキを行ってもシードＣｕ膜がほとんど成長しないか不十分に成長する。なお、図１１は図８の写真の模式図である。これは、Ｃｕの電解メッキ浴（ＣｕＳＯ4 ・５Ｈ2 Ｏ＋Ｈ2
ＳＯ4 ）は強酸性であるから、メッキによってＣｕ膜が成長する速度よりもアイランド状のシード膜が電解メッキ浴によって溶けてなくなる速度の方が速いためである。このように、凹部１０６の上側部分、すなわちシードＣｕ膜１０８が連続的に形成されている部分においてはメッキによってＣｕが成長していく一方、凹部１０６の下側部分、すなわちシードＣｕ膜１０８がアイランド状に形成されている部分においてはＣｕがほとんど成長しないか又は不十分に成長するため、凹部１０６内にＣｕを完全に埋め込むことが出来ずボイドが形成されてしまう。
【０００７】
このような凹部の下側部部でのシード膜の成膜不良を改善するために、例えばスパッタリング時間を長くする等してシード膜の膜厚を厚くすることが考えられるが、この場合には凹部の開口部においてシード膜の膜厚が大になり、シード膜が大きくオーバーハングしてしまい、凹部の埋込が完了する前に開口部が閉じてしまう（ピンチオフ）ことで凹部内に大きなボイドが形成されてしまうことがあり、シード膜の厚さはあまり厚くすることが出来ない。
【０００８】
この問題を解決する１つの方法として特開２０００−１８３１６０公報に示されているような、無電解メッキによるシード膜の補強を行ってシード膜がアイランド状になることを回避し、その後電解メッキを行いＣｕを充填することが提案されている。しかし、この方法ではメッキ装置に無電解メッキを行うための新たなメッキ浴を装着する必要があり、装置が複雑化するという問題がある。また、一般的に無電解メッキ法は安定性、再現性が乏しく、量産性が悪いという問題がある。
【０００９】
また、シード膜のカバレッジを改善するために、基板とターゲット間の距離を通常より長くしたロングスロースパッタ法や、Ｃｕをイオン化し基板バイアスを印可することで積極的にＣｕイオンを凹部内部に引き込むイオン化スパッタ法などが用いられている。しかし、これらの方法を用いた場合でも、相対的にシードＣｕ層の厚さが薄い凹部の側壁では、スパッタ時のスパッタ原子やイオン等の衝突（Bomberdment)により基板温度が上昇し、Ｃｕ膜が凝集してしまうという問題が発生する。すなわち、バリアメタル膜上に成膜するシードＣｕ膜は、Ｃｕ膜自身のエネルギーを最小にしようとするため、温度などＣｕ原子の表面マイグレーションを起こすのに十分なエネルギーが加えられれば凝集が起こる。Ｃｕ膜の成膜に用いるホルダの温度を８０℃に設定してＣｕ膜を成膜したときの凝集の様子を図９（ａ）の写真に示す。成膜時の温度が高いとＣｕ膜１０８がアイランド状に凝集してしまう。このように凝集したシードＣｕ膜を用いてＣｕメッキを行った場合、図９（ｂ）の写真に示すようにＣｕ１０９の埋設不良が発生してしまう。これは、前述のようにメッキを実施するとき、基板上のシードＣｕ膜がメッキ時の陰極となるが、シードＣｕ膜に被覆されていない部分ではＣｕの析出が起こらず、又は不十分に析出し、埋設不良となってしまう。なお、図１２（ａ），（ｂ）は図９（ａ），（ｂ）の各写真の模式図である。
【００１０】
本発明の目的は、凹部の内面に凝集のないシード膜を形成し、メッキ法により充填された金属にボイドが形成されないようにすることで、良好な電気特性が得られ歩留まりを向上した半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ダマシン等の配線形成プロセスにおけるバリアメタル／シード成膜プロセスにおいて、バリアメタル成膜後に真空を破らずに５０秒以上保持して冷却した上で、真空を破らずにウェハをシード膜を成膜するチャンバに搬送して、シード成膜チャンバにおいてシード膜を成膜することを特徴とする。ここで、真空中での保持はバリアメタル成膜チャンバとほぼ同じ環境条件に保持したチャンバで行い、好ましくは、バリアメタル成膜チャンバ内、あるいはこれとは別の真空に保持されたチャンバ内で行う。
【００１２】
本発明の成立過程について説明する。前述のような温度上昇によるシード膜の凝集を解消するために、シード膜を成膜する際の温度、例えばウェハを保持するウェハホルダの温度をできるだけ下げて、好ましくは−４０℃に半導体基板を冷却する。こうすることで、凝集のないスムーズなシード膜が得られることが推定された。ところが、実際にはシード膜の成膜中の冷却だけでは不十分である。これは、シード膜の成膜前のバリアメタル膜の成膜時における基板温度上昇もシード膜に影響を及ぼすためであると考えられた。
【００１３】
すなわち、例えば、シード膜の成膜に際してのウェハを冷却するためのクーリング時間を６０秒とし、シード膜を成膜するための成膜時間を６０秒とすると、シード膜の成膜チャンバでのトータル処理時間は、クーリング時間６０秒＋成膜時間６０秒の１２０秒となる。また、バリアメタル膜を成膜するためのトータル時間を５０秒とする。したがって、バリアメタル膜の成膜チャンバとシード膜の成膜チャンバをそれぞれ１つを使用して処理を行うと（シングルモードと称する）、図２（ａ）のタイミング図に示すウェハの処理工程となる。この場合、シード膜の成膜時間がバリアメタルの成膜時間より長いため、前のウエハが処理されている間、次のウエハはバリアメタル膜の成膜チャンバ内において約７０秒程度待機され、その上でウェハをシード膜の成膜チャンバに搬入してウェハのクーリングと成膜を行っている。このシングルモードによれば、シード膜の凝集が解消されることが確認された。測定によれば、図３（ａ）に示すように、バリアメタル膜の成膜後における同成膜チャンバ内での待機時間を５０秒以上にするとシード膜の凝集が改善されることが確認された。しかしながら、このシングルモードでの処理効率はシード膜の成膜チャンバでの処理に律則されることになり、生産性が非常に低い。
【００１４】
そこで、生産性を向上させるために、シード膜の成膜チャンバを２つ設け、図２（ｂ）のタイミング図に示すように、これら２つの成膜チャンバＡ，Ｂを用いてパラレルにシード膜の成膜をおこなう処理（デュアルモードと称する）が考えられた。このデュアルモードでは、シード膜の成膜チャンバをパラレルに使用するため、バリアメタル膜の成膜後のウエハ待機時間は１０秒以下となり、処理効率を高めて生産性を向上することが可能になる。しかしながら、このデュアルモードでは、シード膜を成膜する際にシード膜の成膜チャンバ内でのクーリングを６０秒行ったにもかかわらず、シード膜の凝集が発生した。この場合、図３（ｂ）に示すように、クーリングを１２０秒まで長くしてもシード膜の凝集を抑制することは困難である。
【００１５】
以上のことから、シングルモードとデュアルモードを詳細に比較したところ、両者はバリアメタル膜の成膜チャンバからシード膜の成膜チャンバまでの搬送時間は同じであるが、バリアメタル膜の成膜チャンバ内でのウェハの待機時間はシングルモードでは７０秒、デュアルモードでは１０秒であり、これがシード膜の凝集に大きく影響しているものであることが判明した。その結果、バリアメタル膜の成膜後、同一チャンバーにて５０秒以上保持してウェハを冷却した上で、シード膜の成膜チャンバに搬送してシード膜の成膜を行うことでシード膜の凝集が改善できることが確認された。
【００１６】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。本実施形態はデュアルダマシンに適用しており、図１を再度参照すると、図１（ａ）に示すように、素子を形成した半導体基板１０１上にバリアメタル膜１０２を有する第１メタル配線１０３を形成し、その表面上に層間絶縁膜１０４を成膜後、リソグラフィ及びドライエッチングにより配線としてのトレンチ１０５とビア１０６をそれぞれ形成する。次いで、図１（ｂ）のように、前記トレンチ１０５及びビア１０６を含む層間絶縁膜１０４の全面にバリアメタル膜１０７を成膜する。さらに、図１（ｃ）のように、前記バリアメタル膜１０７上にシード膜１０８を成膜する。その上で、図１（ｄ）のように、前記シード膜１０８を陰極としたメッキ法により金属メッキを行い、前記トレンチ及びビア内にメッキ金属１０９を埋込み、ＣＭＰ（Chemical Mechanical Polishing；化学的機械研磨）法にて層間絶縁膜１０４の表面を研磨する。これにより、トレンチ１０５及びビア１０６内にのみ金属１０９が残され、デュアルダマシンが形成される。なお、バリアメタル膜１０７はＴａ膜、シード膜１０８はＣｕ膜、メッキ金属１０９はＣｕであるとする。
【００１７】
ここで、前記バリアメタル膜１０７とシード膜１０８は、図４に示すようなバリアメタル／シード成膜装置１０にて成膜する。前記バリアメタル／シード成膜装置は１０、複数個、ここでは第１から第４の４つのプロセスチャンバＰＣ１〜ＰＣ４を有しており、各チャンバＰＣ１〜ＰＣ４は真空に引かれているとともに、搬送チャンバＴＣによって各プロセスチャンバ間で真空状態を保ったままで半導体基板としてのウェハの搬送が可能とされている。そして、ここでは第１プロセスチャンバＰＣ１をスパッタ前処理チャンバとして、ウェハに対して前処理を実行する。また第２プロセスチャンバＰＣ２をバリアメタル成膜チャンバとして、ウェハに対してバリアメタルをスパッタ法により成膜する。なお、バリアメタル成膜はＣＶＤ法（Chemical Vapor Deposition ：化学的気相成長）でもよい。ここではスパッタ法を用いているものとする。さらに、第３プロセスチャンバＰＣ３をシード成膜チャンバとして構成しており、それぞれにおいて独立してウェハに対してシード膜をスパッタ法により成膜する。
【００１８】
このバリアメタル／シード成膜装置を用いて図１に示したデュアルダマシンを製造する方法について説明する。図５はバリアメタル膜及びシード膜の成膜工程を示すフローチャートである。先ず、ウェハの層間絶縁膜１０４にトレンチ１０５とビア１０６をエッチングする（Ｓ１０１）。次いで、前記ウェハをスパッタ前処理チャンバとしての第１プロセスチャンバＰＣ１においてスパッタ前処理を行う（Ｓ１０２）。このスパッタ前処理は、例えば、真空中にＡｒプラズマを形成し、Ａｒイオンにて表面酸化膜等のエッチングを行う。次いで、ウェハをバリアメタル成膜チャンバとしての第２プロセスチャンバＰＣ２においてスパッタ法によりバリアメタル膜１０７を成膜する（Ｓ１０３）。そして、バリアメタルスパッタ中はスパッタ原子やイオン等の衝突（Bomberdment)によりウエハ温度は上昇するため、バリアメタル膜１０７の成膜後に同一の第２プロセスチャンバＰＣ２内にてウェハを５０秒以上保持し、ウェハを冷却する（Ｓ１０４）。次いで、ウェハをシード成膜チャンバとしての第３プロセスチャンバＰＣ３に搬送し、スパッタ法によりシード膜１０８を成膜する（Ｓ１０５）。シード成膜チャンバＰＣ３内においてウェハを保持するウエハホルダは−４０℃に冷却されており、シード膜１０８の成膜前にウエハ冷却を行い、その後シード膜１０８を成膜する。しかる後、前記シード膜１０８を電極として利用したメッキ法によりトレンチ１０５及びビア１０６内に金属１０９を埋め込むまで形成し（Ｓ１０６）、その後ＣＭＰ法により層間絶縁膜１０４の表面を研磨して平坦化し、トレンチ１０５及びビア１０６内にのみ金属１０９を残し、配線１１０と接続孔１１１を形成する（Ｓ１０７）。
【００１９】
ここで、本発明の効果を確認するために、バリアメタル膜の成膜で昇温したウエハ温度をシード膜の成膜までに冷却する際に、第１及び第２の手法で冷却（クーリング）を行った上でシード膜を成膜したものについて比較を行った。第１の手法は、バリアメタル膜を成膜したウェハをシード成膜チャンバに搬送後、シード膜の成膜前に冷却時間を設けて冷却する工程である。第２の手法は、バリアメタル成膜後に同一のチャンバ内で冷却時間を設けて冷却し、その後ウェハをシード成膜チャンバに搬送し成膜する工程である。これらを実施したときの、シード膜の凝集状態を調べた結果は図３に示した通りである。第１の工程で行った場合には、図３（ｂ）のようにシード成膜チャンバ内におけるシード膜の成膜前保持時間を１２０秒まで増やしても、シード膜の凝集を抑制することは困難である。一方、第２の工程であるバリアメタル成膜後に同一チャンバにて５０秒以上保持し冷却を行った場合には、図３（ａ）のようにシード膜の凝集を抑制することが可能であった。因みに、第２の工程により形成したシード膜は、図６（ａ）の写真に示すとおり、シード膜１０８に凝集がなく良好であり、この後のメッキ法による金属１０９の埋込でも、図６（ｂ）の写真に示すように良好な埋込性が得られている。なお、図１０（ａ），（ｂ）は図６（ａ），（ｂ）の写真の模式図である。
【００２０】
ここで、前記実施形態では、バリアメタル膜を成膜した後に、ウェハをバリアメタル成膜チャンバ内にて５０秒以上保持しているが、必ずしも同一チャンバである必要はなく、バリアメタル膜を成膜した後に真空状態を破らず、かつバリアメタル成膜チャンバとほぼ同じ環境条件に保持されている別のチャンバ内において待機することも可能である。この第２の実施形態では、図４に示したバリアメタル／シード成膜装置を利用したときには、第１プロセスチャンバＰＣ１をスパッタ前処理チャンバ、第２プロセスチャンバＰＣ２をバリアメタル成膜チャンバ、第３プロセスチャンバＰＣ３を待機チャンバ、第４プロセスチャンバＰＣ４をシード成膜チャンバとする。
【００２１】
図７は第２の実施形態において図１に示したデュアルダマシンを製造する際のフローチャートであり、第１の実施形態と同様にトレンチ１０５及びビア１０６を形成した後（Ｓ２０１）、第１プロセスチャンバＰＣ１においてスパッタ前処理を行ない（Ｓ２０２）、第２プロセスチャンバＰＣ２においてバリアメタル膜１０７を成膜する（Ｓ２０３）までの工程は第１の実施形態と同じである。そして、バリアメタル膜１０７を成膜した後は、真空状態を保持しながら環境条件がほぼ同じ第３プロセスチャンバＰＣ３に移動し、ここで５０秒以上保持する（Ｓ２０４）。その後、第４プロセスチャンバＰＣ４に搬送し、ここでクーリング及び成膜を行ってシード膜１０８を成膜する（Ｓ２０５）。その後、シード膜１０８を電極として利用したメッキ法によりトレンチ１０５及びビア１０６内に金属１０９を埋め込むまで形成し（Ｓ２０６）、その後ＣＭＰ法により層間絶縁膜１０４の表面を研磨して平坦化し、トレンチ１０５及びビア１０６内にのみ金属１０９を残し、配線１１０と接続孔１１１を形成する（Ｓ２０７）ことも第１の実施形態と同様である。
【００２２】
この実施形態のように、バリアメタル膜の成膜後の冷却を別チャンバで行っても、前記実施形態と同様な効果が得られ、図６（ａ）に示したような凝集が抑制されたシード膜１０８を得ることができる。また、この実施形態の場合には、バリアメタル成膜チャンバ内にウェハが滞留している時間が短縮されてバリアメタル成膜チャンバでの実質的な処理時間が短くなる。したがって、この実施形態を前述のデュアルモードに適用することにより、バリアメタル成膜チャンバでの処理効率が向上でき、全体としてのスループットが向上し、生産性の改善ができる。
【００２３】
【実施例】
本発明にかかる前記第１の実施形態に対応する実施例を説明する。図１を再度参照すると、半導体素子を形成した半導体基板（ウェハ）上に第１配線１０３を形成する。この第１配線はバリアメタル膜１０２に囲まれたＣｕにより形成される。ここでバリアメタル膜１０２はＴｉＮ，Ｔａ，ＴａＮ，ＷＮなどの単層若しくはそれらの積層膜でもよい。その後、層間絶縁膜１０４を形成する。この層間絶縁膜１０４は例えばＣＶＤ法によるＳｉＯ₂ ，ＳｉＯＮ，ＳｉＮ等の単膜若しくはそれらの積層膜でもよい。また、無機、有機の塗布系の絶縁膜でもよい。ここではＣＶＤ法により形成したＳｉＯ₂ 膜を用いる。続いて、リソグラフィ及びドライエッチにより、所望の配線パターンをしたトレンチ１０５と第１配線１０３につながるビア１０６を形成する。
【００２４】
続いて、図４に示したバリアメタル／シード成膜装置１０にて、スパッタ前処理、バリアメタル成膜、シード成膜を順次実施する。スパッタ前処理は、例えば、スパッタ前処理チャンパＰＣ１の真空中にＡｒプラズマを形成し、Ａｒイオンにて酸化膜換算１０ｎｍ分のエッチングを行う。ここで、水素プラズマの還元作用を用いた前処理を実施しても、スパッタ前処理を実施してもしなくてもよい。
【００２５】
次に真空を破らず搬送チャンバ１０を介して、ウェハをバリアメタル成膜チャンバＰＣ２に搬送する。バリアメタル膜１０７の成膜は、例えばスパッタ法にて実施するが、ＣＶＤ法，ＡＬＤ（Atomic Layer Deposition）法でも構わない。膜種はＴｉＮ，Ｔａ，ＴａＮ，ＷＮなどの単層若しくはそれらの積層膜でもよい。ここでは、スパッタ法にてＴａ／ＴａＮ積層膜を２０ｎｍ／２０ｎｍの厚さで成膜した場合を用いる。このバリアメタル成膜技術の詳細を説明する。バリアメタル膜としてのＴａ／ＴａＮ積層膜はＴａターゲットを具備するバリアメタル成膜チャンバＰＣ２内にてプロセスガスＡｒ／Ｎ２圧力４Ｐａ，ＤＣパワー１ＫＷの条件で成膜される（成膜レートは約７００Ａ／ｍｉｎであり成膜時間は３０秒。また成膜前のプロセスガス導入に必要な時間１５秒、成膜後の排気５秒）。ウェハはホルダ上に置かれており、ホルダに内蔵されているヒータは１００℃に設定する。ＴａＮとＴａを連続成膜するために成膜途中でＮ２を遮断し、Ａｒのみでのスパッタを行う。バリアメタル成膜終了後、プロセスガスを止め、１０^-6Ｐａ以下まで真空引きを行う。引き続き、成膜終了後から５０秒以上、ウェハを同チャンバＰＣ２内に保持する。ここで、ホルダの設定温度は室温でもよく、また零下に冷却しても構わない。温度が低い方がより好ましい。
【００２６】
その後、真空を破らずに搬送チャンバＴＣを介して、シード成膜チャンバＰＣ３に搬送する。ここではシード膜１０８はＣｕ膜であり、そのＣｕ成膜はＣＶＤ法を用いてもよいが、ここではスパッタ法を用いて説明する。Ｃｕターゲットを具備するチャンバＰＣ３内にて、プロセスガスＡｒ圧力８Ｐａ，ＤＣパワー１ＫＷの条件でＣｕ膜を１５０ｎｍの厚さ（成膜レートは１５００Ａ／ｍｉｎであり成膜時間は６０秒）成膜するが、成膜前にホルダ上で基板を保持し冷却（クーリング）する。冷却に関する詳細を説明する。チラー（chiller ）にて−４０℃に冷却された冷媒を用いて、ホルダを−４０℃に冷却する。ホルダはＥＳＣ（Electro Static Chuck：静電吸着）を具備するホルダを用いるが、ウエハ押さえ（クランプ）タイプでもよい。ホルダに吸着したウェハの裏面にＡｒガスを吹きつけウェハを冷却する。ここで吹きつけるＡｒガスは、−４０℃に冷却されたホルダ内で冷却されている。冷却は６０秒実施する。ここでは、ウエハ裏面から冷却されたＡｒを吹きつけることでウエハを冷却する方法を用いたが、ホルダからの直接の熱伝導にてウエハを冷却できればＡｒを用いなくても良く、またウエハを冷却するその他の方法を用いても良い。
【００２７】
以上のようにバリアメタル／シードＣｕ膜を成膜した後、別装置にてＣｕメッキし、トレンチ１０５及びビアホール１０６を埋め込む。その後、Ｎ₂ 雰囲気中で４００℃，１０分のアニールを施し、ＣＭＰにて研磨すると第２メタル配線１１０及びビア１１１が形成出来る。これらを繰り返すことで、多層配線構造が得られる。
【００２８】
本発明にかかる前記第２の実施形態に対応する他の実施例を説明する。製造するデュアルダマシンの構造については、前記実施例と同じであるので重複する説明は省略する。製造工程については、バリアメタル／シード成膜装置１０にて、スパッタ前処理、バリアメタル成膜、シードＣｕ成膜を順次実施する。スパッタ前処理は前記実施例と同じであり、スパッタ前処理チャンバＰＣ１にて実施する。
【００２９】
次に真空を破らず搬送チャンバＴＣを介して、ウェハをバリアメタル成膜チャンバとしての第２プロセスチャンバＰＣ２に搬送する。バリアメタル成膜についても前記実施例と同じである。そして、バリアメタル成膜終了後、搬送チャンバＴＣを介して、待機プロセスチャンバとしての第３プロセスチャンバＰＣ３に搬送し、このプロセスチャンバＰＣ３にて５０秒以上ウェハを保持する。ここで、ホルダの設定温度は室温でもよく、また零下に冷却しても構わない。温度が低い方がより好ましい。保持中のチャンバＰＣ３内の圧力はバリアメタル成膜チャンバＰＣ２と同じ、あるいはこれに近い圧力であることが好ましい。
【００３０】
その後、真空を破らずに搬送チャンバＴＣを介して、ウェハをシード成膜チャンバＰＣ４に搬送し、シード膜１０８としてのＣｕ膜を成膜する。このＣｕ膜の成膜についても前記実施例と同じである。以上のようにバリアメタル／シードＣｕ膜を成膜した後、別装置にてＣｕメッキしトレンチ１０５及びビアホール１０６を埋め込む。その後、Ｎ₂雰囲気中で４００℃，１０分のアニールを施し、ＣＭＰにて研磨すると第２メタル配線１１０とビア１１１が形成出来る。これらを繰り返すことで、多層配線構造が得られる。
【００３１】
このように、バリアメタル成膜後のウェハの保持をバリアメタル成膜チャンバやシード成膜チャンバとは別のチャンバにて実施することで、前記実施例と同様な効果が得られるだけでなく、さらに生産性（スループット）が向上するというメリットがある。
【００３２】
【発明の効果】
以上説明したように本発明は、バリアメタル成膜後に真空を破らずシード成膜チャンバとは異なるチャンバ内で５０秒以上保持してからシード成膜チャンバに搬送してシード膜を成膜することで、シード膜の凝集が無い良好なシード膜を形成できる。これにより、後工程の金属メッキにてボイドフリーの良好な埋設が可能となり、微細でかつ良好な電気特性の配線構造が製造でき、製造歩留まりを向上する。また、ウェハをバリアメタル成膜チャンバとは異なるチャンバ内で保持することにより、製造効率を向上することも可能になる。
【図面の簡単な説明】
【図１】デュアルダマシン法の製造方法を示す工程断面図である。
【図２】バリアメタル膜及びシード膜を成膜するシングルモードとデュアルモードの各タイミングを示す図である。
【図３】ウェハの保持時間とシード膜の凝集との関係を示す特性図である。
【図４】バイアメタル／シード成膜装置の概略構成図である。
【図５】第１の実施形態の製造工程を示すフローチャートである。
【図６】本発明により製造されたビア内のバイアメタル膜及びシード膜と埋め込み金属の断面状態を示す写真である。
【図７】第２の実施形態の製造工程を示すフローチャートである。
【図８】従来におけるシード膜の凝集を示す断面状態の写真である。
【図９】従来方法におけるシードＣｕ膜の凝集及びメッキＣｕの断面状態の写真である。
【図１０】図６の写真の模式図である。
【図１１】図８の写真の模式図である。
【図１２】図９の写真の模式図である。
【符号の説明】
１０バリアメタル／シード成膜装置
１０１基板
１０２バリアメタル膜
１０３第１配線
１０４層間絶縁膜
１０５トレンチ
１０６ビア
１０７バリアメタル膜
１０８シード膜
１０９メッキ金属
１１０第２配線
１１１ビア
ＰＣ１〜ＰＣ４プロセスチャンバ
ＴＣ搬送チャンバ

Claims

ウェハの表面に凹部を形成する工程と、前記凹部を含む全面にバリアメタル膜を成膜する工程と、前記バリアメタル膜上にＣＶＤ法あるいはスパッタ法によりＣｕまたはＣｕ合金のＣｕ系の金属からなるシード膜を成膜する工程と、前記シード膜を利用したメッキ法により前記凹部を埋める金属を形成する工程とを含む半導体装置の製造方法において、前記バリアメタル膜を成膜する工程後に、前記バリアメタル膜を成膜するチャンバとほぼ同じ環境条件のチャンバ内において前記ウェハを５０秒以上保持して冷却する工程と、その後真空を破らずに前記ウェハを前記シード膜を成膜するチャンバに搬送する工程と、を含むことを特徴とする半導体装置の製造方法。
前記バリアメタル膜を成膜するチャンバとほぼ同じ環境条件のチャンバは前記バリアメタル膜を成膜するチャンバであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記バリアメタル膜を成膜するチャンバとほぼ同じ環境条件のチャンバは前記バリアメタル膜を成膜するチャンバとは別のチャンバであることを特徴とする請求項１に記載の半導体装置の製造方法。
前記シード膜の成膜に際してはウェハを−４０度程度に冷却する工程
を含むことを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
前記凹部はウェハに設けられた下層配線上の層間絶縁膜に開口された配線用のトレンチと、前記トレンチ内において前記下層配線に接続するためのビアであることを特徴とする請求項１ないし４のいずれかに記載の半導体装置の製造方法。
前記金属を形成した後に、前記層間絶縁膜の表面を化学機械研磨法により平坦化する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。