KR100301248B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 구리(Cu)를 사용하여 구리 금속 배선을 형성할 때, 구리 전해 도금법을 사용하여 크롬이 1%로 이내로 함유된 구리 합금을 용이하게 매립시킬 수 있는 기술이다. 구리 전해 도금법으로 구리 합금층을 형성하기 위하여, 본 발명은 비아 콘택홀 및 트렌치가 형성된 웨이퍼의 표면에 확산 장벽층 및 구리 시드층을 형성한 후, 1차 구리 매립 공정을 진행하고, 크롬층을 전해 도금 또는 스퍼터링에 의해 증착하고, 2차 구리 매립 공정을 진행하고, 이후 고온 열처리하여 구리 합금층을 형성한다. 이러한 공정으로 얻어지는 구리 합금층은 매립 특성이 우수할 뿐만 아니라, 순수 구리로 형성된 금속 배선보다 내식성 및 신뢰성이 우수하여 금속 배선에 대한 신뢰성, 안정성 및 성능을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 구리(Cu)를 사용하여 구리 금속 배선을 형성할 때, 구리 전해 도금법을 사용하여 크롬이 1%로 이내로 함유된 구리 합금을 용이하게 매립시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다. 한편, 구리 합금 배선은 순수한 구리 배선에 비하여 비저항이 다소 크지만 배선의 내식성과 신뢰성이 매우 우수한 것으로 알려져 있다.
구리 합금 증착은 주로 스퍼터링 방법에 의하여 증착할 수 있다. 원하는 조성의 스퍼터링 타겟을 제조한 후, 이를 스퍼터링하므로써, 구리 합금 박막을 증착시킬 수 있다. 그러나, 일반적으로 스퍼터링은 스텝 커버리지가 작은 공정이다. 그러므로, 비아 콘택홀의 크기가 감소하고 어스펙트 비가 증가함에 따라 구리 합금을스퍼터링에 의하여 비아 콘택홀에 매립하기가 어려워진다. 구리 매립 특성이 불량할 경우에는 비아 콘택홀의 저항이 높거나 구리 플러그가 단락(fail)되는 문제가 발생한다. 또한 반도체 소자의 속도가 느려지며(RC time delay 증가), 신뢰성이 열악해지고, 수율이 감소하는 문제점이 발생한다. 따라서, 구리 합금의 비아 콘택홀 매립 특성이 우수한 증착 공정을 개발하여야 한다.
현재, 가능한 순수 구리 매립 방법으로는 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전해 도금(Electroplating)법, 무전해 도금(Electroless-plating)법 등이 있으며, 이 중에서 선호되는 방법은 구리 매립 특성이 비교적 양호한 전해 도금법 및 화학기상증착법이다.
따라서, 본 발명은 기존의 순수한 구리 전해 도금법을 사용하여 크롬이 1% 이내 함유된 구리 합금을 용이하게 매립시켜 금속 배선에 대한 신뢰성, 안정성 및 성능을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 하지층상에 층간 절연막을 형성한 후, 상기 층간 절연막의 일부분을 식각하여 비아 콘택홀 및 트렌치를 형성하는 단계; 클리닝 공정을 실시한 후, 상기 비아 콘택홀 및 트렌치를 포함한 상기 층간 절연막 표면에 확산 장벽층을 형성하는 단계; 상기 확산 장벽층 상에 구리 시드층을 형성하는 단계; 전해 도금법으로 1차 구리매립 공정을 진행하여 상기 구리 시드층 상에 제 1 구리층을 형성하는 단계; 상기 제 1 구리층 상에 크롬층을 형성하는 단계; 전해 도금법으로 2차 구리 매립 공정을 진행하여 상기 크롬층 상에 제 2 구리층을 형성하는 단계; 상기 구리 시드층, 제 1 구리층, 크롬층 및 제 2 구리층이 적층된 층을 열처리하여 크롬을 균일하게 분산시켜 구리 합금층을 형성하는 단계; 및 상기 구리 합금층을 연마하여 구리 합금 배선을 형성한 후, 웨이퍼의 표면에 캡핑층을 전면 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 하지층 12: 층간 절연막
13: 비아 콘택홀 14: 트렌치
15: 확산 장벽층 16: 구리 합금층
16a: 구리 시드층 16b: 제 1 구리층
16c: 크롬층 16d: 제 2 구리층
160: 구리 합금 배선
17: 캡핑층
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 하지층(11)상에 층간 절연막(12)을 형성한 후, 층간 절연막(12)의 일부분을 식각하여 비아 콘택홀(13) 및 트렌치(14)를 형성한다.
상기에서, 하지층(11)은 반도체 기판, 폴리실리콘(poly-Si), 텅스텐(W), 알루미늄(Al), 구리(Cu) 등과 같은 전도성 물질로 형성된 층이거나, 절연 물질로 형성된 층이다. 층간 절연막(12)은 낮은 유전 상수(low k)를 갖는 절연 물질로 형성한다. 비아 콘택홀(13) 및 트렌치(14)는 듀얼 다마신(dual damascene) 방식으로 형성한다.
도 1b를 참조하면, 클리닝(cleaning) 공정을 실시한 후, 비아 콘택홀(13) 및트렌치(14)를 포함한 층간 절연막(12) 표면에 확산 장벽층(15)을 형성한다.
상기에서, 클리닝 공정은 하지층(11)이 텅스텐(W)이나 알루미늄(Al)과 같은 금속일 경우 고주파 플라즈마(RP plasma)를 이용하고, 하지층(11)이 구리(Cu)일 경우 리액티브 클리닝(reactive cleaning) 방식을 적용하며, 하지층(11)이 절연 물질일 경우 스퍼터링(sputtering) 방식을 적용하고, 이외에도 NF3클리닝, 습식(wet) 클리닝이 있다. 확산 장벽층(15)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 적어도 어느 하나로 형성하며, 100 내지 700Å 두께의 접착층과 100 내지 1000Å 두께의 베리어 메탈층이 적층되어 있다.
도 1c를 참조하면, 전해 도금 공정을 진행하기 위해 촉매 역할을 하는 구리 시드층(16a)을 확산 장벽층(15) 상에 형성한다.
상기에서, 구리 시드층(16a)은 스퍼터링법, 화학기상증착법, 메탈 이온 플라즈마(Ionic Metal Plasma; IMP)-물리기상증착법 등으로 100 내지 1000Å의 두께로 증착한다. 구리 시드층(16a)은 스텝 커버리지가 우수하여야 한다.
도 1d를 참조하면, 전해 도금법으로 1차 구리 매립 공정을 진행하여 구리 시드층(16a) 상에 제 1 구리층(16b)을 형성한다.
상기에서, 전해 도금법은 매립 특성이 비교적 양호한 방법이며, 황산 구리(CuSO4) 수용액 내에서 웨이퍼의 표면에 음극의 전해 포텐셜을 인가하면 전해액 내의 구리 이온이 환원되어 웨이퍼의 구리 시드층(16a)에 도금되어 제 1구리층(16b)이 형성된다. 제 1 구리층(16b)은 후속 공정인 크롬 원자의 합금 과정 진행이 용이해지도록 비아 콘택홀(13) 크기의 1/2 정도의 두께로 형성한다.
도 1e를 참조하면, 제 1 구리층(16b) 상에 크롬층(16c)을 형성한다.
상기에서, 크롬층(16c)은 전해 도금 또는 스퍼터링에 의해 형성한다. 크롬층(16c)의 두께는 경우에 따라 달라지는데, 구리 합금 내의 크롬의 함유량이 1% 이내가 되도록 제어하여야 한다. 이는 구리 배선의 비저항을 크게 증가시키지 않으면서 배선의 신뢰성 및 내식성을 크게 증가시킬 수 있는 크롬의 적정한 투입량이 약 1% 이내이기 때문이다.
도 1f를 참조하면, 전해 도금법으로 2차 구리 매립 공정을 진행하여 크롬층(16c) 상에 제 2 구리층(16d)을 형성한다.
상기에서, 제 2 구리층(16d)은 비아 콘택홀(13) 및 트렌치(14)를 완전히 매립시킬 수 있는 두께로 형성한다.
도 1g를 참조하면, 구리 시드층(16a), 제 1 구리층(16b), 크롬층(16c) 및 제 2 구리층(16d)이 적층된 층을 열처리하여 크롬을 균일하게 분산시키므로 구리 합금층(16)이 형성된다.
상기에서, 열처리는 400 내지 600℃의 온도에서 0.5 내지 2시간 동안 반응로(furnace)에서 실시한다. 이때, 열처리 온도는 하지층(11)이 어떠한 물질로 형성되었는지를 고려하여 구체적으로 결정하여야 한다. 예를 들어, 하지층(11)이 알루미늄 합금(Al-0.5%Cu)인 경우에는 550℃를 넘지 않아야 한다.
도 1h를 참조하면, 구리 합금층(16)을 화학적 기계적 연마(CMP)법으로 연마하는 공정 및 포스트-클리닝(post-cleaning) 공정을 실시하여 구리 합금 배선(160)을 형성한다. 이후, 웨이퍼의 표면에 캡핑층(17)을 전면 증착한다.
상기에서, 캡핑층(17)은 구리 합금 배선(160)으로부터 구리 원자가 이후에 구리 합금 배선(160) 상부쪽에 형성될 층간 절연막으로 확산하는 것을 막는 역할을 하며, 주로 실리콘 나이트라이드(SiN)로 형성한다. 이로써, 듀얼 다마신 공정에 의한 최종적인 구리 합금 배선이 완성된다.
상술한 바와 같이, 본 발명은 구리의 전해 도금법을 적용함에 의한 구리 매립 특성의 향상으로, 비아 콘택홀 내부에 보이드(void)와 키홀(keyhole)과 같은 결함 발생을 방지할 수 있을 뿐만 아니라, 서로 다른 크기의 비아 콘택홀과 서로 다른 폭의 트렌치가 존재하는 경우에도 구리 합금을 동시에 매립시킬 수 있어, 공정의 재현성 및 안정성을 향상시킬 수 있다. 또한, 본 발명은 기존의 순수한 구리 전해 도금법을 사용하여 크롬이 1% 이내 함유된 구리 합금을 용이하게 매립시켜 금속 배선에 대한 신뢰성, 내식성 및 성능을 향상시킬 수 있다.
Claims (10)
- 하지층상에 층간 절연막을 형성한 후, 상기 층간 절연막의 일부분을 식각하여 비아 콘택홀 및 트렌치를 형성하는 단계;클리닝 공정을 실시한 후, 상기 비아 콘택홀 및 트렌치를 포함한 상기 층간 절연막 표면에 확산 장벽층을 형성하는 단계;상기 확산 장벽층 상에 구리 시드층을 형성하는 단계;전해 도금법으로 1차 구리 매립 공정을 진행하여 상기 구리 시드층 상에 제 1 구리층을 형성하는 단계;상기 제 1 구리층 상에 크롬층을 형성하는 단계;전해 도금법으로 2차 구리 매립 공정을 진행하여 상기 크롬층 상에 제 2 구리층을 형성하는 단계;상기 구리 시드층, 제 1 구리층, 크롬층 및 제 2 구리층이 적층된 층을 열처리하여 크롬을 균일하게 분산시켜 구리 합금층을 형성하는 단계; 및상기 구리 합금층을 연마하여 구리 합금 배선을 형성한 후, 웨이퍼의 표면에 캡핑층을 전면 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 하지층은 반도체 기판이거나, 폴리실리콘(poly-Si), 텅스텐(W), 알루미늄(Al), 구리(Cu)와 같은 전도성 물질로 형성된 층이거나, 절연 물질로 형성된 층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막은 낮은 유전 상수를 갖는 절연 물질로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법
- 제 1 항에 있어서,상기 콘택홀 및 트렌치는 듀얼 다마신 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 클리닝 공정은 상기 하지층이 텅스텐(W)이나 알루미늄(Al)과 같은 금속일 경우 고주파 플라즈마를 이용하고, 상기 하지층이 구리(Cu)일 경우 리액티브 클리닝 방식을 적용하며, 상기 하지층이 절연 물질일 경우 스퍼터링 방식을 적용하고, NF3클리닝 방식이나 습식(wet) 클리닝 방식을 적용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 확산 장벽층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN 중 어느 적어도 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 구리 시드층은 스퍼터링법, 화학기상증착법, 메탈 이온 플라즈마-물리기상증착법중 어느 하나를 적용하여 100 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 구리층은 상기 비아 콘택홀 크기의 1/2 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 크롬층은 전해 도금이나 스퍼터링에 의해 형성하며, 상기 구리 합금층 내의 크롬 함유량이 1% 이내가 되도록 그 두께를 제어하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 열처리는 400 내지 600℃의 온도에서 0.5 내지 2시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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