KR100815950B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은, 웨이퍼 상에 비아 패턴 형성 영역을 노출시키는 감광막 패턴을 이용하여 상기 웨이퍼에 대해 식각하여 다수의 깊은 트렌치를 형성하는 단계와, 상기 깊은 트렌치를 포함한 웨이퍼 전면에 절연막, 구리 확산 방지막, 소정의 금속막 및 구리 씨드막을 순차적으로 형성하는 단계와, 상기 웨이퍼 상의 상기 구리 씨드막에 대해 상기 금속막이 노출될 때까지 제 1 평탄화 공정을 수행하는 단계와, 상기 제 1 평탄화 공정에 의해 상기 트렌치 내벽에만 형성된 상기 구리 씨드막에 대해 구리 도금 공정을 수행하여 다수의 비아 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
SIP, 딥 비아(deep via), CMP
Description
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 웨이퍼
210` : 절연막
220 : 구리 확산 방지막
230 : 금속막
240 : 구리 씨드막
250 : 비아 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로. 특히 시스템 인 패키지(System In Package) 기술에 이용되는 구리 도금을 이용한 딥 비아 갭필(deep via gap-fill) 과정에서, 딥 비아 내에서의 선택적 구리 도금이 가능함에 따라 비용을 크게 절감할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
인터넷과 통신 기술의 발달로 급속히 정보화 사회로 진행되면서, 반도체 소자 적용의 폭이 점점 넓어지고 있다. 핸드폰, PDA를 위시한 모바일 제품군에서 시작하여 TV, 오디오 등의 전통적 가전제품, 심지어는 가정용 보일러에 이르기까지 전기가 들어가는 곳이면 반도체소자가 사용되지 않는 곳이 없다. 이러한 다양한 제품군에 적용되기 위해 다양한 기능의 반도체 소자가 요구되며 특히, 휴대폰 등의 모바일 제품에서는 소형, 다기능, 고속 제품에 대한 요구가 커지고 있다.
그러나, 반도체 소자 자체의 미세회로 제조기술은 회로의 복잡함에 따른 개발기간의 연장, 막대한 설비투자, 공정비용의 비약적 증가로 인해 각각의 제품에 적절히 대응하기가 점점 어려워지고 있다.
이에, 하나의 대안으로 같은 종류 또는 다양한 종류의 반도체 소자를 칩 상태 (chip level) 또는 웨이퍼 상태(wafer level)로 수직으로 적층하고, 비아 패턴으로 적층된 웨이퍼 또는 칩들 간을 회로적으로 상호 연결하여 하나의 패키지로 만드는 일명 시스템 인 패키지(System In Package, SIP)가 주목되고 있다.
이러한 SIP는 기존의 단일 칩 패키지와는 상이하게 수직으로 칩을 쌓게 되므로, 동종 칩의 적층으로 저장밀도를 높이거나, 정보 저장기능, 논리연산 기능의 칩을 쌓아 복합 기능의 패키지를 제조함으로써 적용되는 최종제품을 보다 소형화, 경량화 및 다기능화할 수 있다.
한편, SIP를 제조하기 위한 핵심 기술로써, 칩 대 칩(chip to chip) 또는 웨 이퍼 대 웨이퍼 (wafer to wafer)를 수직으로 쌓고 비아 패턴으로 상호 연결함에 있어서, 종래에는 도 1에 도시된 바와 같은 방법으로 비아 패턴을 형성하고 있다.
도 1에 도시된 바와 같이, 제조 완료된 웨이퍼(100) 상에 다수의 감광막 패턴(미도시)을 식각 마스크로 이용하여 노출된 웨이퍼 영역들에 대해 식각하여 깊은 트렌치를 형성한다. 그 후, 식각 마스크로 이용된 감광막패턴을 제거한다. 이때, 트렌치는 웨이퍼(100)를 관통하지 않는 깊이로 형성함이 바람직하다.
이어서, 트렌치를 포함한 웨이퍼(100) 전면에 절연막(110), 구리 장벽층(120) 및 구리 씨드막을 순차적으로 형성한 후, 구리 씨드막에 대해 소정의 전기 도금법을 이용하여 구리 금속막(130)을 성장시킴으로써 트렌치에 대해 충분히 매립(gap fill)할 수 있다.
그 후, CMP(Chamical Micanical Polishing) 공정을 수행하여 비아 외부에 증착된 구리 금속막(130) 및 구리 장벽층(120)을 제거함으로써 딥 비아를 형성할 수 있다.
그러나, 전술한 방법에 의한 종래의 비아 패턴 형성방법은, 칩 대 칩 또는 웨이퍼 대 웨이퍼들을 연결시키기 위해서는 크게는 100㎛ 이상의 깊이를 갖는 딥 비아(deep via) 형성 기술이 필요하며, 이에 따라, 구리의 도금량이 많아질 경우, 후속의 CMP 공정에서 제거해야할 구리량이 많아져 비용을 낭비하는 문제가 있었다.
전술한 문제를 해결하기 위해 본 발명은, 시스템 인 패키지(System In Package) 기술에 이용되는 구리 도금을 이용한 딥 비아 갭필(deep via gap-fill) 과정에서, 딥 비아 내에서의 선택적 구리 도금이 가능함에 따라 비용을 크게 절감할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 웨이퍼 상에 비아 패턴 형성 영역을 노출시키는 감광막 패턴을 이용하여 상기 웨이퍼에 대해 식각하여 다수의 깊은 트렌치를 형성하는 단계와, 상기 깊은 트렌치를 포함한 웨이퍼 전면에 절연막, 구리 확산 방지막, 소정의 금속막 및 구리 씨드막을 순차적으로 형성하는 단계와, 상기 웨이퍼 상의 상기 구리 씨드막에 대해 상기 금속막이 노출될 때까지 제 1 평탄화 공정을 수행하는 단계와, 상기 제 1 평탄화 공정에 의해 상기 트렌치 내벽에만 형성된 상기 구리 씨드막에 대해 구리 도금 공정을 수행하여 다수의 비아 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명에서, 상기 웨이퍼 상의 구리 확산 방지막 및 금속막에 대해 상기 비아 패턴을 포함한 상기 웨이퍼 상의 상기 절연막이 노출될 때까지 제 2 평탄화 공정을 수행하는 단계를 더 포함한다.
본 발명에서, 상기 절연막은 CVD 방식으로 SiO2, SiN, SiON 및 열적 산화막(thermal oxide) 중 선택된 어느 하나를 사용하여 10 ~ 50000Å 두께로 형성한다.
본 발명에서, 상기 구리 확산 방지막은 PVD 또는 ALD 방식으로 Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 선택된 어느 하나를 사용하여 10 ~ 10000Å의 두께로 형성 한다.
본 발명에서, 상기 소정의 금속막은 알루미늄(Al)을 이용하여 100 ~ 50000Å의 두께로 형성한다.
본 발명에서, 상기 구리 씨드막을 형성하기 전에 상기 알루미늄으로 이루어진 금속막에 형성된 자연 산화막(native oxide)을 제거하도록 Ar 및 H2를 포함하는 가스를 이용하여 플라즈마 건식식각을 수행하는 단계를 포함한다.
본 발명에서, 상기 구리 씨드막은 100 ~ 10000Å이 두께로 형성한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시된 바와 같이, 웨이퍼 상(200)에 비아 패턴 형성 영역을 노출시키는 다수의 감광막 패턴(미도시)을 이용하여 웨이퍼(200)에 대해 식각하여 다수의 깊은 트렌치를 형성한다.
구체적으로, 반도체 제조 공정이 완료된 웨이퍼(200)를 마련한 후, 웨이퍼(200) 상에 감광막을 도포한다. 이어서, 감광막을 노광 및 현상하여 비아 홀 형성 영역을 노출시키는 다수의 감광막 패턴(미도시)을 형성한 후, 이러한 감광막 패턴을 식각 마스크로 이용하여 노출된 웨이퍼 영역을 식각함으로써 다수의 깊은 트 렌치를 형성할 수 있다. 이때, 깊은 트렌치는 웨이퍼(200)를 관통하지 않는 깊이, 예컨데, 20 ∼ 100㎛의 깊이로 형성하는 것이 적합하다.
다음으로, 도 2b에 도시된 바와 같이, 깊은 트렌치를 포함한 웨이퍼(200) 전면에 절연막(210), 구리 확산 방지막(220), 소정의 금속막(230) 및 구리 씨드막(240)을 순차적으로 형성한다.
여기서, 절연막(210)은 CVD(Chamical Vapor Deposition) 방식으로 SiO2, SiN, SiON 및 열적 산화막(thermal oxide) 중 선택된 어느 하나를 사용하여 10 ~ 50000Å 두께로 형성하는 것이 적합하다.
이어서, 구리 확산 방지막(220)은 PVD 또는 ALD 방식으로 Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 선택된 어느 하나를 사용하여 10 ~ 10000Å의 두께로 형성하는 것이 적합하다.
이어서, 금속막(230)은 알루미늄(Al)을 이용하여 100 ~ 50000Å의 두께로 형성하는 것이 적합하다.
이어서, 구리 씨드막(240)은 100 ~ 10000Å이 두께로 형성하는 것이 바람직하다. 여기서, 구리 씨드막(240)을 형성하기 전에 알루미늄으로 이루어진 금속막(230) 상에 자연 산화막(native oxide)이 형성될 수 있는데, 이러한 자연 산화막을 제거하기 위해 Ar 및 H2를 포함하는 가스를 이용하여 플라즈마 건식 식각(plasma dry etch) 방법을 이용한 건식식각공정을 수행할 수 있다.
다음으로, 도 2c에 도시된 바와 같이, 웨이퍼(200) 상의 구리 씨드막(240)에 대해 알루미늄의 금속막(230)이 노출될 때까지 CMP 방식을 이용하여 제 1 평탄화 공정을 수행한다.
다음으로, 도 2d에 도시된 바와 같이, 제 1 평탄화 공정에 의해 트렌치 내벽에만 형성된 구리 씨드막에 대해 구리 도금 공정을 수행하여 다수의 비아 패턴(250)을 형성한다. 이러한 경우, 비아 패턴(250)의 바깥쪽 표면, 즉, 비아 패턴(250)이 형성되지 않은 웨이퍼(200) 상의 알루미늄의 금속막(230)이 노출되면서 알루미늄이 산화되어 알루미나(Al2O3)를 형성하게 된다. 이러한 알루미나는 구리 도금을 억제하는 기능을 한다.
그러나, 알루미나가 형성되지 않은 하부 즉, 트렌치 영역의 알루미늄으로 이루어진 금속막(230)은 알루미늄을 통해 전류가 흐르므로 구리 씨드막(240)이 드러나 있는 트렌치 영역에서는 구리 도금이 원활하다. 따라서, 딥 비아 패턴(250)의 내부에만 선택적으로 구리 도금이 이루어져 구리 도금액의 소모량을 최소화하여 비용을 절감할 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 다수의 비아 패턴(250)을 형성한 후, 비아 패턴(250) 바깥쪽 표면 즉, 웨이퍼 상(200)의 구리 확산 방지막(220) 및 금속막(230)에 대해 비아 패턴(250)을 포함한 웨이퍼(200) 상의 절연막(210)이 노출될 때까지 습식 식각을 이용한 제 2 평탄화 공정을 수행한다. 이때의 제 2 평탄화 공정도 이전에 수행된 제 1 평탄화 공정에서와 동일한 CMP 방법을 이용하여 수행할 수 있다.
또한, 위와 같이, 딥 비아 내부에만 선택적인 구리 도금을 함으로써, 제 2 평탄화 공정에서 제거해야 하는 구리량을 최소화하여 CMP 공정을 단순화할 수 있어 비용 절감을 향상시킬 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 시스템 인 패키지(System In Package) 기술에 이용되는 구리 도금을 이용한 딥 비아 갭필(deep via gap-fill) 과정에서, 딥 비아 내에서의 선택적 구리 도금이 가능함에 따라 CMP 공정 등에서 제거해야할 구리량을 최소화할 수 있어 비용을 크게 절감할 수 있다.
Claims (7)
- 웨이퍼 상에 비아 패턴 형성 영역을 노출시키는 감광막 패턴을 이용하여 상기 웨이퍼에 대해 식각하여 다수의 깊은 트렌치를 형성하는 단계와,상기 깊은 트렌치를 포함한 웨이퍼 전면에 절연막, 구리 확산 방지막, 소정의 금속막 및 구리 씨드막을 순차적으로 형성하는 단계와,상기 웨이퍼 상의 상기 구리 씨드막에 대해 상기 금속막이 노출될 때까지 제 1 평탄화 공정을 수행하는 단계와,상기 제 1 평탄화 공정에 의해 상기 트렌치 내벽에만 형성된 상기 구리 씨드막에 대해 구리 도금 공정을 수행하여 다수의 비아 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 웨이퍼 상의 구리 확산 방지막 및 금속막에 대해 상기 비아 패턴을 포함한 상기 웨이퍼 상의 상기 절연막이 노출될 때까지 제 2 평탄화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 절연막은 CVD 방식으로 SiO2, SiN, SiON 및 열적 산화막(thermal oxide) 중 선택된 어느 하나를 사용하여 10 ~ 50000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 구리 확산 방지막은 PVD 또는 ALD 방식으로 Ta, TaN, Ti, TiN, TaSiN 및 TiSiN 중 선택된 어느 하나를 사용하여 10 ~ 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소정의 금속막은 알루미늄(Al)을 이용하여 100 ~ 50000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 5 항에 있어서,상기 구리 씨드막을 형성하기 전에 상기 알루미늄으로 이루어진 금속막에 형성된 자연 산화막(native oxide)을 제거하도록 Ar 및 H2를 포함하는 가스를 이용하여 플라즈마 건식식각을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 구리 씨드막은 100 ~ 10000Å이 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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