KR20010109281A - 마이크로일렉트로닉 구조 - Google Patents

마이크로일렉트로닉 구조 Download PDF

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Abstract

본 발명은 제 1층(5) 또는 기판(5) 내에 그루브들(30)촉 개구들(25)을 포함하는 마이크로일렉트로닉 구조에 관한 것이다. 상기 제 1층(5) 기판(5)을 적어도 부분적으로 덮는 금속 질화물층(45)은 TiN 및 WN으로 구성된 그룹으로부터 선택된 물질을 포함한다. 금속 질화물층(45) 상부에 탄탈층(50)이 증착된다. 마지막으로, 그루브들(30) 및 접촉 개구들(25)을 완전히 채우기 위해 금속(75)이 증착된다.

Description

마이크로일렉트로닉 구조{MICROELECTRONIC STRUCTURE}
반도체 디바이스는 통상적으로 그 표면 상에 다수의 능동 영역들을 가지고 그 표면 상부 상에 다수의 금속화층들을 가진 반도체 기판을 포함한다. 금속화층들은 SiO2, Si3N4, BPSG 또는 다른 적절한 물질들로 만들어진 절연층들에 의해 서로 분리되고, 절연층들 표면 상에 형성된 그루브들(grooves) 또는 절연층들 상부에서 다수의 도전 트랙(track)들을 포함한다. 이러한 도전 트랙들은 절연층들을 통한 접촉 개구들과 함께 반도체 디바이스의 상호연결 구조를 형성한다.
그러한 상호연결 구조를 형성하기 위해, 반도체 기판 또는 금속화층의 상부에 절연층이 증착되고, 절연층을 통해 금속화층 또는 기판까지 연장되는 접촉 개구들(비아들)을 형성하기 위해 후속적으로 이방성으로 에치된다. 다음 단계에서, 비아들은 텅스텐 또는 폴리실리콘과 같은 전기적 도전 물질로 채워진다. 마지막으로, 절연층 상부에 금속층이 증착되고, 후속적으로 패턴된다.
상호연결 구조를 형성하기 위한 다른 접근에서, 구르브들은 접촉 개구들의형성 이후 절연층에서 추가적으로 형성된다. 접촉 개구들과 부분적으로 접촉하는 그루브들은 도전 트랙들의 위치를 형성한다. 바람직하게는, 그루브들 및 접촉 개구들은 한 단계에서 완전히 도전 물질로 채워진다. 도전 물질은 완전히 채워진 그루브들을 가지는 평탄한 표면을 얻기 위해 절연층의 상부 표면까지 실질적으로 폴리시백(polish back)된다. 이 방법은 이중 다마신(damascene) 프로세스라고 호칭된다.
금속화를 위해 주로 사용되는 물질들은 알루미늄이다. 그러나, 반도체 디바이스의 구조 크기가 서브-미크론 영역까지 축소됨에 따라, 비아들 및 도전 트랙들의 전기 저항이 도전 구조들의 감소된 단면으로 인해 증가된다. 이 문제를 극복하기 위해, 구리(Cu)와 같은 높은 도전성 물질들의 사용이 제안되어 왔다. 그러나, 구리는 절연층 반도체 기판의 능동 영역들 내로 확산하는 경향이 있고, 그러므로 금속 확산 장벽에 의해 완전히 둘러싸여져야 한다. 그러한 확산 장벽을 위해 적절한 물질은 예를 들어 탄탈(Ta)이다(US 5,714,418; US 5,528,599; 및 US 5,817,572).
SiO2와 같은 다양한 절연 물질들에 대한 탄탈의 접착 문제들로 인해, Ta와 절연층 사이에 추가적인 탄탈 질화물층(TaN)이 제안되어 왔다(EP 0 751 566 A2). TaN이 오직 PVD 프로세스에 의해서만 증착될 수 있기 때문에 서브-미크론 크기의 신뢰성 있는 상호연결들을 위해 매우 중요한 얇고 매우 컨포멀한 층을 얻기가 어렵다.
본 발명은 반도체 디바이스에 관한 것으로 특히 전기적 상호연결에 대한 금속 확산 장벽에 관한 것이다.
도 1은 통합적으로 형성된 구르브들 및 접촉 개구들을 가진 제 1층을 가진 마이크로일렉트로닉 구조를 나타낸다.
도 2는 접착층, 탄탈층 및 촉매층의 증착 이후의 마이크로일렉트로닉 구조를 나타낸다.
도 3은 금속층의 증착 이후의 마이크로일렉트로닉 구조를 나타낸다.
도 4는 폴리싱 단계 이후의 마이크로일렉트로닉 구조를 나타낸다.
도 5는 본 발명을 사용하여 증착된 탄탈층의 비저항을 나타낸다.
본 발명은:
제 1층;
상기 제 1층을 적어도 부분적으로 덮고, TiN 및 WN으로 이루어진 그룹으로부터 선택된 물질을 포함하는 금속 질화물층;
상기 금속 질화물층의 상부 상의 탄탈층; 및
상기 탄탈층의 상부 상의 금속층을 포함하는 마이크로 일렉트로닉 구조를 설명한다.
부착층으로 탄탈 질화물 대신 티탄 질화물(TiN) 또는 텅스텐 질화물(WN)을 사용하면 매우 얇고 균일한 층을 얻는 것이 가능하다. 또한, TiN 및 WN은 추가적으로 Cu의 확산에 대한 확산 장벽으로서의 역할을 한다. 바람직하게는, TiN 및 WN은 매우 컨포멀한 CVD 프로세스에 의해 증착된다.
본 발명은:
도전 구역들을 가지는 제 2층을 적어도 부분적으로 덮는 제 1층으로서, 상부 및 하부 표면을 가지고, 상기 상부 표면은 그 안에 형성된 그루브들을 가지고, 그루브들 중 일부는 상기 제 2층의 상기 도전 구역들을 노출하기 위해 상기 하부 표면으로 연장되는 개구들을 가지는 제 1층;
TiN 및 WN으로 구성되는 그룹으로부터 선택된 물질을 포함하고 상기 그루브들 및 상기 제 1층의 상기 개구들에 완전히 정렬하는 CVD 증착된 금속 질화물층;
상기 금속 질화물층의 상부 상의 탄탈층; 및
상기 그루브들 및 상기 개구들이 실질적으로 그에 의해 채워지는 상기 탄탈층 상부 상의 금속층을 포함하는 마이크로일렉트로닉 구조를 더 제공한다.
본 발명은 제 1층을 가지는 마이크로일렉트로닉 구조를 형성하는 방법을 더 제공하는 방법으로서:
상기 제 1층 상에 TiN 및 WN으로 구성되는 그룹으로부터 선택된 물질을 포함하는 금속 질화물층을 컨포멀하게 증착시키는 단계;
상기 금속 질화물층의 상부에 탄탈층을 증착시키는 단계; 및
상기 탄탈층의 상부에 금속층을 증착시키는 단계를 포함한다.
본 발명의 이러한 또 다른 특징들, 목적들 및 이점들은 다음의 도면들과 함께 본 발명의 상세한 설명을 고려할 때 명확해질 것이다.
구리 와이어링을 가지는 마이크로일렉트로닉 구조를 형성하기 위한 방법(도전 트랙들)이 설명된다.
도 1을 참조하면, 예시적 마이크로일렉트로닉 구조가 적어도 제 2 층(10)을 부분적으로 덮는 제 1층(5)을 가지는 것이 나타난다. 종종 인터-레벨 절연체(ILD)로 알려진 제 1층(5)은 SiO2, BPSG(boron phosphate silicate glass), TEOS(Tetraethylorthosilan), Si3N4, 또는 비교적 낮은 유전 상수를 가지는 다른 적절한 절연 물질들로 만들어진다. 층(5)을 위해 위에서 언급한 물질들의 조합을 사용하는 것도 또한 바람직하다. 더욱이, 다른 바람직한 실시예에서, 층(5)은 두꺼운 실리콘 산화물층 아래의 얇은 실리콘 질화물층을 포함하는 다중 층들로 구성된다. 마찬가지로 제 2 층(10)이 ILD로 기능한다면, 바람직하게는 제 1 층(5)과 동일한 물질로 구성된다. 그 경우에, 제 2층(10)은 도전 구역들(20)을 나타내는 표면 상에 통합적으로 형성된 도전 트랙들(15)을 가진다.
다른 바람직한 실시예에서, 제 2층(10)은 능동 영역들(20)의 형태로 도전 구역들을 가지는 단결정 실리콘과 같은 반도체 기판을 나타낸다. 이 영역들은 반도체 기판(10)의 적절한 도핑에 의해 통상적으로 형성된다.
제 2층(10) 또는 반도체 기판(10)의 상부에 제 1층(5)을 증착한 후, 적어도 하나의 개구(25)가 제 1층(5) 내로 에치된다. 이것은 포토리소그래피적으로 패턴가능한 레지스트와 같은 에칭 마스크 및 CF4, CHF3 및 아르곤과 같은 에칭 매체를 사용하여 수행된다. 후속적으로, 그루브들(30)은 제 2 에칭 마스크를 사용하는 다른 에칭 단계에 의해 제 1층(5)의 상부 표면에 형성된다. 그 에칭동안, 에칭 마스크에 의해 마스크되지 않은 구역들에서 제 1층(5)을 완전히 제거하지 않도록 주의해야한다. 이것은 제 1층(5) 내에 위치된 에치 스톱층을 사용하거나 에칭 프로세스의 조기(premature) 종결함으로써 수행될 수 있다. 절연층에 그루브들 및 접촉 개구들을 제공하기 위한 다른 가능성들은, 여기에 참조로서 소개되는 미국 특허 5,726,100 및 5,612,254에서 설명된다.
결과의 구조는 도 1에서 나타난다. 그루브들(30)이 상부 표면(35) 상에서만 형성되는 반면, 개구 또는 개구들(25)은 제 1층의 상부 표면(35)으로부터 하부 표면(40)으로 연장된다.
도 2를 참조하면, 여러 층들의 증착 이후의 마이크로일렉트로닉 구조가 나타나 있다. 제 1 단계에서, 마이크로일렉트로닉 구조는 가스 제거 단계를 수행하기 위해 적절한 챔버 내로 도입된다. 이 전처리(pretreatment)는 약 350℃에서 수행되고 흡수된 오염을 제공하기 위한 세정 단계로서 역할한다. 추가적인 세정 단계로서 아르곤 스퍼터 프로세스가, 예를 들어, 천연 산화물들을 제거하기 위해 별도의 챔버로 바람직하게 인가된다. 다음으로, 사전 세정된 마이크로일렉트로닉 구조가 CVD-TiN층과 같은 금속 질화물층(45)을 증착하기 위하여 CVD-챔버 내로 전달된다. TiN층은 TDEAT(Tetrakis-diethylaminotitanium) 프리커서들을 약 240℃에서 400℃의 범위, 바람직하게는 약 360℃의 온도에서 사용하여 화학 기상 증착에 의해 증착된다. 결과의 TiN층은 약 5-30nm, 바람직하게는 10nm의 두께를 가진다.
후속적으로, 증착된 TiN층(45)을 가진 마이크로일렉트로닉 구조는, 이온화된 물리 기상 증착(I-PVD)을 수행할 수 있는 챔버로 전달된다. 이 챔버는 약 250℃의 온도로 유지된다. 후속적인 TiN층(45) 상부 상으로의 탄탈층(50)의 스퍼터 증착은200℃와 300℃ 사이, 바람직하게는 250℃에서 수행된다. 증착 후에 Ta층(50)은 약 10-50nm, 바람직하게는 40nm 두께이다.
그 이상의 증착 단계에서, 이른바 촉매층(55)(약 150nm 두께)은 약 25℃에서 추가적인 I-PVD 챔버 내의 Ta층(50) 상부에 증착된다. 촉매층(55)은 실질적으로 구리로 이루어진다. 이 층은 낮은 온도에서 증착되기 때문에, 구리의 추가적인 증착을 위해 필수적인 매우 미세한(fine) 결정 구조를 가진다.
적어도 하나의 CVD 챔버 및 진공을 방해받지 않고 프로세스된 마이크로일렉트로닉 구조를 한 챔버로부터 다른 챔버로 운반하기 위해 적절한 디바이스에 의해 연결된 두 개의 I-PVD 챔버들을 포함하는 시스템에서 모든 증착 단계들을 수행하는 것이 바람직하다. 그러한 시스템이 이용 불가능하다면, 탄탈층 및 촉매층의 증착 전에 추가적인 가스 제거 및 사전 세정 단계들이 수행되어야 한다.
CVD-프로세스에 의해 증착된 TiN층(50)에 의해 제 1층(5)의 상부 표면(35), 개구들(25)의 하부(70) 및 각각 그루브들(30)과 개구들(25)의 측벽들(60 및 65)의 균일한 커버링을 나타내는 매우 컨포멀한 접착층이 제공된다. CVD-TiN이 구리 증착을 위한 중요한 필요 조건으로 확인된(EP 0 751 566 A2) 바람직한 탄탈의 알파-페이즈(alpha-phase) 형성을 가능하게 하기 때문에, 그러한 증착된 TiN층의 다른 이점은 TiN과 Ta 사이의 낮은 접촉 저항이다.
본 발명을 사용하여 형성된 이중층 시스템은 양쪽 물질들이 금속 확산 장벽으로 행동하는 CVD-TiN 및 Ta층을 포함한다. 더욱이, CVD-TiN은 (예를 들어, 0.2 미크론 이하까지의)미세한 구조들의 매우 컨포멀한 커버링을 허용하고 탄탈의알파-페이즈의 형성을 지지하는 부분적으로 비정질 구조인 매우 미세한 결정을 가진다.
텅스텐 질화물(WN)이 TiN 대신 사용되면, 유사한 결과들이 얻어진다.
도 3을 참조하면, 도3은 전기 도금에 의한 금속층(75)으로서의 구리 증착후의 마이크로일렉트로닉 구조를 나타낸다. 구리 대신에 알루미늄 또는 구리 합금이 또한 증착될 수 있다. 그 증착 동안 개구들(25) 및 그루브들(30)은 실질적으로 구리로 채워진다. 마지막으로, TiN층(45) 및 탄탈층(50)을 포함하는 금속층(75)은 바람직하게는 화학적 기계적 폴리싱에 의해 에칭백된다. 결과의 구조가 도 4에 나타난다. 그루브들(30) 및 접촉 개구들(25)에 매입된 에칭백된 구리(75)는 제 2층(10)의 도전 구역들(20)에 우수한 전기적 접촉과 낮은 저항을 가지는 도전 트랙들로 기능한다.
구리(75)가 구리와 절연체 사이의 어떤 접촉도 방지하기 위해 TiN층(45) 및 Ta층(50)에 의해 제 1층으로부터 완전히 분리되어야 한다는 것에 주의하는 것이 중요하다.
전기적 저항의 측정들은 화학 기상 증착에 의해 증착된 TiN(45)층 상에 성장하는 탄탈층(50)이 알파 페이즈를 나타내는 것을 보여준다. 이 결과는 탄탈층(50)의 비저항을 측정함으로써 입증될 수 있다. 도 5에 나타난 바와 같이, "반도체 디바이스들의 물리학(Physics of Semiconductor Devices)" 1981, John Wiley & Sons, 2ndedition pp.31-32에서 크기에 대해 설명된 바와 같이 측정된 비저항은 알파페이즈 탄탈의 특성인 8Ω/sq를 초과하지 않는다. 도 5는 탄탈 증착 이전의 CVD-TiN의 백에칭이 두드러지게 탄탈층 비저항의 변화로 이르르지 않는다는 것을 밝힌다. 설명된 측정들은 약 340℃ 및 60 torr에서 증착된 40nm 두께 탄탈층 아래의 10nm 두께의 CVD-TiN층을 사용하여 수행된다. 양쪽 층들의 스텝 커버리지는 매우 높다.

Claims (17)

  1. 마이크로일렉트로닉 구조로서:
    제 1층;
    상기 제 1층을 적어도 부분적으로 덮고, TiN 및 WN으로 구성되는 그룹으로부터 선택된 물질을 포함하는 금속 질화물층;
    상기 금속 질화물층 상부 상의 탄탈층; 및
    상기 탄탈층 상부 상의 금속층을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  2. 제 1항에 있어서, 상기 금속 질화물층은 CVD 증착된 금속 질화물층인 것을 특징으로 하는 마이크로일렉트로닉 구조.
  3. 제 1항에 있어서, 상기 금속층은 상기 금속 질화물층 및 상기 탄탈층에 의해 상기 제 1층으로부터 완전히 분리되는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  4. 제 1항에 있어서, 상기 금속 질화물층은 5-30nm 두께인 것을 특징으로 하는 마이크로일렉트로닉 구조.
  5. 제 1항에 있어서, 상기 탄탈층은 약 10-50nm 두께인 것을 특징으로 하는 마이크로일렉트로닉 구조.
  6. 제 1항에 있어서, 상기 금속층은 Cu, Al 또는 Cu 합금으로 구성되는 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  7. 제 1항에 있어서, 상기 제 1층은 층 내에 형성된 그루브(groove)들을 가진 상부 표면을 가지며, 상기 그루브들은 상기 금속 질화물층 및 상기 탄탈층에 의해 정렬되고 상기 금속층에 의해 실질적으로 채워지는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  8. 제 1항에 있어서, 도전성 구역들을 가지는 제 2층이 적어도 부분적으로 상기 제 1층에 의해 덮히고, 상기 제 1층은 상부와 하부 표면 및 상기 제 2층의 도전성 구역들을 노출시키기 위해 상기 상부 표면에서 하부 표면으로 연장되는 개구들을 가지며, 상기 개구들은 상기 금속층에 의해 실질적으로 채워지는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  9. 마이크로일렉트로닉 구조로서:
    도전성 구역들을 가지는 제 2층을 적어도 부분적으로 덮는 제 1층으로서, 상부 및 하부 표면을 가지고, 상기 상부 표면은 내부에 형성된 그루브들을 가지며,상기 그루브들의 일부는 상기 제 2층의 상기 도전성 구역들을 노출시키기 위해 상기 하부 표면까지 연장되는 개구들을 가지는 제 1층;
    상기 제 1층의 상기 개구들 및 상기 그루브들에 완전히 정렬되는 TiN 및 WN으로 구성된 그룹으로부터 선택된 물질을 포함하는 CVD 증착된 금속 질화물층;
    상기 금속 질화물층 상부 상의 탄탈층; 및
    상기 그루브들 및 상기 개구들이 상기 금속층에 의해 실질적으로 채워지는 상기 탄탈층 상부 상의 금속층을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  10. 제 9항에 있어서, 상기 금속 질화물층은 약 5-30nm 두께인 것을 특징으로 하는 마이크로일렉트로닉 구조.
  11. 제 9항에 있어서, 상기 탄탈층은 약 10-50nm 두께인 것을 특징으로 하는 마이크로일렉트로닉 구조.
  12. 제 9항에 있어서, 상기 금속층은 Cu, Al 또는 Cu 합금으로 구성되는 그룹으로부터 선택된 물질을 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조.
  13. 제 1층을 가지는 마이크로일렉트로닉 구조를 형성하는 방법으로서:
    상기 제 1층 상에 TiN 및 WN으로 구성된 그룹으로부터 선택된 물질을 포함하는 금속 질화물층을 컨포멀하게 증착시키는 단계;
    상기 금속 질화물층 상부 상에 탄탈층을 증착시키는 단계; 및
    상기 탄탈층 상부 상에 금속층을 증착시키는 단계를 포함하는 것을 특징으로 하는 마이크로일렉트로닉 구조 형성 방법.
  14. 제 13항에 있어서, 상기 금속 질화물층은 약 5-30nm 두께인 것을 특징으로 하는 마이크로일렉트로닉 구조 형성 방법.
  15. 제 13항에 있어서, 상기 금속 질화물층은 약 240-400℃에서 증착되는 것을 특징으로 하는 마이크로일렉트로닉 구조 형성 방법.
  16. 제 13항에 있어서, 상기 탄탈층은 약 200-300℃에서 증착되는 것을 특징으로 하는 마이크로일렉트로닉 구조 형성 방법.
  17. 제 13항에 있어서, 상기 탄탈층은 약 10-50nm 두께인 것을 특징으로 하는 마이크로일렉트로닉 구조 형성 방법.
KR1020017009072A 1999-01-20 2000-01-20 마이크로일렉트로닉 구조 KR20010109281A (ko)

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