JP6361448B2 - 半導体モジュール - Google Patents

Description

本発明は半導体モジュールに関する。

半導体素子の一つであるトランジスタチップは、第１主電極パッド(例えば、ソース電極パッド)と、第２主電極パッド（例えば、ドレイン電極パッド）と、第１主電極パッドと第２主電極パッドとの導通を制御する制御信号（制御電圧）が供給される制御電極パッドを有する。トランジスタチップは、制御電極パッドに供給される制御信号に応じて、第１主電極パッドと第２主電極パッドとの導通が制御されるので、半導体スイッチ素子として機能する。そのため、トランジスタチップは、例えば、特許文献１に開示されているように、インバータなどの電力変換装置として半導体モジュールに利用されている。

このように、トランジスタチップを半導体スイッチ素子として利用する場合、複数のトランジスタチップを並列接続し、半導体スイッチ素子として機能させる場合がある。すなわち、複数のトランジスタチップを並列接続することでモジュール化し、半導体スイッチとしての半導体モジュールが構成される。また、その半導体モジュールを組み合わせて、例えば、インバータとして機能する半導体モジュールが構成され得る。

特開２０１３−１７１８７０号公報

トランジスタを半導体スイッチ素子として利用する場合、より高い周波数でスイッチング動作を実現するためには、制御信号の不要な振動（電圧振動）を抑制する必要がある。そのため、抵抗素子を介して制御電極パッドに制御信号が供給される場合がある。

複数のトランジスタチップを並列接続して半導体モジュールを構成した場合において、抵抗を設ける形態では、各トランジスタチップにそれぞれ抵抗素子を接続しなければならない。しかしながら、通常、抵抗素子は、抵抗体に対して一対のリード（接続端子）が取り付けられた構造を有するため、自立しにくい。そのため、各トランジスタチップに位置ズレが生じないように抵抗素子を接続しようとすると、半導体モジュールの製造効率が低下する場合がある。

そこで、本発明は、効率的に製造可能な半導体モジュールを提供することを目的とする。

本発明の一側面に係る半導体モジュールは、基板と、基板に搭載される複数の第１トランジスタチップと、基板に搭載される複数の第２トランジスタチップと、を備え、第１トランジスタチップ及び第２トランジスタチップのそれぞれは、第１及び第２主電極パッドと、第１及び第２主電極パッド間の導通を制御する制御電圧が供給される制御電極パッドと、を有し、基板の主面には、第１制御電極用配線パターン及び第２制御電極用配線パターンが形成されており、複数の第１トランジスタチップの第１主電極パッドは電気的に接続されており、複数の第１トランジスタチップの第２主電極パッドは電気的に接続されており、複数の第２トランジスタチップの第１主電極パッドは電気的に接続されており、複数の第２トランジスタチップの第２主電極パッドは電気的に接続されており、複数の第１トランジスタチップの第２主電極パッドは、複数の第２トランジスタチップの第１主電極パッドに電気的に接続されており、複数の第１トランジスタチップの制御電極パッドは、第１抵抗部を介して第１制御電極用配線パターンに接続されており、複数の第２トランジスタチップの制御電極パッドは、第２抵抗部を介して第２制御電極用配線パターンに接続されており、第１抵抗部は、各第１トランジスタチップの制御電極パッドと接続される複数の第１抵抗素子と、複数の第１抵抗素子を連結する第１連結部と、を有し、第２抵抗部は、各第２トランジスタチップの制御電極パッドと接続される複数の第２抵抗素子と、複数の第２抵抗素子を連結する第２連結部と、を有する。

本発明の他の側面に係る半導体モジュールは、基板と、基板に搭載される複数のトランジスタチップと、を備え、トランジスタチップは、第１及び第２主電極パッドと、第１及び第２主電極パッド間の導通を制御する制御電圧が供給される制御電極パッドと、を有し、基板の主面には、制御電極用配線パターンが形成されており、複数のトランジスタチップの第１主電極パッドは電気的に接続されており、複数のトランジスタチップの第２主電極パッドは電気的に接続されており、複数のトランジスタチップの制御電極パッドは、抵抗部を介して制御電極用配線パターンに接続されており、抵抗部は、各トランジスタチップの制御電極パッドと接続される複数の抵抗素子と、複数の抵抗素子を連結する連結部と、を有する。

本発明によれば、効率的に製造可能な半導体モジュールを提供し得る。

図１は、第１実施形態に係る半導体モジュールの模式的な平面図である。 図２は、図１のＩＩ−ＩＩ線に沿った断面の模式図である。 図１に示した半導体モジュールが有する第１及び第２トランジスタを説明するための模式的な平面図である。 図４（ａ）は、図３のＩＶａ―ＩＶａ線に沿った断面の模式図であり、図４（ｂ）は、図３のＩＶｂ―ＩＶｂ線に沿った断面の模式図であり、図４（ｃ）は、図３のＩＶｃ―ＩＶｃ線に沿った断面の模式図である。 図５（ａ）は、図１に示した半導体モジュールの製造方法の一工程を示す模式図であり、図５（ｂ）は、図５（ａ）に続く工程を示す模式図であり、図５（ｃ）は、図５（ｂ）に続く工程を示す模式図であり、図５（ｄ）は、図５（ｃ）に続く工程を示す模式図であり、図５（ｅ）は、図５（ｄ）に続く工程を示す模式図であり、図５（ｆ）は、図５（ｅ）に続く工程を示す模式図である。 図６（ａ）は、図１に示した半導体モジュールの製造方法において、図５（ｆ）に続く工程を示す模式図であり、図６（ｂ）は、図６（ａ）に続く工程を示す模式図であり、図６（ｃ）は、図６（ｂ）に続く工程を示す模式図であり、図６（ｄ）は、図６（ｃ）に続く工程を示す模式図であり、図６（ｅ）は、図６（ｄ）に続く工程を示す模式図である。 図７は、図１に示した半導体モジュールが有する第１及び第２抵抗部を説明するための模式的な斜視図である。 図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿った断面の模式図である。 図９（ａ）は、図７に示した抵抗部の製造方法の一工程を示す模式図であり、図９（ｂ）は、図９（ａ）に続く工程を示す模式図であり、図９（ｃ）は、図９（ｂ）に続く工程を示す模式図である。 図１０は、図１に示した半導体モジュールの等価回路を示す模式図である。 図１１は、第２実施形態に係る半導体モジュールの模式的な平面図である。 図１２は、図１１に示した半導体モジュールの模式的な分解斜視図である。 図１３は、第３実施形態に係る半導体モジュールの模式的な平面図である。 図１４は、他の実施形態に係る半導体モジュールの模式的な平面図である。 図１５は、トランジスタチップの変形例を示す模式図である。

以下、図面を参照して本発明の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。

［本発明の実施形態の説明］
最初に、本発明の実施形態の内容を列記して説明する。

（１）本発明の一側面に係る半導体モジュールは、基板と、基板に搭載される複数の第１トランジスタチップと、基板に搭載される複数の第２トランジスタチップと、を備え、第１トランジスタチップ及び第２トランジスタチップのそれぞれは、第１及び第２主電極パッドと、第１及び第２主電極パッド間の導通を制御する制御電圧が供給される制御電極パッドと、を有し、基板の主面には、第１制御電極用配線パターン及び第２制御電極用配線パターンが形成されており、複数の第１トランジスタチップの第１主電極パッドは電気的に接続されており、複数の第１トランジスタチップの第２主電極パッドは電気的に接続されており、複数の第２トランジスタチップの第１主電極パッドは電気的に接続されており、複数の第２トランジスタチップの第２主電極パッドは電気的に接続されており、複数の第１トランジスタチップの第２主電極パッドは、複数の第２トランジスタチップの第１主電極パッドに電気的に接続されており、複数の第１トランジスタチップの制御電極パッドは、第１抵抗部を介して第１制御電極用配線パターンに接続されており、複数の第２トランジスタチップの制御電極パッドは、第２抵抗部を介して第２制御電極用配線パターンに接続されており、第１抵抗部は、各第１トランジスタチップの制御電極パッドと接続される複数の第１抵抗素子と、複数の第１抵抗素子を連結する第１連結部と、を有し、第２抵抗部は、各第２トランジスタチップの制御電極パッドと接続される複数の第２抵抗素子と、複数の第２抵抗素子を連結する第２連結部と、を有する。

上記半導体モジュールでは、複数の第１トランジスタチップの第１主電極パッドは電気的に接続されており、複数の第１トランジスタチップの第２主電極パッドは電気的に接続さている。そのため、複数の第１トランジスタチップは、電気的に並列接続されている。同様に、複数の第２トランジスタチップの第１主電極パッドは電気的に接続されており、複数の第２トランジスタチップの第２主電極パッドは電気的に接続さている。そのため、複数の第１トランジスタチップは、電気的に並列接続されている。

そして、複数の第１トランジスタチップの第２主電極パッドは、複数の第２トランジスタチップの第１主電極パッドに電気的に接続されていることから、並列接続された複数の第１トランジスタチップと、並列接続された複数の第２トランジスタチップは、直列接続されている。

よって、例えば、第１及び第２トランジスタチップの制御電極パッドそれぞれに制御電圧を供給し、第１トランジスタチップの第１主電極パッドに負電圧を供給し、且つ、第２トランジスタチップの第２主電極パッドに正電圧を供給すれば、第２トランジスタチップを上アームとし、第１トランジスタチップを下アームとしたインバータ回路を実現できる。

複数の第１トランジスタチップの制御電極パッドは、第１抵抗部を介して第１制御電極用配線パターンに接続されており、複数の第２トランジスタチップの制御電極パッドは、第２抵抗部を介して第２制御電極用配線パターンに接続されている。そして、第１抵抗部は、各第１トランジスタチップの制御電極パッドと接続される複数の第１抵抗素子と、数の第１抵抗素子を連結する第１連結部とを有する。同様に、第２抵抗部は、各第２トランジスタチップの制御電極パッドと接続される複数の第２抵抗素子と、複数の第２抵抗素子を連結する第２連結部と、を有する。

そのため、第１及び第２トランジスタチップの制御電極パッドに第１及び第２制御電極用配線パターンを介して制御電圧を供給する場合、第１及び第２トランジスタチップの制御電極パッドそれぞれには、第１及び第２抵抗素子を介して制御電圧が供給されることになる。そのため、第１及び第２トランジスタチップの制御電極パッドに供給される制御電圧の変動を第１及び第２抵抗素子で抑制可能である。

更に、第１抵抗部は、複数の第１抵抗素子が第１連結部で一体化されていることから、複数の第１トランジスタチップの制御電極パッドと、対応する第１抵抗素子との接続が容易である。同様に、第２抵抗部は、複数の第２抵抗素子が第２連結部で一体化されていることから、複数の第２トランジスタチップの制御電極パッドと、対応する第２抵抗素子との接続が容易である。その結果、半導体モジュールを効率的に製造可能である。

（２）一形態において、第１トランジスタチップの第１主電極パッド及び制御電極パッドは、第１トランジスタチップの表面に形成されており、第１トランジスタチップの第２主電極パッドは、第１トランジスタチップの裏面に形成されており、第２トランジスタチップの第１主電極パッド及び制御電極パッドは、第２トランジスタチップの表面に形成されており、第２トランジスタチップの第２主電極パッドは、第２トランジスタチップの裏面に形成されており、上記主面には、第１チップ用配線パターン及び第２チップ用配線パターンが更に形成されており、複数の第１トランジスタチップのそれぞれは、第２主電極パッドが上記主面と対向するように、第１チップ用配線パターンに搭載され、且つ、第２主電極パッドが第１チップ用配線パターンに接続されており、複数の第２トランジスタチップのそれぞれは、第２主電極パッドが主面と対向するように、第２チップ用配線パターンに搭載され、且つ、第２主電極パッドが第２チップ用配線パターンに接続されており、複数の第２トランジスタチップの第１主電極パッドは、第１チップ用配線パターンに電気的に接続されている。

この形態では、第１及び第２トランジスタチップは、縦型のトランジスタチップである。そして、第１及び第２トランジスタチップは何れも裏面が基板の主面と対向するように、基板に搭載されることによって、第１トランジスタチップの第２主電極パッド及び第２トランジスタチップの第２主電極パッドそれぞれは、第１及び第２チップ用配線パターンに接続されている。これによって、複数の第１トランジスタチップの第２主電極パッドは、電気的に接続され、複数の第２トランジスタチップの第２主電極パッドは電気的に接続される。そして、複数の第２トランジスタチップの第１主電極パッドは、第１チップ用配線パターンに電気的に接続されていることから、並列接続された複数の第１トランジスタチップと、並列接続された複数の第２トランジスタチップとが直列接続されていることになる。

（３）一形態において、複数の第１トランジスタチップは、基板上において、第１所定方向に配置されており、各第１トランジスタチップの制御電極パッドは第１所定方向に延在していてもよい。

この場合、複数の第１トランジスタチップが、第１所定方向に配置されていることから、各第１トランジスタチップの制御電極パッドを、第１抵抗部（具体的には、対応する第１抵抗素子）を介して第１制御電極配線パターンに接続する際、複数の第１抵抗素子も、第１トランジスタチップに対して第１所定方向に配置される。そして、第１トランジスタチップの制御電極パッドが所定方向に延在していることから、制御電極パッドに、対応する第１抵抗素子を接続する際、制御電極パッドに対する第１抵抗素子の位置ズレが低減される。

（４）一形態において、第１トランジスタチップは、第１トランジスタチップが有する第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、第１トランジスタチップが有する制御電極パッドに電気的に接続される制御電極を含むトランジスタ構造を有するセル部と、セル部を取り囲んでいると共に、セル部を電気的に保護する外周部と、を有し、第１トランジスタチップが有する制御電極パッドの少なくとも一部は、外周部に設けられていてもよい。

この場合、第１トランジスタチップは、第１及び第２主電極パッドが導通状態において電流が流れる領域であるセル部と共に、セル部を取り囲んでいる外周部とを有する。外周部は、セル部を電気的に保護する領域であり、トランジスタ動作に実質的に寄与しない領域である。そして、制御電極パッドの少なくとも一部は、外周部に設けられている。そのため、制御電極パッドを所定方向に延在させていても、セル部の領域をより多く確保することができる。

（５）一形態において、複数の第２トランジスタチップは、基板上において、第２所定方向に配置されており、各第２トランジスタチップの制御電極パッドは第２所定方向に延在していてもよい。

この場合、複数の第２トランジスタチップが、第２所定方向に配置されていることから、各第２トランジスタチップの制御電極パッドを、第２抵抗部（具体的には、対応する第２抵抗素子）を介して第２制御電極配線パターンに接続する際、複数の第２抵抗素子も、第２トランジスタチップに対して第２所定方向に配置される。そして、第２トランジスタチップの制御電極パッドが所定方向に延在していることから、制御電極パッドに、対応する第２抵抗素子を接続する際、制御電極パッドに対する第２抵抗素子の位置ズレが低減される。

（６）一形態において、第２トランジスタチップは、第２トランジスタチップが有する第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、第２トランジスタチップが有する制御電極パッドに電気的に接続される制御電極を含むトランジスタ構造を有するセル部と、セル部を取り囲んでいると共に、セル部を電気的に保護する外周部と、を有し、第２トランジスタチップが有する制御電極パッドの少なくとも一部は、外周部に設けられていてもよい。

この場合、第２トランジスタチップは、第１及び第２主電極パッドが導通状態において電流が流れる領域であるセル部と共に、セル部を取り囲んでいる外周部とを有する。外周部は、セル部を電気的に保護する領域であり、トランジスタ動作に実質的に寄与しない領域である。そして、制御電極パッドの少なくとも一部は、外周部に設けられている。そのため、制御電極パッドを所定方向に延在させていても、セル部の領域をより多く確保することができる。

（７）一形態において、第１抵抗素子と、対応する制御電極パッドとが物理的に接続されており、第１抵抗素子と、第１制御電極用配線パターンとが物理的に接続されていてもよい。

この場合、第１トランジスタチップの制御電極パッドと第１制御電極用配線パターンとを第１抵抗部を介して接続する際に導線が不要であることから、そのような導線に起因するインダクタンス成分が生じない。その結果、制御電極パッドに供給される制御電圧の変動が生じにくく、半導体モジュールを高い周波数で駆動可能である。

（８）一形態において、第２抵抗素子と、対応する制御電極パッドとが物理的に接続されており、第２抵抗素子と、第２制御電極用配線パターンとが物理的に接続されていてもよい。

この場合、第２トランジスタチップの制御電極パッドと第２制御電極用配線パターンとを第２抵抗部を介して接続する際に導線が不要であることから、そのような導線に起因するインダクタンス成分が生じない。その結果、制御電極パッドに供給される制御電圧の変動が生じにくく、半導体モジュールを高い周波数で駆動可能である。

（９）一形態において、第１及び第２トランジスタチップは、ワイドバンドギャップ半導体を含んでもよい。ワイドバンドギャップ半導体を利用したトランジスタチップは、シリコンを利用したトランジスタチップより小型になる傾向にある。そのような場合でも、上記のように、複数の第１トランジスタチップを並列接続し、複数の第２トランジスタチップを並列接続することによって、半導体モジュールにより大きな電流を流しやすい。

（１０）本発明の他の側面に係る半導体モジュールは、基板と、基板に搭載される複数のトランジスタチップと、を備え、トランジスタチップは、第１及び第２主電極パッドと、第１及び第２主電極パッド間の導通を制御する制御電圧が供給される制御電極パッドと、有し、基板の主面には、制御電極用配線パターンが形成されており、複数のトランジスタチップの第１主電極パッドは電気的に接続されており、複数のトランジスタチップの第２主電極パッドは電気的に接続されており、複数のトランジスタチップの制御電極パッドは、抵抗部を介して制御電極用配線パターンに接続されており、抵抗部は、各トランジスタチップの制御電極パッドと接続される複数の抵抗素子と、複数の抵抗素子を連結する連結部と、を有する。

上記半導体モジュールでは、複数のトランジスタチップの第１主電極パッドは電気的に接続されており、複数のトランジスタチップの第２主電極パッドは電気的に接続さている。そのため、複数のトランジスタチップは、電気的に並列接続されている。

よって、例えば、トランジスタチップの制御電極パッドそれぞれに制御電圧を供給し、トランジスタチップの第１主電極パッド及び第２主電極パッドの一方に負電圧を供給し、他方に正電圧を供給することで、半導体モジュールを半導体スイッチとして機能させることができる。

複数のトランジスタチップの制御電極パッドは、抵抗部を介して制御電極用配線パターンに接続されている。そして、抵抗部は、各トランジスタチップの制御電極パッドと接続される複数の抵抗素子と、複数の抵抗素子を連結する連結部とを有する。

よって、トランジスタチップの制御電極パッドに制御電極用配線パターンを介して制御電圧を供給する場合、トランジスタチップの制御電極パッドそれぞれには、抵抗素子を介して制御電圧が供給されることになる。そのため、トランジスタチップの制御電極パッドに供給される制御電圧の変動を抵抗素子で抑制可能である。

更に、抵抗部は、複数の抵抗素子が連結部で一体化されている。そのため、複数のトランジスタチップの制御電極パッドと、対応する抵抗素子との接続が容易である。その結果、半導体モジュールを効率的に製造可能である。

（１１）一形態において、トランジスタチップの第１主電極パッド及び制御電極パッドは、トランジスタチップの表面に形成されており、トランジスタチップの第２主電極パッドは、トランジスタチップの裏面に形成されており、主面には、複数のトランジスタチップが搭載されるチップ用配線パターンが更に形成されており、複数のトランジスタチップのそれぞれは、第２主電極パッドが上記主面と対向するように、チップ用配線パターンに搭載されていてもよい。

この形態では、トランジスタチップは、縦型のトランジスタチップである。そして、トランジスタチップは裏面が基板の主面と対向するように、基板に搭載されることによって、第２主電極パッドは、チップ用配線パターンに接続されている。これによって、複数のトランジスタチップの第２主電極パッドは、電気的に接続されている。

（１２）一形態において、複数のトランジスタチップは、基板上において、所定方向に配置されており、各トランジスタチップの制御電極パッドは所定方向に延在していてもよい。

この場合、複数のトランジスタチップが、所定方向に配置されていることから、各トランジスタチップの制御電極パッドを、抵抗部（具体的には、対応する抵抗素子）を介して制御電極配線パターンに接続する際、複数の抵抗素子も、トランジスタチップに対して所定方向に配置される。そして、トランジスタチップの制御電極パッドが所定方向に延在していることから、制御電極パッドに、対応する抵抗素子を接続する際、制御電極パッドに対する抵抗素子の位置ズレが低減される。

（１３）一形態において、トランジスタチップは、第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、制御電極パッドに電気的に接続される制御電極を含むトランジスタ構造を有するセル部と、セル部を取り囲んでいると共に、セル部を電気的に保護する外周部と、を有し、制御電極パッドの少なくとも一部は、外周部に設けられていてもよい。

この場合、トランジスタチップは、第１及び第２主電極パッドが導通状態において電流が流れる領域であるセル部と共に、セル部を取り囲んでいる外周部とを有する。外周部は、セル部を電気的に保護する領域であり、トランジスタ動作に実質的に寄与しない領域である。そして、制御電極パッドの少なくとも一部は、外周部に設けられている。そのため、制御電極パッドを所定方向に延在させていても、セル部の領域をより多く確保することができる。

（１４）一形態において、抵抗素子と、対応する制御電極パッドとが物理的に接続されており、抵抗素子と、制御電極用配線パターンとが物理的に接続されていてもよい。

この場合、トランジスタチップの制御電極パッドと制御電極用配線パターンとを抵抗部を介して接続する際に導線が不要であることから、そのような導線に起因するインダクタンス成分が生じない。その結果、制御電極パッドに供給される制御電圧の変動が生じにくく、半導体モジュールを高い周波数で駆動可能である。

（１５）一形態において、トランジスタチップは、ワイドバンドギャップ半導体を含んでもよい。ワイドバンドギャップ半導体を利用したトランジスタチップは、シリコンを利用したトランジスタチップより小型になる傾向にある。上記のように、複数のトランジスタチップを並列接続することによって、半導体モジュールにより大きな電流を流しやすい。

［本願発明の実施形態の詳細］
本発明の実施形態に係る半導体モジュールの具体例を、以下に図面を参照しつつ説明する。本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。

＜１＞第１実施形態
第１実施形態に係る半導体モジュール１０Ａは、図１及び図２に示したように、複数の第１トランジスタチップ１２Ａ（図１では、３個）と、複数の第２トランジスタチップ１２Ｂ（図１では、３個）と、第１抵抗部１３Ａと、第２抵抗部１３Ｂと、配線基板１４と、を備える。半導体モジュール１０Ａは、電力変換装置としての単相インバータである。図２では、後述する配線用のワイヤの図示を省略している。

複数の第１トランジスタチップ１２Ａは、電気的に並列接続されており、電力変換装置において下アームとしての第１半導体スイッチ部を構成している。複数の第２トランジスタチップ１２Ｂは、電気的に並列接続されており、上アームとしての第２半導体スイッチ部を構成している。第１及び第２半導体スイッチ部は直列接続されている。

＜１．１＞第１及び第２トランジスタチップ１２Ａ，１２Ｂ
図３、図４（ａ）、図４（ｂ）及び図４（ｃ）を利用して、第１及び第２トランジスタチップ１２Ａ，１２Ｂについて説明する。第１及び第２トランジスタチップ１２Ａ，１２Ｂの構成は同じである。そのため、第１及び第２トランジスタチップ１２Ａ，１２Ｂをトランジスタチップ１２と称して、第１及び第２トランジスタチップ１２Ａ，１２Ｂの構成を説明する。

説明のために、図３、図４（ａ）、図４（ｂ）及び図４（ｃ）に示したように、トランジスタチップ１２の厚さ方向（後述する半導体基板４２の表面の法線方向）に略直交する２つの方向をｘ軸方向及びｙ軸方向と称す。

トランジスタチップ１２は、図３に示したように、表面１２ａにゲート電極パッド（制御電極パッド）１６及びソース電極パッド（第１主電極パッド）１８が形成されており、図４（ａ）〜図４（ｃ）に示したように、裏面１２ｂにドレイン電極パッド（第２主電極パッド）２０が形成されている縦型のＭＯＳＦＥＴ (Metal-Oxide-Semiconductor Field-Effect Transistor)である。ゲート電極パッド１６は、ソース電極パッド１８とドレイン電極パッド２０との間に導通状態を制御する信号（ゲート信号）としてのゲート電圧（制御電圧）が供給される電極パッドである。トランジスタチップ１２の半導体材料の例は、ワイドバンドギャップ半導体であり、ワイドバンドギャップ半導体の例はＳｉＣ及びＧａＮを含む。

図３に示したように、トランジスタチップ１２の平面視形状（トランジスタチップ１２の厚さ方向から見た形状）の例は略四角形状である。略四角形状の例は、正方形及び長方形を含む。トランジスタチップ１２の平面視形状が略正方形である場合において、トランジスタチップ１２は、セル部２２と、セル部２２を取り囲んでいる外周部２４とを有する。図３において、セル部２２は、一点鎖線で囲まれる領域であり、外周部２４は、一点鎖線で囲まれる領域の外側の部分である。

セル部２２の平面視形状は、トランジスタチップ１２の平面視形状と同様の形状であり得る。第１実施形態では、セル部２２の平面視形状は略正方形として説明する。セル部２２の一辺の長さの例は２０μｍ以下である。

セル部２２は、図４（ａ）に示したように、複数の各単位セル２６が並列配置されて構成されている。隣接する単位セル２６は物理的に連続して並列配置されている。この形態では、セル部２２はチャネル領域に主電流が流れる活性部である。

一実施形態において、セル部２２は、平面視形状が四角形状の複数の単位セル２６がアレイ状に並列接続されて構成され得る。一実施形態において、単位セル２６は、一方向に延在したストライプ形状を有し得る。この場合には、セル部２２は、各単位セル２６が単位セル２６の延在方向に直交する方向に複数の単位セル２６が並列接続された構成とし得る。

単位セル２６は、ゲート電極（制御電極）２８、ソース電極（第１主電極）３０及びドレイン電極（第２主電極）３２を含む縦型のトランジスタ構造、具体的には、ＭＯＳＦＥＴ構造を有しており、ゲート電極２８を基準にして区画されている。トランジスタチップ１２では、複数の単位セル２６間において、ソース電極３０及びドレイン電極３２が共有されている。

具体的には、トランジスタチップ１２の表面１２ａ側及び裏面１２ｂ側にそれぞれ設けられたソース電極３０及びドレイン電極３２の一部が各単位セル２６におけるソース電極及びドレイン電極として機能する。複数の単位セル２６において共通のドレイン電極３２がドレイン電極パッド２０に対応する。

ただし、単位セル２６毎に、ソース電極３０及びドレイン電極３２がそれぞれ設けられてもよい。この場合、ソース電極パッド１８は、単位セル２６毎のソース電極３０に電気的に接続されていればよい。同様に、ドレイン電極パッド２０は、単位セル２６毎のドレイン電極３２に電気的に接続されていればよい。

セル部２２には、セル部２２の外縁部（図３において一点鎖線で示した縁部）に沿ってゲート電極配線（制御電極配線）３４が設けられている。すなわち、ゲート電極配線（制御電極配線）３４は、環状に配置されている。

ゲート電極配線３４は、各単位セル２６のゲート電極２８に電気的に接続されており、ゲートランナーとも称される。ゲート電極配線３４の一部には、パッド用電極３６が設けられている。

トランジスタチップ１２の表面１２ａには、ソース電極３０及びゲート電極配線３４を覆う保護膜としてのパッシベーション膜３８が形成されている。トランジスタチップ１２では、パッド用電極３６及びソース電極３０上のパッシベーション膜３８にゲート用開口部４０Ｇ及びソース用開口部４０Ｓがそれぞれ形成されている。

図３に示したように、ゲート電極パッド１６は、一方向（図３では、ｙ軸方向）に延在している抵抗接続領域１６Ａを有する。一実施形態において、抵抗接続領域１６Ａは、その少なくとも一部が外周部２４に設けられていてもよい。例えば、図３に例示したように、抵抗接続領域１６Ａは、セル部２２の外縁部から外周部２４側に張り出していていてもよい。

一実施形態において、ゲート電極パッド１６は、抵抗接続領域１６Ａの延在方向における一部において凸状に設けられたプローブ接続領域１６Ｂを有してもよい。プローブ接続領域１６Ｂは、トランジスタチップ１２を検査するための検査プローブが接続される領域である。プローブ接続領域１６Ｂは、例えば、図３に示したように、セル部２２の外縁部からセル部２２の内側に向けて張り出していてもよい。

図３、図４（ａ）及び図４（ｃ）に示したように、ゲート用開口部４０Ｇによって露出したパッド用電極３６の部分がゲート電極パッド１６である。同様に、ソース用開口部４０Ｓによって露出したソース電極３０の部分がソース電極パッド１８である。

図４（ａ）〜図４（ｃ）を利用して、トランジスタチップ１２の構成について更に詳細に説明する。まず、セル部２２及び外周部２４に共通の構成について説明する。以下の説明において、半導体の導電型、及び、材料などは説明のための一例である。

トランジスタチップ１２は、ｎ型（第１導電型）の半導体基板４２を有する。半導体基板４２の材料の例はワイドバンドギャップ半導体である。半導体基板４２の厚さの例は４００μｍである。

半導体基板４２の裏面には、ドレイン電極３２が設けられている。ドレイン電極３２の例はＮｉ膜といった金属膜である。半導体基板４２の表面上には、下地半導体層としてｎ型のドリフト層４４が設けられている。ドリフト層４４の材料の例は半導体基板４２の材料と同じとし得る。ドリフト層４４内のｎ型ドーパントの濃度の例は約５×１０^１６ｃｍ^−３である。ドリフト層４４の厚さの例は約１０μｍである。

次に、半導体基板４２上のセル部２２及び外周部２４それぞれの構成について説明する。まず、セル部２２について、図４（ａ）を主に利用してソース電極３０の下側の構成を中心にして説明する。セル部２２の外縁部近傍の構成については後述する。

ドリフト層４４の表層部には、ｐボディ領域としての複数の第１ｐ型（第２導電型）半導体領域４６が互いに離間して形成されている。第１ｐ型半導体領域４６の材料は半導体基板４２の材料と同じとし得る。第１ｐ型半導体領域４６のｐ型ドーパントの濃度の例は約５×１０^１７ｃｍ^−３である。第１ｐ型半導体領域４６の厚さ（又は深さ）の例は約１．０μｍである。

単位セル２６の平面視形状が角状である場合には、第１ｐ型半導体領域４６は、ドリフト層４４の表層部に島状に形成され得る。単位セル２６が一方向に延在している場合には、第１ｐ型半導体領域４６も一方向に延在し得る。

第１ｐ型半導体領域４６には、２つのｎ型のソース領域４８が離間して形成されている。ソース領域４８内のｎ型のドーパントの濃度の例は約１×１０^１９ｃｍ^−３である。ソース領域４８の厚み（又は深さ）の例は約０．３μｍである。

ドリフト層４４の表面において隣接する第１ｐ型半導体領域４６，４６の間の領域上には、ゲート絶縁膜５０及びゲート電極２８が積層されている。ゲート絶縁膜５０及びゲート電極２８は、第１ｐ型半導体領域４６内のソース領域４８と共にＭＯＳ構造を形成するように隣接する第１ｐ型半導体領域４６，４６の間の領域上に配置されている。

第１実施形態では、ゲート絶縁膜５０及びゲート電極２８は、単位セル２６毎に設けられ得る。ゲート絶縁膜５０の例はシリコン酸化膜である。ゲート絶縁膜５０の厚さの例は約５０μｍである。ゲート電極２８の例はＡｌ膜といった金属膜である。

ゲート絶縁膜５０及びゲート電極２８からなる***部は、第１層間絶縁膜５２によって被覆されている。第１層間絶縁膜５２の例はシリコン酸化膜である。

第１層間絶縁膜５２上には、ソース電極３０が設けられている。ソース電極３０の例はニッケル（Ｎｉ）膜といった金属膜である。ソース電極３０の厚さの例は約０．１μｍである。ソース領域４８とソース電極３０とが電気的に接触するように第１層間絶縁膜５２には、コンタクトホールといった第１コンタクト領域５２ａが形成されている。

上記構成では、単位セル２６は、縦型ＭＯＳＦＥＴ構造であって二重拡散型ＭＯＳＦＥＴ構造を有する。

具体的には、単位セル２６は、ゲート電極２８を基準としてみた場合、半導体基板４２と、半導体基板４２の裏面に設けられたドレイン電極３２を有する。そして、単位セル２６は、半導体基板４２の表面上に設けられたドリフト層４４、ドリフト層４４の表層部に形成されており互いに離間した第１ｐ型半導体領域４６、各第１ｐ型半導体領域４６内に形成されたソース領域４８、ソース領域４８とＭＯＳ構造を形成するゲート絶縁膜５０及びゲート電極２８、並びに、ソース領域４８と電気的に接続されゲート電極２８と絶縁されたソース電極３０とを含む。

次に、図４（ｂ）及び図４（ｃ）を主に利用して、ゲート電極配線３４が形成されるセル部２２の外縁部近傍の構成について説明する。

セル部２２の外縁部に沿ってｐボディ領域としての第１ｐ型半導体領域４６がドリフト層４４の表層部に形成されている。以下、説明の便宜のため、セル部２２の外縁部に沿って形成される第１ｐ型半導体領域４６を第２ｐ型半導体領域５４とも称す。

一実施形態において、第２ｐ型半導体領域５４は、トランジスタチップ１２の耐圧特性を得るために、セル部２２から外周部２４側に向けてセル部２２から外側に張り出している。第２ｐ型半導体領域５４のセル部２２中心側の端部には、単位セル２６の一部を構成するソース領域４８と、ソース領域４８とが互いに離間して形成されている。

第２ｐ型半導体領域５４上には第２層間絶縁膜５６によって被覆された絶縁膜５８が設けられている。絶縁膜５８及び第２層間絶縁膜５６の材料及び厚さは、それぞれゲート絶縁膜５０及び第１層間絶縁膜５２の場合と同じとし得る。第２層間絶縁膜５６のセル部２２の中心側の端部上には、ソース電極３０の一部が被さっている。

第２層間絶縁膜５６には、第２ｐ型半導体領域５４内のソース領域４８とソース電極３０とを電気的に接続するために、第２層間絶縁膜５６を貫通する第２コンタクト領域５６ａが形成されている。

第２層間絶縁膜５６内には、セル部２２の外縁部に沿って設けられた導電性のゲート配線部材６０が埋設されている。ゲート配線部材６０の厚さ及び材料は、ゲート電極２８の場合と同様とし得る。ゲート配線部材６０は、各ゲート電極２８と電気的に接続されている。

ゲート配線部材６０の延びている方向、すなわち、セル部２２の外縁部に沿って第２層間絶縁膜５６上にゲート電極配線３４が設けられている。第２層間絶縁膜５６には、ゲート電極配線３４上に第２層間絶縁膜５６を貫通する第３コンタクト領域５６ｂが形成されている。

第３コンタクト領域５６ｂを介してゲート電極配線３４は、ゲート配線部材６０と電気的に接続される。その結果、ゲート電極配線３４は、各単位セル２６のゲート電極２８と電気的に接続される。ゲート電極配線３４の例はソース電極３０の例と同じとし得る。

ゲート電極配線３４の一部、例えば、図３に示したように、略四角形状に配設されたゲート電極配線３４のうちｙ軸方向に延在している領域の一部には、図４（ｃ）に示したように、パッド用電極３６が設けられている。ゲート電極配線３４の一部を幅広に形成することによってパッド用電極３６を形成し得る。図４（ｃ）においては、パッド用電極３６は、ゲート電極配線３４の一部をセル部２２及び外周部２４側にそれぞれ広げている。

図４（ｂ）及び図４（ｃ）を更に利用して、外周部２４の構成について説明する。外周部２４では、ドリフト層４４上に、絶縁膜５８及び第２層間絶縁膜５６が順に積層されている。ここでは、外周部２４は、絶縁膜５８及び第２層間絶縁膜５６を含んでいるとしたが、外周部２４は、ドリフト層４４を備えていればよい。

セル部２２と共通のドリフト層４４を備えることで、逆バイアス時の空乏層がより広がりやすく、耐圧特性を得ることができる。この場合、外周部２４は、耐圧特性を確保するための外周耐圧部として機能する。

外周部２４には、前述したように、セル部２２側から第２ｐ型半導体領域５４が張り出され得る。このように張り出された第２ｐ型半導体領域５４によって逆バイアス時の空乏層が更に均等に広がり易い。そのため、トランジスタチップ１２における耐圧特性をより確保可能である。また、耐圧特性を更に確保するために、外周部２４が有するドリフト層４４には、トレンチ状の第３ｐ型半導体領域６２が設けられてもよい。第３ｐ型半導体領域６２のｐ型ドーパントの濃度及び厚さは、第１ｐ型半導体領域４６の場合と同様とし得る。

図４（ａ）〜図４（ｃ）に示したように、半導体基板４２の表面に形成された上記積層構造体の表面は、パッシベーション膜３８で覆われている。そして、パッド用電極３６上のパッシベーション膜３８にゲート用開口部４０Ｇが形成されている。ゲート用開口部４０Ｇによってパッド用電極３６の露出した部分がゲート電極パッド１６である。

ソース電極３０上のパッシベーション膜３８にもソース用開口部４０Ｓが形成されている。ソース用開口部４０Ｓによって、ソース電極３０の露出した部分がソース電極パッド１８である。パッシベーション膜３８の例はＳｉＮ膜である。パッシベーション膜３８の厚さの例は、１０μｍである。

次に、トランジスタチップ１２の製造方法の一例を、図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）を利用して説明する。図５（ａ）〜図５（ｆ）及び図６（ａ）〜図６（ｅ）では、図４（ｃ）に示した構成近傍の製造工程が示されている。

図５（ａ）に示したように、ｎ型のＳｉＣ基板からなる半導体基板４２の表面上にドリフト層４４を形成した後、ドリフト層４４の表層部に第１及び第２ｐ型半導体領域４６，５４及びソース領域４８をそれぞれ形成する。第３ｐ型半導体領域６２を形成する場合には、第２ｐ型半導体領域４６等と一緒に第３ｐ型半導体領域６２を形成する。以下では、第３ｐ型半導体領域６２を備えた形態を説明する。

具体的には、半導体基板４２の表面上に、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、エキタキシャル成長層としてのドリフト層４４を形成する。

ドリフト層４４の所定位置にＲＩＥ（Reactive Ion Etching）（反応性イオンエッチング）などにより、第１〜第３ｐ型半導体領域４６，５４，６２となる凹部を形成する。その後、各凹部の底面及び側面の上に、in-situドープを伴うＣＶＤエピタキシャル成長法によって第１〜第３ｐ型半導体領域４６，５４，６２をエピタキシャル成長させる。この場合、第１〜第３ｐ型半導体領域４６，５４，６２は埋込選択成長領域である。

第１及び第２ｐ型半導体領域４６，５４に、注入マスクを用いたイオン注入を実施することによって、複数のソース領域４８を形成する。

次いで、図５（ｂ）に示したように、ドリフト層４４上に、例えばＣＶＤ法を用いて絶縁膜としてのシリコン酸化膜６４を成膜する。その後、蒸着法又はスパッタ法などによって、半導体基板４２の裏面上にＮｉ膜からなるドレイン電極３２を形成する。

その後、図５（ｃ）に示したように、シリコン酸化膜６４をパターニングすることによって、ゲート絶縁膜５０及び絶縁膜５８をそれぞれ形成する。続いて、図５（ｄ）に示したように、半導体基板４２上に、例えばＣＶＤ法などによってＡｌ膜６６を形成する。

そのＡｌ膜６６をパターニングすることによって、図５（ｅ）に示したように、ゲート電極２８及びゲート配線部材６０を形成する。

その後、図５（ｆ）に示したように、半導体基板４２上に更に、例えばＣＶＤ法を用いて第２シリコン酸化膜６８を成膜することによって、ゲート電極２８及びゲート配線部材６０を埋設する。第２シリコン酸化膜６８は、セル部２２において、第１層間絶縁膜５２であり、外周部２４において、第２層間絶縁膜５６である。

続いて、図６（ａ）に示したように、ソース領域４８とソース電極３０との電気的接触及びゲート配線部材６０とゲート電極配線３４との電気的接触を確保するために、第２シリコン酸化膜６８に第１〜第３コンタクト領域５２ａ，５６ａ，５６ｂを形成する。第１〜第３コンタクト領域５２ａ，５６ａ，５６ｂは、エッチングなどを利用して形成され得る。

図６（ｂ）に示したように、第１〜第３コンタクト領域５２ａ，５６ａ，５６ｂが形成された第２シリコン酸化膜６８（第１層間絶縁膜５２及び第２層間絶縁膜５６）を有する半導体基板４２上に、例えばＣＶＤ法によってＮｉ膜６９を成膜する。そのＮｉ膜６９をパターニングすることによって、図６（ｃ）に示したように、ソース電極３０及びゲート電極配線３４を形成する。この際、ゲート電極パッド１６の形成位置におけるゲート電極配線３４を幅広に形成しておくことで、パッド用電極３６を形成する。図６（ｃ）では、パッド用電極３６が形成されているゲート電極配線３４を示している。パッド用電極３６は、ゲート電極パッド１６の形状に応じた形状で形成しておけばよい。

ここで、半導体基板４２を、熱処理することによって、ソース電極３０及びドレイン電極３２を構成するニッケル（Ｎｉ）と、ソース領域４８及び半導体基板４２を構成するＳｉＣとの接触をショットキー接触からオーミック接触に変化させる。

図６（ｄ）に示したように、ソース電極３０が形成された半導体基板４２上にＳｉＮ膜７０を例えばＣＶＤ法などにより形成する。このＳｉＮ膜７０がパッシベーション膜３８である。

このパッシベーション膜３８に、ゲート用開口部４０Ｇ及びソース用開口部４０Ｓを形成することによって、ゲート電極パッド１６及びソース電極パッド１８を形成する。

ここでは、半導体基板４２、ゲート電極２８、ソース電極３０及びドレイン電極３２などの材料及び各膜の形成方法などを一部例示しながら説明したが、トランジスタチップ１２を構成する各構成要素の材料及び各膜の形成方法などは例示したものに限定されない。

＜２．２＞第１及び第２抵抗部１３Ａ，１３Ｂ
次に、第１及び第２抵抗部１３Ａ，１３Ｂについて説明する。第１抵抗部１３Ａは、図１に示したように、複数の第１トランジスタチップ１２Ａに対応した複数の第１抵抗素子７２Ａと、それらを連結する絶縁性の連結部としての第１樹脂部７４Ａとを有する。同様に、第２抵抗部１３Ｂは、図１に示したように、複数の第２トランジスタチップ１２Ｂに対応した複数の第２抵抗素子７２Ｂと、それらを連結する絶縁性の連結部としての第２樹脂部７４Ｂとを有する。

図７〜図９を参照して、第１及び第２抵抗部１３Ａ，１３Ｂの構成について詳細に説明する。第１及び第２抵抗部１３Ａ，１３Ｂの構成は、実質的に同じであるため、第１及び第２抵抗部１３Ａ，１３Ｂを抵抗部１３と称して第１及び第２抵抗部１３Ａ，１３Ｂについて説明する。同様に、第１及び第２抵抗素子７２Ａ，７２Ｂ並びに第１及び第２樹脂部７４Ａ，７４Ｂをそれぞれ抵抗素子７２及び樹脂部７４と称する。

抵抗部１３は、図７に示したように、複数の抵抗素子７２を有し、複数の抵抗素子７２は、連結部としての樹脂部７４によって連結され一体化されている。抵抗素子７２は、一方向に離散的に並列配置されていることから、抵抗部１３は、一方向に延在している。

抵抗素子７２は、半導体モジュール１０Ａにおいて、半導体モジュール１０Ａの高速動作でのゲート電圧の変動防止のためのゲート抵抗として機能する。抵抗素子７２の抵抗値は、同じでもよいが、半導体モジュール１０Ａにおけるゲート電圧の入力側に配置される抵抗素子７２の抵抗値を大きくしてもよい。

抵抗素子７２は、図８に示したように、抵抗体７６の両端が導電膜７８で被覆されて構成される本体部８０を有し、各導電膜７８にそれぞれ板状の導電部材であるリード（端子）８２が接続されている。本体部８０とリード８２とは、例えば、ハンダなどの導電性接着剤を利用して接続される。

本体部８０は、樹脂部７４に埋設されており、各リード８２の自由端（本体部８０の接続部と反対側の端）は、樹脂部７４から外部に突出している。リード８２のうち樹脂部７４から突出した部分は屈曲されている。

図８では、説明の便宜のため、２つのリード８２の長さは同じであるが、抵抗部１３を接続する対象への接続形態に応じて、リード８２の長さは調整されている。

抵抗部１３は、例えば、次のようにして製造される。図９（ａ）に示したように、導電性を有するリードフレーム８４と、複数の本体部８０（図９（ａ）では３個）とを準備する。

リードフレーム８４は、板状のフレーム８６と、フレーム８６のうち対向する縁部から内側に延びた複数の一対のリード８８（図９（ａ）では、３組の一対のリード８８を例示している）とを有する。各一対のリード８８は板状の導電部材である。各リード８８の延在方向の長さは、その延在方向におけるフレーム８６の長さ（幅）より短く、一対のリード８８のそれぞれの自由端８８ａは離れている。

そして、一対のリード８８，８８の自由端８８ａを本体部８０で連結するように、ハンダといった導電性接着部材を、一対のリード８８，８８に本体部８０を搭載する。

続いて、図９（ｂ）に示したように、複数の本体部８０を、樹脂でモールドし、本体部８０を連結する樹脂部７４を形成する。その後、図９（ｃ）に示したように、一対のリード８８，８８をフレーム８６から切り離し、樹脂部７４から突出しているリード８８を折り曲げる。

フレーム８６から切り離され、本体部８０に接続されている一対のリード８８，８８が抵抗素子７２のリード８２である。そのため、リード８８をフレーム８６から切り離す際、樹脂部７４から突出しているリード８８の長さは、抵抗部１３を接続する対象への接続形態に応じた長さに調整しておく。

上記工程により、本体部８０と、本体部８０に連結されたリード８２とからなる抵抗素子７２が樹脂部７４で連結されてなる抵抗部１３が製造され得る。なお、ここでは、抵抗素子７２を連結する連結部として樹脂部７４を例示したが、複数の抵抗素子７２が互いに絶縁されて連結可能な連結部であればよい。

＜１．２＞ 配線基板１４
図１及び図２を利用して、配線基板１４について説明する。配線基板１４は、絶縁基板９０を有しており、絶縁基板９０の表面（主面）９０ａ上には、第１ドレイン用配線パターン９２、第１ゲート用配線パターン９４、第２ドレイン用配線パターン９６、第２ゲート用配線パターン９８、第１ソース用配線パターン１００、第２ソース用配線パターン１０２及び第３ソース用配線パターン１０４が形成されている。

第１ドレイン用配線パターン９２、第１ゲート用配線パターン（第１制御電極用配線パターン）９４、第２ドレイン用配線パターン９６、第２ゲート用配線パターン（第２制御電極用配線パターン）９８、第１ソース用配線パターン１００、第２ソース用配線パターン１０２及び第３ソース用配線パターン１０４は、回路パターンを構成している。これらの配線パターンの材料の例は、銅である。

絶縁基板９０の平面視形状（厚さ方向からみた形状）の例は、図１に例示するように、矩形又は正方形といった四角形状である。絶縁基板９０の材料の例は、ＡｌＮ、ＳｉＮ及びＡｌ_２Ｏ_３を含む。

第１ドレイン用配線パターン９２は、第１チップ搭載領域（第１チップ用配線パターン）９２Ａ及び第１外部接続領域９２Ｂを有する。第１チップ搭載領域９２Ａは、複数の第１トランジスタチップ１２Ａが搭載される領域である。

第１外部接続領域９２Ｂは、半導体モジュール１０Ａからの出力電圧を外部出力するための出力端子が接続される領域である。第１外部接続領域９２Ｂは、第１チップ搭載領域９２Ａと物理的に一体化している。一実施形態において、第１外部接続領域９２Ｂは、第１チップ搭載領域９２Ａから連続的に張り出している。第１外部接続領域９２Ｂは、絶縁基板９０の縁部９０ｂ近傍側に配置されていてもよい。

第１ゲート用配線パターン９４は、第１トランジスタチップ１２Ａに供給されるゲート信号としてのゲート電圧（制御電圧）を入力するためのゲート端子が接続される領域である。第１ゲート用配線パターン９４は、絶縁基板９０の表面９０ａにおいて所定方向Ａに延在している。所定方向Ａは、図１に示したように、縁部９０ｂ又は縁部９０ｃに直交する方向（図１において短手方向）であり、他の図面においても同様である。

第２ドレイン用配線パターン９６は、第２チップ搭載領域（第２チップ用配線パターン）９６Ａ及び第２外部接続領域９６Ｂを有する。第２チップ搭載領域９６Ａは、複数の第２トランジスタチップ１２Ｂが搭載される領域である。

第２外部接続領域９６Ｂは、第２チップ搭載領域９６Ａと物理的に一体化している。一実施形態において、第２外部接続領域９６Ｂは、第２チップ搭載領域９６Ａから連続的に張り出している。第２外部接続領域９６Ｂは、正電圧を第２トランジスタチップ１２Ｂに供給するための端子が接続される領域である。第２外部接続領域９６Ｂは、第１外部接続領域９２Ｂと共に、縁部９０ｂ近傍に配置されていてもよい。

第２ゲート用配線パターン９８は、第２トランジスタチップ１２Ｂに供給されるゲート信号としてのゲート電圧を入力するためのゲート端子が接続される領域である。第１ゲート用配線パターン９４と同様に所定方向Ａに延在している。

第１ソース用配線パターン１００は、第１トランジスタチップ１２Ａを制御するゲート信号としてのゲート電圧の基準となるソース電位を外部出力するためのソース端子が接続される領域である。一実施形態において、第１ソース用配線パターン１００は、絶縁基板９０の縁部９０ｃ側において、第１ドレイン用配線パターン９２及び第１ゲート用配線パターン９４の近傍に配置されていてもよい。

第２ソース用配線パターン１０２は、第２トランジスタチップ１２Ｂを制御するゲート電圧の基準となるソース電位を外部出力するためのソース端子が接続される領域である。一実施形態において、第２ソース用配線パターン１０２は、縁部９０ｂ側において、第２ドレイン用配線パターン９６及び第２ゲート用配線パターン９８の近傍に配置されてもよい。

第３ソース用配線パターン１０４は、負電圧を第１トランジスタチップ１２Ａに供給するための端子が接続される領域である。第３ソース用配線パターン１０４は、第１外部接続領域９２Ｂ及び第２外部接続領域９６Ｂと共に、縁部９０ｂ近傍に配置されていてもよい。

＜１．３＞半導体モジュール１０Ａの具体的な構成
次に、図１及び図２を利用して、半導体モジュール１０Ａの具体的な構成について説明する。

図１に示したように、複数の第１トランジスタチップ１２Ａは、第１ドレイン用配線パターン９２上において、所定方向（第１所定方向）Ａに離散的に配置されている。複数の第１トランジスタチップ１２Ａは、ドレイン電極パッド（第２主電極パッド）２０が第１ゲート用配線パターン９４側に位置するように、第１ドレイン用配線パターン９２の第１チップ搭載領域９２Ａ上に配置されている。

図２に示したように、複数の第１トランジスタチップ１２Ａのそれぞれは、第１トランジスタチップ１２Ａの裏面１２ｂが絶縁基板９０の表面９０ａに対向するように、第１ドレイン用配線パターン９２のうち第１チップ搭載領域９２Ａに搭載されることにより、ドレイン電極パッド２０が第１ドレイン用配線パターン９２に接続されている。

具体的には、ドレイン電極パッド２０が第１チップ搭載領域９２Ａに、ハンダといった導電性接着剤を介して接合され、第１トランジスタチップ１２Ａは、第１チップ搭載領域９２Ａに搭載されている。これにより、ドレイン電極パッド２０と、第１ドレイン用配線パターン９２とが電気的に接続される。

ドレイン電極パッド２０が第１ドレイン用配線パターン９２に面していることから、第１トランジスタチップ１２Ａのゲート電極パッド（制御電極パッド）１６及びソース電極パッド（第１主電極パッド）１８は、配線基板１４と反対側に位置する。

複数の第２トランジスタチップ１２Ｂは、第２ドレイン用配線パターン９６上において、所定方向（第２所定方向）Ａに離散的に配置されている。複数の第２トランジスタチップ１２Ｂは、ゲート電極パッド（制御電極パッド）１６が第２ゲート用配線パターン９８側に位置するように、第２ドレイン用配線パターン９６の第２チップ搭載領域９６Ａ上に配置されている。

複数の第２トランジスタチップ１２Ｂのそれぞれは、第２トランジスタチップ１２Ｂの裏面１２ｂが絶縁基板９０の表面９０ａに対向するように、第２ドレイン用配線パターン９６上に搭載されることにより、ドレイン電極パッド２０が第２ドレイン用配線パターン９６に接続されている。

具体的には、ドレイン電極パッド２０が第２ドレイン用配線パターン９６の第２チップ搭載領域９６Ａに、ハンダといった導電性接着剤を介して接合されることによって、第２トランジスタチップ１２Ｂは、第２チップ搭載領域９６Ａに搭載されている。これにより、ドレイン電極パッド２０が第２ドレイン用配線パターン９６に電気的に接続される。

ドレイン電極パッド２０が第１ドレイン用配線パターン９２に面していることから、第２トランジスタチップ１２Ｂのソース電極パッド（第１主電極パッド）１８は、配線基板１４と反対側に位置する。

図１に示したように、隣接する第１トランジスタチップ１２Ａのソース電極パッド１８は第１ワイヤ（導線）Ｗ１を介して接続されている。同様に、隣接する第２トランジスタチップ１２Ｂのソース電極パッド１８は第１ワイヤ（導線）Ｗ１を介して接続されている。

一実施形態において、第１ワイヤＷ１による配線では、大電流を流せるように、例えば、より太い第１ワイヤＷ１を使用したり、複数の第１ワイヤＷ１を使用してもよい。複数の第１ワイヤＷ１を使用する場合、例えば、少なくとも一本の第１ワイヤＷ１に、より太い第１ワイヤＷ１を使用してもよい。

更に、複数の第１トランジスタチップ１２Ａのソース電極パッド１８は、第１ソース用配線パターン１００に、第２ワイヤ（導線）Ｗ２を介して接続されている。また、複数の第１トランジスタチップ１２Ａのソース電極パッド１８は第３ソース用配線パターン１０４に第３ワイヤ（導線）Ｗ３を介して接続されている。

例えば、所定方向Ａに沿って配置された第１トランジスタチップ１２Ａのうち、第１ソース用配線パターン１００に最も近い第１トランジスタチップ１２Ａのソース電極パッド１８と、第１ソース用配線パターン１００とが第２ワイヤＷ２によって接続されており、第３ソース用配線パターン１０４に最も近い第１トランジスタチップ１２Ａのソース電極パッド１８と、第３ソース用配線パターン１０４とが第３ワイヤＷ３によって接続されている。

一実施形態において、第１トランジスタチップ１２Ａのソース電極パッド１８と第１ソース用配線パターン１００との接続では、大電流を流せるように、例えば、より太い第２ワイヤＷ２を使用したり、複数の第２ワイヤＷ２を使用してもよい。複数の第２ワイヤＷ２を使用する場合、例えば、少なくとも一本の第２ワイヤＷ２に、より太い第２ワイヤＷ２を使用してもよい。

第１トランジスタチップ１２Ａのソース電極パッド１８と第３ソース用配線パターン１０４との接続においても同様である。すなわち、より太い第３ワイヤＷ３を使用したり、複数の第３ワイヤＷ３を使用してもよい。複数の第３ワイヤＷ３を使用する場合、例えば、少なくとも一本の第３ワイヤＷ３に、より太い第３ワイヤＷ３を使用してもよい。

第２トランジスタチップ１２Ｂのソース電極パッド１８は第２ソース用配線パターン１０２に第４ワイヤ（導線）Ｗ４を介して接続されている。例えば、所定方向Ａに沿って配置された第２トランジスタチップ１２Ｂのうち、第２ソース用配線パターン１０２に最も近い第２トランジスタチップ１２Ｂのソース電極パッド１８と、第２ソース用配線パターン１０２とが第４ワイヤＷ４によって接続されている。

更に、複数の第２トランジスタチップ１２Ｂのソース電極パッド１８のそれぞれは、第１チップ搭載領域９２Ａに、第５ワイヤ（導線）Ｗ５を介して接続されている。

一実施形態において、第２トランジスタチップ１２Ｂのソース電極パッド１８と第２ソース用配線パターン１０２の接続では、大電流を流せるように、例えば、より太い第４ワイヤＷ４を使用したり、複数の第４ワイヤＷ４を使用してもよい。複数の第４ワイヤＷ４を使用する場合、例えば、少なくとも一本の第４ワイヤＷ４に、より太い第４ワイヤＷ４を使用してもよい。

第２トランジスタチップ１２Ｂのソース電極パッド１８と第１チップ搭載領域９２Ａとの接続についても同様である。すなわち、より太い第５ワイヤＷ５を使用したり、複数の第５ワイヤＷ５を使用してもよい。複数の第５ワイヤＷ５を使用する場合、例えば、少なくとも一本の第５ワイヤＷ５に、より太い第５ワイヤＷ５を使用してもよい。

第１〜第５ワイヤＷ１〜Ｗ５による接続は、例えば、ワイヤボンディングによってなされ得る。また、第１〜第５ワイヤＷ１〜Ｗ５による接続は、複数の第１及び第２トランジスタチップ１２Ａ，１２Ｂを配線基板１４に接合した後に一括して行ってもよい。

複数の第１トランジスタチップ１２Ａのゲート電極パッド１６は、第１抵抗部１３Ａを介して第１ゲート用配線パターン９４に接続されている。具体的には、図２に示したように、第１抵抗部１３Ａが有する各第１抵抗素子７２Ａの一方のリード８２と、対応する第１トランジスタチップ１２Ａのゲート電極パッド１６の抵抗接続領域１６Ａとが、ハンダといった導電性接着剤により物理的に接続されている。また、各第１抵抗素子７２Ａの他方のリード８２が、第１ゲート用配線パターン９４にハンダといった導電性接着剤により物理的に接続されている。

第１トランジスタチップ１２Ａのゲート電極パッド１６は、配線基板１４と反対側に位置するため、ゲート電極パッド１６の位置は、絶縁基板９０の表面９０ａより実質的に第１トランジスタチップ１２Ａの厚さだけ表面９０ａの位置より高い。

そのため、各第１抵抗素子７２Ａの一対のリード８２のうちゲート電極パッド１６に接続されるリード８２は、第１ゲート用配線パターン９４に接続されるリード８２より、短い。

同様に、複数の第２トランジスタチップ１２Ｂのゲート電極パッド１６は、第２抵抗部１３Ｂを介して第２ゲート用配線パターン９８に接続されている。具体的には、図２に示したように、第２抵抗部１３Ｂが有する各第２抵抗素子７２Ｂの一方のリード８２と、対応する第２トランジスタチップ１２Ｂのゲート電極パッド１６の抵抗接続領域１６Ａとが、ハンダといった導電性接着剤により物理的に接続されている。また、各第２抵抗素子７２Ｂの他方のリード８２が、第２ゲート用配線パターン９８にハンダといった導電性接着剤により物理的に接続されている。

各第１抵抗素子７２Ａの場合と同様に、各第２抵抗素子７２Ｂの一対のリード８２のうちゲート電極パッド１６に接続されるリード８２は、第２ゲート用配線パターン９８に接続されるリード８２より、短い。

半導体モジュール１０Ａは、例えば、次のようにして製造される。各第１トランジスタチップ１２Ａ及び各第２トランジスタチップ１２Ｂの各電極パッドをハンダメッキする。また、第１及び第２抵抗部１３Ａ、１３Ｂが有するリード８２をハンダメッキする。

その後、複数の第１及び第２トランジスタチップ１２Ａ，１２Ｂ並びに第１及び第２抵抗部１３Ａ，１３Ｂを、図１に示したように配置する。そして、リフローによって一括してそれらを接合する。続いて、第１ワイヤＷ１〜第５ワイヤＷ５を用いた配線を適宜実施する。この配線は、例えば、ワイヤボンディングによって為され得る。

＜１．４＞半導体モジュール１０Ａの作用効果
半導体モジュール１０Ａでは、各第１トランジスタチップ１２Ａのドレイン電極パッド（第２主電極パッド）２０は第１チップ搭載領域９２Ａに接続され、ソース電極パッド１８は、第２ワイヤＷ２を介して接続されている。従って、複数の第１トランジスタチップ１２Ａは、電気的に並列接続されている。そして、各第１トランジスタチップ１２Ａのゲート電極パッド１６は、第１抵抗部１３Ａが有する第１抵抗素子７２Ａを介して第１ゲート用配線パターン９４に接続されている。

同様に、各第２トランジスタチップ１２Ｂのドレイン電極パッド２０は第２チップ搭載領域９６Ａに接続され、ソース電極パッド１８は、第１ワイヤＷ１を介して接続されている。従って、複数の第２トランジスタチップ１２Ｂは、電気的に並列接続されている。そして、各第２トランジスタチップ１２Ｂのゲート電極パッド１６は、第２抵抗部１３Ｂが有する第２抵抗素子７２Ｂを介して第２ゲート用配線パターン９８に接続されている。

更に、第２トランジスタチップ１２Ｂのソース電極パッド１８が、第５ワイヤＷ５を介して第１チップ搭載領域９２Ａに接続されている。そのため、並列接続されている複数の第１トランジスタチップ１２Ａのドレイン電極パッド２０と、並列接続されている複数の第２トランジスタチップ１２Ｂのソース電極パッド１８とが電気的に直列接続されている。

従って、半導体モジュール１０Ａの構成によって、図１０に示したように、半導体モジュール１０Ａの等価回路としてのインバータ回路１０６が実現されている。そのため、半導体モジュール１０Ａは、インバータである電力変換装置として動作し得る。

半導体モジュール１０Ａでは、並列接続された複数の第１のトランジスタチップ１２Ａが、インバータ回路１０６において、下アームの第１半導体スイッチ部１０８Ａを構成しており、並列接続された複数の第２トランジスタチップ１２Ｂが、インバータ回路１０６において、上アームの第２半導体スイッチ部１０８Ｂを構成している。そして、第１及び第２半導体スイッチ部１０８Ａ，１０８Ｂが直列接続されている。

図１０では、第１外部接続領域９２Ｂ、第３ソース用配線パターン１０４及び第２外部接続領域９６Ｂそれぞれを、出力端子（Ｏ端子）１０６ａ、負電圧入力端子（Ｎ端子）１０６ｂ及び正電圧入力端子（Ｐ端子）１０６ｃとして模式的に図示している。また、第１ゲート用配線パターン９４、第１ソース用配線パターン１００、第２ソース用配線パターン１０２及び第２ゲート用配線パターン９８それぞれを、第１ゲート端子１０６ｄ、第１ソース端子１０６ｅ、第２ソース端子１０６ｆ及び第２ゲート端子１０６ｇとして模式的に図示している。

半導体モジュール１０Ａでは、モジュール内に第１抵抗部１３Ａ及び第２抵抗部１３Ｂを有する。

第１抵抗部１３Ａの各第１抵抗素子７２Ａは、対応する第１トランジスタチップ１２Ａに対してゲート抵抗として機能する。そのため、半導体モジュール１０Ａでは、第１トランジスタチップ１２Ａへゲート電圧（制御電圧）の変動を第１抵抗素子７２Ａで抑制可能である。

同様に、第２抵抗部１３Ｂの各第２抵抗素子７２Ｂは、対応する第２トランジスタチップ１２Ｂに対してゲート抵抗として機能する。そのため、半導体モジュール１０Ａでは、第２トランジスタチップ１２Ｂへゲート電圧（制御電圧）の変動を第２抵抗素子７２Ｂで抑制可能である。

半導体モジュール１０Ａでは、第１抵抗部１３Ａが、直接、第１トランジスタチップ１２Ａと第１ゲート用配線パターン９４とに接続されている。これによって、第１トランジスタチップ１２Ａと、第１抵抗部１３Ａ（第１抵抗素子７２Ａ）との配線用ワイヤが不要である。

よって、第１抵抗部１３Ａを備えた半導体モジュール１０Ａにおいて、第１トランジスタチップ１２Ａ側（下アーム側）におけるワイヤ数の低減が図られている。そのため、ワイヤのインダクタンス成分の影響を低減できる。これによって、第１トランジスタチップ１２Ａ側の高周波数におけるゲート電位の変動が抑制される。その結果、半導体モジュール１０Ａの高速動作が更に可能である。更に、第１抵抗部１３Ａと第１トランジスタチップ１２Ａとをワイヤで配線するために必要な配線パターンも不要であることから、半導体モジュール１０Ａの小型化も図れる。

上記のように、半導体モジュール１０Ａでは、配線用のワイヤ本数を低減できるので、ワイヤの接続回数（例えば、ワイヤボンディング回数）を低減できる。その結果、半導体モジュール１０Ａを効率的に製造できる。

第１抵抗部１３Ａでは、複数の第１抵抗素子７２Ａが第１樹脂部７４Ａで連結されて一体化されている。そのため、第１抵抗部１３Ａは、３本以上のリード８２を有する。これによって、第１抵抗部１３Ａを第１トランジスタチップ１２Ａに実装する際、個別の第１抵抗素子７２Ａ自体より物理的に自立し易い。よって、第１抵抗部１３Ａの抵抗接続領域１６Ａへの接続が容易であり、各第１抵抗素子７２と抵抗接続領域１６Ａとを接続する際の位置ズレが生じにくい。その結果、半導体モジュール１０Ａを効率的に製造できる。

第１抵抗部１３Ａの構成及び第１抵抗部１３Ａの実装形態に伴う作用効果を説明したが、第２抵抗部１３Ｂの構成及び第２抵抗部１３Ｂの実装形態は、第１抵抗部１３Ａの場合、すなわち、下アームとしての第１半導体スイッチ部１０８Ａ側と同様である。従って、半導体モジュール１０Ａは、第２抵抗部１３Ｂの構成及び第２抵抗部１３Ｂの実装形態についても同様の作用効果を有する。その結果、半導体モジュール１０Ａを更効率的に製造できる。

第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂは縦型トランジスタチップである。そのため、第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂは、それぞれのドレイン電極パッド２０が第１チップ搭載領域９２Ａ及び第２チップ搭載領域９６Ａに面するように第１チップ搭載領域９２Ａ及び第２チップ搭載領域９６Ａに搭載されている。そのため、複数の第１トランジスタチップ１２Ａのドレイン電極パッド２０を配線するためのワイヤが不要である。同様に、複数の第２トランジスタチップ１２Ａのドレイン電極パッド２０を配線するためのワイヤが不要である。この点でも、半導体モジュール１０Ａでは、配線用のワイヤ本数を低減できるので、ワイヤの接続回数（例えば、ワイヤボンディング回数）を低減できる。その結果、半導体モジュール１０Ａを効率的に製造できる。

更に、第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂのゲート電極パッド１６は、所定方向Ａに沿って延びている抵抗接続領域１６Ａを有する。そのため、リード８２を接続するための接続領域をより多く確保できている。よって、第１抵抗部１３Ａ及び第２抵抗部１３Ｂの各第１抵抗素子７２Ａ及び各第２抵抗素子７２Ｂと、ゲート電極パッド１６との位置ズレを更に低減できる。その結果、半導体モジュール１０Ａを更に、効率的に製造できる。

配線基板１４に搭載された第１トランジスタチップ１２Ａ及び第２トランジスタチップ１２Ｂにおいて、抵抗接続領域１６Ａは、所定方向Ａに延在している。そのため、ゲート電極パッド１６と、第１抵抗部１３Ａ及び第２抵抗部１３Ｂとの接続時における第１抵抗部１３Ａ及び第２抵抗部１３Ｂの位置ズレを更に低減できる。その結果、半導体モジュール１０Ａを更に、効率的に製造できる。

一実施形態において、抵抗接続領域１６Ａは、その一部が少なくとも外周部２４に設けられている。例えば、図３に示したように、抵抗接続領域１６Ａは、セル部２２から外周部２４に向けて外側に張り出している。外周部２４は、耐圧性確保のために設けられており、実質的にトランジスタ動作に寄与しない領域である。抵抗接続領域１６Ａの少なくとも一部が外周部２４に設けられていることで、抵抗接続領域１６Ａを形成してもトランジスタ機能に実質的に機能するセル部２２の領域を確保可能である。

一実施形態では、ゲート電極パッド１６は、プローブ接続領域１６Ｂを有する。通常、トランジスタチップのゲート電極パッドには、トランジスタチップが正常に動作するか否かの検査のために、検査用プローブが当接され、ストレスが付加される。

抵抗接続領域１６Ａとは別にゲート電極パッド１６がプローブ接続領域１６Ｂを有する形態では、検査用プローブが当接される領域と、抵抗が接続される領域とを区別することができる。そのため、検査時において抵抗接続領域１６Ａに余分なストレスが付加されることがなく、抵抗接続領域１６Ａを抵抗接続のために最適な状態で使用し得る。

第１及び第２トランジスタチップ１２Ａ，１２Ｂとして、ワイドバンドギャップ半導体を利用したＭＯＳＦＥＴを使用している形態では、半導体モジュール１０Ａは、耐圧特性に優れ、高速動作が可能である。

現状、ワイドバンドギャップ半導体を利用した半導体素子の大きさは、従来のＳｉを利用した半導体素子より小さい傾向にある。しかしながら、複数の第１トランジスタチップ１２Ａを並列接続して、第１半導体スイッチ部１０８Ａを構成し、複数の第２トランジスタチップ１２Ｂを並列接続して、第２半導体スイッチ部１０８Ｂを構成しているので、大電流を流すことが可能である。

＜２＞第２実施形態
第２実施形態に係る半導体モジュール１０Ｂについて説明する。半導体モジュール１０Ｂは、図１１及び図１２に示したように、第１の実施形態に係る半導体モジュール１０Ａと、半導体モジュール１０Ａを収容する筐体１１０と、外部接続用の７本のバスバー１１２を備えてもよい。７本のバスバー１１２を区別して説明する場合、７本のバスバー１１２をそれぞれバスバー１１２_Ｏ，１１２_Ｎ，１１２_Ｐ，１１２_Ｇ１，１１２_Ｓ１，１１２_Ｓ２，１１２_Ｇ２と称す。

筐体１１０は、図１２に示したように、複数の第１及び第２トランジスタチップ１２Ａ，１２Ｂなどが搭載された配線基板１４が載置される底板１１４と、配線基板１４を覆うカバー部１１６とを有する。底板１１４の材料の例は、銅といった金属である。この場合、底板１１４は放熱板としも機能する。

カバー部１１６は、天板１１８と、天板１１８の外縁部から底板１１４側に立設された側壁１２０とを有し、有底筒状を呈する。天板１１８には、各バスバー１１２を挿通するための挿通孔１１８ａが形成されている。

バスバー１１２_Ｏは、第１ドレイン用配線パターン９２の第１外部接続領域９２Ｂに電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｏの一端は、第１外部接続領域９２Ｂにハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｏは、出力端子として機能する。

バスバー１１２_Ｎは、第３ソース用配線パターン１０４に電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｎの一端は、第３ソース用配線パターン１０４に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｎは、負電圧入力端子として機能する。

バスバー１１２_Ｐは、第２外部接続領域９６Ｂに電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｐの一端は、第２外部接続領域９６Ｂに、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｐは、正電圧入力端子として機能する。

バスバー１１２_Ｇ１は、第１ゲート用配線パターン９４に電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｇ１の一端は、第１ゲート用配線パターン９４に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｇ１は、第１トランジスタチップ１２Ａへのゲート電圧の入力端子（第１ゲート端子）として機能する。

バスバー１１２_Ｓ１は、第１ソース用配線パターン１００に電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｓ１の一端は、第１ソース用配線パターン１００に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｓ１は、第１トランジスタチップ１２Ａに対するソース端子（第１ソース端子）として機能する。

バスバー１１２_Ｓ２は、第２ソース用配線パターン１０２に電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｓ２の一端は、第２ソース用配線パターン１０２、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｓ２は、第２トランジスタチップ１２Ｂに対するソース端子（第２ソース端子）として機能する。

バスバー１１２_Ｇ２は、第２ゲート用配線パターン９８に電気的に接続されている。例えば、図１２に示したように、バスバー１１２_Ｇ２の一端は、第２ゲート用配線パターン９８に、ハンダといった導電性接着剤によって接続され得る。これにより、バスバー１１２_Ｇ２は、第２トランジスタチップ１２Ｂへのゲート電圧の入力端子（第２ゲート端子）として機能する。

各バスバー１１２において、筐体１１０外部に引き出されている領域には、外部機器との接続端子が締結され得るように、例えば、ボルトといった締結具が挿通される挿通孔１１２ａが形成されている。

図１１では、バスバー１１２は、天板１１８の表面の法線方向に延在しているが、バスバー１１２が外部接続される場合、バスバー１１２は天板１１８側に屈曲されてもよい。バスバー１１２を外部接続する場合、挿通孔１１８ａを利用して、外部機器からの接続端子等がボルト及びナットにより固定される。そのため、天板１１８には、バスバー１１２を折り曲げた際に、ボルト頭又はナットが収容される収容孔１１８ｂが形成されていてもよい。

半導体モジュール１０Ｂは、半導体モジュール１０Ａを筐体１１０に収容したものである。そのため、半導体モジュール１０Ｂは、半導体モジュール１０Ａと同様の作用効果を有する。

＜３＞第３実施形態
図１３を利用して第３実施形態に係る半導体モジュールについて説明する。図１３に示した半導体モジュール１０Ｃは、複数のトランジスタチップ１２と、抵抗部１３と、配線基板１２２とを備える。半導体モジュール１０Ｃは、半導体スイッチとして機能する半導体モジュールである。

トランジスタチップ１２の構成は、図３に示したトランジスタチップと同様である。また、抵抗部１３の構成は、図７に示した抵抗部と同様である。そのため、トランジスタチップ及び抵抗部の説明を省略する。

配線基板１２２は、絶縁基板１２４を有し、絶縁基板１２４の主面１２４ａ上には、チップ搭載領域（チップ配線用パターン）１２６及びゲート用配線パターン（制御電極用配線パターン）１２８が形成されている。チップ搭載領域１２６及びゲート用配線パターン１２８は、例えば、銅から構成されている。

チップ搭載領域１２６及びゲート用配線パターン１２８は、半導体モジュール１０Ａにおける第１ドレイン用配線パターン９２が有する第１チップ搭載領域９２Ａ及びゲート用配線パターン１２８と同様の領域である。チップ搭載領域１２６及びゲート用配線パターン１２８に対するトランジスタチップ１２及び抵抗部１３の実装形態は、半導体モジュール１０Ａにおける第１トランジスタチップ１２Ａ及び第１抵抗部１３Ａの実装形態と同様である。

従って、半導体モジュール１０Ｃでは、複数のトランジスタチップ１２のドレイン電極パッド２０は、チップ搭載領域１２６を介して接続されており、ソース電極パッド１８は、第１ワイヤＷ１を介して接続されている。そのため、複数のトランジスタチップ１２は、電気的に並列接続されており、一つの半導体スイッチとして機能する。

更に、半導体モジュール１０Ｃでは、各トランジスタチップ１２のゲート電極パッド１６は、抵抗部１３を介してゲート用配線パターン１２８に接続されている。具体的には、トランジスタチップ１２のゲート電極パッド１６は、抵抗部１３が有する抵抗素子７２を介してゲート用配線パターン１２８に接続されている。

従って、半導体モジュール１０Ｃは、半導体モジュール１０Ａと同様の作用効果を有する。例えば、抵抗部１３の各第１抵抗素子７２Ａは、対応するトランジスタチップ１２に対してゲート抵抗として機能する。そのため、半導体モジュール１０Ｃでは、トランジスタチップ１２へゲート電圧（制御電圧）の変動を抵抗素子７２で抑制可能である。

半導体モジュール１０Ｃでは、抵抗部１３が、直接、トランジスタチップ１２とゲート用配線パターン１２８とに接続されている。これによって、トランジスタチップ１２と、抵抗部１３（抵抗素子７２）との配線用ワイヤが不要である。そのため、半導体モジュール１０Ａの場合と同様に、半導体モジュール１０Ｃを高速動作可能である。更に、半導体モジュール１０Ｃの小型化も図れる。

上記のように、半導体モジュール１０Ｃでは、配線用のワイヤ本数を低減できるので、ワイヤの接続回数（例えば、ワイヤボンディング回数）を低減できる。その結果、半導体モジュール１０Ｃを効率的に製造できる。

抵抗部１３では、複数の抵抗素子７２が樹脂部７４で連結されて一体化されている。そのため、抵抗部１３は、３本以上のリード８２を有する。これによって、抵抗部１３をトランジスタチップ１２に実装する際、個別の抵抗素子７２自体より物理的に自立し易い。そのため、抵抗部１３の抵抗接続領域１６Ａへの接続が容易であり、各抵抗素子７２と抵抗接続領域１６Ａとを接続する際の位置ズレが生じにくい。その結果、半導体モジュール１０Ｃを効率的に製造できる。

更に、トランジスタチップ１２のゲート電極パッド１６は、所定方向Ａに沿って延びている抵抗接続領域１６Ａを有する。そのため、リード８２を接続するための接続領域をより多く確保できている。よって、抵抗部１３の各抵抗素子７２と、ゲート電極パッド１６との位置ズレを更に低減できる。その結果、半導体モジュール１０Ｃを更に、効率的に製造できる。

配線基板１２２に搭載されたトランジスタチップ１２において、抵抗接続領域１６Ａは、所定方向Ａに延在している。そのため、ゲート電極パッド１６と、抵抗部１３との接続時における抵抗部１３の位置ズレを更に低減できる。その結果、半導体モジュール１０Ｃを更に、効率的に製造できる。

抵抗接続領域１６Ａの一部が少なくとも外周部２４に設けられている形態及びゲート電極パッド１６がプローブ接続領域１６Ｂを有する形態に対する作用効果も、半導体モジュール１０Ａの場合と同様である。

トランジスタチップ１２は縦型トランジスタチップである。そして、トランジスタチップ１２は、ドレイン電極パッド２０がチップ搭載領域１２６に面するようにチップ搭載領域１２６に搭載されている。よって、複数のトランジスタチップ１２のドレイン電極パッド２０を配線するためのワイヤが不要である。この点でも、半導体モジュール１０Ａでは、配線用のワイヤ本数を低減できるので、ワイヤの接続回数（例えば、ワイヤボンディング回数）を低減できる。その結果、半導体モジュール１０Ｃを効率的に製造できる。

トランジスタチップ１２として、ワイドバンドギャップ半導体を利用したＭＯＳＦＥＴを使用している形態では、半導体モジュール１０Ｃは、耐圧特性に優れ、高速動作が可能である。

現状、ワイドバンドギャップ半導体を利用した半導体素子の大きさは、従来のＳｉを利用した半導体素子より小さい傾向にある。しかしながら、複数のトランジスタチップ１２を並列接続しているので、大電流を流すことが可能である。

ここでは、チップ搭載領域１２６及びゲート用配線パターン１２８を、半導体モジュール１０Ａにおける第１ドレイン用配線パターン９２及び第１ゲート用配線パターン９４との対応を例にして説明した。しかしながら、チップ搭載領域１２６及びゲート用配線パターン１２８は、半導体モジュール１０Ａにおける第２ドレイン用配線パターン９６が有する第２チップ搭載領域９６Ａ及び第２ゲート用配線パターン９８と同様の領域でもある。

従って、第１実施形態として説明した半導体モジュール１０Ａは、第３実施形態で説明した２つの半導体モジュール１０Ｃを組み合わせた半導体モジュールと見なすこともできる。

以上、本発明に係る種々の実施形態について説明したが、本発明は、これまで説明した種々の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で種々の変更が可能である。

通常、ＭＯＳＦＥＴとしての第１及び第２トランジスタチップ１２Ａ，１２Ｂは、その構成上、チップ内部に寄生ダイオードを有し、それが還流ダイオードとして機能し得る。そのため、第１実施形態に係る半導体モジュールとして、第１及び第２トランジスタチップとは別に還流ダイオードを搭載していない形態を例示した。

しかしながら、例えば、半導体モジュールは、第１及び第２トランジスタチップとは別に還流ダイオードチップを有してもよい。図１３を利用して、還流ダイオードを有する場合の半導体モジュールの構成の例を説明する。

図１４に示した半導体モジュール１０Ｄは、還流ダイオードとしての第１及び第２ダイオードチップ１３０Ａ，１３０Ｂを有し、半導体モジュール１０Ｄの構成は、第１実施形態に係る半導体モジュール１０Ａが第１及び第２ダイオードチップ１３０Ａ，１３０Ｂを有する形態に対応する。第１及び第２ダイオードチップ１３０Ａ，１３０Ｂの例は、ショットキーバリアダイオードである。第１及び第２ダイオードチップ１３０Ａ，１３０Ｂの構成は同じであり、一方の面にアノード電極１３２を有し、他方の面にカソード電極（不図示）を有する縦型のダイオードである。

第１ダイオードチップ１３０Ａは、第１ダイオードチップ１３０Ａのカソード電極が第１チップ搭載領域９２Ａに対向するように、第１チップ搭載領域９２Ａに搭載されることによって、第１ダイオードチップ１３０Ａのカソード電極が第１チップ搭載領域９２Ａに接続される。

そして、隣接する第１ダイオードチップ１３０Ａのアノード電極１３２は、第６ワイヤＷ６で接続されている。複数の第１ダイオードチップ１３０Ａのアノード電極１３２は、第７ワイヤＷ７で、対応する第１トランジスタチップ１２Ａのソース電極パッド１８に接続されている。

同様に、第２ダイオードチップ１３０Ｂは、第２ダイオードチップ１３０Ｂのカソード電極が第２チップ搭載領域９６Ａに対向するように、第２チップ搭載領域９６Ａに搭載されることによって、第２ダイオードチップ１３０Ｂのカソード電極が第２チップ搭載領域９６Ａに接続される。

そして、隣接する第２ダイオードチップ１３０Ｂのアノード電極１３２は、第６ワイヤＷ６で接続されている。複数の第２ダイオードチップ１３０Ｂのアノード電極１３２は、第７ワイヤＷ７で、対応する第２トランジスタチップ１２Ｂのソース電極パッド１８に接続されている。

更に、各第２ダイオードチップ１３０Ｂのアノード電極１３２は、第８ワイヤＷ８で、第１チップ搭載領域９２Ａに接続されている。

第１実施形態に係る半導体モジュール１０Ａが第１及び第２ダイオードチップ１３０Ａ，１３０Ｂを有する形態を例示したが、第３実施形態に係る半導体モジュール１０Ｃが、同様に、還流ダイオードとしてのダイオードチップを有してもよい。

また、第１実施形態における第１及び第２トランジスタチップ１２Ａ，１２Ｂ及び第３実施形態におけるトランジスタチップ１２として、図１５に示したようなトランジスタチップ１３４を使用してもよい。トランジスタチップ１３４は、トランジスタチップ１３４のゲート電極パッド１３６が、図３に示したトランジスタチップ１２のゲート電極パッド１６のように、一方向に延在していない点で相違する以外は、同様の構成を有し得る。ゲート電極パッド１３６がゲート電極パッド１６のように一方向に延在していないことから、ゲート電極パッド１３６の面積は、ゲート電極パッド１６の面積より小さい。

トランジスタチップ（第１及び第２トランジスタチップを含む）の構成は、図３及び図１５に例示したような構成に限定されず、第１実施形態及び第３実施形態におけるトランジスタチップのそれぞれは、一対の主電極パッドと、制御電極パッドとを有するトランジスタであればよい。従って、例えば、横型のトランジスタチップでもよい。

また、第１及び第３実施形態では、基板の主面に、トランジスタチップが搭載される配線パターンが形成されていたが、例えば、トランジスタチップが横型のトランジスタチップである形態では、絶縁基板の主面上に、トランジスタチップが直接接合されてもよい。

複数の第１トランジスタチップ１２Ａが配置される所定方向（第１所定方向）及び複数の第２トランジスタチップ１２Ｂが配置される所定方向（第２所定方向）とは、異なっていても良い。

トランジスタチップ（第１及び第２トランジスタチップを含む）として、ＭＯＳＦＥＴを例示したが、トランジスタチップは、例えば、絶縁ゲート型バイポーラ・トランジスタ（ＩＧＢＴ: Insulated Gate Bipolor Transistor）でもよい。この場合、図１３に示したように、ダイオードチップ有する形態が有効である。

トランジスタチップ（第１及び第２トランジスタチップを含む）がＩＧＢＴである場合、第１主電極パッドは、エミッタ電極パッドであり、第２主電極パッドがコレクタ電極パッドであり、制御電極パッドが、ゲート電極パッドである。

第１実施形態では、単相のインバータとしての半導体モジュールを例示した。しかしながら、半導体モジュールとしては、単相のインバータに限定されない。例えば、３相のインバータでもよい。この場合、第１実施形態で例示した絶縁基板９０の表面９０ａ上の構成を一つのユニットとして、表面９０ａ上に３つのユニットを形成し、３相インバータに対応した配線を導線によって施せばよい。なお、第１外部接続領域９２Ｂは、共通としてもよい。

また、例えば、第１実施形態において、複数の第１抵抗素子が連結部で連結された第１抵抗部は、例えば、リードを介さずに、面状に第１トランジスタチップなどに接続されてもよい。同様に、複数の第２抵抗素子が連結部で連結された第２抵抗部は、例えば、リードを介さずに、面状にパッド接続領域などに接続されてもよい。

これまでの説明では、半導体モジュールにおける配線に使用する導線としてワイヤを例示したが、導線は、例えば、リボンでもよい。更に、半導体モジュールは、少なくとも一つの第１トランジスタチップと、少なくとも一つの第２トランジスタチップとを備えていればよい。

第１〜第３実施形態及びこれまで説明した変形例は、本発明の趣旨を逸脱しない範囲で組み合わせられてもよい。

１０Ａ，１０Ｂ，１０Ｃ…半導体モジュール、１２…トランジスタチップ、１２Ａ…第１トランジスタチップ、１２Ｂ…第２トランジスタチップ、１２ａ…表面（第１及び第２トランジスタチップの表面、トランジスタチップの表面）、１２ｂ…裏面（第１及び第２トランジスタチップの表面、トランジスタチップの裏面）、１６…ゲート電極パッド（制御電極パッド）、１８…ソース電極パッド（第１主電極パッド）、２０…ドレイン電極パッド（第２主電極パッド）、２２…セル部、２４…外周部、２８…ゲート電極（制御電極）、３０…ソース電極（第１主電極）、３２…ドレイン電極（第２主電極）、９０…絶縁基板（基板）、９０ａ…表面（主面）、９２Ａ…第１チップ搭載領域（第１チップ用配線パターン）、９４…第１ゲート用配線パターン（第１制御電極用配線パターン）、９６Ａ…第２チップ搭載領域（第２チップ用配線パターン）、９８…第２ゲート用配線パターン（第２制御電極用配線パターン）、１２４…絶縁基板（基板）、１２４ａ…表面（主面）。

Claims (11)

1. 基板と、
   前記基板に搭載される複数の第１トランジスタチップと、
   前記基板に搭載される複数の第２トランジスタチップと、
   を備え、
   前記第１トランジスタチップ及び前記第２トランジスタチップのそれぞれは、
   第１及び第２主電極パッドと、
   前記第１及び第２主電極パッド間の導通を制御する制御電圧が供給される制御電極パッドと、
   を有し、
   前記基板の主面には、第１制御電極用配線パターン及び第２制御電極用配線パターンが形成されており、
   複数の前記第１トランジスタチップの前記第１主電極パッドは電気的に接続されており、
   複数の前記第１トランジスタチップの前記第２主電極パッドは電気的に接続されており、
   複数の前記第２トランジスタチップの前記第１主電極パッドは電気的に接続されており、
   複数の前記第２トランジスタチップの前記第２主電極パッドは電気的に接続されており、
   複数の前記第１トランジスタチップの前記第２主電極パッドは、複数の前記第２トランジスタチップの前記第１主電極パッドに電気的に接続されており、
   複数の前記第１トランジスタチップの前記制御電極パッドは、第１抵抗部を介して前記第１制御電極用配線パターンに接続されており、
   複数の前記第２トランジスタチップの前記制御電極パッドは、第２抵抗部を介して前記第２制御電極用配線パターンに接続されており、
   前記第１抵抗部は、各前記第１トランジスタチップの前記制御電極パッドと接続される複数の第１抵抗素子と、
   複数の前記第１抵抗素子を連結する第１連結部と、
   を有し、
   前記第２抵抗部は、各前記第２トランジスタチップの前記制御電極パッドと接続される複数の第２抵抗素子と、
   複数の前記第２抵抗素子を連結する第２連結部と、
   を有し、
   複数の前記第１トランジスタチップは、前記基板上において、第１所定方向に配置されており、
   各前記第１トランジスタチップの前記制御電極パッドは前記第１所定方向に延在しており、
   前記第１抵抗素子と、対応する前記制御電極パッドとが物理的に接続されており、
   前記第１抵抗素子と、前記第１制御電極用配線パターンとが物理的に接続されている、
   半導体モジュール。
2. 前記第１トランジスタチップの前記第１主電極パッド及び前記制御電極パッドは、前記第１トランジスタチップの表面に形成されており、
   前記第１トランジスタチップの前記第２主電極パッドは、前記第１トランジスタチップの裏面に形成されており、
   前記第２トランジスタチップの前記第１主電極パッド及び前記制御電極パッドは、前記第２トランジスタチップの表面に形成されており、
   前記第２トランジスタチップの前記第２主電極パッドは、前記第２トランジスタチップの裏面に形成されており、
   前記主面には、第１チップ用配線パターン及び第２チップ用配線パターンが更に形成されており、
   複数の前記第１トランジスタチップのそれぞれは、前記第２主電極パッドが前記主面と対向するように、前記第１チップ用配線パターンに搭載され、且つ、前記第２主電極パッドが前記第１チップ用配線パターンに接続されており、
   複数の前記第２トランジスタチップのそれぞれは、前記第２主電極パッドが前記主面と対向するように、前記第２チップ用配線パターンに搭載され、且つ、前記第２主電極パッドが前記第２チップ用配線パターンに接続されており、
   複数の前記第２トランジスタチップの前記第１主電極パッドは、前記第１チップ用配線パターンに電気的に接続されている、
   請求項１に記載の半導体モジュール。
3. 前記第１トランジスタチップは、
   前記第１トランジスタチップが有する第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、前記第１トランジスタチップが有する前記制御電極パッドに電気的に接続される制御電極を含むトランジスタ構造を有するセル部と、
   前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、
   を有し、
   前記第１トランジスタチップが有する前記制御電極パッドの少なくとも一部は、前記外周部に設けられている、
   請求項１又は２に記載の半導体モジュール。
4. 複数の前記第２トランジスタチップは、前記基板上において、第２所定方向に配置されており、
   各前記第２トランジスタチップの前記制御電極パッドは前記第２所定方向に延在している、
   請求項１〜３の何れか一項に記載の半導体モジュール。
5. 前記第２トランジスタチップは、
   前記第２トランジスタチップが有する前記第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、前記第２トランジスタチップが有する前記制御電極パッドに電気的に接続される制御電極を含むトランジスタ構造を有するセル部と、
   前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、
   を有し、
   前記第２トランジスタチップが有する前記制御電極パッドの少なくとも一部は、前記外周部に設けられている、
   請求項４に記載の半導体モジュール。
6. 前記第２抵抗素子と、対応する前記制御電極パッドとが物理的に接続されており、
   前記第２抵抗素子と、前記第２制御電極用配線パターンとが物理的に接続されている、
   請求項１〜５の何れか一項に記載の半導体モジュール。
7. 前記第１及び第２トランジスタチップは、ワイドバンドギャップ半導体を含む、
   請求項１〜６の何れか一項に記載の半導体モジュール。
8. 基板と、
   前記基板に搭載される複数のトランジスタチップと、
   を備え、
   前記トランジスタチップは、
   第１及び第２主電極パッドと、
   前記第１及び第２主電極パッド間の導通を制御する制御電圧が供給される制御電極パッドと、
   を有し、
   前記基板の主面には、制御電極用配線パターンが形成されており、
   複数の前記トランジスタチップの前記第１主電極パッドは電気的に接続されており、
   複数の前記トランジスタチップの前記第２主電極パッドは電気的に接続されており、
   複数の前記トランジスタチップの前記制御電極パッドは、抵抗部を介して前記制御電極用配線パターンに接続されており、
   前記抵抗部は、各前記トランジスタチップの前記制御電極パッドと接続される複数の抵抗素子と、
   複数の前記抵抗素子を連結する連結部と、
   を有し、
   複数の前記トランジスタチップは、前記基板上において、所定方向に配置されており、
   各前記トランジスタチップの前記制御電極パッドは前記所定方向に延在しており、
   前記抵抗素子と、対応する前記制御電極パッドとが物理的に接続されており、
   前記抵抗素子と、前記制御電極用配線パターンとが物理的に接続されている、
   半導体モジュール。
9. 前記トランジスタチップの前記第１主電極パッド及び前記制御電極パッドは、前記トランジスタチップの表面に形成されており、
   前記トランジスタチップの前記第２主電極パッドは、前記トランジスタチップの裏面に形成されており、
   前記主面には、複数の前記トランジスタチップが搭載されるチップ用配線パターンが更に形成されており、
   複数の前記トランジスタチップのそれぞれは、前記第２主電極パッドが前記主面と対向するように、前記チップ用配線パターンに搭載されている、
   請求項８に記載の半導体モジュール。
10. 前記トランジスタチップは、
    前記第１及び第２主電極パッドに電気的に接続される第１及び第２主電極と、前記制御電極パッドに電気的に接続される制御電極を含むトランジスタ構造を有するセル部と、
    前記セル部を取り囲んでいると共に、前記セル部を電気的に保護する外周部と、
    を有し、
    前記制御電極パッドの少なくとも一部は、前記外周部に設けられている、
    請求項８又は９に記載の半導体モジュール。
11. 前記トランジスタチップは、ワイドバンドギャップ半導体を含む、
    請求項８〜１０の何れか一項に記載の半導体モジュール。

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