JP4570370B2

JP4570370B2 - 半導体装置

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Publication number: JP4570370B2
Application number: JP2004041238A
Authority: JP
Inventors: 浩幸郡司
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-02-18
Filing date: 2004-02-18
Publication date: 2010-10-27
Anticipated expiration: 2024-02-18
Also published as: JP2005235913A

Description

本発明は、半導体装置に関し、特にトレンチゲート構造の縦型電界効果トランジスタを有して成る半導体装置に関する。

従来、高電圧で大電流を制御する絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）として、二重拡散によるＭＯＳ型トランジスタ（ＤＭＯＳ）がよく知られ、特に、大電流が半導体基板の表面−裏面間で流れるＶＤＭＯＳ（ＶｅｒｔｉｃａｌＤＭＯＳ）トランジスタは、単体トランジスタ製品に使用されるばかりでなく制御回路部等と共に混載し半導体装置に組み込まれて用いられてきた。近年、このＶＤＭＯＳトランジスタの変形したものとして、チャネル領域が溝（トレンチ）側面に形成される、いわゆるトレンチゲート構造の縦型電界効果トランジスタが新しく使用されるようになってきている。

このトレンチゲート構造の縦型電界効果トランジスタは、図８に示すような基本構造になっている。図に示すように、ｎ⁺型基板１０１上にｎ^-型エピタキシャル層１０２が形成され、そのｎ^-型エピタキシャル層１０２上部に熱拡散法でｐ型ベース拡散層１０３が形成され、このｐ型ベース拡散層１０３内にｎ⁺型ソース拡散層１０４が形成されている。そして、上記ｎ^-型エピタキシャル層１０２の一部、ｐ型ベース拡散層１０３およびｎ⁺型ソース拡散層１０４を貫通するようにしてトレンチ１０５が形成されている。このトレンチ１０５内には、その側面にゲート絶縁膜１０６が形成され、このトレンチ１０５を充填するトレンチゲート電極１０７が不純物ドープの多結晶シリコンで形成されている。そして、このトレンチゲート電極１０７の上部は絶縁酸化膜１０８で覆われ、全面にアルミ金属等の導電体膜でソース電極１０９が形成されている。ここで、ソース電極１０９はｐ型ベース拡散層１０３およびｎ⁺型ソース拡散層１０４に電気接続している。

そして、このトレンチゲート構造の縦型電界効果トランジスタにおいて、トランジスタの駆動能力を上げると共にそのオン抵抗を低減させるために、これまでに種々の検討がなされている。図９は、上記縦型電界効果トランジスタの平面構造である。図に示すように、斜線を施したトレンチゲート電極１０７がメッシュ状に配列され、このメッシュ状のトレンチゲート電極１０７で区画された多数の正方形の中にそれぞれ上記ｐ型ベース拡散層１０３およびｎ⁺型ソース拡散層１０４が設けられる構造になっている（例えば、特許文献１参照）。このようにトレンチゲート電極１０７をメッシュ状にすることで、トレンチゲート電極１０７の縁端の実効長が増えトランジスタの全体のチャネル幅が増大し、トランジスタの駆動能力が向上する。ここで、図９中に記した点線のところの断面が図８に示した断面に対応している。そして、図８に示したソース電極１０９が全面に被覆している（図示せず）。

また、別のトレンチゲート構造の縦型電界効果トランジスタでは、図１０に示すように、多数のトレンチゲート電極１０７が直線状に長細く配設されており、それらの終端部に位置するゲート周辺配線１１０下において互いに結合している。そして、この直線状の長細いトレンチゲート電極１０７に沿ってｎ⁺型ソース拡散層１０４が設けられている（例えば、特許文献２参照）。ここでも、図１０中に記した点線のところの断面が図８に示した断面に対応している。

特許第２６６２２１７号公報（第９図）特許第３３６７８５７号公報（図１）

しかしながら、上記特許文献１のトレンチゲート構造の縦型電界効果トランジスタでは、トレンチゲート電極１０７がメッシュ状になるために、メッシュの交叉領域で十字形状のトレンチを形成することが必要になり、その製造工程における半導体基板のドライエッチングでこの十字領域にエッチング残りが発生し易くなり、所望のトレンチが形成できなくなるという問題があった。この問題は、トレンチ開口が微細になるほど顕著になる。このために、特許文献１のような場合には微細化の対応が難しくなり、トレンチ開口の微細化によりトレンチゲート電極の配列密度を高くすることでトレンチゲート電極の縁端長を増大させる最も効果的な方法が用いられなくなるという更に重要な問題も発生する。そして、半導体装置の微細化あるいは高密度化が困難となる。

また、上記特許文献２のトレンチゲート構造の縦型電界効果トランジスタでは、長細いトレンチゲート電極１０７がその終端部でのみゲート周辺配線１１０に接続しているために、トレンチ開口が微細になると共に、あるいは、直線状のトレンチゲート電極１０７の長さが増大すると共に、トレンチゲート電極の抵抗による信号伝達の遅延の問題が顕在化してくる。そして、上記信号伝達の遅延が大きくなることで、ゲート電極に信号電圧を印加し縦型電界効果トランジスタを駆動させる際の実質的オン抵抗が高くなり、トランジスタの応答速度が低下するという問題があった。

また、上記特許文献２のトレンチゲート構造の縦型電界効果トランジスタでは、半導体基板上でのトレンチゲート電極の配列において、直線状のトレンチゲート電極の一部がパターン配置上の制約からゲート周辺配線１１０に接続できないことが生じる。更には、トレンチ開口の微細化が進むと、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ直線状のトレンチが形成されず、トレンチゲート電極の一部が切断することが生じてくる。このようになると、トレンチゲート電極に信号電圧を印加し縦型電界効果トランジスタを駆動させる際に、上記信号電圧に応答しない又は応答が遅くなるトレンチゲート電極部分が生じ、半導体装置の製造歩留まりが低下したり、上記トランジスタの駆動能力あるいは応答速度が低下するという問題が生じてくる。

また、特にＤＣ−ＤＣコンバータのような大電流を必要とする回路においては、変換効率を上げるためにオン抵抗を下げる必要がある、そのため、ゲート形成面積はできるだけ増大する必要があるが、トランジスタとして動作しない部分面積、つまりゲート形成部と電極への引き出し配線接続に要する面積はできるだけ少なくする必要がある。

本発明は、前記実情に鑑みてなされたものであって、パターン配置に依存することなく、トレンチゲート構造の縦型電界効果トランジスタの駆動能力の向上及びオン抵抗の低減を簡便に達成することができ、しかもその微細化が容易になると共にその製造歩留まりが向上する半導体装置を提供することを目的としている。

本発明の半導体装置は、一導電型半導体層と前記一導電型半導体層内に形成された逆導電型半導体層を有する半導体基板の前記逆導電型半導体層の表面部に形成した一導電型拡散層をソース領域とし、前記一導電型半導体層をドレイン領域とし、前記逆導電型半導体層上で並行する複数の直線状パターンのトレンチ内にゲート絶縁膜を介し導電体を埋め込んで成る複数のトレンチラインをゲート電極とするとともに、前記複数のトレンチラインは、直線状パターンを構成し、周縁部に形成されたゲート周辺配線上で接続され、前記ゲート周辺配線がゲート電極パッドに接続された、縦型電界効果トランジスタにおいて、隣接する前記トレンチラインの１対がその並行途中の箇所において前記１対の間に設けられた1つの縦型電界効果トランジスタにおいて、隣接する前記トレンチラインの１対がその並行途中の箇所において前記１対の間に設けられた連結用トレンチを通して接続する構成を有している。
ここで、好ましくは、前記連結用トレンチは前記トレンチラインに対してＴ字状に接続している。

このような構成により、特に接続に要する面積を増大することなく縦型電界効果トランジスタを形成することができる。また、縦型電界効果トランジスタのトレンチゲート電極用および連結用のトレンチ形成が非常に容易になりしかもその微細化が容易となり、大電流駆動の半導体装置の高密度化、そしてその駆動能力の向上及びオン抵抗の低減が簡便に達成される。更に、トレンチ開口の微細化が進み、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ、トレンチゲート電極の一部が切断することが生じても、その切断領域は連結用トレンチを通して正常な隣接するトレンチゲート電極に接続するようになるために、上記トランジスタの駆動能力あるいは応答速度の低下を容易に防止することができ半導体装置の製造歩留まりを向上させることができる。

また、直線状のトレンチゲート電極の一部が半導体装置上のパターン配置で制約を受けることもなくなり、半導体装置の設計の自由度が向上する。

また、前記連結用トレンチの深さと前記トレンチラインの深さは同一である。
この構成により、トレンチラインの形成と同時に形成しうるため製造工程の増大なしに形成可能である。また幅についても前記連結用トレンチの幅と前記トレンチラインの幅は同一であるようにすれば製造が容易で高精度のパターン形成を実現することができる。

そして、前記並行する複数のトレンチラインは前記連結用トレンチを通してあみだ状に接続する構成を有している。
この構成により、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ、トレンチゲート電極の一部が切断することが生じても、その切断領域は連結用トレンチを通して正常な隣接するトレンチゲート電極に接続するようになり、上記トランジスタの駆動能力あるいは応答速度の低下を容易に防止することができる。

また、本発明の半導体装置は、前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の全表面部に前記ソース領域である一導電型拡散層が形成されている。あるいは、前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の表面部に、前記ソース領域である一導電型拡散層と前記逆導電型半導体層の引き出し部である逆導電型拡散層が形成される構成を有している。

そして、好ましくは、前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の表面部にストライプ状の前記一導電型拡散層が形成され、前記ストライプ状の一導電型拡散層を分断して前記逆導電型拡散層が形成される構成を有している。

このような構成により、縦型電界効果トランジスタのトレンチゲート電極が半導体基板上で高密度に形成でき、半導体装置の高密度化あるいは縮小化、更には大電流駆動化あるいは高パワー化が容易に達成される。

本発明によれば、トレンチゲート構造の縦型電界効果トランジスタを有して成る半導体装置の駆動能力あるいはオン抵抗等の特性の大幅な向上が簡便に達成できる。そして、トレンチゲート電極の微細化が容易になり、半導体装置の高密度化をはかることができるとともに縮小化の促進をはかることができる。

以下、本発明の実施の形態の半導体装置について図１乃至４を用いて説明する。図１は、本発明のトレンチゲート構造の単体の縦型電界効果トランジスタの全体図である。図２は、トレンチゲート構造の縦型電界効果トランジスタの基本構造を示す斜視図である。そして、図３乃至５は、図１の縦型電界効果トランジスタの一部の拡大平面図である。なお、この実施の形態では、ｐチャネルＭＯＳトランジスタの場合について説明する。

はじめに、単体の縦型電界効果トランジスタからなる半導体装置の全体図について概略説明する。図１に示すように、１ｍｍ角程度の寸法の半導体チップ１上に直線状になったトレンチゲートライン２が多数配列して形成されている。このトレンチゲートライン２は、半導体チップ１上で全長が１ｍ程度になっており、ゲート電極パッド３に接続しているゲート周辺配線４に電気接続している。そして、ソース拡散層およびボディ拡散層（後述する）に電気接続するソース電極５が半導体チップのほぼ全面を被覆するようにして形成されている。このソース電極５がソース電極パッドとなり、大電流はゲート電極パッド３に印加するゲート電圧で制御され、ソース電極５から半導体チップ１の裏面側に向かって流れる。

ここで、本発明の特徴の一つである縦型電界効果トランジスタの基本構造は、図２に示しているように、ドレイン領域になるｐ⁺型基板６上に一導電型半導体層であるｐ^-型エピタキシャル層７が形成され、そのｐ^-型エピタキシャル層７上部に逆導電型半導体層であるｎ型ウェル層８がイオン注入法あるいは熱拡散法で形成される。ここで、このｎ型ウェル層８がＤＭＯＳ構造でのいわゆるベース拡散領域に相当する。そして、上記ｐ^-型エピタキシャル層７の一部、ｎ型ウェル層８を貫通するようにして深さが１．５μｍ（０．３〜３μｍ）、幅が０．２５μｍ（１μｍ以下）程度のトレンチ９がｎ型ウェル層８上で並行して直線状の形成されている。このトレンチ９の側面にゲート絶縁膜１０が形成され、このトレンチ９を充填するトレンチゲート電極１１が導電体である不純物ドープの多結晶シリコンで形成されている。そして、このトレンチゲート電極１１の上部は絶縁酸化膜１２で覆われている。更に、トレンチゲート電極１１で画されたｎ型ウェル層８表面領域には隙間がなく上記ソース拡散層であるｐ⁺型ソース拡散層１３が形成され、上述したボディ拡散層であるｎ⁺型ボディ拡散層１４は、上記トレンチゲート電極１１パターンに直交するパターン形状で形成されている。ここで、ボディ拡散層は、上記逆導電型半導体層の引き出し部となっている。そして、図２では図示しないが、図１で説明したソース電極５が全面に形成されｐ⁺型ソース拡散層１３およびｎ⁺型ボディ拡散層１４に電気接続する構造になる。上記トレンチゲート電極１１が図１で説明したトレンチゲートライン２を形成している。

次に、本発明の縦型電界効果トランジスタの平面構造について図３を参照して説明する。図３は、図１に記した領域Ａで形成されるトレンチゲートライン２の拡大平面図となっている。図３に示すように、ゲート周辺配線４が形成され、これを取り囲むようにしてパターン幅の広い周辺ｎ⁺ボディ拡散層１５が形成してある。そして、０．２５μｍ程度幅の長細いトレンチゲート電極１１が例えば０．２５μｍ間隔で多数配列され、トレンチゲート電極１１は上記ゲート周辺配線４に接続される。しかし、トレンチゲート電極のうちトレンチゲート電極１１ｂ、１１ｃは、上記ゲート周辺配線４に直接に接続しないで、連結用トレンチゲート電極１６を介してそれぞれトレンチゲート電極１１ａおよびトレンチゲート電極１１ｂにＴ字状に接続する。ここで、トレンチゲート電極１１ａが上記ゲート周辺配線４に接続することで、この上記トレンチゲート電極１１ｂ、１１ｃがゲート周辺配線４に電気接続するようになる。そして、全てのトレンチゲート電極間は隙間なくｐ⁺型ソース拡散層１３、ｎ⁺型ボディ拡散層１４が形成される。

図３に示したように、大電流化を容易にしている縦型電界効果トランジスタのトレンチゲートライン２においては、パターン配置上の制約から、直線状のトレンチゲート電極の一部でゲート周辺配線１１０に接続できない箇所が多々生じてくる。このような箇所においては、上述したような連結用トレンチゲート電極１６を用いて隣接するトレンチゲート電極に接続することで、従来の技術で説明したゲート電圧信号の伝達遅延に起因して生じてくる問題は解消される。

上記連結用トレンチゲート電極１６による隣接のトレンチゲート電極間の接続は、トレンチゲートライン２の途中の箇所でも行うようにしてもよい。図４は、図１に記した領域Ｂの拡大平面図である。図４に示すように、図３で示したトレンチゲート電極１１は互いに並行して直線状に延在しており、幅０．２５μｍ程度の長細いトレンチゲート電極１１が０．２５μｍ間隔で多数配列されている。また、トレンチゲート電極１１間は隙間なくストライプ状のｐ⁺型ソース拡散層１３が形成され、上記トレンチゲート電極１１パターンに直交するパターン形状のｎ⁺型ボディ拡散層１４が、所定のピッチ配列で上記ストライプ状のｐ⁺型ソース拡散層１３を切断するように形成されている。そして、上記連結用トレンチゲート電極１６を介して隣接するトレンチゲート電極１１がところどころであみだ状になるように接続している。

ここで、連結用トレンチゲート電極１６は、上記ｎ⁺型ボディ拡散層１４パターンに重なるようにして形成するのが好ましい。このようにすることで、連結用トレンチゲート電極１６をｐ⁺型ソース拡散層１３となる領域に形成する場合に比べて、ｐ⁺型ソース拡散層１３の占有面積がその分だけ増大し、トレンチゲート電極の縁端の長さが増大して、縦型電界トランジスタのチャネル幅が実質的に増加しその駆動能力の向上およびオン抵抗の減少が達成される。また、全長が非常に長くしかも微細化と共にその幅が小さくなるトレンチゲート電極１１で形成されるトレンチゲートライン２の途中の箇所に上記連結用トレンチゲート電極１６を設けることで、半導体基板のドライエッチングにおいて一部でエッチング残りが生じ直線状のトレンチが形成されず、トレンチゲート電極の一部が切断することが生じても、この連結用トレンチゲート電極１６を経由してゲート電圧信号に応答できるようになり従来の技術で生じていた問題は解消される。

更に、本発明の縦型電界効果トランジスタの平面構造について図５を参照して説明する。図５は、図１に記した領域Ｃで形成されるトレンチゲートライン２の拡大平面図となっている。図５に示すように、図４で示したトレンチゲート電極１１が延在し０．２５μｍ程度幅の長細いトレンチゲート電極１１が０．２５μｍ間隔で多数配列されている。ここでも、図４で説明したようになっており、トレンチゲート電極間は隙間なくｐ⁺型ソース拡散層１３が形成され、上記トレンチゲート電極１１パターンに直交するパターン形状のｎ⁺型ボディ拡散層１４が所定のピッチ配列で形成されている。そして、上記連結用トレンチゲート電極１６を介して隣接するトレンチゲート電極１１が接続している。ここで、ｎ⁺型ボディ拡散層１４の幅が連結用トレンチゲート電極１６の幅よりも小さくなるように形成する。このようにすることで、連結用トレンチゲート電極１６領域でも確実にトランジスタ動作し、連結用トレンチゲート電極１６が上記連結の機能と共にトレンチゲート電極としての機能を有するようになり、縦型電界効果トランジスタの動作能力を増大させるようになる。なお、トレンチゲート電極１１はここでゲート周辺配線４に接続している。

本実施の形態では、隣接するトレンチゲート電極１１は連結用トレンチゲート電極１６で接続され、隣接するトレンチ連結部の平面パターンが従来の技術のように十字形状にはならずＴ字形状になる。このために、特許文献１で説明したような半導体基板のドライエッチング工程で生じたようなエッチング残りは大幅に低減し、所望のトレンチが形成できる。また、トレンチ開口の微細化が容易になりトレンチゲート電極の配列密度を高くしていくことが可能であり、縦型電界効果トランジスタの駆動能力を上げそのオン抵抗を下げることができる。

また、この実施の形態では、トレンチ開口の微細化が進み半導体基板のドライエッチングにおいて一部でエッチング残りが生じても、上述したように、上記連結用トレンチゲート電極１６を通して隣接するエッチング残りのないトレンチゲート電極に接続するために、特許文献２で説明したような問題も解決される。

次に、この発明の半導体装置の製造方法について、図６，７を参照して簡単に説明する。図６，７は、連結用トレンチゲート電極１６周りの製造工程順の断面図である。ここで、これらの図は、図３のＸ−Ｙで矢視した箇所の断面図である。ここで、図１乃至５と同様なものは同一符号で記す。

図６（ａ）に示すように、ｐ⁺型基板６上に５μｍ程度のｐ^-型エピタキシャル層７を形成する。そして、そのｐ^-型エピタキシャル層７上部にイオン注入法あるいは熱拡散法で深さが１μｍ程度のｎ型ウェル層８を形成し、その表面にシリコン酸化膜でマスク絶縁膜１７を形成する。

そして、公知のフォトリソグラフィ技術とドライエッチング技術とでマスク絶縁膜１７の所定の領域をエッチングし所望の開口を形成し、これをエッチングマスクにしてｎ型ウェル層８を貫通しｐ^-型エピタキシャル層７に延在するように、深さが１．５μｍ程度のトレンチ９およびトレンチ１８を形成する。ここで、トレンチ９，１８の幅は共に同じで０．２５μｍ程度であり、その深さも同じに形成する。

次に、図６（ｂ）に示すようにトレンチ９，１８の側壁の熱酸化により膜厚１５ｎｍ程度のシリコン酸化膜でゲート絶縁膜１０を形成し、引続いて、公知の化学気相成長（ＣＶＤ）法で多結晶シリコン膜１９を全面に堆積しボロン不純物あるいはリン不純物をドーピングする。

続いて、フォトリソグラフィ技術で形成したレジストマスク２０をエッチングマスクにして多結晶シリコン膜１９をエッチングし、図６（ｃ）に示すように、ゲート周辺配線４を形成すると共に、トレンチ９内にトレンチゲート電極１１そしてトレンチ１８内に連結用トレンチゲート電極１６を埋設させる。

次に、上記レジストマスク２０を除去し全面に高密度プラズマ（ＨＤＰ）によるＣＶＤ法でシリコン酸化膜を堆積し、引続いて、化学機械研磨（ＣＭＰ）あるいはエッチバックで不要の部分を削り取り、図７（ａ）に示すようにトレンチゲート電極１１および連結用トレンチゲート電極１６上部に絶縁酸化膜１２を形成しトレンチゲート電極１１および連結用トレンチゲート電極１６を保護する。

そして、フォトリソグラフィ技術により形成したレジストマスクを注入マスクにしてリンのイオン注入とその後の熱処理とを経て、図７（ｂ）に示すように、所定の領域のｎ型ウェル層８表面部にｎ⁺ボディ拡散層１４を、そして、ゲート周辺配線１４に隣接する領域に幅広の周辺ｎ⁺ボディ拡散層１５を形成する。

そして、図７（ｃ）に示すように、上記リンのイオン注入の場合より低ドーズのボロンのイオン注入とその後の熱処理とで、ｐ⁺型ソース拡散層１３を形成する。このようにして、図３で説明したトレンチゲート構造の縦型電界効果トランジスタが出来上がる。ここで、トレンチゲート電極１１ａ、連結用トレンチゲート電極１６、そしてｐ⁺型ソース拡散層１３、ｎ⁺型ボディ拡散層１４および周辺ｎ⁺ボディ拡散層１５は、ｎ型ウェル層８表面において全く隙間なく形成されるようになる。

本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態は適宜に変更されうる。上述した実施の形態では、ｐチャネル型のＭＯＳトランジスタの場合について説明しているが、ｎチャネル型のＭＯＳトランジスタの場合にも同様に適用できる。この場合には、半導体基板等に含まれる不純物の導電型を全て逆にして形成する。また、連結用トレンチゲート電極１６とトレンチゲート電極１１の連結部は必ずしもＴ字状でなくてもよく、斜めに交差していても良い。また、本発明では、ｎ型ウェル層８（逆導電型半導体層）の引き出し部となるｎ⁺型ボディ拡散層１４は、半導体チップ１の周辺部あるいは内部の一部に形成するようにしても良い。これは、逆導電型半導体層はＤＭＯＳでのいわゆるベース拡散領域に相当し、基本的には定電圧（ソース電位と同じ）が印加できれば良いためである。また、本発明は、同一の半導体チップ上に、電力用のパワートランジスタを構成するトレンチゲート構造の縦型電界効果トランジスタと制御回路部を構成する通常のＭＯＳトランジスタが混載された、半導体装置に対しても全く同様に適用可能である。
なお前記実施の形態において、ゲート材料としてポリシリコンを用いたが、メタル、メタルシリサイドなど適宜変更可能である。

本発明の実施の形態の半導体チップの平面図である。本発明の実施の形態のトレンチゲート構造の縦型電界効果トランジスタの基本構造を示す斜視図である。本発明の実施の形態の半導体装置の一の箇所の拡大平面図である。本発明の実施の形態の半導体装置の他の箇所の拡大平面図である。本発明の実施の形態の半導体装置の更に他の箇所の拡大平面図である。本発明の実施の形態の半導体装置の製造工程順の断面図である。上記工程の続きの工程順の断面図である。従来例のトレンチゲート構造の縦型電界効果トランジスタの基本構造を示す断面図である。従来例のトレンチゲート構造の縦型電界効果トランジスタの平面図である。従来例の別のトレンチゲート構造の縦型電界効果トランジスタの平面図である。

符号の説明

１半導体チップ
２トレンチゲートライン
３ゲート電極パッド
４ゲート周辺配線
５ソース電極
６ｐ⁺型基板
７ｐ^-型エピタキシャル層
８ｎ型ウェル層
９，１８トレンチ
１０ゲート絶縁膜
１１トレンチゲート電極
１２絶縁酸化膜
１３ｐ⁺型ソース拡散層１３
１４ｎ⁺型ボディ拡散層
１５周辺ｎ⁺型ボディ拡散層
１６連結用トレンチゲート電極
１７マスク絶縁膜
１９多結晶シリコン膜
２０レジストマスク

Claims

一導電型半導体層と前記一導電型半導体層内に形成された逆導電型半導体層を有する半導体基板の前記逆導電型半導体層の表面部に形成した一導電型拡散層をソース領域とし、前記一導電型半導体層をドレイン領域とし、前記逆導電型半導体層上で並行する複数の直線状パターンのトレンチ内にゲート絶縁膜を介して導電体を埋め込み形成された複数のトレンチラインをゲート電極とするとともに、前記複数のトレンチラインは、直線状パターンを構成し、周縁部に形成されたゲート周辺配線上で接続され、前記ゲート周辺配線がゲート電極パッドに接続された、縦型電界効果トランジスタにおいて、
前記ゲート周辺配線近傍において、隣接する前記トレンチラインの１対がその並行途中の箇所において前記１対の間に設けられた1つの連結用トレンチを通して接続された半導体装置。
前記連結用トレンチは前記トレンチラインに対してＴ字状に接続していることを特徴とする請求項１に記載の半導体装置。
前記連結用トレンチの深さと前記トレンチラインの深さが同一であることを特徴とする請求項１又は２に記載の半導体装置。
前記並行する複数のトレンチラインは前記連結用トレンチを通してあみだ状に接続していることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の全表面部に前記ソース領域である一導電型拡散層が形成されていることを特徴とする請求項１乃至４のいずれかにに記載の半導体装置。
前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の表面部に、前記ソース領域である一導電型拡散層と前記逆導電型半導体層の引き出し部である逆導電型拡散層が形成されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
前記隣接するトレンチラインあるいは前記連結用トレンチで区画された前記逆導電型半導体層の表面部にストライプ状の前記一導電型拡散層が形成され、前記ストライプ状の一導電型拡散層を分断して前記逆導電型拡散層が形成されていることを特徴とする請求項６に記載の半導体装置。