JP2003007843A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2003007843A JP2003007843A JP2001186606A JP2001186606A JP2003007843A JP 2003007843 A JP2003007843 A JP 2003007843A JP 2001186606 A JP2001186606 A JP 2001186606A JP 2001186606 A JP2001186606 A JP 2001186606A JP 2003007843 A JP2003007843 A JP 2003007843A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- semiconductor device
- epitaxial growth
- layer
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 70
- 239000010410 layer Substances 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 26
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 239000002344 surface layer Substances 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 108700042918 BF02 Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】ＭＯＳＦＥＴとＳＢＤを同一半導体チップ上に
搭載した半導体装置において、コスト、実装面積、配線
抵抗の減少を図る。 【解決手段】ＭＯＳＦＥＴのソース領域23とＳＢＤのカ
ソード領域20とを導電部31により内部的に接続し、ＭＯ
ＳＦＥＴのソース電極とＳＢＤのカソード電極とを共通
化したソース・カソード電極37を形成し、ＭＯＳＦＥＴ
のドレイン電極11とＳＢＤダイオードのアノード電極13
とを絶縁分離した状態で同一半導体チップ上に形成し
た。
搭載した半導体装置において、コスト、実装面積、配線
抵抗の減少を図る。 【解決手段】ＭＯＳＦＥＴのソース領域23とＳＢＤのカ
ソード領域20とを導電部31により内部的に接続し、ＭＯ
ＳＦＥＴのソース電極とＳＢＤのカソード電極とを共通
化したソース・カソード電極37を形成し、ＭＯＳＦＥＴ
のドレイン電極11とＳＢＤダイオードのアノード電極13
とを絶縁分離した状態で同一半導体チップ上に形成し
た。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）と整流素子を同一半導体チップ上に搭載した電力
用半導体装置に関するもので、例えば直流スイッチやＤ
Ｃ−ＤＣコンバータに使用される。
り、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）と整流素子を同一半導体チップ上に搭載した電力
用半導体装置に関するもので、例えば直流スイッチやＤ
Ｃ−ＤＣコンバータに使用される。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴとして、二重拡散型
のラテラル構造のＦＥＴ、ＬＤＤ（ライトリードープト
ドレイン）構造のＰチャネル型ＦＥＴ（ＰＭＯＳＦＥ
Ｔ）、Ｎチャネル型ＦＥＴ（ＮＭＯＳＦＥＴ）などが知
られている。これらのＦＥＴは、ＦＥＴセルを半導体基
板上に多数並設した構成が採用されることによって、性
能の向上（低損失化）が図られている。
のラテラル構造のＦＥＴ、ＬＤＤ（ライトリードープト
ドレイン）構造のＰチャネル型ＦＥＴ（ＰＭＯＳＦＥ
Ｔ）、Ｎチャネル型ＦＥＴ（ＮＭＯＳＦＥＴ）などが知
られている。これらのＦＥＴは、ＦＥＴセルを半導体基
板上に多数並設した構成が採用されることによって、性
能の向上（低損失化）が図られている。
【０００３】パワーＭＯＳＦＥＴの用途の一例として、
直流電源と負荷（モータとかＬＳＩ等）との間の駆動電
流供給経路に挿入される直流スイッチが挙げられる。
直流電源と負荷（モータとかＬＳＩ等）との間の駆動電
流供給経路に挿入される直流スイッチが挙げられる。
【０００４】図８は、従来のＰＭＯＳＦＥＴと逆電流防
止用のダイオードを直列接続してなる直流スイッチを使
用した回路接続の一例を示している。
止用のダイオードを直列接続してなる直流スイッチを使
用した回路接続の一例を示している。
【０００５】この回路において、直流電源81と負荷82と
の間に、ダイオードが順方向の向きに挿入されるととも
にＰＭＯＳＦＥＴ84のソース・ドレイン間が直列に挿入
されている。この場合、ダイオードとしては、通常、高
速応答性を有し、順方向電圧降下が低く、定常損失が少
なくて済むショッキーバリアダイオード（ＳＢＤ）83が
用いられる。
の間に、ダイオードが順方向の向きに挿入されるととも
にＰＭＯＳＦＥＴ84のソース・ドレイン間が直列に挿入
されている。この場合、ダイオードとしては、通常、高
速応答性を有し、順方向電圧降下が低く、定常損失が少
なくて済むショッキーバリアダイオード（ＳＢＤ）83が
用いられる。
【０００６】なお、上記ＰＭＯＳＦＥＴ84のドレイン・
ソース間には、寄生ＰＮ接合ダイオード85が逆方向の向
きに存在している。また、負荷82に並列にバッテリー
（電池）86が接続されている。
ソース間には、寄生ＰＮ接合ダイオード85が逆方向の向
きに存在している。また、負荷82に並列にバッテリー
（電池）86が接続されている。
【０００７】図８の回路において、ＰＭＯＳＦＥＴ84の
ゲートと接地電位ＧＮＤとの間にスイッチング制御用の
パルス信号が印加され、ＰＭＯＳＦＥＴ84がオン状態に
制御されると、直流電源81からＳＢＤ83のアノード・カ
ソード間、ＰＭＯＳＦＥＴ84を経由して負荷82に向かっ
て駆動電流が供給される。この間にバッテリー86は充電
される。
ゲートと接地電位ＧＮＤとの間にスイッチング制御用の
パルス信号が印加され、ＰＭＯＳＦＥＴ84がオン状態に
制御されると、直流電源81からＳＢＤ83のアノード・カ
ソード間、ＰＭＯＳＦＥＴ84を経由して負荷82に向かっ
て駆動電流が供給される。この間にバッテリー86は充電
される。
【０００８】そして、ＰＭＯＳＦＥＴ84がオフ状態の期
間に、バッテリー86からＰＭＯＳＦＥＴ84の寄生ＰＮ接
合ダイオード85を経由して直流電源81に向かって逆電流
が流れようとした時、ＳＢＤ83のカソード・アノード間
の逆方向接合によって逆電流を防止する。
間に、バッテリー86からＰＭＯＳＦＥＴ84の寄生ＰＮ接
合ダイオード85を経由して直流電源81に向かって逆電流
が流れようとした時、ＳＢＤ83のカソード・アノード間
の逆方向接合によって逆電流を防止する。
【０００９】ところで、ＰＭＯＳＦＥＴ84とＳＢＤ83と
を別チップに形成して別々のパッケージに収納したもの
を組み立てると、コスト、実装面積（占有スペース）な
どの点で開発設計の自由度が制約されるという問題があ
る。
を別チップに形成して別々のパッケージに収納したもの
を組み立てると、コスト、実装面積（占有スペース）な
どの点で開発設計の自由度が制約されるという問題があ
る。
【００１０】また、ＰＭＯＳＦＥＴ84とＳＢＤ83とを別
チップに形成してリードフレーム上に電気的に分離した
状態で実装すると、ＰＭＯＳＦＥＴ84のソースとＳＢＤ
83のカソードとを外部配線により接続する（例えばワイ
ヤボンディングによりリードフレームに接続する）必要
があり、回路全体の抵抗成分やインダクタンス成分が増
加するという問題がある。
チップに形成してリードフレーム上に電気的に分離した
状態で実装すると、ＰＭＯＳＦＥＴ84のソースとＳＢＤ
83のカソードとを外部配線により接続する（例えばワイ
ヤボンディングによりリードフレームに接続する）必要
があり、回路全体の抵抗成分やインダクタンス成分が増
加するという問題がある。
【００１１】また、図９は、ＮＭＯＳＦＥＴとダイオー
ドとを用いて構成された従来の同期整流方式のＤＣ−Ｄ
Ｃコンバータを示している。この回路において、ＮＭＯ
ＳＦＥＴ91とダイオードとが並列接続されているが、こ
の場合もダイオードとしては通常、ＳＢＤ92が用いられ
る。なお、図９において、93はスイッチング用のＮＭＯ
ＳＦＥＴとダイオードとを並列接続した素子、94はＮＭ
ＯＳＦＥＴ91と上記素子93とを制御する制御用ＩＣ（集
積回路）である。
ドとを用いて構成された従来の同期整流方式のＤＣ−Ｄ
Ｃコンバータを示している。この回路において、ＮＭＯ
ＳＦＥＴ91とダイオードとが並列接続されているが、こ
の場合もダイオードとしては通常、ＳＢＤ92が用いられ
る。なお、図９において、93はスイッチング用のＮＭＯ
ＳＦＥＴとダイオードとを並列接続した素子、94はＮＭ
ＯＳＦＥＴ91と上記素子93とを制御する制御用ＩＣ（集
積回路）である。
【００１２】ところで、上記ＮＭＯＳＦＥＴ91とＳＢＤ
92とを別チップにして別々のパッケージに収納したもの
を組み立てると、コスト、実装面積などの点で制約を受
け、別チップに形成してリードフレーム上に電気的に分
離した状態で実装すると、外部配線により回路全体の抵
抗成分やインダクタンス成分が増加するという、図８の
従来回路と同様の問題がある。
92とを別チップにして別々のパッケージに収納したもの
を組み立てると、コスト、実装面積などの点で制約を受
け、別チップに形成してリードフレーム上に電気的に分
離した状態で実装すると、外部配線により回路全体の抵
抗成分やインダクタンス成分が増加するという、図８の
従来回路と同様の問題がある。
【００１３】
【発明が解決しようとする課題】上記したようにＭＯＳ
ＦＥＴとＳＢＤを外部配線で直列接続した従来の半導体
装置は、コスト、実装面積、配線の抵抗成分やインダク
タンス成分が増加するという問題があった。
ＦＥＴとＳＢＤを外部配線で直列接続した従来の半導体
装置は、コスト、実装面積、配線の抵抗成分やインダク
タンス成分が増加するという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、ＦＥＴと逆電流防止用のダイオードとを同一
半導体チップ上に搭載し、ＦＥＴのソース領域とダイオ
ードのカソードとを外部配線を介して接続する必要をな
くし、コスト、実装面積、配線の抵抗成分やインダクタ
ンス成分の減少を図り得る半導体装置を提供することを
目的とする。
たもので、ＦＥＴと逆電流防止用のダイオードとを同一
半導体チップ上に搭載し、ＦＥＴのソース領域とダイオ
ードのカソードとを外部配線を介して接続する必要をな
くし、コスト、実装面積、配線の抵抗成分やインダクタ
ンス成分の減少を図り得る半導体装置を提供することを
目的とする。
【００１５】
【課題を解決するための手段】本発明の半導体装置は、
不純物濃度が比較的低い第１導電型のエピタキシャル成
長層を有する第１導電型の半導体基板と、前記エピタキ
シャル成長層の表層部に選択的に形成されたドレイン領
域およびソース領域を有し、前記エピタキシャル成長層
上にゲート絶縁膜を介して形成されたゲート配線を有す
るＭＯＳＦＥＴと、前記エピタキシャル成長層の表面側
で前記ドレイン領域に電気的に接続された状態で形成さ
れた表面ドレイン電極と、前記エピタキシャル成長層の
表面側で前記ゲート配線に電気的に接続された状態で形
成され、前記表面ドレイン電極とは絶縁分離された表面
ゲート電極と、前記エピタキシャル成長層の表面側で前
記ソース領域にコンタクトするように選択的に形成さ
れ、表面が絶縁層で覆われた内部ソース電極と、前記エ
ピタキシャル成長層の表層部に選択的に形成されたダイ
オードと、前記エピタキシャル成長層の表面側で前記表
面ドレイン電極、表面ゲート電極および内部ソース電極
とは絶縁分離されて形成された前記ダイオードの表面ア
ノード電極と、前記半導体基板の裏面に形成され、前記
ＭＯＳＦＥＴの表面ソース電極および前記ダイオードの
表面カソード電極として共通に設けられたソース・カソ
ード電極と、前記内部ソース電極と前記ソース・カソー
ド電極とを電気的に接続する導電部とを具備することを
特徴とする。
不純物濃度が比較的低い第１導電型のエピタキシャル成
長層を有する第１導電型の半導体基板と、前記エピタキ
シャル成長層の表層部に選択的に形成されたドレイン領
域およびソース領域を有し、前記エピタキシャル成長層
上にゲート絶縁膜を介して形成されたゲート配線を有す
るＭＯＳＦＥＴと、前記エピタキシャル成長層の表面側
で前記ドレイン領域に電気的に接続された状態で形成さ
れた表面ドレイン電極と、前記エピタキシャル成長層の
表面側で前記ゲート配線に電気的に接続された状態で形
成され、前記表面ドレイン電極とは絶縁分離された表面
ゲート電極と、前記エピタキシャル成長層の表面側で前
記ソース領域にコンタクトするように選択的に形成さ
れ、表面が絶縁層で覆われた内部ソース電極と、前記エ
ピタキシャル成長層の表層部に選択的に形成されたダイ
オードと、前記エピタキシャル成長層の表面側で前記表
面ドレイン電極、表面ゲート電極および内部ソース電極
とは絶縁分離されて形成された前記ダイオードの表面ア
ノード電極と、前記半導体基板の裏面に形成され、前記
ＭＯＳＦＥＴの表面ソース電極および前記ダイオードの
表面カソード電極として共通に設けられたソース・カソ
ード電極と、前記内部ソース電極と前記ソース・カソー
ド電極とを電気的に接続する導電部とを具備することを
特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【００１７】まず、本発明の半導体装置の概要を説明す
る。通常、ＭＯＳＦＥＴは、エピタキシャル成長させた
半導体層を有する半導体基板（ウエハ）上に形成された
後にチップに分離されるものであり、ドレインは半導体
層側に形成されるという制約を受ける。このＭＯＳＦＥ
Ｔと同一半導体基板上にダイオードを搭載し、そのカソ
ードとＭＯＳＦＥＴのソースを接続する配線を半導体基
板上に形成するように工夫することにより、コスト、実
装面積、配線の抵抗成分やインダクタンス成分の減少を
図る。
る。通常、ＭＯＳＦＥＴは、エピタキシャル成長させた
半導体層を有する半導体基板（ウエハ）上に形成された
後にチップに分離されるものであり、ドレインは半導体
層側に形成されるという制約を受ける。このＭＯＳＦＥ
Ｔと同一半導体基板上にダイオードを搭載し、そのカソ
ードとＭＯＳＦＥＴのソースを接続する配線を半導体基
板上に形成するように工夫することにより、コスト、実
装面積、配線の抵抗成分やインダクタンス成分の減少を
図る。
【００１８】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る半導体装置のパターンレイアウトの一
例を示す上面図である。
の実施形態に係る半導体装置のパターンレイアウトの一
例を示す上面図である。
【００１９】この半導体装置は、同一半導体基板上にＭ
ＯＳＦＥＴとＳＢＤが形成されている。ここで、半導体
チップ10上には、ＭＯＳＦＥＴのドレイン電極11、ＭＯ
ＳＦＥＴのゲート電極12、ＳＢＤのアノード電極13が選
択的に形成され、相互間が絶縁膜（例えば酸化シリコン
膜）14により分離されている。
ＯＳＦＥＴとＳＢＤが形成されている。ここで、半導体
チップ10上には、ＭＯＳＦＥＴのドレイン電極11、ＭＯ
ＳＦＥＴのゲート電極12、ＳＢＤのアノード電極13が選
択的に形成され、相互間が絶縁膜（例えば酸化シリコン
膜）14により分離されている。
【００２０】図２は、図１中のＢ−Ｂ´線に沿う断面構
造の一例を概略的に示す。
造の一例を概略的に示す。
【００２１】ここでは、一例として、Ｎ+ 半導体基板20
上にＮ- 層21がエピタキシャル成長されてなるＮ+ ／Ｎ
- 基板上に形成された二重拡散型のラテラル構造のＰＭ
ＯＳＦＥＴの１セル分とＳＢＤを示している。
上にＮ- 層21がエピタキシャル成長されてなるＮ+ ／Ｎ
- 基板上に形成された二重拡散型のラテラル構造のＰＭ
ＯＳＦＥＴの１セル分とＳＢＤを示している。
【００２２】図２において、ＦＥＴ形成領域において
は、Ｎ- 層21上に選択的に二重拡散型のラテラル構造の
ＰＭＯＳＦＥＴが形成されている。この場合、Ｎ- 層21
の表層部に選択的にＮウエル22が形成されており、この
Ｎウエル22の表層部には、Ｐ+ソース領域23、Ｎ+ 層24
（Ｎウエル電極領域）が選択的に形成され、さらにチャ
ネル領域の一部にＮ層25が形成されている。
は、Ｎ- 層21上に選択的に二重拡散型のラテラル構造の
ＰＭＯＳＦＥＴが形成されている。この場合、Ｎ- 層21
の表層部に選択的にＮウエル22が形成されており、この
Ｎウエル22の表層部には、Ｐ+ソース領域23、Ｎ+ 層24
（Ｎウエル電極領域）が選択的に形成され、さらにチャ
ネル領域の一部にＮ層25が形成されている。
【００２３】また、Ｎ- 層21の表層部には、Ｎウエル22
のチャネル領域に隣接してＰ層26が選択的に形成され、
このＰ層26に隣接して不純物濃度が異なるＰ層27が選択
的に形成され、このＰ層27の表層部に選択的にＰ+ ドレ
イン領域28が形成されている。ここで、Ｐ層26および27
とＮ- 層21とのＰＮ接合による寄生ダイオードが存在し
ている。
のチャネル領域に隣接してＰ層26が選択的に形成され、
このＰ層26に隣接して不純物濃度が異なるＰ層27が選択
的に形成され、このＰ層27の表層部に選択的にＰ+ ドレ
イン領域28が形成されている。ここで、Ｐ層26および27
とＮ- 層21とのＰＮ接合による寄生ダイオードが存在し
ている。
【００２４】そして、Ｎウエル22の表層部のチャネル領
域上には、ゲート絶縁膜29を介して例えばポリシリコン
ゲート配線（例えばポリシリコン）30が形成されてい
る。
域上には、ゲート絶縁膜29を介して例えばポリシリコン
ゲート配線（例えばポリシリコン）30が形成されてい
る。
【００２５】さらに、Ｎウエル22の表面からＮ- 層21を
貫通してＮ+ 基板20に達する深さのトレンチが形成され
ており、このトレンチ内にはＮウエル22とＮ+ 基板20と
を電気的に接続する導電部31が形成されている。この導
電部31は、低抵抗の電極材（例えばメタルあるいは低抵
抗ポリシリコン）が埋め込まれ、あるいは、Ｎ+ 基板20
と同じ導電型の高不純物濃度のシリコン層が形成される
ことによって形成されている。
貫通してＮ+ 基板20に達する深さのトレンチが形成され
ており、このトレンチ内にはＮウエル22とＮ+ 基板20と
を電気的に接続する導電部31が形成されている。この導
電部31は、低抵抗の電極材（例えばメタルあるいは低抵
抗ポリシリコン）が埋め込まれ、あるいは、Ｎ+ 基板20
と同じ導電型の高不純物濃度のシリコン層が形成される
ことによって形成されている。
【００２６】さらに、半導体チップ面の例えば一端側の
ＳＢＤ形成領域には、Ｎ- 層21の表面上にバリアメタル
32が形成されている。
ＳＢＤ形成領域には、Ｎ- 層21の表面上にバリアメタル
32が形成されている。
【００２７】そして、基板上全面に、多層メタル配線
（例えばアルミニウム配線）構造が形成され、Ｐ+ ドレ
イン領域28に電気的に接続された状態で形成された表面
ドレイン電極34（図１中、11）と、前記ゲート配線30に
電気的に接続された状態で形成され、前記表面ドレイン
電極34とは絶縁分離された表面ゲート電極（図１中、1
2）と、前記ソース領域23にコンタクトするように選択
的に形成され、表面が絶縁層で覆われた内部ソース電極
35と、前記表面ドレイン電極、表面ゲート電極および内
部ソース電極とは絶縁分離されて形成されたＳＢＤの表
面アノード電極36（図１中、13）が形成されている。
（例えばアルミニウム配線）構造が形成され、Ｐ+ ドレ
イン領域28に電気的に接続された状態で形成された表面
ドレイン電極34（図１中、11）と、前記ゲート配線30に
電気的に接続された状態で形成され、前記表面ドレイン
電極34とは絶縁分離された表面ゲート電極（図１中、1
2）と、前記ソース領域23にコンタクトするように選択
的に形成され、表面が絶縁層で覆われた内部ソース電極
35と、前記表面ドレイン電極、表面ゲート電極および内
部ソース電極とは絶縁分離されて形成されたＳＢＤの表
面アノード電極36（図１中、13）が形成されている。
【００２８】上記多層メタル配線構造が例えば二層配線
構造である場合には、次のように形成されている。即
ち、基板上全面に第１の層間絶縁膜33が堆積され、この
第１の層間絶縁膜33の所定の位置に複数のコンタクトホ
ールが開口されている。この第１の層間絶縁膜33上に
は、前記コンタクトホールを通じてＰ+ ドレイン領域28
にコンタクトするメタルからなるドレイン電極34と、前
記コンタクトホールを通じてＰ+ ソース領域23、Ｎ+ 層
24（Ｎウエル電極領域）および導電部31にコンタクトす
るメタルからなる内部ソース電極35と、前記コンタクト
ホールを通じてゲート配線30にコンタクトするメタル
（例えばアルミニウム膜）からなるゲート電極（図示せ
ず）と、前記コンタクトホールを通じてバリアメタル32
にコンタクトするようにメタルからなるアノード電極36
が形成されている。
構造である場合には、次のように形成されている。即
ち、基板上全面に第１の層間絶縁膜33が堆積され、この
第１の層間絶縁膜33の所定の位置に複数のコンタクトホ
ールが開口されている。この第１の層間絶縁膜33上に
は、前記コンタクトホールを通じてＰ+ ドレイン領域28
にコンタクトするメタルからなるドレイン電極34と、前
記コンタクトホールを通じてＰ+ ソース領域23、Ｎ+ 層
24（Ｎウエル電極領域）および導電部31にコンタクトす
るメタルからなる内部ソース電極35と、前記コンタクト
ホールを通じてゲート配線30にコンタクトするメタル
（例えばアルミニウム膜）からなるゲート電極（図示せ
ず）と、前記コンタクトホールを通じてバリアメタル32
にコンタクトするようにメタルからなるアノード電極36
が形成されている。
【００２９】さらに、基板上全面に第２の層間絶縁膜
（図示せず）が堆積され、この第２の層間絶縁膜の所定
の位置に複数のコンタクトホールが開口され、この第２
の層間絶縁膜上には、前記コンタクトホールを通じて前
記ドレイン電極34にコンタクトするメタルからなる表面
ドレイン電極と、前記コンタクトホールを通じて前記ゲ
ート電極（図示せず）にコンタクトするメタルからなる
表面ゲート電極と、前記コンタクトホールを通じて前記
アノード電極36にコンタクトするメタルからなる表面ア
ノード電極が形成されている。
（図示せず）が堆積され、この第２の層間絶縁膜の所定
の位置に複数のコンタクトホールが開口され、この第２
の層間絶縁膜上には、前記コンタクトホールを通じて前
記ドレイン電極34にコンタクトするメタルからなる表面
ドレイン電極と、前記コンタクトホールを通じて前記ゲ
ート電極（図示せず）にコンタクトするメタルからなる
表面ゲート電極と、前記コンタクトホールを通じて前記
アノード電極36にコンタクトするメタルからなる表面ア
ノード電極が形成されている。
【００３０】したがって、前記第１の層間絶縁膜33およ
び第２の層間絶縁膜（図示せず）は、表面ドレイン電
極、表面ゲート電極、内部ソース電極、表面アノード電
極を絶縁分離している。
び第２の層間絶縁膜（図示せず）は、表面ドレイン電
極、表面ゲート電極、内部ソース電極、表面アノード電
極を絶縁分離している。
【００３１】そして、Ｎ+ 基板の裏面には、ＰＭＯＳＦ
ＥＴのソース電極およびＳＢＤのカソード電極として共
通にソース・カソード電極37が形成されている。
ＥＴのソース電極およびＳＢＤのカソード電極として共
通にソース・カソード電極37が形成されている。
【００３２】図３は、図２の半導体装置の等価回路を示
す。
す。
【００３３】ここで、ＳＷはＰＭＯＳＦＥＴ、Ｄ１はＳ
ＢＤ、Ｄ２はＰＭＯＳＦＥＴの寄生ダイオード、Ｄはド
レイン端子、Ｇはゲート端子、Ａはアノード端子、Ｓ・
Ｋはソース・カソード端子である。この半導体装置は、
例えば図８を参照して前述したような直流スイッチや、
図９を参照して前述したようなＤＣ−ＤＣコンバータに
使用される。
ＢＤ、Ｄ２はＰＭＯＳＦＥＴの寄生ダイオード、Ｄはド
レイン端子、Ｇはゲート端子、Ａはアノード端子、Ｓ・
Ｋはソース・カソード端子である。この半導体装置は、
例えば図８を参照して前述したような直流スイッチや、
図９を参照して前述したようなＤＣ−ＤＣコンバータに
使用される。
【００３４】次に、上記構成の半導体装置の動作を簡単
に説明する。二重拡散型のラテラル構造のＰＭＯＳＦＥ
Ｔは、表面ゲート電極12に印加される制御電圧によって
ＰＭＯＳＦＥＴのソース電極37から表面ドレイン電極11
に流れるソース電流をオン／オフ制御することが可能に
なる（その動作原理はよく知られているので説明を省略
する）。また、ＰＭＯＳＦＥＴのオフ状態において寄生
ダイオードを経由して逆電流が流れようとする際、ＳＢ
Ｄにより逆電流が防止される。
に説明する。二重拡散型のラテラル構造のＰＭＯＳＦＥ
Ｔは、表面ゲート電極12に印加される制御電圧によって
ＰＭＯＳＦＥＴのソース電極37から表面ドレイン電極11
に流れるソース電流をオン／オフ制御することが可能に
なる（その動作原理はよく知られているので説明を省略
する）。また、ＰＭＯＳＦＥＴのオフ状態において寄生
ダイオードを経由して逆電流が流れようとする際、ＳＢ
Ｄにより逆電流が防止される。
【００３５】上記した第１の実施形態の半導体装置によ
れば、ＰＭＯＳＦＥＴのソース領域23とＳＢＤのカソー
ド領域（Ｎ+ 基板20）とを導電部31により内部的に接続
し、ＭＯＳＦＥＴのソース電極とＳＢＤのカソード電極
とを共通化したソース・カソード電極37を裏面に形成
し、ＭＯＳＦＥＴの表面ドレイン電極11とＳＢＤの表面
アノード電極とを絶縁分離した状態で同一半導体チップ
上に形成している。
れば、ＰＭＯＳＦＥＴのソース領域23とＳＢＤのカソー
ド領域（Ｎ+ 基板20）とを導電部31により内部的に接続
し、ＭＯＳＦＥＴのソース電極とＳＢＤのカソード電極
とを共通化したソース・カソード電極37を裏面に形成
し、ＭＯＳＦＥＴの表面ドレイン電極11とＳＢＤの表面
アノード電極とを絶縁分離した状態で同一半導体チップ
上に形成している。
【００３６】したがって、ＰＭＯＳＦＥＴのソース領域
23とＳＢＤのカソード領域とを外部配線を介して接続す
る必要がなくなり、コスト、実装面積、配線の抵抗成分
やインダクタンス成分の減少を図ることができる。
23とＳＢＤのカソード領域とを外部配線を介して接続す
る必要がなくなり、コスト、実装面積、配線の抵抗成分
やインダクタンス成分の減少を図ることができる。
【００３７】＜第２の実施形態＞第２の実施形態の半導
体装置は、図１に示したパターンレイアウトを有し、Ｐ
+ ／Ｐ- 基板上に二重拡散型のラテラル構造のＮＭＯＳ
ＦＥＴとＳＢＤが形成されたものである。
体装置は、図１に示したパターンレイアウトを有し、Ｐ
+ ／Ｐ- 基板上に二重拡散型のラテラル構造のＮＭＯＳ
ＦＥＴとＳＢＤが形成されたものである。
【００３８】図４は、図１中のＢ−Ｂ´線に沿うＮＭＯ
ＳＦＥＴの１セル分とＳＢＤの断面構造を概略的に示し
ている。
ＳＦＥＴの１セル分とＳＢＤの断面構造を概略的に示し
ている。
【００３９】この半導体装置は、図２を参照して前述し
た第１の実施形態の半導体装置と比べて、半導体のＰ型
とＮ型の導電型が入れ替えられた点と、ＳＢＤ形成領域
においてＰ- 層21a の表層部にＮウエル41が形成され、
このＮウエル41の表面にバリアメタル32a が形成されて
いる点が異なり、その他は同じであるので、図２中と対
応する部分には図２中の符号にａを付記してその説明を
省略する。
た第１の実施形態の半導体装置と比べて、半導体のＰ型
とＮ型の導電型が入れ替えられた点と、ＳＢＤ形成領域
においてＰ- 層21a の表層部にＮウエル41が形成され、
このＮウエル41の表面にバリアメタル32a が形成されて
いる点が異なり、その他は同じであるので、図２中と対
応する部分には図２中の符号にａを付記してその説明を
省略する。
【００４０】この半導体装置の動作は、前述した第１の
実施形態の半導体装置の動作と基本的に同じであるの
で、その詳細な説明を省略する。
実施形態の半導体装置の動作と基本的に同じであるの
で、その詳細な説明を省略する。
【００４１】＜第３の実施形態＞第３の実施形態の半導
体装置は、図１に示したパターンレイアウトを有し、Ｎ
+ ／Ｎ- 基板上に形成されたＬＤＤ構造のＰＭＯＳＦＥ
ＴとＳＢＤが形成されたものである。
体装置は、図１に示したパターンレイアウトを有し、Ｎ
+ ／Ｎ- 基板上に形成されたＬＤＤ構造のＰＭＯＳＦＥ
ＴとＳＢＤが形成されたものである。
【００４２】図５は、図１中のＢ−Ｂ´線に沿うＰＭＯ
ＳＦＥＴの１セル分とＳＢＤの断面構造を概略的に示し
ている。
ＳＦＥＴの１セル分とＳＢＤの断面構造を概略的に示し
ている。
【００４３】この半導体装置は、図２を参照して前述し
た第１の実施形態の半導体装置と比べて、ＰＭＯＳＦＥ
Ｔがラテラル構造からＬＤＤ構造（浅い接合のＰ- ソー
ス領域51と深い接合のＰ+ ソース領域53、および、浅い
接合のＰ- ドレイン領域52と深い接合のＰ+ ドレイン領
域54を有する）に変更されており、その他は同じであ
る。
た第１の実施形態の半導体装置と比べて、ＰＭＯＳＦＥ
Ｔがラテラル構造からＬＤＤ構造（浅い接合のＰ- ソー
ス領域51と深い接合のＰ+ ソース領域53、および、浅い
接合のＰ- ドレイン領域52と深い接合のＰ+ ドレイン領
域54を有する）に変更されており、その他は同じであ
る。
【００４４】この半導体装置の動作は、前述した第１の
実施形態の半導体装置の動作と基本的に同じであるの
で、その詳細な説明を省略する。
実施形態の半導体装置の動作と基本的に同じであるの
で、その詳細な説明を省略する。
【００４５】＜第４の実施形態＞第４の実施形態の半導
体装置は、図１に示したパターンレイアウトを有し、Ｐ
+ ／Ｐ- 基板上に形成されたＬＤＤ構造のＮＭＯＳＦＥ
ＴとＳＢＤが形成されたものである。
体装置は、図１に示したパターンレイアウトを有し、Ｐ
+ ／Ｐ- 基板上に形成されたＬＤＤ構造のＮＭＯＳＦＥ
ＴとＳＢＤが形成されたものである。
【００４６】図６は、図１中のＢ−Ｂ´線に沿うＮＭＯ
ＳＦＥＴの１セル分とＳＢＤの断面構造を概略的に示し
ている。
ＳＦＥＴの１セル分とＳＢＤの断面構造を概略的に示し
ている。
【００４７】この半導体装置は、図５を参照して前述し
た第３の実施形態の半導体装置と比べて、半導体のＰ型
とＮ型の導電型が入れ替えられた点と、ＳＢＤ形成領域
においてＰ- 層21c の表層部にＮウエル61が形成され、
このＮウエル61の表面にバリアメタル32c が形成されて
いる点が異なり、その他は同じであるので、図５中と対
応する部分には図５中の符号の末尾にａを付記してその
説明を省略する。
た第３の実施形態の半導体装置と比べて、半導体のＰ型
とＮ型の導電型が入れ替えられた点と、ＳＢＤ形成領域
においてＰ- 層21c の表層部にＮウエル61が形成され、
このＮウエル61の表面にバリアメタル32c が形成されて
いる点が異なり、その他は同じであるので、図５中と対
応する部分には図５中の符号の末尾にａを付記してその
説明を省略する。
【００４８】この半導体装置の動作は、前述した第１の
実施形態の半導体装置の動作と基本的に同じであるの
で、その詳細な説明を省略する。
実施形態の半導体装置の動作と基本的に同じであるの
で、その詳細な説明を省略する。
【００４９】＜パターンレイアウトの複数の変形例＞図
７（ａ）乃至（ｄ）は、それぞれ本発明の半導体装置の
パターンレイアウトの相異なる変形例を示す上面図であ
る。
７（ａ）乃至（ｄ）は、それぞれ本発明の半導体装置の
パターンレイアウトの相異なる変形例を示す上面図であ
る。
【００５０】図７（ａ）に示すパターンレイアウトは、
図１に示したパターンレイアウトと比べて、ＦＥＴ形成
領域および表面ドレイン電極11がＳＢＤ形成領域および
表面アノード電極13の片側まで拡大され、ＳＢＤ形成領
域の面積がほぼ１／２に縮小されている点が異なり、そ
の他は同じであるので、図１中と対応する部分には同一
を付している。このようにＳＢＤのサイズが小さくて
も、所望の性能が得られる限り、支障はない。
図１に示したパターンレイアウトと比べて、ＦＥＴ形成
領域および表面ドレイン電極11がＳＢＤ形成領域および
表面アノード電極13の片側まで拡大され、ＳＢＤ形成領
域の面積がほぼ１／２に縮小されている点が異なり、そ
の他は同じであるので、図１中と対応する部分には同一
を付している。このようにＳＢＤのサイズが小さくて
も、所望の性能が得られる限り、支障はない。
【００５１】図７（ｂ）に示すパターンレイアウトは、
図１に示したパターンレイアウトと比べて、ＦＥＴ形成
領域および表面ドレイン電極11がＳＢＤ形成領域の両側
まで拡大され、ＳＢＤ形成領域および表面アノード電極
13の面積がほぼ１／３に縮小されている点が異なり、そ
の他は同じであるので、図１中と対応する部分には同一
を付している。このようにＳＢＤのサイズが小さくて
も、所望の性能が得られる限り、支障はない。
図１に示したパターンレイアウトと比べて、ＦＥＴ形成
領域および表面ドレイン電極11がＳＢＤ形成領域の両側
まで拡大され、ＳＢＤ形成領域および表面アノード電極
13の面積がほぼ１／３に縮小されている点が異なり、そ
の他は同じであるので、図１中と対応する部分には同一
を付している。このようにＳＢＤのサイズが小さくて
も、所望の性能が得られる限り、支障はない。
【００５２】図７（ｃ）に示すパターンレイアウトは、
図１に示したパターンレイアウトと比べて、表面ゲート
電極12の位置がＦＥＴ形成領域の一端側中央部に移動し
たものであり、各ＦＥＴセルのゲート電極（図２中、30
参照）から表面ゲート電極12までの距離のバランスが改
善される。
図１に示したパターンレイアウトと比べて、表面ゲート
電極12の位置がＦＥＴ形成領域の一端側中央部に移動し
たものであり、各ＦＥＴセルのゲート電極（図２中、30
参照）から表面ゲート電極12までの距離のバランスが改
善される。
【００５３】図７（ｄ）に示すパターンレイアウトは、
図１に示したパターンレイアウトと比べて、表面ゲート
電極12の位置がＦＥＴ形成領域の中央部に移動したもの
であり、各ＦＥＴセルのゲート電極（図２中、30参照）
から表面ゲート電極12までの距離のバランスが一層改善
される。
図１に示したパターンレイアウトと比べて、表面ゲート
電極12の位置がＦＥＴ形成領域の中央部に移動したもの
であり、各ＦＥＴセルのゲート電極（図２中、30参照）
から表面ゲート電極12までの距離のバランスが一層改善
される。
【００５４】なお、前記各実施形態において、ＳＢＤを
通常のダイオードで置き換える際には、バリアメタル32
を省略する。この場合、図２および図５の半導体装置に
おいては、Ｎ- 層表層部のダイオード形成領域に導電部
31と絶縁分離した状態で選択的にＰウエルを形成すれば
よい。
通常のダイオードで置き換える際には、バリアメタル32
を省略する。この場合、図２および図５の半導体装置に
おいては、Ｎ- 層表層部のダイオード形成領域に導電部
31と絶縁分離した状態で選択的にＰウエルを形成すれば
よい。
【００５５】なお、上記各実施の形態では、内部ソース
電極とソース・カソード電極が電気的に接続された導電
部がトレンチ構造を有する場合について説明したが、こ
れは拡散層によって上記導電部を構成するようにしても
よい。
電極とソース・カソード電極が電気的に接続された導電
部がトレンチ構造を有する場合について説明したが、こ
れは拡散層によって上記導電部を構成するようにしても
よい。
【００５６】
【発明の効果】上述したように本発明の半導体装置によ
れば、ＦＥＴのソース電極とダイオードのカソード電極
とを共通化し、ＦＥＴのドレイン電極とダイオードのア
ノード電極とを絶縁分離した状態で同一半導体チップ上
に搭載し、ＦＥＴのソース領域とダイオードのカソード
とを外部配線を介して接続する必要をなくしたので、コ
スト、実装面積、配線の抵抗成分やインダクタンス成分
の減少を図ることができる。
れば、ＦＥＴのソース電極とダイオードのカソード電極
とを共通化し、ＦＥＴのドレイン電極とダイオードのア
ノード電極とを絶縁分離した状態で同一半導体チップ上
に搭載し、ＦＥＴのソース領域とダイオードのカソード
とを外部配線を介して接続する必要をなくしたので、コ
スト、実装面積、配線の抵抗成分やインダクタンス成分
の減少を図ることができる。
【図１】本発明の第１の実施形態に係る半導体装置のパ
ターンレイアウトの一例を示す上面図。
ターンレイアウトの一例を示す上面図。
【図２】図１中のＢ−Ｂ´線に沿うＮ+ ／Ｎ- 基板上に
形成された二重拡散型のラテラル構造のＰＭＯＳＦＥＴ
の１セル分とＳＢＤの構造の一例を概略的に示す断面
図。
形成された二重拡散型のラテラル構造のＰＭＯＳＦＥＴ
の１セル分とＳＢＤの構造の一例を概略的に示す断面
図。
【図３】図２の半導体装置の等価回路を示す回路図。
【図４】本発明の第２の実施形態に係る半導体装置とし
て図１中のＢ−Ｂ´線に沿うＰ+／Ｐ- 基板上に形成さ
れた二重拡散型のラテラル構造のＮＭＯＳＦＥＴの１セ
ル分とＳＢＤの構造を概略的に示す断面図。
て図１中のＢ−Ｂ´線に沿うＰ+／Ｐ- 基板上に形成さ
れた二重拡散型のラテラル構造のＮＭＯＳＦＥＴの１セ
ル分とＳＢＤの構造を概略的に示す断面図。
【図５】第３の実施形態の半導体装置として図１中のＢ
−Ｂ´線に沿うＮ+ ／Ｎ- 基板上に形成されたＬＤＤ構
造のＰＭＯＳＦＥＴの１セル分とＳＢＤの構造の一例を
概略的に示す断面図。
−Ｂ´線に沿うＮ+ ／Ｎ- 基板上に形成されたＬＤＤ構
造のＰＭＯＳＦＥＴの１セル分とＳＢＤの構造の一例を
概略的に示す断面図。
【図６】第４の実施形態の半導体装置として図１中のＢ
−Ｂ´線に沿うＰ+ ／Ｐ- 基板上に形成されたＬＤＤ構
造のＮＭＯＳＦＥＴの１セル分とＳＢＤの構造の一例を
概略的に示す断面図。
−Ｂ´線に沿うＰ+ ／Ｐ- 基板上に形成されたＬＤＤ構
造のＮＭＯＳＦＥＴの１セル分とＳＢＤの構造の一例を
概略的に示す断面図。
【図７】本発明の半導体装置のパターンレイアウトの複
数の変形例を示す上面図。
数の変形例を示す上面図。
【図８】従来のＰチャネル型のパワーＭＯＳＦＥＴと逆
電流防止用のＳＢＤを直列接続してなる直流スイッチの
使用例の回路接続を示す図。
電流防止用のＳＢＤを直列接続してなる直流スイッチの
使用例の回路接続を示す図。
【図９】従来のＮチャネル型のパワーＭＯＳＦＥＴと還
流用のＳＢＤからなる同期整流方式のＤＣ−ＤＣコンバ
ータの回路接続を示す図。
流用のＳＢＤからなる同期整流方式のＤＣ−ＤＣコンバ
ータの回路接続を示す図。
10…半導体チップ、
11…ＭＯＳＦＥＴのドレイン電極、
12…ＭＯＳＦＥＴのゲート電極、
13…ＳＢＤのアノード電極、
14…絶縁膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年６月７日（２００２．６．７）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 BB01 CC03 CC05 DD26 FF04
FF17 GG03 GG09 HH16 HH20
5F048 AA01 AB10 AC10 BA06 BB05
BC02 BC03 BC06 BC07 BF02
BF03
Claims (7)
- 【請求項１】 不純物濃度が比較的低い第１導電型のエ
ピタキシャル成長層を有する第１導電型の半導体基板
と、 前記エピタキシャル成長層の表層部に選択的に形成され
たドレイン領域およびソース領域を有し、前記エピタキ
シャル成長層上にゲート絶縁膜を介して形成されたゲー
ト配線を有するＭＯＳＦＥＴと、 前記エピタキシャル成長層の表面側で前記ドレイン領域
に電気的に接続された状態で形成された表面ドレイン電
極と、 前記エピタキシャル成長層の表面側で前記ゲート配線に
電気的に接続された状態で形成され、前記表面ドレイン
電極とは絶縁分離された表面ゲート電極と、 前記エピタキシャル成長層の表面側で前記ソース領域に
コンタクトするように選択的に形成され、表面が絶縁層
で覆われた内部ソース電極と、 前記エピタキシャル成長層の表層部に選択的に形成され
たダイオードと、 前記エピタキシャル成長層の表面側で前記表面ドレイン
電極、表面ゲート電極および内部ソース電極とは絶縁分
離されて形成された前記ダイオードの表面アノード電極
と、 前記半導体基板の裏面に形成され、前記ＭＯＳＦＥＴの
表面ソース電極および前記ダイオードの表面カソード電
極として共通に設けられたソース・カソード電極と、 前記内部ソース電極と前記ソース・カソード電極とを電
気的に接続する導電部とを具備することを特徴とする半
導体装置。 - 【請求項２】 前記ダイオードは、ダイオード形成領域
におけるＮ型エピタキシャル成長層の表面に形成された
バリアメタルを介して前記アノード電極がコンタクトす
るショッキーバリアダイオードであることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記ダイオードは、ダイオード形成領域
におけるＰ型エピタキシャル成長層の表層部に選択的に
形成されたＮ型半導体層の表面に形成されたバリアメタ
ルを介して前記アノード電極がコンタクトすることを特
徴とする請求項１記載の半導体装置。 - 【請求項４】 前記ＭＯＳＦＥＴは、二重拡散型のラテ
ラルＭＯＳＦＥＴセルが複数併設されてなることを特徴
とする請求項１乃至３のいずれか１項に記載の半導体装
置。 - 【請求項５】 前記ＭＯＳＦＥＴは、Ｎ型エピタキシャ
ル成長層上に形成されたＰＭＯＳＦＥＴセルが複数併設
されてなることを特徴とする請求項１または２記載の半
導体装置。 - 【請求項６】 前記ＭＯＳＦＥＴは、Ｐ型エピタキシャ
ル成長層上に形成されたＮＭＯＳＦＥＴセルが複数併設
されてなることを特徴とする請求項１または３記載の半
導体装置。 - 【請求項７】 前記導電部は、前記トレンチの内部にメ
タルあるいは低抵抗ポリシリコンが埋め込まれてなり、
あるいは、前記半導体基板と同じ導電型の高不純物濃度
の半導体層が形成されることによって形成されているこ
とを特徴とする請求項１乃至６のいずれか１項に記載の
半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186606A JP2003007843A (ja) | 2001-06-20 | 2001-06-20 | 半導体装置 |
| US10/174,999 US6552390B2 (en) | 2001-06-20 | 2002-06-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186606A JP2003007843A (ja) | 2001-06-20 | 2001-06-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007843A true JP2003007843A (ja) | 2003-01-10 |
| JP2003007843A5 JP2003007843A5 (ja) | 2005-07-28 |
Family
ID=19026029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001186606A Abandoned JP2003007843A (ja) | 2001-06-20 | 2001-06-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6552390B2 (ja) |
| JP (1) | JP2003007843A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013236095A (ja) * | 2013-07-08 | 2013-11-21 | Renesas Electronics Corp | 半導体装置 |
| US8853846B2 (en) | 2004-07-30 | 2014-10-07 | Renesas Electronics Corporation | Semiconductor device and a manufacturing method of the same |
| WO2015072295A1 (ja) * | 2013-11-12 | 2015-05-21 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| US9165922B2 (en) | 2013-03-22 | 2015-10-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2016158233A (ja) * | 2015-02-24 | 2016-09-01 | アイアンドティテック株式会社 | 多周波数送受信回路 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3993461B2 (ja) * | 2002-05-15 | 2007-10-17 | 株式会社東芝 | 半導体モジュール |
| JP3979258B2 (ja) * | 2002-05-21 | 2007-09-19 | 富士電機デバイステクノロジー株式会社 | Ｍｉｓ半導体装置およびその製造方法 |
| US6851621B1 (en) * | 2003-08-18 | 2005-02-08 | Honeywell International Inc. | PDA diagnosis of thermostats |
| JP2005353703A (ja) * | 2004-06-08 | 2005-12-22 | Nec Compound Semiconductor Devices Ltd | 電界効果型トランジスタ |
| JP5061538B2 (ja) * | 2006-09-01 | 2012-10-31 | 株式会社デンソー | 半導体装置 |
| US7851314B2 (en) * | 2008-04-30 | 2010-12-14 | Alpha And Omega Semiconductor Incorporated | Short channel lateral MOSFET and method |
| US8223580B2 (en) * | 2008-06-17 | 2012-07-17 | Ovonyx, Inc. | Method and apparatus for decoding memory |
| TWI503893B (zh) * | 2008-12-30 | 2015-10-11 | Vanguard Int Semiconduct Corp | 半導體結構及其製作方法 |
| TWI456738B (zh) | 2010-09-02 | 2014-10-11 | Sinopower Semiconductor Inc | 整合轉換器之半導體元件及其封裝結構 |
| US8853780B2 (en) | 2012-05-07 | 2014-10-07 | Freescale Semiconductor, Inc. | Semiconductor device with drain-end drift diminution |
| US9490322B2 (en) | 2013-01-23 | 2016-11-08 | Freescale Semiconductor, Inc. | Semiconductor device with enhanced 3D resurf |
| US9543379B2 (en) | 2014-03-18 | 2017-01-10 | Nxp Usa, Inc. | Semiconductor device with peripheral breakdown protection |
| US9871135B2 (en) | 2016-06-02 | 2018-01-16 | Nxp Usa, Inc. | Semiconductor device and method of making |
| JP6678549B2 (ja) * | 2016-09-27 | 2020-04-08 | 株式会社 日立パワーデバイス | 半導体装置およびその製造方法、並びに電力変換システム |
| TWI658568B (zh) * | 2017-01-03 | 2019-05-01 | Leadtrend Technology Corporation | 高壓半導體元件以及同步整流控制器 |
| US9905687B1 (en) | 2017-02-17 | 2018-02-27 | Nxp Usa, Inc. | Semiconductor device and method of making |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811065A (en) | 1987-06-11 | 1989-03-07 | Siliconix Incorporated | Power DMOS transistor with high speed body diode |
| JPH0590400A (ja) * | 1991-09-30 | 1993-04-09 | Rohm Co Ltd | 高耐圧素子内蔵半導体装置 |
| JP3172642B2 (ja) | 1994-11-01 | 2001-06-04 | シャープ株式会社 | 半導体装置 |
| US6064086A (en) * | 1995-08-24 | 2000-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device having lateral IGBT |
| KR100225411B1 (ko) * | 1997-03-24 | 1999-10-15 | 김덕중 | LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법 |
| US5925910A (en) | 1997-03-28 | 1999-07-20 | Stmicroelectronics, Inc. | DMOS transistors with schottky diode body structure |
| KR100750275B1 (ko) * | 1999-03-01 | 2007-08-20 | 제네럴 세미컨덕터, 인코포레이티드 | 상부 표면상에 위치한 드레인 접촉으로의 저 저항 경로를 갖는 트렌치 ｄｍｏｓ 트랜지스터 구조, 및 이러한 트랜지스터 구조의 형성 방법 |
-
2001
- 2001-06-20 JP JP2001186606A patent/JP2003007843A/ja not_active Abandoned
-
2002
- 2002-06-20 US US10/174,999 patent/US6552390B2/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8853846B2 (en) | 2004-07-30 | 2014-10-07 | Renesas Electronics Corporation | Semiconductor device and a manufacturing method of the same |
| US9153686B2 (en) | 2004-07-30 | 2015-10-06 | Renesas Electronics Corporation | Semiconductor device including DC-DC converter |
| US9461163B2 (en) | 2004-07-30 | 2016-10-04 | Renesas Electronics Corporation | Semiconductor device including Schottky barrier diode and power MOSFETs and a manufacturing method of the same |
| US9793265B2 (en) | 2004-07-30 | 2017-10-17 | Renesas Electronics Corporation | Semiconductor device including Schottky barrier diode and power MOSFETs and a manufacturing method of the same |
| US10204899B2 (en) | 2004-07-30 | 2019-02-12 | Renesas Electronics Corporation | Semiconductor device with first and second chips and connections thereof and a manufacturing method of the same |
| US9165922B2 (en) | 2013-03-22 | 2015-10-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2013236095A (ja) * | 2013-07-08 | 2013-11-21 | Renesas Electronics Corp | 半導体装置 |
| WO2015072295A1 (ja) * | 2013-11-12 | 2015-05-21 | 日立オートモティブシステムズ株式会社 | 半導体装置 |
| US10211337B2 (en) | 2013-11-12 | 2019-02-19 | Hitachi Automotive Systems, Ltd. | Semiconductor device |
| JP2016158233A (ja) * | 2015-02-24 | 2016-09-01 | アイアンドティテック株式会社 | 多周波数送受信回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6552390B2 (en) | 2003-04-22 |
| US20020195640A1 (en) | 2002-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003007843A (ja) | 半導体装置 | |
| US6707128B2 (en) | Vertical MISFET transistor surrounded by a Schottky barrier diode with a common source and anode electrode | |
| US9484444B2 (en) | Semiconductor device with a resistance element in a trench | |
| US10446687B2 (en) | Integrated circuit connection arrangement for minimizing crosstalk | |
| KR101888369B1 (ko) | 박형 기판을 갖는 수직 반도체 디바이스 | |
| US20150364597A1 (en) | Double-sided vertical semiconductor device with thinned substrate | |
| US8227831B2 (en) | Semiconductor device having a junction FET and a MISFET for control | |
| US11335627B2 (en) | Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact | |
| US20220321118A1 (en) | Semiconductor device | |
| US11233052B2 (en) | Method of manufacturing semiconductor integrated circuit | |
| US9893065B2 (en) | Semiconductor integrated circuit | |
| US10217765B2 (en) | Semiconductor integrated circuit | |
| US10411126B2 (en) | Semiconductor device having a first through contact structure in ohmic contact with the gate electrode | |
| US10727228B2 (en) | Stacked integrated circuit | |
| US20210273118A1 (en) | Semiconductor Device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041220 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050419 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050620 |