JP2002042469A - クロック生成回路および制御方法並びに半導体記憶装置 - Google Patents

クロック生成回路および制御方法並びに半導体記憶装置

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Abstract

(57)【要約】 【課題】 簡易な回路を付加するだけで、位相制御で問
題となる出力クロックのデューティーのずれを回避し、
より高精度の位相制御を行なえるクロック生成回路を実
現する。 【解決手段】 可変遅延回路（１０１）の後段にクロッ
クのデューティー調整回路（１０２）を設け、クロック
の立ち上がりエッジで可変遅延回路の遅延量を制御し、
立ち上がりエッジの位相が基準となるクロックと一致し
た段階で、立ち下がりエッジによってデューティー調整
回路により信号のパルス幅を調整することによって、出
力クロックのデューティーを基準となるクロックのデュ
ーティーと一致させるようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部クロック信
号に同期した内部クロック信号を生成するクロック生成
回路さらにはデューティー比が調整可能なＤＬＬ（ディ
レイ・ロックド・ループ）回路に関し、例えばＳＤＲＡ
Ｍ（同期式ダイナミック型ランダム・アクセス・メモ
リ）における出力タイミングを決定するクロック信号を
生成するクロック生成回路に利用して有効な技術に関す
る。
【０００２】
【従来の技術】近年、ＳＤＲＡＭのデータ転送レートを
高速化する手段として、入力クロックの２倍の速度でデ
ータの入出力を行うＤＤＲ（ダブル・データ・レート）
方式のＳＤＲＡＭが注目されている。ＤＤＲ ＳＤＲＡ
Ｍでは高速でデータの入出力を行うため、ＤＬＬやＳＭ
Ｄと呼ばれるクロック生成回路を搭載して、外部クロッ
クの位相とデータ出力の位相を一致させることが行なわ
れている。これは、外部クロックに対する出力データの
セットアップ時間を十分に確保するためであり、外部ク
ロックの位相とデータ出力の位相を一致させた場合、読
出しコマンドが入力されてからデータが出力されるまで
の時間は外部クロックの周期の整数倍となる。
【０００３】
【発明が解決しようとする課題】クロック生成回路とし
て用いられているＤＬＬ（ディレイ・ロックト・ルー
プ）回路は、入力されたクロックを遅延させ、その遅延
量を制御することで所望の位相を持つクロックを発生す
る回路である。しかし、従来のＤＬＬ回路にあっては、
クロックを遅延する過程で、回路の不平衡等の影響で、
クロックの立ち上がりエッジの遅延量と立ち下がりエッ
ジの遅延量に差が生じ、結果として入力クロックのデュ
ーティー比（１周期に対するハイレベル期間の比率）と
出力クロックのデューティー比（以下、単にデューティ
ーと称する）とが食い違ってしまう可能性があった。ク
ロックのデューティーずれを防ぐためには、クロックの
立ち上がりエッジと立ち下がりエッジで独立に位相制御
する必要がある。
【０００４】両エッジの遅延量を個別に制御するＤＬＬ
回路として、クロックの立ち上がりエッジと立ち下がり
エッジの遅延量を独立に制御できる可変遅延回路と、両
方のエッジのそれぞれに対応した位相比較器とを有し、
両エッジでそれぞれ独立に位相比較を行ない可変遅延回
路にフィードバックをかける方式の回路が公知である
（例えば、特開平６−２９８３５号）。
【０００５】また、立ち上がりエッジ用と立ち下がりエ
ッジ用の２種類の遅延回路を有し、両エッジの遅延量を
個別に制御するＤＬＬ回路も公知である。このようなＤ
ＬＬの例としては、特開平１１−１５５５号がある。
【０００６】ＤＬＬ用の可変遅延回路としては従来より
種々の回路形式のものが提案されているが、クロックの
デューティーずれを防止するため立ち上がりエッジと立
ち下がりエッジの遅延量を独立に制御できる可変遅延回
路を用いる場合には、使用できる回路が限定される。そ
のため、設計の自由度が下がるとともに、ＤＬＬ回路の
性能は主に可変遅延回路の性能で決定されるため、可変
遅延回路の種類が限定されることはＤＬＬ回路の性能が
限定されることにつながる。
【０００７】一方、立ち上がりエッジ用と立ち下がりエ
ッジ用の２種類の遅延回路を用いる場合には、回路規模
及び消費電流が大幅に増加するため、ＤＬＬ回路を塔載
したシステムの回路面積及び消費電流が増加するという
問題がある。
【０００８】本発明の目的は、簡易な回路を付加するだ
けで、位相制御で問題となる出力クロックのデューティ
ーのずれを回避し、より高精度の位相制御を行なえるク
ロック生成回路を提供することにある。
【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、本発明の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。
【００１１】すなわち、少なくとも１つの入力端子と、
少なくとも１つの出力端子と、前記入力端子に信号が入
力された時刻から前記出力端子より信号が出力するまで
の時間に対応した所定の遅延を入力信号に付与する固定
遅延付与手段と、遅延時間制御端子を備え該遅延時間制
御端子への制御電圧に応じて入力信号に遅延を与えて出
力する可変遅延回路と、デューティー制御端子を備え該
デューティー制御端子への制御電圧に応じて入力入力さ
れた信号のパルス幅を変化させてデューティー比を調整
するデューティー調整回路と、上記遅延時間制御電圧を
生成する遅延時間制御手段と、上記デューティー制御端
子に印加される制御電圧を生成するデューティー制御手
段とを設けるようにしたものである。
【００１２】上記した手段によれば、可変遅延回路とは
別個にデューティー調整回路を設けているので、独特の
回路形式の可変遅延回路を用いずにデューティーを調整
できるため、設計の自由度が高く使用する可変遅延回路
の性能によってクロック生成回路の性能が制限されるこ
とがない。また、デューティー調整回路は信号のパルス
幅を変化させてデューティーを調整するので、入力信号
の立ち上がりエッジの位相と立ち下がりエッジの位相を
それぞれ可変遅延回路を有する別個のＤＬＬ回路等で制
御してデューティーを調整する方式に比べて回路規模が
小さくて済む。
【００１３】前記固定遅延付与手段は、前記入力端子か
ら前記可変遅延回路までの信号経路の遅延と、前記可変
遅延回路から前記出力端子までの信号経路の遅延との和
に相当する固定遅延を入力信号に付与するように構成す
る。これにより、外部から入力されるクロック信号に同
期しその変化点に合わせて所望の信号を出力させるタイ
ミングを与える内部クロック信号を生成することができ
る。
【００１４】また、前記遅延時間制御手段は、前記固定
遅延付与手段から出力された信号の位相と前記可変遅延
回路に入力される信号の位相とを比較し位相差に応じた
信号を出力する位相比較回路と、該位相比較回路から出
力される位相差に応じた信号に基づいて前記遅延時間制
御端子に印加される制御電圧を生成する制御電圧生成手
段とから構成する。これにより、フィードバックループ
による自動的な位相合わせが可能となる。
【００１５】さらに、前記デューティー制御手段は、前
記可変遅延回路の出力側の信号の位相と前記可変遅延回
路の入力側の信号の位相とを比較し位相差に応じた信号
を出力する第２の位相比較回路と、該第２の位相比較回
路から出力される位相差に応じた信号に基づいて前記デ
ューティー制御端子に印加される制御電圧を生成する第
２の制御電圧生成手段とから構成する。これにより、デ
ューティー制御手段を遅延時間制御手段と同様な形式の
回路とすることができ、回路設計が容易になる。
【００１６】また、前記デューティー調整回路は前記可
変遅延回路の後段側に設けられ、前記固定遅延付与手段
はさらにそのデューティー調整回路の後段側に設けられ
るとともに、前記デューティー調整回路は、前記固定遅
延付与手段から出力される信号のデューティー比を、前
記可変遅延回路の入力信号のデューティー比と同一にす
るようパルス幅を変化させる構成とすることが望まし
い。デューティー調整機能を可変遅延回路内に組み込む
ことも可能であるが、デューティー調整回路を可変遅延
回路と別個にすることにより各回路をそれぞれ最適化設
計することができ、回路の性能をより一層高めることが
できるとともに、前記デューティー調整回路を前記可変
遅延回路の後段側に設け、前記固定遅延付与手段はさら
にそのデューティー調整回路の後段側に設けることによ
り、デューティー調整回路は単に信号のパルス幅を変化
させることでデューティーを調整することができる。
【００１７】さらに、望ましくは、前記遅延時間制御手
段は、前記可変遅延回路に入力される信号の立ち上がり
または立ち下がりエッジの位相と、前記固定遅延付与手
段から出力される信号の立ち上がりまたは立ち下がりエ
ッジの位相と、を比較し位相差に応じて前記遅延時間制
御端子に印加される制御電圧を生成し、前記デューティ
ー制御手段は、前記可変遅延回路に入力される信号の立
ち下がりまたは立ち上がりエッジの位相と、前記固定遅
延付与手段から出力される信号の立ち下がりまたは立ち
上がりエッジの位相と、を比較し位相差に応じて前記デ
ューティー制御端子に印加される制御電圧を生成するよ
うに構成する。これにより、クロックの一方のエッジを
基準として可変遅延回路がクロックの遅延量を制御し、
クロックの他方のエッジを基準としてデューティー調整
回路がクロックのパルス幅を変化させてデューティーを
制御することとなり、結果としてクロックの立ち上がり
エッジと立ち下がりエッジの双方において高精度な位相
制御を行なうことが可能になり、出力クロックのデュー
ティーを入力クロックのデューティーに正確に一致させ
ることができる。
【００１８】さらに、前記可変遅延回路は入力された差
動信号を遅延して差動信号として出力するように構成す
るとともに、前記固定遅延付与手段から出力される信号
も差動信号とし、前記デューティー制御手段は前記固定
遅延付与手段から出力される差動信号に基づいて前記デ
ューティー制御端子に印加される制御電圧を発生可能に
構成する。これにより、可変遅延回路における遅延が正
相側と逆相側とで異なっていても、正確なデューティー
調整が可能となる。
【００１９】また、前記遅延時間制御手段を構成する前
記位相比較回路は、比較される２つの信号の位相の進み
または遅れを示す信号を出力するように構成されるとと
もに、該位相の進みまたは遅れを示す信号に基づいて位
相ロック状態を判定する位相ロック判定手段が設けら
れ、該位相ロック判定手段から出力される位相ロック状
態を示す信号に基づいて前記デューティー制御手段が前
記第２の位相比較回路から出力される位相差に応じた信
号または前記固定遅延付与手段から出力される差動信号
を選択し、選択した信号に基づいて前期デューティー制
御端子に印加される制御電圧の生成を行なうように構成
する。
【００２０】あるいは、少なくとも１つの入力端子と、
少なくとも１つの出力端子と、前記入力端子に信号が入
力された時刻から前記出力端子より信号が出力するまで
の時間に対応した所定の遅延を付与する固定遅延付与手
段と、遅延時間制御端子を備え該遅延時間制御端子への
制御電圧に応じて入力信号に遅延を与えて出力する可変
遅延回路と、デューティー制御端子を備え該デューティ
ー制御端子への制御電圧に応じて入力入力された信号の
パルス幅を変化させてデューティー比を調整するデュー
ティー調整回路と、上記遅延時間制御電圧を生成する遅
延時間制御手段と、上記デューティー制御電圧を生成す
るデューティー制御手段とを有するクロック生成回路に
おいて、まず入力信号の立ち上がりエッジまたは立ち下
がりエッジのいずれかに基づいて前記可変遅延回路によ
り信号の位相を調整した後、他のエッジに基づいて前記
デューティー調整回路によりデューティー比の調整を行
なうようにする。
【００２１】これにより、回路の動作を開始してから立
ち上がりエッジを位相ロックするまでは出力クロックの
デューティーを５０％に制御することにより、可変遅延
回路の動作が立ち下がりエッジの遅延量は大きくなるが
立ち下がりエッジの遅延量は大きくならないような状態
でも立ち上がりエッジの位相ロックを行なうことができ
る。
【００２２】さらに、上記のような構成を有するクロッ
ク生成回路を備えた半導体記憶装置において、クロック
生成回路に外部から供給されるクロック信号を入力して
生成されたクロック信号をタイミング信号としてデータ
出力を行なうように構成することにより、出力データの
位相を外部クロックの位相と精度良く一致させ、セット
アップ時間に余裕のある半導体記憶装置を実現すること
ができる。
【００２３】
【発明の実施の形態】図１には、本発明をＤＤＲ ＳＤ
ＲＡＭにおけるＤＬＬ（ディレイ・ロックド・ループ）
を用いたクロック生成回路に適用した場合の一実施例を
示す。
【００２４】まず、大まかな構成を説明する。１００は
ＤＬＬを用いたクロック生成回路、１２０は例えば１６
ビットのデータＤＱ０〜ＤＱ１５を並列に出力可能な出
力回路、１３０はデータＤＱ０〜ＤＱ１５と同一周期、
同一位相でデータＤＱ０〜ＤＱ１５の取込みタイミング
を与えるデータストローブ信号ＤＱＳの出力回路、１４
０は外部クロックＣＬＫ，／ＣＬＫの入力バッファ回
路、１５１は外部クロックＣＬＫの入力端子、１５２は
逆相のクロック／ＣＬＫの入力端子、１８０は上記デー
タＤＱ０〜ＤＱ１５の出力端子、１９０は上記データス
トローブ信号ＤＱＳの出力端子である。出力回路１２０
は、出力データＤＱ０〜ＤＱ１５の各ビットに対応して
設けられたデータラッチ回路１２１と出力バッファ回路
１２２とにより構成されている。
【００２５】クロック生成回路１００は、入力された外
部クロックＣＬＫ，／ＣＬＫを遅延する可変遅延回路
（ＶＤＬ）１０１と、可変遅延回路１０１で遅延された
クロックのデューティーを調整するデューティー調整回
路（ＣＤＣ）１０２と、上記入力バッファ１４０の遅延
量ｔ１と上記データラッチ回路１２１および出力バッフ
ァ回路１２２の遅延量ｔ３との和（ｔ１＋ｔ３）に相当
する遅延量を有し上記可変遅延回路１０１の出力を遅延
するレプリカ遅延回路（ＲＥＰ）１０３と、入力バッフ
ァ１４０により取り込まれた外部クロックＥＣＫＴを分
周する分周回路１０９、レプリカ遅延回路１０３の出力
ＲＣＫＴを分周する分周回路１１０、上記分周回路１０
９，１１０で分周されたクロックＥＣＫＴ２とＲＣＫＴ
２の位相を比較する位相比較器（ＰＤ）１０４と、位相
比較器１０４の出力ＶＢＵＰ，ＶＢＤＮに基づいて位相
差に応じた電圧ＶＢを発生するチャージポンプ回路１０
６、発生電圧ＶＢに基づいて可変遅延回路１０１に対す
る遅延量制御信号ＮＢＩＡＳを生成するバイアス回路１
０８、上記可変遅延回路１０１やチャージポンプ回路１
０６などの動作を制御するＤＬＬ制御回路１１１などか
ら構成されている。
【００２６】さらに、本実施例のクロック生成回路１０
０には、上記入力バッファ１４０により取り込まれた外
部クロックＥＣＫＢとレプリカ遅延回路１０３の他方の
出力ＲＣＫＢの位相を比較する位相周波数比較器（ＰＦ
Ｄ）１０５が設けられ、この位相周波数比較器１０５の
出力ＶＤＰ，ＶＤＮにより上記デューティー調整回路１
０２の制御が行なわれるように構成されている。
【００２７】ＤＬＬ制御回路１１１は、ＤＬＬ全体の制
御信号を発生する回路であり、上記位相比較器１０４か
ら位相比較結果を示す信号ＰＨＡＳＥが供給され、ＤＬ
Ｌ制御回路１１１からは上記チャージポンプ回路１０
６，１０７に対する制御信号ＣＮＴＲＬ０，ＣＮＴＲＬ
１やＲ＿ＬＯＣＫその他様々な制御信号が発生される
が、図１には本発明の内容に関係がある信号のみを示し
ている。
【００２８】次に、本実施例のクロック生成回路１００
の機能および動作を説明する。
【００２９】上記の通り、ＤＤＲ ＳＤＲＡＭにおける
クロック生成回路１００は、出力データＤＱ０〜ＤＱ１
５の位相と入力クロックＣＬＫ，／ＣＬＫの位相とが一
致するように、内部クロックＱＣＬＫの位相を調整する
回路である。
【００３０】ここで、クロック入力バッファ１４０の遅
延量をｔ１，可変遅延回路１０１とデューティー調整回
路１０２の遅延量の合計をｔ２（可変），データ出力ラ
ッチ１２１とデータ出力バッファ１２２の遅延量の合計
をｔ３，分周回路１０９と分周回路１１０の遅延量をｔ
DIVとする。レプリカ遅延回路１０３は可変遅延回路１
０１で遅延されたクロックＱＣＫＴに所望の位相を与え
るため、クロックアクセス時間と等しい遅延量（ｔ１＋
ｔ３）を持たせてある。位相比較器１０４は分周回路１
０９と分周回路１１０で分周されたクロックＥＣＫＴ２
とＲＣＫＴ２の位相を一致させるようにＶＰＵＰ，ＶＰ
ＤＮ信号を出力して、可変遅延回路１０１の遅延量ｔ２
の値を制御する。
【００３１】これによって、クロック生成回路１００に
おいては、外部クロックＣＬＫ，／ＣＬＫの周期をｔCK
とすると、ＣＬＫ，／ＣＬＫに対するデューティー調整
回路１０２の出力側クロックＱＣＫＴの遅延は、入力バ
ッファ１４０の遅延量ｔ１と可変遅延回路１０１および
デューティー調整回路１０２の遅延量ｔ２との和である
ので、 ｔ１＋ｔ２ 同様に、分周回路１１０の出力側クロックＲＣＫＴ２の
遅延は ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３） 一方、分周回路１０９の出力側クロックＥＣＫＴ２の遅
延は ｔ１＋ｔDIV である。
【００３２】ここで、ＲＣＫＴ２の位相とＥＣＫＴ２の
位相が等しくなるように制御されるので、１クロックサ
イクルで位相合わせが行なわれたとすると、次の式が成
り立つ。すなわち、 ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｔCK ……（式１） である。この式を整理すると、 ｔ２＝ｔCK−（ｔ１＋ｔ３） ｔ１＋ｔ２＋ｔ３＝ｔCK となる。これを図により説明すると、図２（Ａ）に示す
ように、外部クロックＣＬＫ，／ＣＬＫの周期ｔCKに対
して、入力バッファ１４０の遅延量ｔ１と可変遅延回路
１０１およびデューティー調整回路１０２の遅延量ｔ２
と出力ラッチ１２１およびデータ出力バッファ１２２の
遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）が一致するよう
に、可変遅延回路１０１の遅延量ｔ２が制御されること
を意味している。
【００３３】ところで、上記説明は、１クロックサイク
ルで位相合わせが行なわれた場合である。図１のクロッ
ク生成回路１００は理論的にはすなわち可変遅延回路１
０１の遅延量ｔ２が０〜無限に制御可能であるとする
と、位相合わせは１クロックサイクルでなくｎクロック
サイクル（ｎは自然数）で行なわれても良い。これを式
で表わすと、 ｔ１＋ｔ２＋ｔDIV＋（ｔ１＋ｔ３）＝ｔ１＋ｔDIV＋ｎ
×ｔCK となる。この式を整理すると、 ｔ２＝ｎ×ｔCK−（ｔ１＋ｔ３） よって、ＱＣＬＫの遅延は ｎ×ｔCK−ｔ３ となる。また、出力データＤＱ０〜ＤＱ１５の遅延は、
上記ＱＣＬＫの遅延（ｎ×ｔCK−ｔ３）と出力ラッチ１
２１およびデータ出力バッファ１２２の遅延量ｔ３との
和であるので、ｎ×ｔCKとなる。これによって、出力デ
ータＤＱ０〜ＤＱ１５の位相は入力クロックＣＬＫ，／
ＣＬＫの位相と等しくされる。このことより、可変遅延
回路１０１の遅延量ｔ２とクロックアクセス時間（ｔ１
＋ｔ３）との合計値はｎ×ｔCKとなることが分かる。つ
まり、 ｔ２＋（ｔ１＋ｔ３）＝ｎ×ｔCK ……（式２） である。ここで、ｎの値は任意の自然数である。以下、
サイクル数ｎの値を用いて、サイクル数ｎでクロック生
成回路１００が位相ロックする場合を、例えば１ＣＫロ
ック，２ＣＫロックのようにｎＣＫロックと呼ぶことと
する。
【００３４】図２（Ｂ）には、２クロックサイクルで回
路が位相ロックする２ＣＫロックの場合における入力バ
ッファ１４０の遅延量ｔ１と可変遅延回路１０１の遅延
量ｔ２と出力ラッチ１２１およびデータ出力バッファ１
２２の遅延量ｔ３との和（ｔ１＋ｔ２＋ｔ３）とクロッ
クサイクルｔCKとの関係を示す。２ＣＫロックの場合、
図２（Ｂ）に示すように、（ｔ１＋ｔ２＋ｔ３）＝２ｔ
CKの関係になるように、可変遅延回路１０１の遅延量ｔ
２が制御される。同様にして、３ＣＫロックの場合に
は、（ｔ１＋ｔ２＋ｔ３）＝３ｔCKの関係になるよう
に、可変遅延回路１０１の遅延量ｔ２が制御される。な
お、今後は特に説明がない限り、１ＣＫロックであると
する。
【００３５】さらに、本実施例においては、位相比較器
１０７の前段に分周回路１０９，１１０を設けてＥＣＫ
ＴとＲＣＫＴを２分周したクロックの位相を比較するよ
うにしている。これは、ハーモニック・ロックによる誤
動作を防ぐためである。
【００３６】図３を用いて、ハーモニック・ロックとそ
の対策について説明する。まず、可変遅延回路１０１の
遅延量は最小であるためｔ２＋（ｔ１＋ｔ３）も最小で
あるとする。
【００３７】外部クロックＣＬＫ，／ＣＬＫが入力され
ると、これに応じたクロックＥＣＫＴの立ち上がりエッ
ジＥ_０は、可変遅延回路１０１及びレプリカ遅延回路
１０３を伝播してクロックＲＣＫＴの立ち上がりエッジ
Ｒ_０となる。エッジＥ_０からＲ_０までの遅延量はｔ
２＋（ｔ１＋ｔ３）である。同様にエッジＥ_２はＲ_
２、Ｅ_３はＲ_３……となる。ここで、外部クロックＣ
ＬＫ，／ＣＬＫの周期ｔCKが大きく、図３（ａ），
（ｂ）のようにｔ２＋（ｔ１＋ｔ３）＜ｔCK／２である
場合を考えると、クロックＲＣＫＴの立ち上がりエッジ
Ｒ_０に最も位相が近いクロックＥＣＫＴの立ち上がり
エッジはＥ_０である。よって、クロックＥＣＫＴ，Ｒ
ＣＫＴを直接位相比較器１０４に入力して位相制御を行
うと、Ｒ_０の位相をＥ_０へ一致させるように可変遅延
回路１０１の遅延量ｔ２を小さくさせる方向への制御が
行なわれる。しかしこの時点で、可変遅延回路１０１の
遅延量ｔ２は既に最小であるので、クロックＲＣＫＴの
立ち上がりエッジをクロックＥＣＫＴの立ち上がりエッ
ジに一致させることはできない。この状態がハーモニッ
ク・ロックによる誤動作である。
【００３８】ハーモニック・ロックによる誤動作を防ぐ
ため、図１のＤＬＬでは分周回路１０９及び１１０が設
けられている。そのため、分周回路１１０から出力され
るクロックＲＣＫＴ２は、図３（ｅ）のような位相と周
期を持つ。つまり、分周回路１１０はクロックＲＣＫＴ
の立ち上がりエッジＲ_０からＲＣＫＴ２の立ち上がり
エッジＲ２_０を生成する。そして、２分周回路１０９
から出力されるクロックＥＣＫＴ２は、図３（ｃ）のよ
うな位相を持つ。つまり、分周回路１０９はクロックＥ
ＣＫＴの立ち上がりエッジＥ_１からＥＣＫＴ２の立ち
上がりエッジＥ２_１を生成する。
【００３９】ここで、Ｒ_０からＲ２_０までの遅延量
と、Ｅ_１からＥ２_１までの遅延量と、Ｅ２からＥ２_
２までの遅延量は、ともにｔDIVで等しい。
【００４０】このクロックＥＣＫＴ２，ＲＣＫＴ２を位
相比較器１０４へ入力して位相比較を行なうと、ＲＣＫ
Ｔ２の立ち上がりエッジＲ２_０に最も近いＥＣＫＴ２
の立ち上がりエッジは、Ｅ２_１である。従って、この
とき位相比較器１０４は、ＲＣＫＴ２の立ち上がりエッ
ジＲ２_０にＥＣＫＴ２の立ち上がりエッジＥ２_１を一
致させるようにダウン信号ＶＢＤＮを出力する（図３
（ｆ）参照）。これは、可変遅延回路１０１の遅延時間
ｔ２を大きくさせる方向であるので、ハーモニック・ロ
ックによる誤動作を防ぐことができる。
【００４１】ここではｎ＝１の場合について説明した
が、ｎ＝２，ｎ＝３，ｎ＝４についても同様の方式で対
応することができる。ただし、ｎ＝１の場合は２分周回
路で良いが、ｎ＝２のときは４分周回路、ｎ＝３のとき
は６分周回路、ｎ＝４のときは８分周回路……のよう
に、２ｎ分周回路が必要となる。
【００４２】次に、本実施例のＤＬＬ回路のより具体的
な構成と制御方法を説明する。 まず、入力バッファ回
路１４０は、図４のように、一対の入力差動ＭＯＳＦＥ
Ｔとその共通ソース側に接続された電流源用ＭＯＳＦＥ
Ｔとドレイン側に接続された一対のアクティブ負荷ＭＯ
ＳＦＥＴとを含む２個の差動増幅回路ＡＭＰ１，ＡＭＰ
２を組み合わせた構成を有しており、チップ外部から入
力された差動のクロック信号ＣＬＫ，／ＣＬＫを増幅
し、ＣＭＯＳレベルの差動クロックＥＣＫＴ，ＥＣＫＢ
として出力する役割を担っている。
【００４３】なお、ＣＫＥＮは定電流用ＭＯＳＦＥＴの
ゲート端子に印加されて動作電流をオン、オフ制御する
ことで入力バッファ回路１４０の動作を制御するクロッ
クイネーブル信号であり、特に制限されるものでない
が、クロックイネーブル信号ＣＫＥＮが同じくゲート端
子に印加され上記電流源用ＭＯＳＦＥＴと相補的にオ
ン、オフされて電流遮断時に出力電位をＶCCに固定する
ためのＭＯＳＦＥＴが出力ノード側の負荷ＭＯＳＦＥＴ
と並列に接続されている。２個の差動増幅回路ＡＭＰ
１，ＡＭＰ２を並列に組み合わせているのは、回路を完
全に対称にして差動クロック信号ＣＬＫ，／ＣＬＫの真
側と偽側で信号の遅延が全く同じになるようにするため
である。
【００４４】可変遅延回路１０１は、図５に示されてい
るように、直列に接続された８個の可変遅延素子４０１
ａ〜４０１ｈにより構成され、各可変遅延素子４０１ａ
〜４０１ｈは、図６に示されているよう差動インバータ
ＩＮＶにより構成されている。
【００４５】可変遅延素子４０１ａ〜４０１ｈとしての
差動インバータは、通常の差動増幅回路と類似の回路構
成を備えており、電流源用ＭＯＳＦＥＴ Ｑｃ１のゲー
ト端子に、前記バイアス回路１０８（図１参照）からの
バイアス電圧ＮＢＩＡＳが印加されて制御される。ま
た、入力差動ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン側に
ゲート・ドレイン結合のＭＯＳＦＥＴ Ｑ３，Ｑ４と出
力ノードがゲート端子に交差結合されたＭＯＳＦＥＴ
Ｑ５，Ｑ６とが並列に接続された負荷を有することによ
り、回路の対称性が保証され真側と偽側で信号の遅延が
全く同じになるようにされている。
【００４６】上記のように構成された可変遅延素子４０
１ａ〜４０１ｈは、バイアス電圧ＮＢＩＡＳの電位によ
り差動インバータの動作電流が変化するので、その電流
値の大きさによって信号が入力されてから出力されるま
での遅延量が変化する。具体的にはバイアス電圧ＮＢＩ
ＡＳの電位が上昇すると遅延量は減少し、バイアス電圧
ＮＢＩＡＳの電位が下降すると遅延量が増加する。ま
た、図６の可変遅延素子４０１ａ〜４０１ｈは、その出
力は小振幅差動信号であり、消費電力が少ないととも
に、遅延時間が電源電圧の変動に対して安定していると
いう利点がある。
【００４７】図７には、デューティー調整回路１０２の
具体的な回路構成例が示されている。図７に示すよう
に、デューティー調整回路１０２は、図４に示されてい
る入力バッファ回路１４０と類似の回路構成を備えてお
り、２つの差動増幅回路ＡＭＰ１１，ＡＭＰ１２を並列
に接続した構成とされている。また、各差動増幅回路Ａ
ＭＰ１１，ＡＭＰ１２は、可変遅延回路１０１からの差
動のクロック信号ＤＣＫＴ，ＤＣＫＢがゲート端子に印
加された入力差動ＭＯＳＦＥＴ Ｑ１１ａ，Ｑ１２ａ；
Ｑ１１ｂ，Ｑ１２ｂのドレイン端子とアクティブ負荷と
の間にＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａ；Ｑ２１ｂ，
Ｑ２２ｂが直列に接続されている。そして、このＭＯＳ
ＦＥＴ Ｑ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂのゲ
ート端子に位相周波数比較器１０５で検出された位相差
に応じた電圧を発生するチャージポンプ１０７からの電
圧ＶＤＰ，ＶＤＮがそれぞれ印加されており、ＭＯＳＦ
ＥＴＱ１１ａ，Ｑ１２ａ；Ｑ１１ｂ，Ｑ１２ｂは電圧Ｖ
ＤＰ，ＶＤＮに応じて抵抗が変化する可変抵抗素子とし
て機能するようにされている。
【００４８】この実施例のデューティー調整回路１０２
に可変遅延回路１０１からクロック信号ＤＣＫＴ，ＤＣ
ＫＢが入力されるとＣＭＯＳレベルの信号に増幅される
とともに、ＭＯＳＦＥＴ Ｑ２１ａ，Ｑ２２ａ；Ｑ２１
ｂ，Ｑ２２ｂの作用により、電圧ＶＤＰ，ＶＤＮに応じ
て出力信号の立上がり時間と立下がり時間が変化される
ことで出力クロックＩＣＫＴ，ＩＣＫＢのデューティー
が調整される。
【００４９】この動作をさらに詳しく説明するため、差
動増幅回路ＡＭＰ１１に着目し先ず電圧ＶＤＰとＶＤＮ
とが等しい場合を考える。この場合、ＭＯＳＦＥＴ Ｑ
２１ａ，Ｑ２２ａのオン抵抗は等しくＭＯＳＦＥＴ Ｑ
１１ａ，Ｑ１２ａに対して同一大きさの負荷抵抗として
作用する。そのため、図８（Ａ）のようなデューティー
が５０％のクロック信号ＤＣＫＴ，ＤＣＫＢが入力され
たとする。すると、正相側の出力ノードｎ２の電位Ｖn2
は、図８（Ｂ）の実線Ｍのように立上がり時間と立下が
り時間がほぼ同一となり、それをインバータＩＮＶ１で
反転した出力クロックＩＣＫＴは図８（Ｃ）の実線ｍの
ようにデューティーが５０％のクロックのまま出力され
る。
【００５０】ここで、電圧ＶＤＰの方がＶＤＮよりも高
くなった場合を考えると、この場合、ＭＯＳＦＥＴ Ｑ
２１ａ，Ｑ２２ｂのオン抵抗は減り、Ｑ２１ｂ，Ｑ２２
ａのオン抵抗は増加することなる。これによって、ＭＯ
ＳＦＥＴ Ｑ１１ａは負荷が軽くなりＱ１２ａは負荷が
重くなるため、正相側の出力ノードｎ２の電位Ｖn2は、
図８（Ｂ）の破線Ｌのように立上がりはアクティブ負荷
の作用で早くなって立上がり時間が短くなるとともに、
立下がりはＱ１２ａの抵抗増加で鈍くなって立下がり時
間が長くなる。その結果、出力ノードｎ２の電位Ｖn2を
インバータＩＮＶ１で反転した出力クロックＩＣＫＢは
図８（Ｃ）の破線ｌのようにデューティーが５０％より
も小さなクロックとして出力される。回路の対称性から
ＩＣＫＴはデューティーが５０％よりも大きなクロック
として出力される。
【００５１】一方、電圧ＶＤＰの方がＶＤＮよりも低く
なった場合を考えると、この場合、ＭＯＳＦＥＴ Ｑ２
１ａ，Ｑ２２ｂのオン抵抗は増加しＱ２１ｂ，Ｑ２１ａ
のオン抵抗は減ることなる。これによって、ＭＯＳＦＥ
Ｔ Ｑ１１ａは負荷が重くなりＱ１２ａは負荷が軽くな
るため、正相側の出力ノードｎ２の電位Ｖn2は、図８
（Ｂ）の破線Ｓのように立上がりはアクティブ負荷の作
用で遅くなって立上がり時間が長くなるとともに、立下
がりはＱ１２ａの抵抗軽減で速くなって立下がり時間が
短くなる。その結果、出力ノードｎ２の電位Ｖn2をイン
バータＩＮＶ１で反転した出力クロックＩＣＫＢは図８
（Ｃ）の破線ｓのようにデューティーが５０％よりも大
きなクロックとして出力される。回路の対称性からＩＣ
ＫＴはデューティーが５０％よりも小さなクロックとし
て出力される。
【００５２】デューティー調整回路１０１から出力され
るクロックＩＣＫＴ，ＩＣＫＢは、ＤＬＬ外部へ出力さ
れるのと同時に、レプリカ遅延回路１０３へ入力され
る。前述したように、レプリカ遅延回路１０３は入力ク
ロックＩＣＫＴ，ＩＣＫＢに、入力バッファ１４０の遅
延ｔ１および出力回路１２０の遅延ｔ３との和に相当す
る所定の遅延量（ｔ１＋ｔ３）を与える回路である。レ
プリカ遅延回路１０３の遅延量精度は、データ出力位相
の精度に直接係わってくるため高精度のものが要求され
るが、従来より既に幾つかの回路形式が提案されてお
り、本実施例では従来より使用されているレプリカ回路
を用いているので、ここでは回路の詳細については省略
する。要するにレプリカ遅延回路１０３は、入力バッフ
ァ１４０と同一構成の回路と出力回路１２０と同一構成
の回路とを直列に接続した構成とされることで、所定の
遅延量（ｔ１＋ｔ３）を得るようにされる。
【００５３】レプリカ遅延回路１０３で遅延されたクロ
ックＲＣＫＴは、分周回路１１０によって２分周され、
クロックＲＣＫＴ２とされる。また、入力バッファ１４
０により取り込まれたクロックＥＣＫＴも同様に分周回
路１０９によって２分周され、クロックＥＣＫＴ２とな
る。分周回路１０９および１１０でクロックＥＣＫＴお
よびＲＣＫＴの分周を行なうことによって、前述したよ
うに、ハーモニック・ロックを防ぐことができる。分周
回路１０９，１１０は、公知の分周回路と同様であり、
例えば負相側出力をデータ端子にフィードバック入力し
たフリップフロップによりそれぞれ構成され、クロック
の立ち上がりによりラッチ動作を行なうことでクロック
ＲＣＫＴ，ＥＣＫＴがそれぞれ２分周された信号が正相
側出力端子から出力される。
【００５４】図９には、分周回路１０９，１１０で分周
されたクロックＥＣＫＴ２とＲＣＫＴ２の位相比較を行
なう位相比較器１０４の具体例が示されている。位相比
較器１０４は、データ端子にクロックＲＣＫＴ２がまた
クロック端子にクロックＥＣＫＴ２が入力されたフリッ
プフロップ５０１と、クロックＥＣＫＴ２の立ち上がり
毎にパルスを発生するワンショットパルス発生回路５０
２と、フリップフロップ５０１の正相と逆相の出力Ｑ，
ＱＢを各々一方の入力端子に受け他方の入力端子にワン
ショットパルス発生回路５０２の出力パルスＰＵＬＳＥ
を共通に受けるようにされた２つのＡＮＤゲート回路５
０３，５０４などから構成されている。
【００５５】この実施例の位相比較器１０４は、図３
（ｃ）と（ｅ）のように、クロックＲＣＫＴ２の立ち上
がりエッジがＥＣＫＴ２の立ち上がりエッジよりも先に
入力されると、フリップフロップ５０１の出力Ｑがハイ
レベル、反転出力ＱＢがロウレベルにされ、それらがワ
ンショットパルス発生回路５０２の出力パルスＰＵＬＳ
Ｅにより出力されることで、図３（ｆ）のように、位相
の進みを示す出力信号ＶＢＤＮにパルスが形成され、出
力される。一方、クロックＲＣＫＴ２の立ち上がりエッ
ジがＥＣＫＴ２の立ち上がりエッジよりも遅いと、フリ
ップフロップ５０１の出力Ｑがロウレベル、反転出力Ｑ
Ｂがハイレベルにされ、それらがワンショットパルス発
生回路５０２の出力パルスＰＵＬＳＥにより出力される
ことで、図３（ｇ）のように、位相の遅れを示す出力信
号ＶＢＵＰにパルスが形成され、出力される。つまり、
クロックＥＣＫＴ２の位相とＲＣＫＴ２の位相のどちら
が早いかに応じて、ＶＢＤＮまたはＶＢＵＰが出力され
ることとなる。
【００５６】また、フリップフロップ５０１の出力Ｑ
は、バッファ５０５を介してＤＬＬ制御回路１１１に位
相の進み／遅れを示す信号ＰＨＡＳＥとして供給され
る。これにより、ＤＬＬ制御回路１１１はクロックＥＣ
ＫＴ２の位相とＲＣＫＴ２の位相のどちらが早いか知る
ことができる。フリップフロップ５０１のデータ入力端
子側接続されているインバータ５０６はクロックＥＣＫ
Ｔ２の入力側とＲＣＫＴ２の入力側とで負荷を均等して
信号伝達遅延時間を等しくするためのダミー回路であ
る。
【００５７】上記位相比較器１０４から出力されたパル
ス信号ＶＢＵＰ，ＶＢＤＮは、チャージポンプ回路１０
６に入力され、クロックＥＣＫＴ２の位相とＲＣＫＴ２
の位相のどちらが早いかに応じて出力電圧ＶＢが変化す
る。チャージポンプ回路１０６は、図１０に示されてい
るように、４つの電流源６０１〜６０４及び４つのＭＯ
Ｓスイッチ６０５〜６０８と、抵抗６０９とキャパシタ
６１０からなる低域通過フィルタとから構成される。
【００５８】ここで、チャージポンプ回路１０６にアッ
プ信号ＶＢＵＰのパルスが入力されると、ＭＯＳスイッ
チ６０５が導通状態となり、電流源６０１からの電流Ｉ
１がフィルタに供給されてキャパシタ６１０が充電され
て出力電圧ＶＢの電位が上昇する。一方、ダウン信号Ｖ
ＢＤＮのパルスが入力されると、ＭＯＳスイッチ６０６
が導通状態となり、電流源６０３の電流Ｉ３によってキ
ャパシタ６１０から電荷が流れ出し、出力電圧ＶＢの電
位が下降する。
【００５９】この実施例の位相比較器１０６には、電流
源６０１および６０３と並列に電流源６０２および６０
４が設けられているとともに、この電流源６０２とキャ
パシタ６１０との間およびキャパシタ６１０と電流源６
０４との間にＭＯＳスイッチ６０７および６０８が設け
られ、これらのＭＯＳスイッチ６０７および６０８はＤ
ＬＬ制御回路１１１からの制御信号ＣＮＴＲＬ０，ＣＮ
ＴＲＬ１により制御されるが、通常制御期間ではＭＯＳ
スイッチ６０７および６０８は共にオフ状態とされ、チ
ャージポンプ１０６の動作に影響を与えない。ＭＯＳス
イッチ６０７および６０８は、ＤＬＬ回路が動作を開始
する急速制御期間にオン状態とされて、キャパシタ６１
０の充放電速度を速め位相ロック状態への移行を速める
ために設けられている。
【００６０】また、この実施例のチャージポンプ回路１
０６には、ＤＬＬ回路の動作開始時にＳＤＲＡＭのコン
トロールロジックから供給されるリセット信号ＲＳＴに
よりオン、オフ制御されるリセットスイッチ６１１が、
電源電圧端子ＶCCとキャパシタ６１０との間に接続され
ており、出力電圧が一旦ＶCCに押し上がられてから動作
を開始するように構成されている。
【００６１】チャージポンプ１０６により生成された電
圧ＶＢは、図１１に示されている（ａ）または（ｂ）の
カレントミラー回路からなるバイアス回路１０８へ供給
され、このバイアス回路１０８の出力電流によって上記
可変遅延回路１０１の可変遅延素子に流れる電流が制御
され、その電流の大きさによって各遅延素子の遅延時間
が決定される。
【００６２】なお、図１１（ａ）に示されているバイア
ス回路１０８では、単純なカレントミラー回路を用いて
いるが、図１１（ｂ）に示すような構成のバイアス回路
１０８を用いることにより可変遅延回路１０１の遅延量
制御特性等を調整することも可能である。具体的には、
図１１（ａ）のバイアス回路はその入力電圧ＶＢ−出力
電流特性が二次関数であるが、図１１（ｂ）に示した回
路では、入力電圧ＶＢと出力電圧ＮＢＩＡＳによって発
生する電流が一次関数となるため、図１１（ａ）と比較
して、電圧−遅延量制御特性がより線形に近くなる。
【００６３】図１２には、レプリカ遅延回路１０３で遅
延されたクロックＲＣＫＢの位相と入力バッファ１４０
により取り込まれたクロックＥＣＫＢの位相を比較する
位相周波数比較器１０５の具体例が示されている。
【００６４】この実施例の位相周波数検出回路１０５
は、２つのフリップフロップ８０１，８０２と１つのＮ
ＯＲゲート回路８０３とから構成され、各々データ入力
端子Ｄは電源電圧ＶCCに接続されるとともに、クロック
端子に入力バッファ１４０により取り込まれたクロック
ＥＣＫＢとレプリカ遅延回路１０３で遅延されたクロッ
クＲＣＫＢがそれぞれ入力され、クロックの立上がりに
同期してデータ入力端子よりハイレベルを取り込む。ま
た、フリップフロップ５０１，５０２は非同期リセット
端子Ｒを持ち、このリセット端子にはフリップフロップ
５０１，５０２の反転出力ＱＢを入力信号とするＮＯＲ
ゲート回路５０３の出力がリセット信号として入力され
るように構成されており、リセット端子がハイレベルに
されると、入力クロックの状態に係わらず直ちにＱ出力
がロウレベルに、またＱＢ出力がハイレベルにリセット
される。
【００６５】位相周波数検出回路１０５は、図３
（ｈ），（ｉ）に示されているように、クロックＥＣＫ
Ｂの立ち上がりエッジがＲＣＫＢの立ち上がりエッジよ
りも先に入力されると、フリップフロップ５０１の出力
Ｑがハイレベル、反転出力ＱＢがロウレベルにされ、図
３（ｊ）のように、位相の進みを示す出力信号ＶＤＤＮ
がハイレベルに変化される。次に、クロックＲＣＫＢの
立ち上がりエッジが入力されると、フリップフロップ５
０２の出力Ｑがハイレベル、反転出力ＱＢがロウレベル
にされる。そして、フリップフロップ５０１，５０２の
反転出力ＱＢが共にロウレベルにされるとその直後に、
ＮＯＲゲート回路５０３の出力であるＰＦＤ_ＲＳＴ信
号にハイレベルに変化される。ＰＦＤ_ＲＳＴ信号はフ
リップフロップ５０１，５０２のリセット端子に入力さ
れており、出力Ｑは直ちにロウレベルに変化される。こ
れにより、図３（ｊ），（ｋ）のように、出力信号ＶＤ
ＤＮには長いパルスが、また出力信号ＶＤＵＰには短い
パルスが現われる。逆に、ＥＣＫＢの立ち上がりエッジ
よりもＲＣＫＢの立ち上がりエッジの方が早いと、出力
信号ＶＤＤＮには短いパルスが、また出力信号ＶＤＵＰ
には長いパルスが現われる。これらの信号ＶＤＤＮ，Ｖ
ＤＵＰは、チャージポンプ回路１０７に供給される。
【００６６】図１３には、チャージポンプ回路１０７の
具体的な回路例が示されている。この実施例のチャージ
ポンプ回路１０７は、ローパスフィルタを構成する抵抗
ＲＤおよびキャパシタＣＤと、キャパシタＣＤを充放電
するための定電流源７０１，７０２およびスイッチ素子
７０５，７０６と、リセット用スイッチ７０７とを備
え、入力側にマルチプレクサＭＵＸ０，ＭＵＸ１が、ま
た出力側には差動増幅回路からなる出力アンプ７０３と
初期電圧を生成する電圧フォロワ回路７０４が設けられ
ている。
【００６７】マルチプレクサＭＵＸ０，ＭＵＸ１は、Ｄ
ＬＬ制御回路１１１から供給される制御信号Ｒ＿ＬＯＣ
Ｋがハイレベルであるとき、位相周波数比較器１０５か
ら供給される位相差を示す信号ＶＤＵＰ，ＶＤＤＮを選
択し、制御信号Ｒ＿ＬＯＣＫがロウレベルであるとき、
レプリカ遅延回路１０３から供給されるクロックＲＣＫ
Ｔ，ＲＣＫＢを選択して、ＭＯＳスイッチ７０５，７０
６に入力させる。そして、ＭＯＳスイッチ７０５は、そ
のゲート端子に入力される信号がハイレベルであれば、
電流源７０１の電流Ｉ１を抵抗ＲＤを介してキャパシタ
ＣＤへ供給して充電させ、ノードｎ０の電位ＶＤを上昇
させる。逆に、ＭＯＳスイッチ７０６への入力がハイレ
ベルであれば、抵抗ＲＤを介してキャパシタＣＤから充
電電荷を電流源７０２の電流Ｉ２で引き抜いてノードｎ
０の電位ＶＤを下降させる。
【００６８】ノードｎ０の電位ＶＤは参照電圧ＶＲＥＦ
と比較され、その電位差が差動増幅回路７０３で増幅さ
れ、差動信号ＶＤＰ，ＶＤＮとして出力される。なお、
参照電圧ＶＲＥＦは、図１では省略してあるが本実施例
のＤＬＬ回路を搭載したＤＤＲ ＳＤＲＡＭ内に設けら
れている基準電圧発生回路で発生される基準電圧であ
る。また、チャージポンプ動作開始時のノードｎ０の電
位ＶＤは参照電圧ＶＲＥＦの電位とほぼ等しいことが望
ましいため、電圧フォロワ回路７０４がＤＬＬ回路の動
作開始前にリセット信号ＲＳＴにより活性化されるとと
もに、これと同時にリセット用スイッチ７０７がオンさ
れることにより、ノードｎ０の電位ＶＤを参照電圧ＶＲ
ＥＦと同電位にさせるように構成されている。
【００６９】なお、出力アンプ７０３としてＮＭＯＳ受
けの差動増幅回路を採用している理由は、参照電圧ＶＲ
ＥＦが基板電位ＶＳＳを基準として電位が安定するよう
に生成されて供給されることと、デューティー調整回路
１０２の特性からチャージポンプ回路１０７の出力ＶＤ
ＰとＶＤＮを電源電圧ＶCCに比較的近い電位にするのが
望ましいことにある。一方、電圧フォロワ回路７０４が
ＰＭＯＳ受けの差動増幅回路で構成されている理由は、
一般的にＰＭＯＳ受けの差動増幅回路の方がＮＭＯＳ受
けの差動増幅回路よりも増幅率が高く、電圧フォロワと
しての性能が良いためである。
【００７０】以上で、本実施例のＤＬＬ回路の構成につ
いての説明を終了し、次に本実施例のＤＬＬ回路の制御
方法について説明する。
【００７１】本実施例のＤＬＬ回路においては、まず、
クロックの立ち上がりエッジの位相制御が行なわれる。
具体的には、制御開始時には、ＤＬＬ制御回路１１１か
ら出力される制御信号Ｒ＿ＬＯＣＫがロウレベルにされ
て、チャージポンプ回路１０７はレプリカ遅延回路１０
３から供給されるクロックＲＣＫＴ，ＲＣＫＢを選択し
て動作する。これにより、デューティー調整回路１２は
クロックＩＣＫＴ，ＩＣＫＢのデューティーを５０％と
するように動作する。図５および図６のような形式の可
変遅延回路１０１はデューティーが５０％からずれてい
るとクロックの立ち上がりエッジと立ち下がりエッジに
対する遅延効果が異なり、正確な遅延量の設定が行なわ
れないためである。このデューティー調整動作について
は、後に詳しく説明する。
【００７２】クロックの立ち上がりエッジの位相制御で
は、位相比較器１０４に入力されるクロックＲＣＫＴ２
の位相がＥＣＫＴ２の位相より進んでいる場合には、Ｖ
ＢＤＮパルスが出力されてバイアス電圧ＶＢの電位が下
がり、可変遅延回路１０１の遅延量を増大させ、クロッ
クＲＣＫＴ２の位相が遅れるように制御される。一方、
位相比較器１０４に入力されるクロックＲＣＫＴ２の位
相がＥＣＫＴ２の位相より遅れている場合には、ＶＢＵ
Ｐパルスが出力されてバイアス電圧ＶＢの電位が上が
り、可変遅延回路１０１の遅延量を減少させ、クロック
ＲＣＫＴ２の位相が進むように制御される。このような
フィードバックループによって、クロックＥＣＫＴ２と
ＲＣＫＴ２の位相は常に等しくなるように調整され、式
１が成り立ち、入力クロックＣＬＫ，／ＣＬＫと位相が
一致したデータＤＱ０〜ＤＱ１５が出力される。
【００７３】さらに、本実施例のＤＬＬ回路において
は、ＤＬＬが動作を開始してから立ち上がりエッジが位
相ロックするまでの期間を短縮するために３段階のロッ
クイン制御を行なっている。以下、この３段階ロックイ
ン制御を説明する。まず、ＤＬＬ動作開始直後はチャー
ジポンプ回路１０６のリセットスイッチ６１１がリセッ
ト信号ＲＳＴによりオンされることにより、出力電圧Ｖ
Ｂは電源電圧ＶＣＣにリセットされる。また、チャージ
ポンプ回路１０６の電流量を調整する制御信号ＣＮＴＲ
Ｌ０，ＣＮＴＲＬ１はハイレベルにリセットされる。
【００７４】このようにしてチャージポンプ回路１０６
の出力電圧ＶＢがＶＣＣにされると、可変遅延回路１０
１の遅延量は最小になる。このとき、ＤＬＬ動作開始直
後の出力データＤＱの立ち上がりエッジ位相は、図１４
（Ａ）に示すように、進み側（グラフは負の値で位相進
みを示す）となる。仮に、ＤＬＬ動作開始直後、データ
の位相が遅れ側（正の値）になっている場合、ＣＬＫ，
／ＣＬＫの周期（ｔＣＫ）が小さすぎてＤＬＬはロック
できないことになる。ここでは、ＤＬＬ動作開始直後の
ＤＱ出力は位相が進んでいるものとして以下説明する。
【００７５】ＤＬＬ動作開始直後に出力データＤＱの位
相が進み側にあると、位相比較器１０４は位相比較の結
果、信号ＰＨＡＳＥをハイレベルとしてＤＬＬ制御回路
１１１へ出力し、パルス信号ＶＢＤＮをチャージポンプ
回路１０６へ出力する。この時、ＤＬＬ制御回路１１か
らチャージポンプ回路１０６へ供給される制御信号ＣＮ
ＴＲＬ０がハイレベルとされるため、チャージポンプ回
路１０６のチャージダウン電流はＩ１＋Ｉ３となり、可
変遅延回路１０１の遅延量が急速に増大され、出力デー
タＤＱの位相を遅らせる（急速制御期間Ｔ１）。その
後、出力データＤＱの位相が遅れ側になったとき信号Ｐ
ＨＡＳＥはロウレベルに変化し、ＤＬＬ制御回路１１１
はこの信号ＰＨＡＳＥの変化を見て、チャージポンプ回
路１０６に対する制御信号ＣＮＴＲＬ０をロウレベルと
する。
【００７６】また、出力データＤＱの位相が遅れ側とな
った時点から、チャージポンプ回路１０６へパルス信号
ＶＢＵＰが出力される。しかして、このときＣＮＴＲＬ
０はロウレベルとなったがＣＮＴＲＬ１はハイレベルの
ままであるため、チャージポンプ回路１０６のチャージ
アップ電流はＩ１＋Ｉ２となる。ここで、図１０のチャ
ージポンプ回路１０６は、Ｉ２＜Ｉ３の関係になるよう
に電流源６０１〜６０４の電流値が調整されており、こ
れにより、急速制御期間Ｔ１よりはゆっくりと出力デー
タＤＱの位相が遅れ方向に制御される（急速制御期間Ｔ
２）。
【００７７】次に、再び位相が進み側になると、信号Ｐ
ＨＡＳＥがハイレベルとなり、チャージポンプ回路１０
６に対する制御信号ＣＮＴＲＬ１はロウレベルに変化さ
れる。この後はチャージポンプ回路１０６のチャージア
ップ電流，チャージダウン電流はともにＩ１となり、出
力データＤＱの位相が０になるように微調整を行う（通
常制御期間Ｔ３）。通常制御期間に入ってで初めて信号
ＰＨＡＳＥがロウレベルに変化したとき、クロックの立
ち上がりエッジがロックしたことになる。この時、ＤＬ
Ｌ制御回路１１１から出力される信号Ｒ＿ＬＯＣＫは立
ち上がりエッジがロックしたことを示すハイレベルに変
化される（立ち上がりエッジロック期間Ｔ４）。
【００７８】次に、クロックのデューティー制御につい
て説明する。この実施例では、クロックＲＣＫＴ，ＲＣ
ＫＢのデューティーを５０％へ制御するモードと、クロ
ックＲＣＫＢのデューティーを入力クロックＥＣＫＢと
一致させるモードとが存在し、ＤＬＬ制御回路１１１か
ら出力される信号Ｒ＿ＬＯＣＫが非ロック状態を示すロ
ウレベルの時は、クロックＲＣＫＴ，ＲＣＫＢのデュー
ティーが５０％となるように制御し、信号Ｒ＿ＬＯＣＫ
信号がロック状態を示すハイレベルの時は、クロックＲ
ＣＫＢのデューティーを入力クロックＥＣＫＢと一致さ
せる制御を行う。
【００７９】まず、クロックのデューティーを５０％に
制御する場合について説明すると、信号Ｒ＿ＬＯＣＫが
ロウレベルであるので、図１３のチャージポンプ１０７
のマルチプレクサＭＵＸ０，ＭＵＸ１は、クロックＲＣ
ＫＴ，ＲＣＫＢを選択する。ここで、図１５に示すよう
に、クロックＲＣＫＴのパルス幅が広く、クロックＲＣ
ＫＢのパルス幅が狭い場合を考えると、チャージポンプ
回路１０７において、クロックＲＣＫＴがハイレベルの
ときはノードｎ０の電位ＶＤは上昇し、逆にクロックＲ
ＣＫＢがハイレベルのときはノードｎ０の電位ＶＤは下
降する。しかして、クロックＲＣＫＴのパルス幅の方が
クロックＲＣＫＢのパルス幅よりも広いため、全体とし
てはノードｎ０の電位ＶＤは次第に上昇していく。
【００８０】これによって、ノードｎ０の電位ＶＤを差
動増幅回路７０３によって増幅した出力ＶＤＮが上昇
し、ＶＤＰが下降する。このような出力ＶＤＮ，ＶＤＰ
が図７のデューティー調整回路１０２に供給されると、
前述したようにクロックＩＣＫＴ，ＲＣＫＴのパルス幅
は減少し、クロックＩＣＫＢ，ＲＣＫＢのパルス幅は増
加し、クロックＲＣＫＴ，ＲＣＫＢのデューティーが５
０％でチャージポンプ回路１０７の出力電位ＶＤＮ，Ｖ
ＤＰは均衡する。なお、上記とは逆に、クロックＲＣＫ
Ｔのパルス幅が狭く、ＲＣＫＢのパルス幅が広い場合
は、チャージポンプ回路１０７の出力電位ＶＤＮが下降
し、ＶＤＰが上昇し、クロックＲＣＫＴ，ＲＣＫＢのデ
ューティー５０％で均衡する。そして、このように、ク
ロックＲＣＫＴ，ＲＣＫＢのデューティー５０％で均衡
している状態で、前述したレプリカ遅延回路１０３−位
相比較器１０４−可変遅延回路１０１のフィードバック
ループによる立ち上がりエッジの位相制御が行なわれ
る。
【００８１】次に、位相ロック後におけるクロックＲＣ
ＫＢのデューティーをＥＣＫＢと一致させる制御につい
て、図１６を参照しながら説明する。図１６（ａ）はク
ロックＲＣＫＢの立ち上がりエッジが遅れている場合、
図１６（ｂ）はクロックＲＣＫＢの立ち上がりエッジが
進んでいる場合を示す。なお、このデューティー制御に
入る前にクロックＲＣＫＴの立ち上がりエッジすなわち
ＲＣＫＢの立ち下がりエッジの位相合わせが終了してい
るので、図１６では、クロックＲＣＫＢとＥＣＫＢの立
ち下がりエッジは一致している。
【００８２】このように、入力ＥＣＫＴとＲＣＫＴの立
ち上がりエッジの位相は一致しているので、本来なら入
力側クロックＥＣＫＴのデューティーとＲＣＫＴのデュ
ーティーが一致していれば、ＲＣＫＢとＥＣＫＢの立ち
上がりエッジの位相は一致するはずである。しかし、図
５および図６のような構成を有する可変遅延回路１０１
では、内部の負荷の不平衡や電流駆動力の不平衡等によ
り入力側クロックＥＣＫＴ，ＥＣＫＢのデューティーに
対して、出力側クロックＲＣＫＴ，ＲＣＫＢのデューテ
ィーが変化してしまい、それによりＲＣＫＢとＥＣＫＢ
の立ち上がりエッジの位相は一致しない場合が生じる。
図１６（ａ），（ｂ）はそのような状態を示す。
【００８３】前述したように、位相ロック状態では、信
号Ｒ＿ＬＯＣＫはハイレベルとされることから、図１３
のチャージポンプ回路１０７は入力信号として位相周波
数比較器１０５の出力ＶＤＵＰ，ＶＤＤＮを選択してい
る。一方、上記のようにクロックＲＣＫＢとＥＣＫＢの
立ち上がりが一致していない場合には、図１６に示すよ
うに、両クロックの位相差と等しい幅のＶＤＤＮ信号も
しくはＶＤＵＰ信号が位相周波数比較器１０５から出力
される。このＶＤＤＮ，ＶＤＵＰ信号は、チャージポン
プ回路１０７へ供給される。そして、図１６（ａ）のよ
うにクロックＥＣＫＢの立ち上がりエッジが早ければ、
位相周波数比較器１０５から出力される信号ＶＤＤＮ，
ＶＤＵＰは、ＶＤＤＮが大きくＶＤＵＰが小さいため、
チャージポンプ回路１０７の出力ＶＤＰの電位が下降
し、ＶＤＮの電位が上昇する。
【００８４】これにより、図７のデューティー調整回路
１０２は、クロックＩＣＫＴのパルス幅を増加させ、Ｉ
ＣＫＢのパルス幅を減少させる。その結果、クロックＩ
ＣＫＴ，ＩＣＫＢのデューティーは入力側クロックＥＣ
ＫＢ，ＥＣＫＢのデューティーに近づく。この制御を数
回行なうと、クロックＲＣＫＢの立ち上がりエッジがＥ
ＣＫＢの立ち上がりエッジと一致するようになる。
【００８５】逆に、図１６（ｂ）のようにクロックＲＣ
ＫＢの立ち上がりエッジが早ければ、位相周波数比較器
１０５から出力される信号ＶＤＤＮ，ＶＤＵＰは、ＶＤ
ＵＰが大きくＶＤＤＮが小さいため、チャージポンプ回
路１０７の出力ＶＤＰの電位が上昇し、ＶＤＮの電位が
下降する。これにより、図７のデューティー調整回路１
０２は、クロックＩＣＫＴのパルス幅を減少させ、ＩＣ
ＫＢのパルス幅を増加させる。
【００８６】その結果、クロックＩＣＫＴ，ＩＣＫＢの
デューティーは入力側クロックＥＣＫＢ，ＥＣＫＢのデ
ューティーに近づく。この制御を数回行なうと、クロッ
クＲＣＫＢの立ち上がりエッジがＥＣＫＢの立ち上がり
エッジと一致する。クロックＲＣＫＢの立ち上がりエッ
ジとＥＣＫＢの立ち上がりエッジが一致すると、ＶＤＵ
Ｐ，ＶＤＤＮのパルス幅は極めて小さくなり、かつパル
ス幅が一致する。この状態で、デューティー制御は均衡
し、クロックＲＣＫＢの立ち上がりエッジとＥＣＫＢの
立ち上がりエッジが一致した状態が保たれる。なお、こ
のデューティー制御の間においても、入力クロックＥＣ
ＫＢの立ち下がりエッジとＲＣＫＢの立ち下がりエッジ
が可変遅延回路の遅延量制御によって常に一致するよう
に制御されている。よって、クロックＲＣＫＢの立ち上
がりエッジがＥＣＫＢの立ち上がりエッジと一致したこ
とで、クロックＥＣＫＢとＲＣＫＢのデューティーは一
致したと言える。
【００８７】次に、本実施例のＤＬＬ回路における位相
制御開始から位相ロック状態に到るまでの位相制御とデ
ューティー制御との関連をより具体的に説明する。な
お、ここでは、入力クロックＣＫＴのデューティーは４
０％であるとする。このとき、逆相のクロック／ＣＬＫ
のデューティーは言うまでもないが６０％である。
【００８８】図１４に示すように、ＤＬＬ回路の動作開
始から立ち上がりエッジがロックされるまでの期間Ｔ１
〜Ｔ３は、デューティーの制御はクロックＲＣＫＴ，Ｒ
ＣＫＢのデューティーが５０％に向かうように行なわれ
るため、出力データＤＱのデューティーは４０％からし
だいに変化して５０％になる。そして、立ち上がりエッ
ジがロックしたタイミングｔＬ以降は、クロックＲＣＫ
ＢのデューティーをＥＣＫＢと一致させるように制御す
るため、出力データＤＱのデューティーは５０％から速
やかに入力クロックＣＬＫのデューティー４０％に変化
する。
【００８９】なお、立ち上がりエッジがロックされるま
での期間Ｔ１〜Ｔ３は、デューティーの制御を行なわな
くても原理的に問題はない。しかし、図６に示すような
アナログ制御方式の可変遅延素子４０１は、可変遅延回
路１０１での遅延量ｔ２が大きくなると、バイアス電圧
ＮＢＩＡＳを低くしても立ち下がりエッジの遅延量は増
加するが、立ち上がりエッジの遅延量が増加しなくなる
おそれがある。そのため、サイクル時間ｔCKが大きい場
合、遅延量ｔ２が正常に制御できる限界を超えてバイア
ス電圧ＮＢＩＡＳが低くなることがある。そして、立ち
上がりエッジの遅延量が増加しなくなった場合、立ち上
がりエッジで位相がロックできなくなり、立ち上がりエ
ッジの位相制御が破綻してしまうおそれがある。
【００９０】しかしその時、本実施例のように、クロッ
クのデューティーを５０％に制御していれば、可変遅延
回路１０１の出力クロックＤＣＫＴ，ＤＣＫＢの立ち上
がりエッジの遅延量が増加しなくても、立ち下がりエッ
ジの遅延量が増加することで、デューティー調整回路１
０２の出力クロックＩＣＫＴ，ＩＣＫＢの立ち上がりエ
ッジの遅延量は増加する。これによって、バイアス電圧
ＮＢＩＡＳが低い状態で立ち上がりエッジの位相制御が
破綻するのを回避し、デューティーずれに伴なう位相ロ
ックレンジの減少を防止することができる。
【００９１】図１８は、本発明を適用したＤＬＬ回路を
塔載したＤＤＲ ＳＤＲＡＭのブロック図を示す。
【００９２】図１８のＳＤＲＡＭは、複数のメモリセル
がマトリックス状に配置された例えば４つのバンクから
なり全体で２５６メガビットのような記憶容量を有する
メモリセルアレイ２００Ａ〜２００Ｄと、外部から入力
されるアドレスＡ０〜Ａ１４を内部に取り込むアドレス
バッファ２０４と、前記アドレスバッファ２０４により
取り込まれたアドレスのうち行アドレスをラッチする行
アドレスラッチ２０５と、前記アドレスバッファ２０４
により取り込まれたアドレスのうちバンクアドレスをデ
コードしてメモリセルアレイ２００Ａ〜２００Ｄのいず
れかを選択するバンク選択回路２１２と、列アドレスを
ラッチする列アドレスラッチ２０６と、行アドレスをデ
コードしてメモリアレイ２００Ａ〜２００Ｄ内のワード
線を選択する行アドレスデコーダ２０１Ａ〜２０１Ｄ
と、ワード線の選択によりビット線に読み出された信号
を増幅するセンスアンプ回路２０３Ａ〜２０３Ｄと、列
アドレスラッチ２０６にラッチされた列アドレスを内部
で自動的に更新する列アドレスカウンタ２０７と、列ア
ドレスをデコードしてメモリアレイ２００Ａ〜２００Ｄ
内のカラム（ビット線）を選択する列アドレスデコーダ
２０３Ａ〜２０３Ｄと、外部から入力されるチップセレ
クト信号／ＣＳなどの制御信号を受けて内部の制御信号
を生成するコントロールロジック２０９と、前記メモリ
セルアレイ２００Ａ〜２００Ｄから読み出されたデータ
を外部に出力するデータ出力バッファ２１１と、前記出
力バッファ２１１から出力されるデータのタイミングを
示すデータストローブ信号ＤＱＳの出力バッファ２１５
と、前記出力バッファ２１１から出力されるデータのタ
イミングを制御する本発明に係るＤＬＬからなるクロッ
ク生成回路２１４と、外部から入力されるデータを受け
る入力バッファ２１０と、外部から入力される制御信号
に基づいてメモリセルアレイ２００Ａ〜２００Ｄのリフ
レッシュを行なうリフレッシュ制御回路２０８と、外部
から入力されるアドレス信号の一部に基づいて動作モー
ドを設定するモードレジスタ２１３などを備えている。
【００９３】前記コントロールロジック２０９に外部か
ら入力される制御信号としては、チップを選択状態にす
る前記チップセレクト信号／ＣＳの他、互いに逆相の一
対のクロックＣＬＫ，／ＣＬＫ、クロックが有効である
ことを示すクロックイネーブル信号ＣＫＥ、行アドレス
ストローブ信号／ＲＡＳ（以下、ＲＡＳ信号と称す
る）、列アドレスストローブ信号／ＣＡＳ（以下、ＣＡ
Ｓ信号と称する）、データの書込み動作を指示するライ
トイネーブル信号／ＷＥ、データの入出力タイミングを
示すデータストローブ信号ＤＱＳ、データの入出力を禁
止するデータマスク信号ＤＭなどがある。これらの信号
のうち符号の前に“／”が付されているものは、ロウレ
ベルが有効レベルであることを意味している。コントロ
ールロジック２０９は、入力コマンドのうちモードレジ
スタへの設定を指示するＭＲＳコマンドに応じて、内部
レジスタにＣＡＳレイテンシの値等が保持される。
【００９４】この実施例のＤＤＲ ＳＤＲＡＭにおいて
は、外部クロックＣＬＫ，／ＣＬＫはクロックイネーブ
ルＣＫＥ信号がハイレベルであるときコントロールロジ
ック２０９に対して有効とされる。ＤＬＬから出力され
る内部クロックはＤＤＲ ＳＤＲＡＭの読出し（ＲＥＡ
Ｄ）動作時に必要になるため、ここではＤＤＲ ＳＤＲ
ＡＭにおける読出し動作について説明する。
【００９５】ＤＤＲ ＳＤＲＡＭに限らずアドレスマル
チプレクスを採用しているＤＲＡＭ（ダイナミック・ラ
ンダム・アクセス・メモリ）は、アクティブコマンドＡ
ＣＴＶの入力により行アドレスが取り込まれてメモリセ
ルアレイ２００Ａ〜２００Ｄがアクティブ状態にされ
る。その後、読出しコマンドＲＥＡＤが入力されると列
アドレスが取り込まれてカラムの選択が行なわれる。
【００９６】ＤＤＲ ＳＤＲＡＭではデータ入出力の効
率を上げるため、４つのメモリセルアレイ２００Ａ〜２
００Ｄに分割されている。メモリセルアレイ２００Ａ〜
２００Ｄをアクティブにするために、ＣＬＫが立ち上が
り側のＣＬＫ，／ＣＬＫのクロスポイント時に、ＣＫＥ
＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ＝１，／Ｗ
Ｅ＝１という信号の組合せからなるアクティブコマンド
ＡＣＴＶが入力されると、アドレス信号Ａ０〜Ａ１４信
号はバンクアドレス信号と行アドレス信号とに分割さ
れ、それぞれバンク選択回路２１２と行アドレスラッチ
２０６へ取り込まれる。そして、バンクアドレス信号に
対応したバンクと行アドレス信号に対応したワード線が
選択されると、選択ワード線に接続されているメモリセ
ルのデータがビット線に読み出されてセンスアンプ回路
２０２Ａ〜２０２Ｄによって増幅され、保持される。
【００９７】その後、センスアンプ回路２０２Ａ〜２０
２Ｄから目的のデータを読み出すため、列アドレスを指
定する。ＣＬＫが立ち上がり側のＣＬＫ，／ＣＬＫのク
ロスポイント時に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ
＝１，／ＣＡＳ＝０，／ＷＥ＝１という信号の組合せか
らなる読出しコマンドＲＥＡＤが入力されると、アドレ
ス信号Ａ０〜Ａ１４信号はバンクアドレス信号と列アド
レス信号とに分割され、それぞれバンク選択回路２１２
と列アドレスラッチ２０６へ取り込まれる。／ＷＥ＝１
が指定されているため、コントロールロジック２０９は
読み出し動作であることを認識し、バンクアドレス信号
で指定されたバンクがアクティブであれば読み出し動作
を開始する。そして、列アドレスデコーダ２０３Ａ〜２
０３Ｄによって選択されたカラムのデータはデータ出力
バッファ２１１へ読み出され、ＤＬＬ２１４から出力さ
れる内部クロックのタイミングでラッチされる。ＤＬＬ
２１４から出力される内部クロックは、前述したよう
に、データ出力バッファ２１１における遅延の分だけ、
ＣＬＫ，／ＣＬＫに対して早い位相を持っているため、
出力データＤＱは外部クロックＣＬＫ，／ＣＬＫと同位
相となる。
【００９８】また、ＤＤＲ ＳＤＲＡＭは、アクティブ
コマンドＡＣＴＶが発行されてから読出しコマンドＲＥ
ＡＤが発行できるようになるまでのサイクル数、読出し
コマンドＲＥＡＤが発行されてからデータが出力される
までのサイクル数、ＤＬＬのオン／オフなど、様々な動
作条件を内部レジスタ２１３に保持する。この内部レジ
スタ２１３の値を書きかえるためのコマンドが存在す
る。ＤＤＲ ＳＤＲＡＭは大きく分けて２種類の内部レ
ジスタが存在し、それぞれＭＲＳ（モードレジスタセッ
ト）コマンド及びＥＭＲＳ（エクステンディッドモード
レジスタセット）コマンドで内容を書きかえる。ＣＬＫ
が立ち上がり側のＣＬＫ，／ＣＬＫのクロスポイント時
に、ＣＫＥ＝１，／ＣＳ＝０，／ＲＡＳ＝０，／ＣＡＳ
＝０，／ＷＥ＝０という信号の組合せが入力され、例え
ばその時のアドレス信号Ａ１４の値が“０”の場合はＭ
ＲＳコマンド、Ａ１４が“１”の場合にはＥＭＲＳコマ
ンドとなる。Ａ１４以外のアドレスの入力によって、レ
ジスタの内容が適宜書き換えられる。
【００９９】また、ＤＬＬ２１４は、電源投入直後もし
くはセルフリフレッシュ状態から抜けたときにモードレ
ジスタ設定コマンドＭＲＳやセルフリフレッシュ終了コ
マンドＳＥＬＦＸが入力されることにより動作を開始す
るようにされる。この時ＤＤＲ ＳＤＲＡＭの規格によ
って、図１７に示すように、モードレジスタ設定コマン
ドＭＲＳやセルフリフレッシュ終了コマンドＳＥＬＦＸ
が入力されてから、最低でも２００サイクルの期間ＲＥ
ＡＤコマンドを投入することは禁止されている。したが
って、この２００サイクルの間に、ＤＬＬでの位相ロッ
ク動作が完了すればよく、前記実施例のＤＬＬではその
ような位相ロックが可能である。しかも、モードレジス
タ設定コマンドＭＲＳやセルフリフレッシュ終了コマン
ドＳＥＬＦＸが入力されるときに、クロックの周期が変
更されていても前記実施例のＤＬＬを搭載したＳＤＲＡ
Ｍでは周期に応じた位相ロックが行なわれる。従って、
クロック周波数の遅い低消費電力モードを有するシステ
ムでは、前記実施例のＤＬＬを搭載したＳＤＲＡＭの消
費電力も低減することができる。
【０１００】以上、本発明よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、本実
施例ではクロックのデューティー調整回路を可変遅延回
路の出力直後に設けたが、デューティー調整機能は可変
遅延回路１０１内に設けることも可能である。また、実
施例のデューティー調整回路１０２は、クロックＤＣＫ
Ｔ，ＤＣＫＢのデューティーを調整しつつ増幅する形式
の回路で構成されているが、それぞれの機能を独立さ
せ、デューティー調整回路＋小信号増幅回路のような構
成を有する回路を用いてもかまわない。
【０１０１】さらに、クロックのデューティー制御を行
う信号（例えばＶＤＰ，ＶＤＮ）をＤＬＬ外部に出力し
て、入力バッファ回路１４０や出力データラッチ回路１
２１やデータ出力バッファ１２２でデューティー調整を
行なうようにし良い。ただし、ＤＬＬ外部でデューティ
ー調整を行なう場合には、レプリカ遅延回路１０３にも
デューティー調整機能を付加する必要がある。 さら
に、本実施例で用いた可変遅延回路１０１は、クロック
ＥＣＫＴ，ＥＣＫＢのデューティーが５０％から外れて
いる場合、遅延制御特性が悪化する場合が考えられるた
め、入力バッファ回路１４０においてＲ＿ＬＯＣＫ信号
の状態に係わらずクロックＥＣＫＴ，ＥＣＫＢのデュー
ティーが５０％になるよう制御し、ＤＬＬ回路内部で出
力データＤＱとデータストローブ信号ＤＱＳのデューテ
ィーが入力クロックＣＬＫと等しくなるように制御する
と言う応用例も考えられる。
【０１０２】また、本実施例では、Ｒ＿ＬＯＣＫ信号を
用いて立ち上がりエッジの位相ロックを検出し、Ｒ＿Ｌ
ＯＣＫ信号に応じてデューティーを制御する方式を変更
するように構成したが、立ち上がりエッジの位相ロック
を検出することが困難な制御の場合には、ある決められ
た期間で立ち上がりエッジを確実に位相ロックできるよ
うに設計し、その期間が過ぎる前はデューティーを５０
％に制御するかもしくは無制御とし、その期間が過ぎた
後は出力データＤＱとデータストローブ信号ＤＱＳのデ
ューティーが入力クロックＣＬＫと等しくなるように制
御すると言う方式も考えられる。
【０１０３】また、本方式はＤＬＬ回路に限定するもの
ではなく、基準となるクロックに位相を一致させるよう
に制御する他のクロック生成回路においても有効な発明
である。例えば、ＰＬＬ（フェイズ・ロックド・ルー
プ），ＳＭＤ（シンクロナス・ミラー・ディレイ），Ｎ
ＤＣ（ネガティブ・ディレイ・サーキット），ＢＤＤ
（バイ・ディレクショナル・ディレイ）などを用いたク
ロック生成回路にデューティー調整回路を設け、立ち上
がりエッジをＰＬＬ，ＳＭＤ，ＮＤＣ，ＢＤＤで制御
し、立ち下がりエッジをデューティー調整回路で制御す
ると言った方式が考えられる。さらに、クロックの立ち
下がりエッジで遅延量を制御し、立ち上がりエッジでデ
ューティーを制御すると言った方式も考えられる。
【０１０４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、以
下の通りである。
【０１０５】すなわち、本発明を適用したクロック生成
回路は、クロックの立ち上がりエッジと立ち下がりエッ
ジの双方において高精度な位相制御を行なうことが可能
になり、出力クロックのデューティーを入力クロックの
デューティーに一致させることができる。また、可変遅
延回路の動作が限界に達し、立ち下がりエッジの遅延量
は大きくなるが、立ち下がりエッジの遅延量は大きくな
らないような状態でも立ち上がりエッジの位相ロックを
行なうことができる。
【図面の簡単な説明】
【図１】本発明を適用したＤＬＬ回路の一実施例の概略
構成を示すブロック図である。
【図２】実施例のＤＬＬ回路における１ＣＫロック状態
と２ＣＫロック状態における外部クロックの周期と内部
遅延との関係を示す説明図である
【図３】実施例のＤＬＬ回路におけるハーモニックロッ
クを説明するタイミング図である
【図４】本発明を適用して有効な半導体記憶装置の一例
としてのＳＤＲＡＭにおけるに入力バッファ回路の具体
例を示す回路図である。
【図５】実施例のＤＬＬ回路における可変遅延回路の具
体例を示すブロック図である。
【図６】実施例のＤＬＬ回路における可変遅延回路を構
成する可変遅延素子の具体例を示す回路図である。
【図７】実施例のＤＬＬ回路におけるデューティー調整
回路の具体例を示す回路図である。
【図８】図７のデューティー調整回路の動作を示す波形
図である。
【図９】実施例のＤＬＬ回路における位相比較器の具体
例を示すブロック図である。
【図１０】実施例のＤＬＬ回路における第１のチャージ
ポンプ回路１０４の具体例を示す回路図である。
【図１１】実施例のＤＬＬ回路におけるカレントミラー
型バイアス回路の具体例を示す回路図である。
【図１２】実施例のＤＬＬ回路における位相周波数比較
器の具体例を示すブロック図である。
【図１３】実施例のＤＬＬ回路における第２のチャージ
ポンプ回路１０７の具体例を示す回路図である。
【図１４】実施例のＤＬＬ回路が位相ロックするまでの
各信号の遷移を示すタイミング図である。
【図１５】図１３のチャージポンプ回路の動作を示すタ
イミング図である。
【図１６】実施例のＤＬＬ回路において出力クロックの
立ち下がりエッジを入力クロックの立ち下がりと一致さ
せるときの各信号の遷移を示すタイミング図である。
【図１７】ＳＤＲＡＭにおけるＳＥＬＦＸコマンド入力
からＲＥＡＤコマンド投入までのサイクル数を説明する
タイミング図である。
【図１８】本発明を適用したＤＬＬ回路を用いたＤＤＲ
ＳＤＲＡＭの実施例を示すブロック図である。
【符号の説明】
１０１ 可変遅延回路 １０２ デューティー調整回路 １０３ レプリカ遅延回路 １０４ 位相比較器 １０５ 位相周波数比較器 １０６，１０７ チャージポンプ回路 １０８ バイアス回路 １０９，１１０ 分周回路 １１１ ＤＬＬ制御回路 １２０ データ出力回路 １３０ データストローブ信号出力回路 １４０ 入力バッファ回路 ４０１ 可変遅延素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 千ヶ崎 英夫 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 宮下 広基 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B024 AA03 AA15 BA21 BA23 CA07 5B079 BA20 BB10 BC03 CC02 DD05 DD06 DD20 5J001 AA04 BB00 BB05 BB08 BB11 BB12 BB14 BB24 BB25 CC00 DD06 5J106 AA04 CC24 CC31 CC52 CC58 CC59 DD01 DD24 DD32 DD42 DD43 DD48 GG10 HH02 KK05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの入力端子と、少なくと
    も１つの出力端子と、 前記入力端子に信号が入力された時刻から前記出力端子
    より信号が出力するまでの時間に対応した所定の遅延を
    入力信号に付与する固定遅延付与手段と、 遅延時間制御端子を備え、該遅延時間制御端子への制御
    電圧に応じて入力信号に遅延を与えて出力する可変遅延
    回路と、 デューティー制御端子を備え、該デューティー制御端子
    への制御電圧に応じて入力された信号のパルス幅を変化
    させてデューティー比を調整するデューティー調整回路
    と、 上記遅延時間制御電圧を生成する遅延時間制御手段と、 上記デューティー制御端子に印加される制御電圧を生成
    するデューティー制御手段とを有することを特徴とする
    クロック生成回路。
  2. 【請求項２】 前記固定遅延付与手段は、前記入力端子
    から前記可変遅延回路までの信号経路の遅延と、前記可
    変遅延回路から前記出力端子までの信号経路の遅延との
    和に相当する固定遅延を入力信号に付与することを特徴
    とする請求項１に記載のクロック生成回路。
  3. 【請求項３】 前記遅延時間制御手段は、前記固定遅延
    付与手段から出力された信号の位相と前記可変遅延回路
    に入力される信号の位相とを比較し位相差に応じた信号
    を出力する位相比較回路と、該位相比較回路から出力さ
    れる位相差に応じた信号に基づいて前記遅延時間制御端
    子に印加される制御電圧を生成する制御電圧生成手段と
    から構成されていることを特徴とする請求項１または２
    に記載のクロック生成回路。
  4. 【請求項４】 前記デューティー制御手段は、前記可変
    遅延回路の入力側の信号の位相と前記可変遅延回路の出
    力側の信号の位相とを比較し位相差に応じた信号を出力
    する第２の位相比較回路と、該第２の位相比較回路から
    出力される位相差に応じた信号に基づいて前記デューテ
    ィー制御端子に印加される制御電圧を生成する第２の制
    御電圧生成手段とから構成されていることを特徴とする
    請求項１ないし３のいずれかに記載のクロック生成回
    路。
  5. 【請求項５】 前記デューティー調整回路は前記可変遅
    延回路の後段側に設けられ、前記固定遅延付与手段はさ
    らにそのデューティー調整回路の後段側に設けられると
    ともに、前記デューティー調整回路は、前記固定遅延付
    与手段から出力される信号のデューティー比を、前記可
    変遅延回路の入力信号のデューティー比と同一にするよ
    うパルス幅を変化させることを特徴とする請求項１ない
    し４のいずれかに記載のクロック生成回路。
  6. 【請求項６】 前記遅延時間制御手段は、前記可変遅延
    回路に入力される信号の立ち上がりまたは立ち下がりエ
    ッジの位相と、前記固定遅延付与手段から出力される信
    号の立ち上がりまたは立ち下がりエッジの位相と、を比
    較し位相差に応じて前記遅延時間制御端子に印加される
    制御電圧を生成し、 前記デューティー制御手段は、前記可変遅延回路に入力
    される信号の立ち下がりまたは立ち上がりエッジの位相
    と、前記固定遅延付与手段から出力される信号の立ち下
    がりまたは立ち上がりエッジの位相と、を比較し位相差
    に応じて前記デューティー制御端子に印加される制御電
    圧を生成するように構成されていることを特徴とする請
    求項４または５に記載のクロック生成回路。
  7. 【請求項７】 前記可変遅延回路は入力された差動信号
    を遅延して差動信号として出力するように構成されると
    ともに、前記固定遅延付与手段から出力される信号も差
    動信号であり、前記デューティー制御手段は前記固定遅
    延付与手段から出力される差動信号に基づいて前記デュ
    ーティー制御端子に印加される制御電圧を発生可能に構
    成されていることを特徴とする請求項４ないし６のいず
    れかに記載のクロック生成回路。
  8. 【請求項８】 前記遅延時間制御手段を構成する前記位
    相比較回路は、比較される２つの信号の位相の進みまた
    は遅れを示す信号を出力するように構成されるととも
    に、該位相の進みまたは遅れを示す信号に基づいて位相
    ロック状態を判定する位相ロック判定手段が設けられ、
    該位相ロック判定手段から出力される位相ロック状態を
    示す信号に基づいて前記デューティー制御手段が前記第
    ２の位相比較回路から出力される位相差に応じた信号ま
    たは前記固定遅延付与手段から出力される差動信号を選
    択し、選択した信号に基づいて前期デューティー制御端
    子に印加される制御電圧の生成を行なうように構成され
    ていることを特徴とする請求項８に記載のクロック生成
    回路。
  9. 【請求項９】 請求項１ないし８のいずれかに記載のク
    ロック生成回路を備え、該クロック生成回路に外部から
    供給されるクロック信号を入力して生成されたクロック
    信号をタイミング信号としてデータ出力を行なうように
    構成されてなることを特徴とする半導体記憶装置。
  10. 【請求項１０】 少なくとも１つの入力端子と、少なく
    とも１つの出力端子と、前記入力端子に信号が入力され
    た時刻から前記出力端子より信号が出力するまでの時間
    に対応した所定の遅延を付与する固定遅延付与手段と、
    遅延時間制御端子を備え該遅延時間制御端子への制御電
    圧に応じて入力信号に遅延を与えて出力する可変遅延回
    路と、デューティー制御端子を備え該デューティー制御
    端子への制御電圧に応じて入力入力された信号のパルス
    幅を変化させてデューティー比を調整するデューティー
    調整回路と、上記遅延時間制御電圧を生成する遅延時間
    制御手段と、上記デューティー制御電圧を生成するデュ
    ーティー制御手段とを有するクロック生成回路におい
    て、 まず入力信号の立ち上がりエッジまたは立ち下がりエッ
    ジのいずれかに基づいて前記可変遅延回路により信号の
    位相を調整した後、他のエッジに基づいて前記デューテ
    ィー調整回路によりデューティー比の調整を行なうこと
    を特徴とするクロック生成回路の制御方法。
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