KR100933805B1 - 듀티비 보정회로 및 그를 포함하는 지연고정루프회로 - Google Patents

듀티비 보정회로 및 그를 포함하는 지연고정루프회로 Download PDF

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Abstract

본 발명은 회로의 면적 및 전력소모를 줄일 수 있는 듀티비 보정회로를 포함하는 지연고정루프회로에 관한 것으로서, 본 발명에 따른 지연고정루프회로는 메모리 장치의 위상스큐를 보상하기 위해, 외부클럭을 지연시켜 내부클럭을 출력하는 지연고정루프부; 보정신호에 응답해 상기 내부클럭을 지연시켜 지연내부클럭을 생성하는 지연부; 상기 보정신호에 응답해 상기 내부클럭 및 상기 지연내부클럭의 논리레벨을 비교하여, 상기 지연내부클럭의 지연량만큼 상기 내부클럭의 하이레벨 구간이 증가 또는 감소된 보정클럭을 출력하는 듀티비 보정부; 및 상기 보정클럭의 듀티비에 따라 상기 보정신호를 출력하는 듀티비 감지부를 포함한다.
듀티비, 지연량

Description

듀티비 보정회로 및 그를 포함하는 지연고정루프회로{DUTY CYCLE CORRECTION CIRCUIT AND DELAY LOCKED LOOP CIRCUIT INCLUDING THE SAME}
본 발명은 듀티비 보정회로 및 그를 포함하는 지연고정루프회로에 관한 것으로, 보다 상세하게는 회로의 면적 및 전력소모를 줄일 수 있는 듀티비 보정회로 및 그를 포함하는 지연고정루프회로에 관한 것이다.
일반적으로 지연고정루프회로는 예를 들어 동기식 반도체 메모리 장치의 외부로부터 입력되는 클럭을 이용하여 상기 메모리 장치로부터 출력되는 데이터의 타이밍을 제어하는 회로이다.
상기 메모리 장치의 출력 데이터가 오류 없이 칩셋으로 전송되기 위해서는 상기 메모리 장치와 상기 칩셋이 클럭에 동기되어야 한다. 그러나, 상기 메모리 장치로 입력되는 외부 클럭은 상기 메모리 장치의 내부 회로에 의해 지연되기 때문에 외부 클럭과 내부 클럭간에 위상차가 발생한다. 지연고정루프회로는 상기 메모리 장치 내부 회로에 의해 발생되는 위상 스큐(Clock Skew)를 보상하여 상기 메모리 장치로부터 출력되는 데이터와 클럭간의 위상차를 제거한다.
한편, 상기 메모리 장치에서 클럭의 듀티비가 정확하게 제어되는 것은 매우 중요하다. 듀티비는 클럭의 한 주기 동안 하이레벨 구간이 점유하는 시간과 로우레벨 구간이 점유하는 시간의 비를 의미한다. 예를 들어 50:50의 듀티비는 1클럭 사이클(cycle)동안 하이레벨 구간과 로우레벨 구간이 각각 점유하는 시간이 동일하다는 것을 의미한다.
클럭의 듀티비가 정확하게 제어되지 않으면 데이터의 마진이 확보되지 않아 데이터가 왜곡될 수 있다. 특히 DDR 방식의 반도체 메모리 장치는 클럭의 상승 에지(rising edge) 뿐만 아니라 하강 에지(falling edge)에서도 데이터가 입출력되기 때문에, DDR 방식의 동기식 반도체 메모리 장치에서는 데이터 구간의 마진 확보와 관련하여 클럭의 듀티비가 더욱 중요하다. 듀티비 보정회로는 클럭의 듀티비를 50:50으로 보정한다.
도 1은 종래의 듀티비 보정회로를 포함하는 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 종래의 지연고정루프회로는 제1지연고정루프부(101), 제2지연고정루프부(131) 및 듀티비 보정회로부(151)로 구성된다.
제1지연고정루프부(101)는 제1위상비교부(103), 제1지연부(105) 및 제1레플리카모델부(107)로 구성된다. 제2지연고정루프부(131)는 제2위상비교부(133), 제2지연부(135) 및 제2레플리카모델부(137)로 구성된다. 듀티비 보정회로부(151)는 위상혼합부(153) 및 듀티비 감지부(155)로 구성된다.
제1위상비교부(103)는 외부클럭(ext_clk)과 제1레플리카 모델부(105)로부터 출력되는 제1피드백클럭(fb_1)의 위상을 비교한다. 제1레플리카 모델부(105)는 반도체 장치 내부의 클럭 지연성분이 모델링되어 있으며 제1내부클럭(clk_1)을 입력받아 제1피드백클럭(fb_1)을 출력한다. 위상비교결과(cmp_1)는 제1지연부(105)로 입력된다. 제1지연부(105)는 외부클럭(ext_clk)과 제1피드백클럭(fb_1)의 위상을 일치시키기 위해 지연량을 조절하여 외부클럭(ext_clk)을 지연시키고 지연고정된 제1내부클럭(clk_1)을 출력한다.
제2지연고정루프부(131) 역시 제1지연고정루프부(101)와 유사한 동작을 수행하여 외부클럭(ext_clk)과 제2피드백클럭(fb_2)의 위상을 일치시키고 지연고정된 제2내부클럭(clk_2)을 출력한다. 제2내부클럭(clk_2)과 제1내부클럭(clk_1)의 라이징 에지는 서로 위상일치된다. 그러나 제2지연부(135)는 외부클럭(ext_clk)을 반전시켜 출력하기 때문에 제2내부클럭(clk_2)의 듀티비는 제1내부클럭(clk_1)의 듀티비와 반대이다. 제2지연부(135)의 출력단의 버블은 반전을 의미한다. 예컨대 제1내부클럭(clk_1)의 듀티비가 40:60이라면 제2내부클럭(clk_2)의 듀티비는 60:40이 된다.
제1내부클럭(clk_1)과 제2내부클럭(clk_2)은 듀티비 보정회로부(151)로 입력된다. 듀티비 감지부(155)는 제1내부클럭(clk_1)과 제2내부클럭(clk_2)의 듀티비를 감지하여 보정신호(crtl)를 위상혼합부(153)로 출력한다.
위상혼합부(153)는 보정신호(crtl)에 응답해 제1내부클럭(clk_1)과 제2내부 클럭(clk_2)의 듀티비를 보정한다. 위상혼합부(153)는 제1내부클럭(clk_1)과 제2내부클럭(clk_2)의 듀티비에 따라 구동력을 달리하여 제1내부클럭(clk_1)과 제2내부클럭(clk_2)을 구동시켜 제1내부클럭(clk_1)과 제2내부클럭(clk_2)의 위상을 혼합한다.
위상혼합부(153)는 보정신호(crtl)에 응답해 턴온/오프되며 제1내부클럭(clk_1) 및 제2내부클럭(clk_2) 각각을 서로 달리 구동하도록 다수의 인버터로 구성될 수 있다. 그리고 보정신호(crtl)에 응답해 턴온되는 인버터가 많을수록 제1내부클럭(clk_1) 또는 제2내부클럭(clk_2)은 강하게 구동된다.
도 2는 도 1의 위상혼합부(153)의 동작을 설명하기위한 도면으로서 제1내부클럭(clk_1)과 제2내부클럭(clk_2)의 하이레벨 구간을 나타내는 도면이다.
도 2에 도시된 제1내부클럭(clk_1)의 하이레벨 구간은 제1내부클럭(clk_1)의 로우레벨 구간보다 좁다.
위상혼합부(153)는 보정신호(crtl)에 응답해 구동력을 조절하여 제1내부클럭(clk_1)과 제2내부클럭(clk_2)을 구동한다. 제2내부클럭(clk_2)이 제1내부클럭(clk_1)보다 더 강하게 구동되면 위상혼합부(153)의 출력신호의 폴링에지는 제2내부클럭(clk_2)의 폴링에지 쪽으로 이동된다. 그리고 제1내부클럭(clk_1)이 제2내부클럭(clk_2)보다 더 강하게 구동되면 위상혼합부(153)의 출력신호의 폴링에지는 제1내부클럭(clk_1)의 폴링에지에 쪽으로 이동된다.
도 3은 도 1의 지연고정루프회로에 의한 클럭의 타이밍 도이다.
외부클럭(ext_clk)의 듀티비는 50:50이 아니며 하이레벨 구간이 로우레벨 구간보다 좁다. 제1내부클럭(clk_1)은 제1위상비교부(103)의 위상비교결과(cmp_1)에 응답한 지연량만큼 제1지연부(105)에 의해 지연된다. 제2내부클럭(clk_2) 역시 제2위상비교부(133)의 위상비교결과(cmp_2)에 응답한 지연량만큼 제2지연부(135)에 의해 지연된다. 제2내부클럭(clk_2)의 라이징 에지는 제1내부클럭(clk_1)의 라이징 에지와 위상일치하나 듀티비는 반대이다.
제1내부클럭(clk_1)과 제2내부클럭(clk_2)의 듀티비가 반대이므로 듀티비 감지부(155)는 제1내부클럭(clk_1)을 구동하는 인버터의 개수와 제2내부클럭(clk_2)을 구동하는 인버터의 개수가 동일하도록 인버터를 턴온시키는 보정신호(crtl)를 출력한다. 위상혼합부(153)는 상기 턴온된 인버터에 의해 제1내부클럭(clk_1)과 제2내부클럭(clk_2)을 구동하여 제1내부클럭(clk_1)과 제2내부클럭(clk_2)의 위상을 혼합한다. 혼합결과 제1내부클럭(clk_1) 및 제2내부클럭(clk_2) 각각의 듀티비는 50:50이 된다.
그러나 전술한 바와 같이, 종래의 지연고정루프회로는 두 개의 클럭을 생성하여 듀티비를 보정하였기 때문에 두개의 지연고정루프부를 구비하였다. 따라서 종래의 지연고정루프회로는 회로의 면적이 넓고 전력소모가 많은 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 회로의 면적 및 전력소모를 줄일 수 있는 듀티비 보정회로 및 그를 포함하는 지연고정루프회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 메모리 장치의 위상스큐를 보상하기 위해, 외부클럭을 지연시켜 내부클럭을 출력하는 지연고정루프부; 보정신호에 응답해 상기 내부클럭을 지연시켜 지연내부클럭을 생성하는 지연조절부; 상기 보정신호에 응답해 상기 내부클럭 및 상기 지연내부클럭의 논리레벨을 비교하여, 상기 지연내부클럭의 지연량만큼 상기 내부클럭의 하이레벨 구간이 증가 또는 감소된 보정클럭을 출력하는 듀티비 보정부; 및 상기 보정클럭의 듀티비에 따라 상기 보정신호를 출력하는 듀티비 감지부를 포함하는 지연고정루프회로를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 보정신호에 응답해 클럭을 지연시켜 지연클럭을 생성하는 지연조절부; 상기 보정신호에 응답해 상기 클럭 및 상기 지연클럭의 논리레벨을 비교하여 상기 지연클럭의 지연량만큼 상기 클럭의 하이레벨 구간이 증가 또는 감소된 보정클럭을 출력하는 듀티비 보정부; 및 상기 보정클럭의 듀티비에 따라 상기 보정신호를 출력하는 듀티비 감지부를 포함하는 듀티비 보정회로를 제공한다.
본 발명에 따르면, 듀티비를 보정하기 위해 하나의 지연고정루프회로부만을 이용함으로써 지연고정루프회로의 면적 및 소비전력을 줄일 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 지연고정루프회로의 구성도이다.
도면에 도시된 바와 같이 본 발명에 따른 지연고정루프회로는, 지연고정루프부(401), 지연조절부(413), 듀티비 보정부(415), 듀티비 감지부(411)을 포함한다.
본 발명의 지연고정루프부(401)는 지연부(403), 위상비교부(405), 레플리카모델부(407)를 포함하며 도 1에 도시된 종래의 지연고정루프부(101, 131)와 같이 반도체 메모리 장치의 위상스큐를 보상하기 위해 외부클럭(ext_clk)을 지연시켜 내부클럭(clk)을 출력한다. 그러나 본 발명의 지연고정루프회로는 종래기술과 달리 하나의 지연고정루프부(401)만을 이용하여 내부클럭(clk)의 듀티비를 보정할 수 있다. 따라서 본 발명은 종래의 지연고정루프회로에 비해 회로의 면적 및 전력소모를 줄일 수 있는 장점이 있다.
듀티비 감지부(411)는 듀티비 보정부(415)의 출력신호인 보정클럭(clk_out)의 듀티비에 따라 충방전되는 보정신호(crtl, crtlb)를 출력한다. 보정신호(crtl, crtlb)는 보정클럭(clk_out) 및 반전보정클럭(clk_outb)의 듀티비에 따라 반대의 논리레벨로 천이하는 신호이다. 예컨대 보정클럭(clk_out)의 하이레벨 구간이 로우레벨 구간보다 좁다면 보정신호(crtl)는 하이레벨로 천이하며 보정신호(crtlb)는 로우레벨로 천이한다. 그리고 보정클럭(clk_out)의 하이레벨 구간이 로우레벨 구간보다 넓다면 보정신호(crtl)는 로우레벨로 천이하며 보정신호(crtlb)는 하이레벨로 천이한다.
지연조절부(401)는 보정신호(crtl, crtlb)에 응답해 지연량을 결정하여 내부클럭(clk)을 지연한다. 지연부(403)로부터 출력된 내부클럭(clk)과 지연조절부(413)로부터 출력된 지연내부클럭(clkd)은 듀티비 보정부(431)로 입력된다.
듀티비 보정부(415)는 내부클럭(clk)과 지연내부클럭(clkd)의 논리레벨을 비교하여 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 좁을 경우 제1논리연산을 수행하며 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 넓을 경우 제2논리연산을 수행한다. 보정신호(crtl, crtlb)에 따라 제1논리연산 및 제2논리연산이 선택되어 수행된다.
일실시예로서, 제1논리연산 및 제2논리연산은 각각 내부클럭(clk)과 지연내부클럭(clkd)간의 논리합(OR) 연산 및 논리곱(AND) 연산일 수 있다. 다른 일실시예로서, 제1논리연산 및 제2논리연산은 각각 내부클럭(clk)과 지연내부클럭(clkd)간의 부정 논리합(OR) 연산 및 부정 논리곱(AND) 연산일 수 있다. 이하에서는 제1논 리연산 및 제2논리연산이 각각 내부클럭(clk)과 지연내부클럭(clkd)간의 논리합(OR) 연산 및 논리곱(AND) 연산인 일실시예에 대해 설명된다.
지연내부클럭(clkd)의 듀티비와 내부클럭(clk)의 듀티비는 동일하다. 따라서 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 좁을 경우, 제1논리연산은 지연내부클럭(clkd)의 지연량만큼 내부클럭(clk)의 하이레벨 구간의 폭을 증가시킨다. 그리고 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 넓은 경우 제2논리연산은 지연내부클럭(clkd)의 지연량만큼 내부클럭(clk)의 하이레벨 구간의 폭을 감소시킨다. 한편, 내부클럭(clk)의 하이레벨 구간이 증감되어도 내부클럭(clk)의 주기는 유지되도록 하기위해 내부클럭(clk)의 하이레벨 구간이 증가될 경우 로우레벨 구간을 감소시키며, 하이레벨 구간이 감소할 경우 로우레벨 구간을 증가시킨다. 이와 같이 듀티비 보정부(431)는 내부클럭(clk)의 듀티비를 보정하여 보정클럭(clk_out)을 생성한다.
결국, 본 발명에 따르면 하나의 지연고정루프부로부터 출력되는 내부클럭(clk)과 이를 지연시킨 지연내부클럭(clkd)에 기초하여 듀티비가 보정됨으로써 회로의 면적 및 전력소모가 감소될 수 있다.
도 5는 도 4의 듀티비 감지부(411)의 상세 구성도이다.
도면에 도시된 바와 같이 듀티비 감지부(411)는 위상분리수단(501) 및 차지펌프수단(503)을 포함한다.
위상분리수단(501)은 듀티비 보정부(411)로부터 출력되는 보정클 럭(clk_out)을 반전시킨 반전보정클럭(clk_outb)을 생성하여 보정클럭(clk_out)과 함께 차지펌프수단(503)으로 출력한다.
차지펌프수단(503)은 보정클럭(clk_out) 및 반전보정클럭(clk_outb) 각각의 듀티비에 응답해 충방전되는 보정신호(crtl, crtlb)를 생성한다.
보정클럭(clk_out) 및 반전보정클럭(clk_outb)은 차지펌프수단(531)의 제1 및 제2엔모스 트랜지스터(T1, T2)로 각각 입력된다. 바이어스 전압에 따라 바이어스 트랜지스터(505)가 온/오프 제어되며, 전류미러(507, 509) 또한 온/오프 제어된다. 전류원(511, 513)은 차지펌프수단(531)에 전류를 공급한다.
한편, 보정클럭(clk_out)은 3가지 경우의 듀티비를 가질 수 있다. 즉 보정클럭(clk_out)은 하이레벨 구간이 로우레벨 구간과 동일하거나, 작거나 또는 동일할 수 있다. 이하에서는 각 경우에 대해 설명된다.
보정클럭(clk_out)의 하이레벨 구간이 로우레벨 구간보다 작은 경우 보정클럭(clk_out)의 하이레벨 구간은 반전보정클럭(clk_outb)의 하이레벨 구간보다 작기 때문에 제1엔모스 트랜지스터(T1)의 턴온 시간이 제2엔모스 트랜지스터(T2)의 턴온 시간보다 작다.
따라서 A노드에서 제2엔모스 트랜지스터쪽(T2)으로 흐르는 전류량이 B노드에서 제1엔모스 트랜지스터(T1)쪽에서 흐르는 전류량보다 많다. 결국, 제2엔모스 트랜지스터(T2)쪽으로 흐르는 많은 전류량 때문에 제2커패시터(C2)에는 전하가 많이 충전될 수 없어 보정신호(crtlb)의 논리레벨은 하강한다. 반면 제1엔모스 트랜지스터(T1) 쪽으로는 적은 전류만 흐르므로 제1커패시터(C1)에는 전하가 많이 충전 되어 보정신호(crtl)의 논리레벨은 상승한다.
반대로 보정클럭(clk_out)의 하이레벨 구간이 반전보정클럭(clk_outb)의 하이레벨 구간보다 넓은 경우 제1엔모스 트랜지스터(T1)의 턴온 시간이 제2엔모스 트랜지스터(T2)의 턴온 시간보다 길다. 따라서 제1커패시터(C1)보다 제2커패시터(C2)에 전하가 많이 충전되고 보정신호(crtlb)의 논리레벨은 상승하며 보정신호(crtl)의 논리레벨은 하강한다.
보정클럭(clk_out)의 하이레벨 구간과 반전보정클럭(clk_outb)의 하이레벨 구간이 동일한 경우 제1 및 제2커패시터(C1, C2)에 같은 양의 전하가 충전되므로 보정신호(crtl, crtlb)는 반대의 논리레벨로 천이하지 않는다.
각각의 듀티비에 따른 보정신호(crtl, crtlb)는 후술되는 지연조절부(413), 듀티비 감지부(411)에서 제어신호로서 사용된다.
도 6은 도4의 지연조절부(413)의 상세 구성도이다.
도면에 도시된 바와 같이 지연조절부(413)는 보정신호(crtl, crtlb)의 논리레벨 차이를 감지해 내부클럭(clk)의 지연량을 결정하는 지연결정수단(601); 및 지연결정수단(601)의 결과에 응답해 내부클럭(clk)을 지연하는 지연라인수단(607)을 포함한다. 지연결정수단(601)은 UP/DOWN신호 발생기(603) 및 카운터(605)를 포함한다.
UP/DOWN신호 발생기(603)는 보정신호(crtl, crtlb)를 입력받아 UP/DOWN신호를 생성한다. UP/DOWN신호 발생기(603)는 XOR게이트로 구성될 수 있다. 내부클 럭(clk)의 듀티비가 50:50이 되지않아 보정신호(crtl, crtlb)의 논리레벨이 반대의 논리레벨일 경우 UP/DOWN신호 발생기는 UP신호를 출력한다. 내부클럭(clk)의 듀티비가 50:50이면 보정신호(crtl, crtlb)가 반대의 논리레벨로 천이하지 않고 UP/DOWN신호 발생기(603)는 DOWN신호를 출력한다.
카운터(605)는 UP신호에 응답해 값이 증가하는 이진코드(code<0:n>)를 출력한다. 예컨대 이진코드(code<0:n>)의 값은 001이 초기값으로 설정되고 010, 100과 같이 증가할 수 있다. 카운터(605)는 DOWN신호에 응답해서는 이진코드(code<0:n>)의 값을 증가시키지 않는다.
이진코드(code<0:n>)의 값이 증가할수록 지연내부클럭(clkd)의 지연량은 증가한다. 이진코드(code<0:n>)의 비트수(n+1)는 지연라인수단(607)과의 관계에 의해 결정된다. 지연라인수단(631)가 지연시킬 수 있는 지연량이 커질수록 이진코드(code<0:n>)의 비트수(n+1) 역시 증가한다.
도 7은 도 6의 지연라인수단(607)의 상세 구성도이다.
지연라인수단(607)은 다수의 낸드게이트(701)가 직렬로 연결되어 있으며 이진코드(code<0:n>)에 응답해 내부클럭(clk)을 구동하는 낸드게이트의 개수에 따라 지연내부클럭(clkd)의 지연량이 결정된다. 예컨대 지연라인수단(607)은 이진코드(code<0>)에 응답해 내부클럭(clk)을 지연시키지 않고 출력한다. 이진코드(code<1>)에 응답해 내부클럭(clk)은 다수의 낸드게이트(703)에 의해 구동되며 앤드게이트(705+707)에 의해 지연내부클럭(clkd)이 출력된다. 이진코드(code<0:n>) 의 값이 증가할수록 내부클럭(clk)을 구동하는 낸드게이트의 개수가 증가하므로 지연내부클럭(clkd)의 지연량은 증가한다.
도 8은 도 4의 듀티비 보정부(415)의 상세 구성도이다.
도면에 도시된 바와 같이 듀티비 보정부(415)는 제1논리연산수단(801), 제2논리연산수단(803) 및 신호선택수단(805)를 포함한다.
제1논리연산수단(801)은 내부클럭(clk) 및 지연내부클럭(clkd)의 논리레벨이 모두 하이레벨이거나 서로 다르면 제1논리레벨을 출력하며 내부클럭(clk) 및 지연내부클럭(clkd)의 논리레벨이 모두 로우레벨이면 제2논리레벨을 출력한다. 제2논리연산수단(803)은 내부클럭(clk) 및 지연내부클럭(clkd)의 논리레벨이 모두 하이레벨이면 제논리레벨을 출력하며 내부클럭(clk) 및 지연내부클럭(clkd)의 논리레벨이 모두 로우레벨이거나 서로 다르면 제2논리레벨을 출력한다. 제1논리레벨과 제2논리레벨은 반전된 관계이다.
신호선택수단(805)은 보정신호(crtl, crtlb)에 응답하여 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 좁을 경우 제1논리연산수단(801)의 결과를 출력하며, 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 넓을 경우 제2논리연산수단(803)의 결과를 출력한다.
제1논리연산수단(801)은 오어게이트를 포함하여 구성될 수 있으며 제2논리연산수단(803)은 앤드게이트를 포함하여 구성될 수 있다.
오어게이트는 입력되는 신호의 논리레벨 중 하나라도 하이레벨이면 하이레 벨을 출력한다. 반대로 앤드게이트는 입력되는 신호의 논리레벨 중 하나라도 로우레벨이면 로우레벨을 출력한다. 따라서 제1논리레벨이 하이레벨이며 제2논리레벨이 로우레벨일 경우 오어게이트는 제1논리연산을 앤드게이트는 제2논리연산을 수행한다.
제1논리연산수단(801)과 제2논리연산수단(803)의 출력신호를 반전하면 제1 및 제2논리연산수단(801, 803)에서 제1논리레벨이 로우레벨이며 제2논리레벨이 하이레벨인 제1 및 제2논리연산이 수행된다.
신호선택수단(805)은 보정신호(crtl, crtlb)의 논리레벨을 비교하여 하이레벨 또는 로우레벨의 신호를 출력하는 레벨비교수단을 포함할 수 있으며 제1논리연산의 결과 또는 제2논리연산의 결과를 선택해 출력한다. 내부클럭(clk)의 하이레벨 구간이 좁을 경우에는 제1논리연산을 통해 내부클럭(clk)의 듀티비가 보정될 수 있으며 내부클럭(clk)의 하이레벨 구간이 넓은 경우에는 제2논리연산을 통해 내부클럭(clk)의 듀티비가 보정될 수 있다. 이 때 보정신호(crtl, crtlb)는 반대의 논리레벨로 천이하고 상기 레벨비교수단은 보정신호(crtl)의 논리레벨에 따라 하이레벨 도는 로우레벨의 신호를 출력한다.
신호선택수단(805)은 상기 레벨비교수단의 결과에 응답해 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 좁을 경우 제1논리연산수단(801)의 결과를 출력하며 내부클럭(clk)의 하이레벨 구간이 로우레벨 구간보다 넓을 경우 제2논리연산수단(803)의 결과를 출력한다.
도 9a는 제1논리연산 결과를 나타내는 도면이다.
도면에 도시된 바와 같이, 내부클럭(clk)의 하이레벨 구간은 로우레벨 구간보다 좁다. 내부클럭(clk)의 듀티비는 50:50이 아니다. 따라서 듀티비 감지부(411)는 내부클럭(clk)의 지연과 제1논리연산이 수행될 수 있도록 보정신호(crtl, crtlb)를 출력한다. 지연조절부(413)는 내부클럭(clk)을 제1지연량(t1)만큼 지연시켜 지연내부클럭(clkd)을 출력한다. 그리고 듀티비 보정부(415)는 제1논리연산하여 보정클럭(clk_out)을 출력한다.
도 6a에서 제1논리레벨은 하이레벨이며 제2논리레벨은 로우레벨이다. 제1논리연산에 의해 내부클럭(clk)과 지연내부클럭(clkd)의 논리레벨 중 하나라도 하이레벨이면 보정클럭(clk_out)의 논리레벨은 하이레벨이다. 그리고 내부클럭(clk)과 지연내부클럭(clkd)의 공통 로우레벨 구간에서 보정클럭(clk_out)의 논리레벨은 로우레벨이다. 따라서 제1지연량(t1)만큼 내부클럭(clk)의 하이레벨 구간은 증가하며 내부클럭(clk)의 듀티비는 보정된다.
도 9b는 제 2논리연산 결과를 나타내는 도면이다.
도면에 도시된 바와 같이, 내부클럭(clk)의 하이레벨 구간은 로우레벨 구간보다 넓다. 내부클럭(clk)의 듀티비는 50:50이 아니다. 따라서 듀티비 감지부(411)는 내부클럭(clk)의 지연과 제2논리연산이 수행될 수 있도록 보정신호(crtl, crtlb)를 출력한다. 지연조절부(413)는 내부클럭(clk)을 제2지연량(t2)만큼 지연시켜 지연내부클럭(clkd)을 출력한다. 그리고 듀티비 보정부(415)는 제2논리연산하여 보정클럭(clk_out)을 출력한다.
도 6b에서 제1논리레벨은 하이레벨이며 제2논리레벨은 로우레벨이다. 제2논리연산에 의해 내부클럭(clk)과 지연내부클럭(clkd)의 논리레벨 중 하나라도 로우레벨이면 보정클럭(clk_out)의 논리레벨은 로우레벨이다. 그리고 내부클럭(clk)과 지연내부클럭(clkd)의 공통 하이레벨 구간에서 보정클럭(clk_out)의 논리레벨은 하이레벨이다. 따라서 제2지연량(t2)만큼 내부클럭(clk)의 하이레벨 구간은 감소하며 내부클럭(clk)의 듀티비는 보정된다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
도 1은 종래의 듀티비 보정회로를 포함하는 지연고정루프회로의 구성도,
도 2는 도 1의 위상혼합부의 동작을 설명하기위한 도면,
도 3은 도 1의 지연고정루프회로에 의한 클럭의 타이밍 도,
도 4는 본 발명의 일실시예에 따른 지연고정루프회로의 구성도,
도 5는 도 4의 듀티비 감지부의 상세 구성도,
도 6은 도 4의 지연조절부의 상세 구성도,
도 7는 도 6의 지연라인수단의 상세 구성도,
도 8은 도 4의 듀티비 보정의 상세 구성도,
도 9a는 제1논리연산 결과를 나타내는 도면,
도 9b는 제2논리연산 결과를 나타내는 도면이다.

Claims (10)

  1. 메모리 장치의 위상스큐를 보상하기 위해, 외부클럭을 지연시켜 내부클럭을 출력하는 지연고정루프부;
    보정신호에 응답해 상기 내부클럭을 지연시켜 지연내부클럭을 생성하는 지연조절부;
    상기 보정신호에 응답해 상기 내부클럭 및 상기 지연내부클럭 간의 논리연산을 선택적으로 수행하여, 상기 지연내부클럭의 지연량만큼 상기 내부클럭의 하이레벨 구간이 증가 또는 감소된 보정클럭을 출력하는 듀티비 보정부; 및
    상기 보정클럭의 듀티비에 따라 상기 보정신호를 출력하는 듀티비 감지부
    를 포함하는 지연고정루프회로.
  2. 제 1항에 있어서,
    상기 듀티비 보정부에서 상기 내부클럭의 주기는,
    일정하게 유지되는
    지연고정루프회로.
  3. 제 1항에 있어서,
    상기 듀티비 보정부는,
    상기 내부클럭 및 상기 지연내부클럭의 논리레벨이 모두 하이레벨이거나 서로 다르면 제 1 논리레벨을 출력하며 상기 내부클럭 및 상기 지연내부클럭의 논리레벨이 모두 로우레벨이면 제 2 논리레벨을 출력하는 제1논리연산수단;
    상기 내부클럭 및 상기 지연내부클럭의 논리레벨이 모두 하이레벨이면 제 1 논리레벨을 출력하며 상기 내부클럭 및 상기 지연내부클럭의 논리레벨이 모두 로우레벨이거나 서로 다르면 제 2 논리레벨을 출력하는 제2논리연산수단; 및
    상기 보정신호에 응답하여 상기 내부클럭의 제1논리레벨 구간이 제2논리레벨 구간보다 좁을 경우 상기 제1논리연산수단의 결과를 출력하며 상기 내부클럭의 제1논리레벨 구간이 제2논리레벨 구간보다 넓을 경우 상기 제2논리연산수단의 결과를 출력하는 신호선택수단
    을 포함하는 지연고정루프회로.
  4. 제 1항에 있어서,
    상기 지연조절부는,
    상기 보정신호의 논리레벨 차이를 감지해 상기 내부클럭의 지연 여부를 결정하는 지연결정수단; 및
    상기 지연결정수단의 결과에 응답해 상기 내부클럭을 지연하는 지연라인수단
    을 포함하는 지연고정루프회로.
  5. 제 1항에 있어서,
    상기 듀티비 감지부는,
    상기 보정클럭 및 상기 보정클럭과 반전되는 반전보정클럭을 출력하는 위상분리수단; 및
    상기 보정클럭 및 상기 반전보정클럭 각각의 듀티비에 응답해 충방전되며 반대의 논리레벨로 천이하는 상기 보정신호를 출력하는 차지펌프수단
    을 포함하는 지연고정루프회로.
  6. 보정신호에 응답해 클럭을 지연시켜 지연클럭을 생성하는 지연조절부;
    상기 보정신호에 응답해 상기 클럭 및 상기 지연클럭 간의 논리연산을 선택적으로 수행하여, 상기 지연클럭의 지연량만큼 상기 클럭의 하이레벨 구간이 증가 또는 감소된 보정클럭을 출력하는 듀티비 보정부; 및
    상기 보정클럭의 듀티비에 따라 상기 보정신호를 출력하는 듀티비 감지부
    를 포함하는 듀티비 보정회로.
  7. 제 6항에 있어서,
    상기 듀티비 보정부에서 상기 클럭의 주기는,
    일정하게 유지되는
    듀티비 보정회로.
  8. 제 6항에 있어서,
    상기 듀티비 보정부는
    상기 클럭 및 상기 지연클럭의 논리레벨이 하이레벨이거나 다르면 제 1 논리레벨을 출력하며 상기 클럭 및 상기 지연클럭의 논리레벨이 로우레벨이면 제 2 논리레벨을 출력하는 제1논리연산수단;
    상기 클럭 및 상기 지연클럭의 논리레벨이 하이레벨이면 제 1 논리레벨을 출력하며 상기 클럭 및 상기 지연클럭의 논리레벨이 로우레벨이거나 다르면 제 2 논리레벨을 출력하는 제2논리연산수단; 및
    상기 보정신호에 응답하여 상기 클럭의 제1논리레벨 구간이 제2논리레벨 구간보다 좁을 경우 상기 제1논리연산수단의 결과를 출력하며 상기 클럭의 제1논리레벨 구간이 제2논리레벨 구간보다 넓을 경우 상기 제2논리연산수단의 결과를 출력하는 신호선택수단
    을 포함하는 듀티비 보정회로.
  9. 제 6항에 있어서,
    상기 지연조절부는,
    상기 보정신호의 논리레벨 차이를 감지해 상기 클럭의 지연량을 결정하는 지연결정수단; 및
    상기 지연결정수단의 결과에 응답해 상기 클럭을 지연하는 지연라인수단
    을 포함하는 듀티비 보정회로.
  10. 제 6항에 있어서,
    상기 듀티비 감지부는,
    상기 보정클럭 및 상기 보정클럭과 반전되는 반전보정클럭을 출력하는 위상분리수단; 및
    상기 보정클럭 및 상기 반전보정클럭 각각의 듀티비에 응답해 충방전되며 반대의 논리레벨로 천이하는 상기 보정신호를 출력하는 차지펌프수단
    을 포함하는 듀티비 보정회로.
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