JPH11317076A - 入力回路および該入力回路を有する半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 シンクロナスＤＲＡＭ等において、セルフリ
フレッシュ状態に入った時には入力回路を非活性状態と
して消費電力の低減を図るようになっているが、ＤＬＬ
回路が再びロックオンするまでに多くのダミーサイクル
を必要とし無駄な時間がかかっていた。 【解決手段】 入力する外部制御信号ＣＬＫを受け取っ
て内部制御信号Ｓ１を出力する入力バッファ２１０と、
前記外部制御信号ＣＬＫが動作しているか否かを検知す
る制御信号検知回路２２０とを具備し、前記入力バッフ
ァ２１０は、前記制御信号検知回路２２０の出力によ
り、前記外部制御信号ＣＬＫが動作している時には前記
内部クロック信号Ｓ１を出力するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力回路および該入
力回路を有する半導体集積回路に関し、特に、ロックオ
ンに時間を要するＤＬＬ回路を備えた半導体集積回路に
おける入力回路に関する。近年、半導体集積回路は高速
化および高集積化が進み、クロック信号に対しても、位
相の同期したクロック信号を所定の回路へ供給して制御
することが必要になって来ている。具体的に、例えば、
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）においては、ＤＬ
Ｌ(Delay Locked Loop) 回路を使用して外部クロックに
位相同期した信号を複数の出力回路（出力バッファ）に
対して供給するようになっている。また、半導体集積回
路（ＳＤＲＡＭ）に対する低消費電力化の要求も強く、
例えば、セルフリフレッシュ状態に入った時には入力回
路を非活性状態として消費電力の低減を図るようになっ
ている。そのため、セルフリフレッシュ状態に入る前と
セルフリフレッシュ終了後で外部条件が変化していた場
合等においては、ＤＬＬ回路が再びロックオンする（定
常状態となる）までに多くのダミーサイクルを必要とし
無駄な時間がかかっていた。そこで、消費電力を抑えつ
つ、セルフリフレッシュ終了後に短時間でロックオンす
ることのできる入力回路の提供が要望されている。

【０００２】

【従来の技術】近年のメモリ・デバイスは、例えば、１
００ＭHzを超える動作速度を達成しており、ＤＬＬ等の
技術を利用して外部入力クロック信号と内部出力クロッ
ク信号との位相を合わせることにより、内部のクロック
配線による遅れの影響を除いてアクセス時間の遅れやバ
ラツキを抑える方法が用いられている。

【０００３】このようなＤＬＬ技術では、内部出力クロ
ック信号線の負荷による伝搬遅延を見積もるために、ダ
ミーの回路を設けるようになっている。図１は関連技術
としての半導体集積回路の一例を示すブロック図であ
る。図１において、参照符号１はクロック入力パッド、
２１は入力回路、２２はダミー入力回路、そして、３は
ＤＬＬ回路を示している。さらに、参照符号４１はクロ
ック配線（リアル配線）、４２はダミー配線、５１は出
力回路（出力バッファ）、５２はダミー出力回路（出力
バッファ）、６はデータ出力パッド、そして、７はダミ
ー負荷容量を示している。

【０００４】図１に示されるように、ＤＬＬ回路３は、
分周回路３０、位相比較回路（ディジタル位相比較器）
３１、遅延制御回路３２、遅延回路３３、および、ダミ
ー遅延回路３４を備えて構成されている。分周回路３０
には、入力回路２１を介して外部クロックＣＬＫ（信号
Ｓ１）が供給され、該外部クロックＣＬＫを分周した信
号を出力するようになっている。すなわち、分周回路３
０は、第１の出力信号（信号Ｓ２）をダミー遅延回路３
４へ出力すると共に、第２の出力信号（信号Ｓ３）を位
相比較回路３１の第１の入力へ出力するようになってい
る。位相比較回路３１の第２の入力には、分周回路３０
の第１の出力信号（信号Ｓ２）が、ダミー遅延回路３
４，ダミー配線４２，ダミー出力回路５２並びにダミー
入力回路２２を介して供給（信号Ｓ０）され、該位相比
較回路３１は、これらの信号Ｓ３および信号Ｓ０の位相
比較を行って遅延制御回路３２を制御するようになって
いる。なお、遅延回路３３の出力信号は、ＤＬＬ回路３
の出力信号としてクロック配線（リアル配線）４１を介
して出力回路（対象回路）５１に供給されることにな
る。

【０００５】ここで、ダミー入力回路２２を介して位相
比較回路３１に供給される信号Ｓ０は、通常動作時に
は、ダミー配線４２，ダミー出力回路５２およびダミー
入力回路２２等により、例えば、丁度１クロック分の時
間だけ外部クロックＣＬＫを遅延した信号となってお
り、この１クロック分だけ遅延した信号Ｓ０（φｏｕ
ｔ）が入力回路２１および分周回路３０を介して供給さ
れる信号Ｓ３（φｅｘｔ）と位相比較されることにな
る。そして、遅延制御回路３２は、位相比較回路３１か
らの出力（位相比較結果）に応じて、遅延回路３３およ
びダミー遅延回路３４に対して同じ遅延量を与えるよう
に、各遅延回路３３，３４を制御するようになってい
る。従って、出力回路５１におけるクロック信号は、入
力回路２１，遅延回路３３，リアル配線４１および出力
回路５１による遅延が、見かけ上、存在しないようなタ
イミングで供給されることになる。

【０００６】ところで、クロックの周期が入力回路２１
と出力回路５１とそれらの間の配線（クロック配線４
１）等の遅延よりも短くなると、１つ前の外部クロック
からＤＬＬ回路３を用いて内部出力クロックを生成する
ことができなくなる。そこで、クロックの周期が配線遅
延等よりも短くなる場合には、１つ前の外部クロックで
はなく、２つ前の外部クロックから内部出力クロックを
生成するようになっており、外部クロックＣＬＫの２周
期だけ遅延したタイミングで位相比較回路３１の位相比
較処理を行うようになっている。

【０００７】すなわち、後述する分周回路３０により、
位相比較回路３１で位相を比較する時に、「ＤＬＬ回路
３から出力されたクロック」の立ち上りエッジと「ＤＬ
Ｌ回路３に入力された外部クロックの２周期だけ遅延し
た外部クロック」の立ち上りエッジで同期をとる（ロッ
クする）ようになっている。このように、分周回路３０
を設けることにより、例えば、信号Ｓ１およびＳ０の位
相が１８０度ずれている場合でも、位相比較回路３１に
入力する信号Ｓ３およびＳ０には共に高レベル“Ｈ”と
なる期間が存在するため、位相比較回路３１による位相
比較を行うことができることになる。

【０００８】図２は図１の半導体集積回路における関連
技術としての位相比較回路（位相比較部）の一構成例を
説明するための図であり、図３は図２の位相比較回路の
動作を説明するためのタイミング図である。図１の半導
体集積回路における位相比較回路３１は、図２に示す位
相比較部と、後述する図４に示す増幅回路部との２つの
回路部分で構成されている。図２において、参照符号φ
ｏｕｔおよびφｅｘｔは、この位相比較回路で比較する
出力信号と外部クロック信号を示し、信号（比較基準信
号）φｅｘｔを基準として信号（比較対象信号）φｏｕ
ｔの位相が判定され、また、φａ〜φｅは増幅回路部に
接続される出力信号を示している。

【０００９】図２に示されるように、位相比較回路３１
の位相比較部は、２個のＮＡＮＤゲートで構成されたフ
リップフロップ回路４２１並びに４２２、その状態をラ
ッチするラッチ回路４２５並びに４２６、ラッチ回路の
活性化信号を生成する活性化信号生成回路４２４、およ
び、比較基準信号φｅｘｔの位相許容値を得る１遅延分
の遅延回路４２３を備えて構成されている。

【００１０】図３（ａ）は比較対象信号φｏｕｔが比較
基準信号φｅｘｔよりも位相が進んでいる場合、すなわ
ち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１遅延分遅れてノード６
ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、
フリップフロップの両端の電位はすでに確定しているの
で、何ら変化は生じない。結局、ノード６ａ−２は低レ
ベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード
６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は
高レベル“Ｈ”を維持する。

【００１１】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力と
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。

【００１２】次に、図３（ｂ）は比較対象信号φｏｕｔ
と比較基準信号φｅｘｔの位相がほぼ同じで、信号φｏ
ｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高
レベル“Ｈ”になる場合を示している。信号φｏｕｔの
立ち上がり時点とノード６ａ−１の立ち上がり時点との
時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レベ
ル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベル
“Ｌ”から高レベル“Ｈ”になることによってフリップ
フロップ４２１のノード６ａ−３が低レベル“Ｌ”から
高レベル“Ｈ”に変化する。フリップフロップ４２２で
は、ノード６ａ−１が低レベル“Ｌ”のままなので、逆
に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。

【００１３】さらに、図３（ｃ）は比較対象信号φｏｕ
ｔが比較基準信号φｅｘｔよりも位相が遅れており、信
号φｏｕｔが信号φｅｘｔより後に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。この場合は、
信号φｅｘｔによって２個のフリップフロップ回路４２
１と４２２に変化が生じて、６ａ−３と６ａ−５が高レ
ベル“Ｈ”から低レベル“Ｌ”に変化する。そして、最
終的には、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが低レベル“Ｌ”、
出力信号φｅが高レベル“Ｈ”になる。

【００１４】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
て遅延制御回路をカウントアップするか、カウントダウ
ンするかを決めることになる。

【００１５】図４は図１の半導体集積回路における位相
比較回路（増幅回路部）の一構成例を説明するための図
であり、図５は図４の位相比較回路におけるＪＫフリッ
プフロップの動作を説明するためのタイミング図であ
る。図４に示されるように、位相比較回路３１の増幅回
路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲー
トおよびインバータで構成される増幅部４２８との２つ
の部分を備えて構成されている。ＪＫフリップフロップ
４２７には信号φａが入力され、信号φａが低レベル
“Ｌ”であるか高レベル“Ｈ”であるかに応じてノード
７ａ−９および７ａ−１１の電位が交互に低レベル
“Ｌ”と高レベル“Ｈ”を繰り返す仕組みになている。
増幅部４２８は、ＪＫフリップフロップ４２７の出力信
号と、信号φｂおよびφｄの信号を受けて増幅して出力
する。

【００１６】まず、ＪＫフリップフロップ４２７の動作
を図５のタイミングチャートを参照して説明する。時間
Ｔ１で、信号φａが高レベル“Ｈ”から低レベル“Ｌ”
に変化すると、ノード７ａ−１および７ａ−１０が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。一方、ノー
ド７ａ−１の変化に応じて、ノード７ａ−５，７ａ−６
および７ａ−７が変化するが、信号φａが低レベル
“Ｌ”であるために、ノード７ａ−８は変化しない。結
局、出力（ノード）７ａ−９は変化せず、出力７ａ−１
１のみが低レベル“Ｌ”から高レベル“Ｈ”になる。次
に、時間Ｔ２になって、φａが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化すると、時間Ｔ１での動きと逆にノー
ド７ａ−８は高レベル“Ｈ”から低レベル“Ｌ”に、７
ａ−１０は７ａ−７が変化しないので変化せず、出力７
ａ−９は低レベル“Ｌ”から高レベル“Ｈ”に変化し、
出力７ａ−１１は変化しない。このように、ＪＫフリッ
プフロップ回路４２７は、信号φａの動きに応じて出力
７ａ−９および７ａ−１１が交互に高レベル“Ｈ”と低
レベル“Ｌ”を繰り返す動きをする。

【００１７】図６は図４の位相比較回路における増幅回
路部の動作を説明するためのタイミング図（カウントア
ップ時）であり、図７は図４の位相比較回路における増
幅回路部の動作を説明するためのタイミング図（カウン
ト維持時）であり、そして、図８は図４の位相比較回路
における増幅回路部の動作を説明するためのタイミング
図（カウントダウン時）である。次に、増幅部４２８の
動作を、図６〜図８を参照して説明する。

【００１８】図６は、比較基準信号φｅｘｔの立ち上が
りに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。

【００１９】図７は、比較対象信号φｏｕｔが比較基準
信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベル
“Ｈ”になる場合を示している。この場合の位相比較部
からの入力信号は、信号φｂが低レベル“Ｌ”、信号φ
ｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そし
て、信号φｅが低レベル“Ｌ”である。結局、ノード７
ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。

【００２０】図８は、比較対象信号φｏｕｔが比較基準
信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。

【００２１】図９は図１の半導体集積回路における分周
回路の一例を示す回路図であり、図１０は図９の分周回
路の各ノードの信号波形を示す図である。ここで、図９
に示す分周回路３０は、図１０の波形図から明らかなよ
うに、入力信号Ｓ１（外部クロックＣＬＫ）を８分周し
て、外部クロックＣＬＫの２クロックサイクル分の期間
が高レベル“Ｈ”（または、低レベル“Ｌ”）で、６サ
イクル分の期間が低レベル“Ｌ”（または、高レベル
“Ｈ”）となる信号Ｓ２（信号Ｓ３）を生成するもので
ある。

【００２２】図１０に示されるように、分周回路３０
は、複数のナンドゲートおよびインバータより成る３段
のカウンタ３０１〜３０３として構成され、該分周回路
３０に対して信号Ｓ１（入力回路２１の出力信号）を供
給して、図１０に示すような第１および第２の出力信号
Ｓ２およびＳ３を生成するようになっている。なお、図
１０において、参照符号Ａは１つ目のカウンタ３０１の
出力信号、Ｂは２つ目のカウンタ３０２の出力信号であ
り、各信号波形は、図１０に示す通りである。また、分
周回路３０は、複数のナンドゲートおよびインバータよ
り成る３段のカウンタで構成するものに限定されず、様
々な論理ゲートの組み合わせとして構成することができ
るのはいうまでもない。

【００２３】図１１は図９の分周回路を使用した半導体
集積回路の動作を説明するためのタイミング図である。
図１１に示されるように、分周回路３０は、入力回路２
１の出力である信号Ｓ１を受けて、２周期の間（図１１
中の期間ａａ）だけ高レベル“Ｈ”で、６周期の間（図
１１中の期間ｂｂ）だけ低レベル“Ｌ”となる８分周
（ａａ＋ｂｂ）した信号Ｓ２（第１の出力信号）と、そ
の逆相の信号Ｓ３（第２の出力信号）を出力する。ここ
で、第１の出力信号Ｓ２はダミー遅延回路３４に供給さ
れ、第２の出力信号Ｓ３は位相比較回路３１の一方の入
力に供給される。なお、信号Ｓ０は、分周回路３０の第
１の出力信号Ｓ２がダミー遅延回路３４，ダミー配線
４，ダミー出力回路５２およびダミー入力回路２２によ
り遅延され、位相比較回路３１の他方の入力に供給され
た信号である。

【００２４】位相比較回路（ディジタル位相比較器）３
１は、分周回路３０の第２の出力信号Ｓ３の立ち上がり
タイミングと信号Ｓ０の立ち上がりタイミングとの位相
を比較し、該比較結果に応じて遅延制御回路（シフトレ
ジスタ）３２が遅延回路３３およびダミー遅延回路３４
に対して同じ遅延量を与えるように制御する。すなわ
ち、ＤＬＬ回路３は、入力回路２１からの信号Ｓ１（外
部クロックＣＬＫと同じ周期）に対して、遅延回路３３
による遅延量が与えられたクロック信号（内部出力クロ
ック信号）を出力するようになっている。これにより、
ＤＬＬ回路３で２クロックサイクル前の外部クロックか
ら位相同期した内部出力クロックを生成することがで
き、ＤＬＬ回路３を高速動作可能なＳＤＲＡＭに対応さ
せることができる。

【００２５】なお、分周回路３０の第１の出力信号Ｓ２
における期間ａａを変化させることにより、何クロック
前の外部クロックから、ＤＬＬ回路３で内部出力クロッ
クをつくるかを調節することができる。具体的に、信号
Ｓ２の期間ａａを３クロック分の長さとすることによ
り、ＤＬＬ回路３で３クロックサイクル前の外部クロッ
クから位相同期した内部出力クロックを生成することが
できる。また、分周回路３０の第１の出力信号Ｓ２にお
ける期間ｂｂを変える（ａａ＋ｂｂ）ことによって、何
周期毎に位相比較を行なうかを調節することができる。

【００２６】図１２は図１の半導体集積回路における遅
延回路３３，３４の一構成例を説明するための図であ
り、図１２（ａ）は１ビット分の遅延回路の構成を示
し、図１２（ｂ）は該１ビット分の遅延回路の動作のタ
イムチャートを示し、そして、図１２（ｃ）は１ビット
分の遅延回路を複数段接続した時の構成と動作説明を示
すものである。

【００２７】図１２（ａ）に示されるように、１ビット
分の遅延回路は２個のＮＡＮＤゲート４０１と４０２、
および、インバータ４０３を備えて構成される。この１
ビット分の遅延回路の動作を図１２（ｂ）を参照して説
明すると、入力φＥは活性化信号（イネーブル信号）
で、高レベル“Ｈ”の時に遅延回路が動作する。図１２
（ｂ）では、イネーブル信号φＥが高レベル“Ｈ”にな
って信号のアクセスが可能になった状態が示されてい
る。なお、図１２（ｂ）において、ＩＮは１ビット分の
遅延回路への入力信号を示し、また、φＮは複数段接続
された遅延回路のうち隣接する右側の遅延回路からの信
号、ＯＵＴは１ビット分の遅延回路の出力信号、そし
て、４ａ−１および４ａ−２は図１２（ａ）の回路にお
いて対応するノードの波形を示している。従って、ＯＵ
Ｔは左側に隣接する１ビット分の遅延回路における信号
φＮに対応する。

【００２８】信号φＮが低レベル“Ｌ”の時には、出力
信号ＯＵＴは常に低レベル“Ｌ”になり、また、信号φ
Ｎが高レベル“Ｈ”で信号φＥが低レベル“Ｌ”の時に
は、出力信号ＯＵＴは高レベル“Ｈ”になる。信号φＮ
が高レベル“Ｈ”で信号φＥが高レベル“Ｈ”の時に、
入力信号ＩＮが低レベル“Ｌ”であれば出力信号ＯＵＴ
は高レベル“Ｈ”になり、ＩＮが高レベル“Ｈ”であれ
ば低レベル“Ｌ”になる。

【００２９】図１２（ａ）の回路によれば、イネーブル
信号φＥが高レベル“Ｈ”の状態で入力信号ＩＮが立ち
上がると、その入力信号は矢印の経路に伝播するが、イ
ネーブル信号φＥが低レベル“Ｌ”の状態では、入力信
号ＩＮが出力ＯＵＴに矢印の経路で伝播しないようにな
っている。図１２（ｃ）は、図１２（ａ）に示す１ビッ
ト分の遅延回路を複数段カスケード接続した例であり、
実際の遅延回路に相当する。ここで、図１２（ｃ）では
３段しか描いていないが、実際には多数段接続されてい
る。また、イネーブル信号φＥの信号線は、回路要素毎
に、φＥ−１、φＥ−２、φＥ−３のように複数本あ
り、これらの信号は遅延制御回路（３２）によって制御
される。

【００３０】図１２（ｃ）では、中央の１ビット分の遅
延回路が活性化されており、イネーブル信号φＥ−２が
高レベル“Ｈ”になっている。この場合、入力信号ＩＮ
が低レベル“Ｌ”から高レベル“Ｈ”に変化すると、左
端の１ビット分の遅延回路と右端の１ビット分の遅延回
路のイネーブル信号φＥ−１およびφＥ−３は低レベル
“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮ
Ｄゲート４０１−１および４０１−３で止められてしま
う。

【００３１】一方、活性化されている中央の１ビット分
の遅延回路のイネーブル信号φＥ−２は高レベル“Ｈ”
レベルであるから、入力信号ＩＮはＮＡＮＤゲート４０
１−２を通過する。右側の１ビット分の遅延回路の出力
信号ＯＵＴは高レベル“Ｈ”であるから、入力信号ＩＮ
はＮＡＮＤゲート４０２−２も通過して、出力信号ＯＵ
Ｔとして低レベル“Ｌ”の信号が伝達されることにな
る。上記のように、右側の出力信号ＯＵＴ、すなわち、
イネーブル信号φＮが低レベル“Ｌ”の時には、出力信
号ＯＵＴは常に低レベル“Ｌ”になるので、この低レベ
ル“Ｌ”の信号が左側の１ビット分の遅延回路のＮＡＮ
Ｄゲートおよびインバータに順次伝達され、最終的な出
力信号として取り出される。

【００３２】このように、活性化された１ビット分の遅
延回路を介して、入力信号ＩＮは折り返されるように信
号伝達され、最終的な出力信号になる。つまり、どの部
分のイネーブル信号φＥを高レベル“Ｈ”にするかによ
り、遅延量を制御することができる。１ビット分の遅延
量は、ＮＡＮＤゲートとインバータの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路の遅延単位時間に
なり、そして、全体の遅延時間は、１ビット分の遅延量
に通過する段数を乗じた量になる。

【００３３】図１３は図１の半導体集積回路における遅
延制御回路の一構成例を説明するための図である。図１
３に示されるように、遅延制御回路も点線で囲った１ビ
ット分の遅延制御回路４３０−２を遅延回路の段数分接
続した構成になっており、各段の出力が遅延回路の各段
のイネーブル信号φＥになる。

【００３４】具体的に、１ビット分の遅延制御回路４３
０−２は、ＮＡＮＤゲート４３２−２と、インバータ４
３３−２で構成されるフリップフロップの両端にそれぞ
れ直列に接続されたトランジスタ４３５−２、４３７−
２、４３８−２、４３９−２、および、ＮＯＲゲート４
３１−２を有している。トランジスタ４３８−２のゲー
トは、前段の１ビット分の遅延制御回路のノード５ａ−
２に、トランジスタ４３９−２のゲートは、後段の１ビ
ット分の遅延制御回路のノード５ａ−５に接続されて、
前段と後段の信号を受けるようになっている。一方、直
列接続されている他方のトランジスタには、カウントア
ップする時のセット信号φＳＥおよびφＳＯと、カウン
トダウンする時のリセット信号φＲＥおよびφＲＯが１
ビット置きの回路に接続されている。

【００３５】図１３に示されるように、中央の１ビット
分の遅延制御回路４３０−２では、トランジスタ４３５
−２のゲートにセット信号φＳＯが供給され、トランジ
スタ４３７−２にリセット信号φＲＯが供給され、ま
た、遅延制御回路４３０−２の前段および後段の両側の
回路の各対応するトランジスタのゲートにはそれぞれセ
ット信号φＳＥおよびリセット信号φＲＥが供給されて
いる。また、ＮＯＲゲート４３１−２には、左側の（前
段の）回路のノード５ａ−１と回路４３０−２のノード
５ａ−４の信号が入力される構成になっている。なお、
φＲは遅延制御回路をリセットする信号で、電源投入後
に一時的に低レベル“Ｌ”レベルになり、その後は高レ
ベル“Ｈ”に固定される。

【００３６】図１４は図１３の遅延制御回路の動作を説
明するためのタイミング図である。図１４に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。

【００３７】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。そ
して、ノード５ａ−１が低レベル“Ｌ”に変化したこと
を受けて、イネーブル信号（出力信号）φＥ−２が低レ
ベル“Ｌ”から高レベル“Ｈ”に変化する。ノード５ａ
−２が高レベル“Ｈ”に変化したのでトランジスタ４３
８─２はオン状態になり、セット信号φＳＯが低レベル
“Ｌ”から高レベル“Ｈ”になると、ノード５ａ−３は
接地されて低レベル“Ｌ”に、また、ノード５ａ−４は
高レベル“Ｈ”に変化する。さらに、ノード５ａ−４が
高レベル“Ｈ”に変化したのを受けて、イネーブル信号
φＥ−２は高レベル“Ｈ”から低レベル“Ｌ”に変化す
る。この状態はフリップフロップにラッチされるので、
セット信号φＳＯが低レベル“Ｌ”に戻ったとしても、
イネーブル信号φＥ−２は低レベル“Ｌ”のままであ
る。

【００３８】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図１４で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、遅延制御回路が何段にも接続されて
おり、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネ
ーブル信号）φＥが高レベル“Ｈ”になる段の位置が順
次右側にシフトする。従って、位相比較回路３１の比較
結果により遅延量を増加させる必要がある場合には、交
互にセット信号φＳＥおよびφＳＯのパルスを入力すれ
ばよい。

【００３９】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥは高レベル“Ｈ”になる段の位置は固定される。
従って、位相比較回路３１の比較結果により遅延量を維
持する必要がある場合には、信号φＳＥ、φＳＯ、φＲ
ＥおよびφＲＯのパルスを入力しないようにする。

【００４０】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。以上説明したように、
図１３に示した遅延制御回路では、パルスを入力するこ
とにより、イネーブル信号φＥが高レベル“Ｈ”になる
段の位置を１つずつ移動させることが可能であり、これ
らのイネーブル信号φＥで図１２（ｃ）に示した遅延回
路を制御すれば遅延量を１単位ずつ制御することができ
る。

【００４１】

【発明が解決しようとする課題】図１５は図１の半導体
集積回路における入力回路を概念的に示すブロック図で
あり、図１６は図１５の入力回路の一構成例を示す回路
図である。図１５に示されるように、例えば、半導体集
積回路をシンクロナスＤＲＡＭに適用した場合、入力回
路２１は、セルフリフレッシュモード時の消費電力を低
減するために、セルフリフレッシュモード信号ＳＲを受
け取って、該入力回路２１の動作を停止するようになっ
ている。

【００４２】すなわち、図１６に示されるように、入力
回路（入力バッファ）２１は、Ｐチャンネルトランジス
タ２１１，２１２およびＮチャンネルトランジスタ２１
３，２１４，２１５で構成され、外部クロックＣＬＫを
差動増幅する差動増幅部と、複数段（三段）のインバー
タ２１６，２１７，２１８と、セルフリフレッシュモー
ド信号ＳＲを反転してトランジスタ２１５のゲートに供
給するインバータ２１９とを備えて構成されている。

【００４３】ここで、セルフリフレッシュモード信号Ｓ
Ｒは、セルフリフレッシュモード時に高レベル“Ｈ”と
なる信号であり、このセルフリフレッシュモード信号Ｓ
Ｒをインバータ２１９で反転してトランジスタ２１５の
ゲートに供給することにより、セルフリフレッシュモー
ド時には、トランジスタ２１５をオフ状態として差動増
幅部の動作を停止する（非活性状態にする）ようになっ
ている。なお、外部クロックＣＬＫは、例えば、ＳＳＴ
Ｌ（Series-Stub Terminated Logic）等の小振幅の信号
であるため、基準電圧Ｖref との差動増幅を行った後、
インバータ２１６，２１７，２１８を駆動するようにな
っている。また、セルフリフレッシュモード時には、外
部クロックＣＬＫを停止して、内部のクロックパルス
（内部オシレータの出力信号）によりメモリセルのリフ
レッシュ動作を行うことになる。

【００４４】このように、関連技術としてのシンクロナ
スＤＲＡＭにおける入力回路（入力バッファ）２１は、
例えば、セルフリフレッシュ状態に入った時の入力回路
における消費電流（消費電力）を低減するために、セル
フリフレッシュモード信号ＳＲに応じて（信号ＳＲが高
レベル“Ｈ”のとき）入力回路２１を非活性状態とする
ように構成されている。

【００４５】ところで、セルフリフレッシュ状態に入る
前とセルフリフレッシュ終了後で外部条件が変化してい
た場合、例えば、電源電圧が大きく変動したり、外部の
温度変化が大きい場合等には、入力回路２１の出力を受
け取るＤＬＬ回路が再びロックオンする（定常状態とな
る）までに多くのダミーサイクルが必要となって、無駄
な時間が掛かっていた。すなわち、図１〜図１４を参照
して説明したように、例えば、ＤＬＬ回路３により、外
部クロックＣＬＫに同期したタイミングで出力回路５１
からデータを出力させるには、遅延回路３３における遅
延段を順次シフトさせて遅延量を制御しなければなら
ず、例えば、セルフリフレッシュ終了後においては、Ｄ
ＬＬ回路３のロックオンを行うための時間が余分に必要
となっていた。

【００４６】本発明は、上述した従来の入力回路および
該入力回路を有する半導体集積回路（シンクロナスＤＲ
ＡＭ）が有する課題に鑑み、内部回路（同期回路）のロ
ックオン時間の短縮を図ることを目的とする。特に、半
導体集積回路（例えば、シンクロナスＤＲＡＭ）におけ
るセルフリフレッシュ終了後のＤＬＬ回路によるクロッ
クのロックオン処理を、ダミーサイクルを必要とするこ
となく短時間で行うことを目的とする。

【００４７】

【課題を解決するための手段】本発明の第１の形態によ
れば、入力する外部制御信号を受け取って内部制御信号
を出力する入力バッファと、前記外部制御信号が動作し
ているか否かを検知する制御信号検知回路とを具備し、
前記入力バッファは、前記制御信号検知回路の出力によ
り、前記外部制御信号が動作している時には前記内部制
御信号を出力するようになっていることを特徴とする入
力回路が提供される。

【００４８】本発明の第２の形態によれば、入力する外
部クロック信号を受け取って内部クロック信号を出力す
る入力回路と、該内部クロック信号を受け取り、定常状
態になるまでに所定の時間を要する内部回路とを具備す
る半導体集積回路であって、前記入力回路は、前記外部
クロック信号から前記内部クロック信号を生成する入力
バッファと、該外部クロック信号が動作しているか否か
を検知するクロック検知回路とを備え、前記入力バッフ
ァは、前記クロック検知回路の出力により、前記外部ク
ロック信号が停止している時には前記内部クロック信号
を停止し、且つ、該外部クロック信号が動作している時
には該内部クロック信号を出力するようになっているこ
とを特徴とする半導体集積回路が提供される。

【００４９】本発明の第３の形態によれば、入力する外
部制御信号を受け取って内部制御信号を出力する入力バ
ッファと、タイミング信号を発生するタイミング信号発
生回路とを有する入力回路であって、前記入力バッファ
は、前記タイミング信号に従って前記内部制御信号を所
定期間出力するようになっていることを特徴とする入力
回路が提供される。

【００５０】本発明の第４の形態によれば、入力する外
部クロック信号を受け取って内部クロック信号を出力す
る入力回路と、該内部クロック信号を受け取り、定常状
態になるまでに所定の時間を要する内部回路とを具備す
る半導体集積回路であって、前記入力回路は、前記外部
クロック信号から前記内部クロック信号を生成する入力
バッファと、タイミング信号を発生するタイミング信号
発生回路とを備え、前記入力バッファは、前記タイミン
グ信号に従って前記内部クロック信号を所定期間出力す
るようになっていることを特徴とする半導体集積回路が
提供される。

【００５１】本発明の第５の形態によれば、入力する外
部制御信号を受け取って内部制御信号を出力する入力バ
ッファと、タイミング信号を発生するタイミング信号発
生回路と、該外部制御信号が動作しているか否かを検知
する制御信号検知回路とを有する入力回路であって、前
記入力バッファは、前記タイミング信号と前記制御信号
検知回路が出力する検知信号に従って、前記内部制御信
号を出力するようになっていることを特徴とする入力回
路が提供される。

【００５２】本発明の第６の形態によれば、入力する外
部クロック信号を受け取って内部クロック信号を出力す
る入力回路と、該内部クロック信号を受け取り、定常状
態になるまでに所定の時間を要する内部回路とを具備す
る半導体集積回路であって、前記入力回路は、前記外部
クロック信号から前記内部クロック信号を生成する入力
バッファと、タイミング信号を発生するタイミング信号
発生回路と、該外部クロック信号が動作しているか否か
を検知するクロック検知回路とを備え、前記入力バッフ
ァは、前記タイミング信号と前記クロック検知回路が出
力する検知信号に従って、前記内部クロック信号を出力
するようになっていることを特徴とする半導体集積回路
が提供される。

【００５３】本発明の第７の形態によれば、入力する外
部制御信号を受け取って内部制御信号を出力する入力バ
ッファと、タイミング信号を発生するタイミング信号発
生回路と、該外部制御信号が動作しているか否かを検知
し検知信号を発生する制御信号検知回路とを有する入力
回路であって、前記入力バッファは、前記検知信号に従
って前記内部制御信号を発生し、該内部制御信号の出力
開始および出力停止は前記タイミング信号のタイミング
で行うようになっていることを特徴とする入力回路が提
供される。

【００５４】本発明の第８の形態によれば、入力する外
部クロック信号を受け取って内部クロック信号を出力す
る入力回路と、該内部クロック信号を受け取り、定常状
態になるまでに所定の時間を要する内部回路とを具備す
る半導体集積回路であって、前記入力回路は、前記外部
クロック信号から前記内部クロック信号を生成する入力
バッファと、タイミング信号を発生するタイミング信号
発生回路と、該外部クロック信号が動作しているか否か
を検知し検知信号を発生するクロック検知回路とを備
え、前記入力バッファは、前記検知信号に従って前記内
部クロック信号を発生し、該内部クロック信号の出力開
始および出力停止は前記タイミング信号のタイミングで
行うようになっていることを特徴とする半導体集積回路
が提供される。

【００５５】本発明の第１の形態の入力回路によれば、
入力バッファは、制御信号検知回路の出力により、外部
制御信号が動作している時には内部制御信号を出力す
る。本発明の第２の形態の半導体集積回路によれば、入
力バッファは、クロック検知回路の出力により、外部ク
ロック信号が停止している時には内部クロック信号を停
止し、且つ、外部クロック信号が動作している時には内
部クロック信号を出力する。

【００５６】本発明の第３の形態の入力回路によれば、
入力バッファは、タイミング信号に従って内部制御信号
を所定期間出力する。本発明の第４の形態の半導体集積
回路によれば、入力バッファは、タイミング信号に従っ
て内部クロック信号を所定期間出力する。本発明の第５
の形態の入力回路によれば、入力バッファは、タイミン
グ信号と制御信号検知回路が出力する検知信号に従っ
て、内部制御信号を出力する。

【００５７】本発明の第６の形態の半導体集積回路によ
れば、入力バッファは、タイミング信号とクロック検知
回路が出力する検知信号に従って、内部クロック信号を
出力する。本発明の第７の形態の入力回路によれば、入
力バッファは、検知信号に従って内部制御信号を発生
し、内部制御信号の出力開始および出力停止はタイミン
グ信号のタイミングで行う。

【００５８】本発明の第８の形態の半導体集積回路によ
れば、入力バッファは、検知信号に従って内部クロック
信号を発生し、内部クロック信号の出力開始および出力
停止は前記タイミング信号のタイミングで行う。本発明
によれば、定常状態になるまでに所定の時間を要する内
部回路を予め動作させることで無駄な時間（ロックオン
時間）を低減することができる。

【００５９】

【発明の実施の形態】以下、添付図面を参照して、本発
明に係る入力回路および該入力回路を有する半導体集積
回路の実施例を説明する。図１７は本発明に係る入力回
路の一実施例を示すブロック図であり、例えば、図１の
半導体集積回路における入力回路２１に対応するもので
ある。図１７において、参照符号２１０は入力バッフ
ァ、２２０はクロック検知回路、２３０は内部オシレー
タ、そして、２４０はパルス発生回路を示している。こ
こで、半導体集積回路は、例えば、ＤＲＡＭ（ＳＤＲＡ
Ｍ）であり、その場合には、セルフリフレッシュ動作を
行うためのオシレータを内部オシレータ２３０として兼
用することもできる。

【００６０】図１７に示されるように、入力回路２１
は、入力バッファ２１０，クロック検知回路２２０，内
部オシレータ２３０，パルス発生回路２４０，および，
論理回路２５１〜２５３を備えて構成されている。ここ
で、論理回路２５１〜２５３は、クロック検知回路２２
０の出力信号ＳＳ１，セルフリフレッシュモード信号Ｓ
Ｒ，および，パルス発生回路２４０の出力信号ＳＳ３の
論理を取って、入力バッファイネーブル信号ＩＥＳを出
力するもので、ノアゲート２５１，２５２およびナンド
ゲート２５３により構成されている。

【００６１】図１８は図１７の入力回路における入力バ
ッファ２１０の一例を示す回路図であり、図１６を参照
して説明した関連技術としての入力回路に相当する。た
だし、図１６の入力回路（２１）では、トランジスタ２
１５のゲートにセルフリフレッシュモード信号ＳＲが供
給されているのに対して、本実施例の入力回路２１にお
ける入力バッファ２１０では、トランジスタ２１５のゲ
ートに入力バッファイネーブル信号ＩＥＳが供給される
ようになっている。なお、入力バッファイネーブル信号
ＩＥＳは、ナンドゲート２５３の出力信号である。

【００６２】図１８に示されるように、入力バッファ２
１０は、Ｐチャンネルトランジスタ２１１，２１２およ
びＮチャンネルトランジスタ２１３，２１４，２１５で
構成されている。トランジスタ２１３のゲートには、外
部クロックＣＬＫが供給され、トランジスタ２１４のゲ
ートに印加された基準電圧Ｖref と差動増幅するように
なっている。すなわち、クロックＣＬＫのレベルを基準
電圧Ｖref のレベルと比較し、その出力を三段のインバ
ータ２１６〜２１８を介して出力するようになってい
る。ここで、入力バッファ２１０の初段が差動増幅部と
して構成されているのは、クロックＣＬＫは、例えば、
ＳＳＴＬ等の小振幅の信号であり、直接にインバータで
増幅することができないからである。

【００６３】入力バッファ２１０は、入力バッファイネ
ーブル信号ＩＥＳが高レベル“Ｈ”のときに活性化さ
れ、外部クロックＣＬＫに対応した信号Ｓ１を遅延回路
３３および分周回路３０（図１参照）に供給するように
なっている。なお、入力バッファ２１０は、入力バッフ
ァイネーブル信号ＩＥＳが低レベル“Ｌ”のときに非活
性状態（停止状態）とされ、電流の消費が抑えられるこ
とになる。

【００６４】図１９は図１７の入力回路におけるクロッ
ク検知回路２２０の一例を示す回路図である。図１８お
よび図１９の比較から明らかなように、クロック検知回
路２２０は、基本的には、入力バッファ２１０と同様の
構成とされ、ＳＳＴＬ等の小振幅の信号として供給され
る外部クロックＣＬＫのレベルを基準電圧Ｖref のレベ
ルと比較する差動増幅部（トランジスタ２２１〜２２
５）、および、該差動増幅部の出力を反転して出力する
三段のインバータ２２６〜２２８を備えて構成されてい
る。ここで、クロック検知回路２２０は、入力バッファ
２１０のように大きな駆動能力を持たせる必要がないた
め（大電流を流す必要がないため）、各トランジスタを
小型のトランジスタで構成することができる。また、ト
ランジスタ２２５のゲートには、例えば、高電位の電源
電圧Ｖccが印加され、差動増幅部を常に活性化状態とす
るようになっている。

【００６５】図２０は図１７の入力回路における内部オ
シレータ２３０の一例を示す回路図である。図２０に示
されるように、内部オシレータ２３０は、セルフリフレ
ッシュモード信号ＳＲが入力されたナンドゲート２３１
および複数（四段）のインバータ２３２〜２３５を有す
るリングオシレータとして構成されている。すなわち、
内部オシレータ２３０は、セルフリフレッシュモード信
号ＳＲが高レベル“Ｈ”の時に、発振動作が開始して所
定のパルス信号を出力するリングオシレータとして構成
されている。

【００６６】図２１は図１７の入力回路におけるパルス
発生回路２４０の一例を示す回路図である。図２１に示
されるように、パルス発生回路２４０は、ノアゲート２
４１および複数（三段）のインバータ２４２〜２４４を
備えて構成され、内部オシレータ２３０の出力信号ＳＳ
２を受け取って、所定のパルス幅を有する信号ＳＳ３を
出力するようになっている。ここで、パルス発生回路２
４０の出力信号ＳＳ３のパルス幅は、インバータ２４２
〜２４４による遅延時間に対応している。

【００６７】図１７に示す入力回路は、上述した図１８
〜図２１に示す入力バッファ２１０，クロック検知回路
２２０，内部オシレータ２３０，および，パルス発生回
路２４０と、ノアゲート２５１，２５２およびナンドゲ
ート２５３よりなる論理回路とを備えて構成されるが、
この構成は、単なる一例であり、他に様々な回路を適用
することができるのはいうまでもない。

【００６８】図２２は図１７の入力回路の動作を説明す
るためのタイミング図である。なお、外部クロックＣＬ
Ｋは、セルフリフレッシュモード信号ＳＲが高レベル
“Ｈ”になっている間、常に停止しているのではなく、
例えば、セルフリフレッシュモード信号ＳＲが低レベル
“Ｌ”から高レベル“Ｈ”に変化してセルフリフレッシ
ュ動作が開始した後に、所定クロック（例えば、２００
クロック）だけカウントした後にクロックＣＬＫが停止
し、また、セルフリフレッシュモード信号ＳＲが高レベ
ル“Ｈ”から低レベル“Ｌ”に変化してセルフリフレッ
シュ動作が終了する前に、所定クロック（例えば、２０
０クロック）だけ早くカウントすべくクロックＣＬＫが
開始（出力）するようになっている。

【００６９】図２２および図１７〜図２１に示されるよ
うに、まず、セルフリフレッシュモード信号ＳＲが低レ
ベル“Ｌ”から高レベル“Ｈ”に変化すると、図２０に
示す内部オシレータ２３０が発振動作を開始して信号Ｓ
Ｓ２が出力される。この内部オシレータ２３０の出力信
号ＳＳ２は、図２１に示すパルス発生回路２４０に入力
され、このパルス発生回路２４０からは、インバータ２
４２〜２４４の遅延時間に対応したパルス幅を有する信
号ＳＳ３が出力される。このパルス発生回路２４０の出
力信号ＳＳ３は、ノアゲート２５２の一方の入力に供給
される。

【００７０】また、外部クロックＣＬＫは、図１９に示
すクロック検知回路２２０により検知され、このクロッ
ク検知回路２２０からはクロックＣＬＫに対応して信号
（クロック検知信号）ＳＳ１が出力される。このクロッ
ク検知回路２２０の出力信号ＳＳ１は、ノアゲート２５
１の一方の入力に供給される。ここで、ノアゲート２５
１の他方の入力には、ノアゲート２５２の出力信号供給
され、また、ノアゲート２５２の他方の入力には、ノア
ゲート２５１の出力信号供給されている。すなわち、ノ
アゲート２５１および２５２はラッチ回路を構成し、信
号ＳＳ１およびＳＳ３のレベルにより保持データを変化
させる。

【００７１】そして、ノアゲート２５１の出力信号は、
セルフリフレッシュモード信号ＳＲと共にナンドゲート
２５３の入力に供給され、セルフリフレッシュモード信
号ＳＲが高レベル“Ｈ”の間、信号ＳＳ３が低レベル
“Ｌ”から高レベル“Ｈ”への立ち上がりで高レベル
“Ｈ”から低レベル“Ｌ”に変化し、信号ＳＳ１の低レ
ベル“Ｌ”から高レベル“Ｈ”への立ち上がりで低レベ
ル“Ｌ”から高レベル“Ｈ”に変化する入力バッファイ
ネーブル信号ＩＥＳが生成される。ここで、入力バッフ
ァイネーブル信号ＩＥＳを、パルス発生回路２４０の出
力信号ＳＳ３により低レベル“Ｌ”に変化させるのは、
周期的にクロック検知回路２２０の出力信号ＳＳ１の出
力を確認するためである。

【００７２】これにより、外部クロックＣＬＫがクロッ
ク検知回路２２０に入ると、入力バッファイネーブル信
号ＩＥＳを高レベル“Ｈ”として入力バッファ２１０が
活性化され、セルフリフレッシュモード信号ＳＲのレベ
ルに関係無く、外部クロックＣＬＫから信号Ｓ１を生成
して、遅延回路３３および分周回路３０（図１参照）に
供給して、ＤＬＬ回路３を動作状態とすることができる
ようになる。

【００７３】このように、本実施例の入力回路２１にお
いて、入力バッファイネーブル信号ＩＥＳは、通常、高
レベル“Ｈ”を保っており入力バッファ２１０は活性化
状態にある。そして、セルフリフレッシュモード信号Ｓ
Ｒが内部オシレータ２３０に入力されると、外部クロッ
クＣＬＫの周期に関係無く、内部オシレータ２３０の出
力ＳＳ２が一定の周期で高レベル“Ｈ”および低レベル
“Ｌ”をセルフリフレッシュモード信号ＳＲが低レベル
“Ｌ”になるまで繰り返す。なお、内部オシレータ２３
０の出力ＳＳ２は、セルフリフレッシュモード信号ＳＲ
が低レベル“Ｌ”になると高レベル“Ｈ”を保持するこ
とになる。

【００７４】パルス発生回路２４０は、内部オシレータ
２３０の出力ＳＳ２の立ち下がり信号（高レベル“Ｈ”
から低レベル“Ｌ”への変化）を受けて、高レベル
“Ｈ”になり、それに伴って入力バッファイネーブル信
号ＩＥＳは高レベル“Ｈ”から低レベル“Ｌ”に変化
し、入力バッファ２１０は非活性状態となる。そして、
この入力バッファ２１０は、クロック検知回路２２０の
出力信号（クロック検知信号）ＳＳ１が入力されない限
り入力バッファイネーブル信号ＩＥＳは低レベル“Ｌ”
のままとなり、非活性状態が保持される。

【００７５】入力バッファ２１０を非活性状態から活性
化させるには、外部クロックＣＬＫをクロック検知回路
２２０に入力すればよく、これにより入力バッファイネ
ーブル信号ＩＥＳは、再び低レベル“Ｌ”から高レベル
“Ｈ”に変化して入力バッファ２１０の動作が開始す
る。このように、本実施例の入力回路は、外部クロック
ＣＬＫが入力されている時はセルフリフレッシュモード
信号ＳＲの入力の有無に関わらず、入力バッファ２１０
を活性化し、外部クロックＣＬＫが入力されていない時
は、常に入力バッファ２１０を非活性状態とするように
なっている。

【００７６】これにより、セルフリフレッシュ状態でも
外部クロックＣＬＫが動いていれば、ＤＬＬ回路を動作
させることができるので、セルフリフレッシュ状態に入
る前とセルフリフレッシュ終了後で外部条件が変化して
いた場合、例えば、電源電圧が大きく変動したり、外部
の温度変化が大きい場合等においても、ＤＬＬ回路が再
びロックオンするまでのダミーサイクルを不要とするこ
とができ、無駄な時間を無くすことが可能となる。ま
た、外部クロックＣＬＫが動いていない時には、入力バ
ッファ２１０非活性の状態とすることができるため、消
費電流（消費電力）の増加を抑えることができる。な
お、セルフリフレッシュ動作の最中に外部クロックＣＬ
Ｋが止まった時は，内部オシレータ２３０が一定の周期
で動作し、パルス発生回路２４０を介して信号を入力バ
ッファ２１０に入力して即座に入力バッファ２１０を非
活性化させることにより消費電流を抑えることができ
る。

【００７７】図２３は本発明に係る半導体集積回路が適
用される一例としてのシンクロナスＤＲＡＭの構成を示
す図であり、図２４は図２３のシンクロナスＤＲＡＭの
動作を説明するためのタイミング図である。本発明が適
用される半導体集積回路の一例としてのシンクロナスＤ
ＲＡＭ（ＳＤＲＡＭ）は、例えば、パイプライン方式が
採用され、１６Ｍ・２バンク・８ビット幅のものとして
構成される。

【００７８】図２３に示されるように、ＳＤＲＡＭは、
汎用ＤＲＡＭのＤＲＡＭコア１０８ａ、１０８ｂの他
に、クロックバッファ１０１、コマンドデコーダ１０
２、アドレスバッファ／レジスタ＆バンクアドレスセレ
クト（アドレスバッファ）１０３、Ｉ／Ｏデータバッフ
ァ／レジスタ１０４、制御信号ラッチ１０５ａ，１０５
ｂ、モードレジスタ１０６、コラムアドレスカウンタ１
０７ａ，１０７ｂを備えている。ここで、／ＣＳ、／Ｒ
ＡＳ、／ＣＡＳ、／ＷＥ端子は、従来の動作とは異な
り、その組み合わせで各種コマンドを入力することによ
って動作モードが決定されるようになっている。各種コ
マンドは、コマンドデコーダで解読されて、動作モード
に応じて各回路を制御することになる。また、／ＣＳ、
／ＲＡＳ、／ＣＡＳ、／ＷＥ信号は、制御信号ラッチ１
０５ａと１０５ｂにも入力されて次のコマンドが入力さ
れるまで、その状態がラッチされる。

【００７９】アドレス信号は、アドレスバッファ１０３
で増幅されて各バンクのロードアドレスとして使用され
る他、コラムアドレスカウンタ１０７ａおよび１０７ｂ
の初期値として使用される。クロックバッファ１０１
は、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備えている。内部クロック生成回路１
２１は、外部クロックＣＬＫから通常の内部クロック信
号を生成するものであり、また、出力タイミング制御回
路１２２は、前述したようなＤＬＬ回路を適用して正確
な遅延制御（位相制御）を行ったクロック信号を発生す
るためのものである。なお、本発明に係る入力回路２１
は、このクロックバッファ１０１（内部クロック生成回
路１２１）の一部を構成することになる。

【００８０】Ｉ／Ｏデータバッファ／レジスタ１０４
は、データ入力バッファ１３およびデータ出力バッファ
（出力回路）５１を備え、ＤＲＡＭコア１０８ａおよび
１０８ｂから読み出された信号は、データ出力バッファ
５１により所定のレベルに増幅され、出力タイミング制
御回路１２２からのクロック信号に従ったタイミングで
データがパッドＤＱ０〜ＤＱ７を介して出力される。ま
た、入力データに関しても、パッドＤＱ０〜ＤＱ７から
入力されたデータは、データ入力バッファ１３を介して
取り込まれる。ここで、リアル配線（ＲＬ）は、この出
力タイミング制御回路１２２から各データ出力バッファ
５１までの配線に対応している。

【００８１】上記のＳＤＲＡＭの読み取り動作を図２４
を参照して説明する。まず、外部クロックＣＬＫは、こ
のＳＤＲＡＭが使用されるシステムから供給される信号
であり、このＣＬＫの立ち上がりに同期して、各種コマ
ンド、アドレス信号、入力データを取込み、或いは、出
力データを出力するように動作する。ＳＤＲＡＭからデ
ータを読み出す場合、コマンド信号（／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ信号）の組み合わせからアクティ
ブ（ＡＣＴ）コマンドをコマンド端子に入力し、アドレ
ス端子にはローアドレス信号を入力する。このコマン
ド、ローアドレスが入力されると、ＳＤＲＡＭは活性状
態になり、ローアドレスに応じたワード線を選択して、
ワード線上のセル情報をビット線に出力し、センスアン
プで増幅する。

【００８２】さらに、ローアドレスに関係した部分の動
作時間（ｔＲＣＤ）後に、リードコマンド（Ｒｅａｄ）
とコラムアドレスを入力する。コラムアドレスに従っ
て、選択されたセンスアンプデータをデータバス線に出
力し、データバスアンプで増幅し、出力バッファでさら
に増幅して出力端子（ＤＱ）にデータが出力される。こ
れら一連の動作は汎用ＤＲＡＭとまったく同じ動作であ
るが、ＳＤＲＡＭの場合、コラムアドレスに関係する回
路がパイプライン動作するようになっており、リードデ
ータは毎サイクル連続して出力されることになる。これ
により、データ転送速度は外部クロックの周期になる。

【００８３】ＳＤＲＡＭでのアクセス時間には３種類あ
り、いずれもクロックＣＬＫの立ち上がり時点を基準に
して定義される。図２４において、ｔＲＡＣはローアド
レスアクセス時間、ｔＣＡＣはコラムアドレスアクセス
時間、ｔＡＣはクロックアクセス時間を示している。図
２５は図２３のシンクロナスＤＲＡＭの要部構成を概略
的に示すブロック図であり、ＳＤＲＡＭにおけるパイプ
ライン動作を説明するためのもので、一例としてパイプ
が３段設けられている場合を示している。

【００８４】ＳＤＲＡＭでのコラムアドレスに関係する
処理回路は、処理の流れに沿って複数段に分割されてお
り、分割された各段の回路をパイプと呼んでいる。クロ
ックバッファ１０１は、図２３を参照して説明したよう
に、内部クロック生成回路１２１および出力タイミング
制御回路１２２を備え、内部クロック生成回路１２１の
出力（通常の内部クロック信号）がパイプ−１およびパ
イプ−２に供給され、出力タイミング制御回路１２２の
出力（位相制御された内部クロック信号）がパイプ−３
の出力回路５１（データ出力バッファ）に供給されるよ
うになっている。ここで、本発明に係る入力回路２１
は、内部クロック生成回路１２１の一部を構成するのは
前述の通りである。

【００８５】各パイプは供給された内部クロック信号に
従って制御され、各パイプの間には、パイプ間の信号の
伝達タイミングを制御するスイッチが設けられており、
これらのスイッチも、クロックバッファ１０１（内部ク
ロック生成回路１２１）で生成された内部クロック信号
により制御される。図２５に示す例では、パイプ−１に
おいて、コラムアドレスバッファ１１６でアドレス信号
を増幅してコラムデコーダ１１８にアドレス信号を送
り、コラムデコーダ１１８で選択されたアドレス番地に
相当するセンスアンプ回路１１７の情報をデータバスに
出力し、データバスの情報をデータバスアンプ１１９で
増幅するまで行われる。また、パイプ−２にはデータバ
ス制御回路１２０のみが設けられ、パイプ−３はＩ／Ｏ
バッファ１０４（出力回路５１）で構成されている。な
お、Ｉ／Ｏバッファ１０４におけるデータ入力バッファ
１３は図２５では省略されている。

【００８６】そして、各パイプ内の回路も、クロックサ
イクル時間内で動作完了するならば、パイプとパイプと
の間にあるスイッチをクロック信号に同期して開閉する
ことで、リレー式にデータを送り出す。これにより、各
パイプでの処理が並行に行われることになり、出力端子
にはクロック信号に同期して連続的にデータが出力され
ることになる。

【００８７】図２６は本発明に係る半導体集積回路にお
ける出力回路（データ出力バッファ回路：５１）の一構
成例を説明するための図である。図２５および図２６に
示されるように、図２６におけるＤａｔａ１およびＤａ
ｔａ２は、セルアレイ１１５から読み出され、センスア
ンプ１１７とデータバスアンプ１１９とデータバス制御
回路１２０を介して出力された記憶データに対応する信
号であり、Ｄａｔａ１およびＤａｔａ２は、出力データ
が高レベル“Ｈ”の場合には共に低レベル“Ｌ”であ
り、出力データが低レベル“Ｌ”の場合には共に高レベ
ル“Ｈ”である。なお、出力データが高レベル“Ｈ”で
も低レベル“Ｌ”でもないハイインピーダンス状態（ハ
イゼット状態）をとることも可能であり、その場合には
データバス制御回路１２０において、Ｄａｔａ１が高レ
ベル“Ｈ”に、Ｄａｔａ２が低レベル“Ｌ”になるよう
に変換される。信号φｏｅは、出力タイミング制御回路
１２２（図１中の遅延回路３３）の出力信号（クロック
信号）に対応するもので、出力回路５１のイネーブル信
号として機能するものである。

【００８８】クロック信号φｏｅが高レベル“Ｈ”にな
ると、Ｄａｔａ１とＤａｔａ２の情報がデータ出力パッ
ド６（ＤＱ０〜ＤＱ７）に現出するように動作する。例
えば、データ出力パッド６に高レベル“Ｈ”を出力する
場合を想定すると、クロック信号φｏｅが低レベル
“Ｌ”から高レベル“Ｈ”に変化し、ノード８ａ−１が
低レベル“Ｌ”に、ノード８ａ−２が高レベル“Ｈ”に
なって、トランスファーゲートがオンしてＤａｔａ１お
よびＤａｔａ２がノード８ａ−３および８ａ−６に伝達
される。その結果、ノード８ａ−５が低レベル“Ｌ”
に、ノード８ａ−８が高レベル“Ｈ”になると、出力用
のＰチャンネルトランジスタ８１はオンとなり、また、
Ｎチャンネルトランジスタ８２はオフとなって、データ
出力パッド６には高レベル“Ｈ”の出力が現れることに
なる。また、クロック信号φｏｅが低レベル“Ｌ”にな
ると、トランスファーゲートはオフして、それまでの出
力状態が保持される。

【００８９】図２７は本発明に係る入力回路の第２実施
例を示すブロック図であり、図２８は図２７の入力回路
の動作を説明するためのタイミング図である。図２７に
おいて、参照符号２１０は入力バッファ、２３０は内部
オシレータ、そして、２５３はネンドゲートを示してい
る。本第２実施例では、図１７の第１実施例におけるク
ロック検知回路２２０による外部制御信号（外部クロッ
ク）ＣＬＫの検知を行わずに、入力バッファイネーブル
信号ＩＥＳを出力して入力バッファ２１０からの内部制
御信号（内部クロック）Ｓ１の出力制御を行うようにな
っている。

【００９０】すなわち、図２７に示されるように、本第
２実施例では、セルフリフレッシュモード信号ＳＲおよ
び内部オシレータ２３０の出力がナンドゲート２５３に
供給され、ナンドゲート２５３の出力である入力バッフ
ァイネーブル信号ＩＥＳにより、入力バッファ２１０か
らの内部制御信号Ｓ１の出力を制御するようになってい
る。

【００９１】図２８に示されるように、本第２実施例の
入力回路は、セルフリフレッシュモード信号ＳＲが高レ
ベル“Ｈ”となるセルフリフレッシュモードにおいて、
内部オシレータ２３０の出力ＳＳ２が低レベル“Ｌ”の
ときに入力バッファイネーブル信号ＩＥＳが高レベル
“Ｈ”となり、入力バッファ２１０を活性化して内部制
御信号Ｓ１を出力するようになっている。

【００９２】本第２実施例では、前述したように、第１
実施例におけるクロック検知回路２２０を必要とせず、
入力バッファ２１０が活性化している期間を通常時の１
／２（内部オシレータ２３０の出力ＳＳ２が低レベル
“Ｌ”となっている期間だけ）にできるため、その分の
消費電力を削減することが可能となる。なお、内部オシ
レータ２３０の出力ＳＳ２が低レベル“Ｌ”のときに、
入力バッファ２１０を動作させる理由は、例えば、セル
フリフレッシュの１回づつの動作は内部オシレータの出
力ＳＳ２の立ち上がりから開始され、この出力ＳＳ２が
低レベル“Ｌ”のときには終了しているため、チップ内
で動作している回路数が最少の状態になっており、チッ
プ内の電源も安定しているため、ＤＬＬの位相調整を行
うには最適だからである。

【００９３】ここで、入力回路をＤＲＡＭ（ＳＤＲＡ
Ｍ）に適用する場合には、そのＤＲＡＭのセルフリフレ
ッシュ用のオシレータを上述した内部オシレータ２３０
として利用することができる。なお、信号ＳＲはセルフ
リフレッシュモード信号に限定されるものではなく、ま
た、入力回路もＤＲＡＭへの適用に限定されるものでは
ない。ただし、例えば、ＳＲＡＭ（Static Random Acce
ss Memory)やフラッシュＥＥＰＲＯＭ（Electrically E
razable Programmable Read Only Memory)、或いは、他
の内部オシレータ持たない半導体集積回路では、例え
ば、ＤＬＬ回路のロックオン時間を低減するために入力
回路用の内部オシレータ２３０を新たに設ける必要があ
る。

【００９４】図２９は本発明に係る入力回路の第３実施
例を示すブロック図であり、図３０は図２９の入力回路
における分周器の動作を説明するためのタイミング図で
ある。図２９に示されるように、本第３実施例では、図
２７の第２実施例において、内部オシレータ２３０の出
力ＳＳ２を分周器２６０で分周し、その分周した信号Ｓ
Ｓ５をナンドゲート２５３へ供給するようになってい
る。そして、ナンドゲート２５３では、分周後の信号Ｓ
Ｓ５とセルフリフレッシュモード信号ＳＲとの論理を取
って入力バッファイネーブル信号ＩＥＳを出力するよう
になっている。

【００９５】すなわち、図３０に示されるように、分周
器２６０は、入力信号（内部オシレータ２３０の出力）
ＳＳ２を２分周して、１／２の周波数の信号ＳＳ５をナ
ンドゲート２５３へ供給するようになっている。なお、
図３０では、分周後の信号ＳＳ５の低レベル“Ｌ”の期
間は、１周期の１／４の期間となるようにされており、
これによりセルフリフレッシュモード期間中で信号ＳＳ
５が低レベル“Ｌ”のときに入力バッファ２１０が活性
化される期間をさらに削減して、より一層の消費電力の
低減を図るようになっている。

【００９６】図３１は本発明に係る入力回路の第４実施
例を示すブロック図である。例えば、ＤＲＡＭ（ＳＤＲ
ＡＭ）において、アクティブモードに対してセルフリフ
レッシュモードの消費電力は大幅に少なく、そのため、
セルフリフレッシュモードに入った直後はデバイス（Ｄ
ＲＡＭ）の温度は大きく変化し、時間が経過するにつれ
て安定する。本第４実施例では、このようなデバイスの
温度変化を考慮して、セルフリフレッシュに入った直後
は位相調整の頻度を高くし、そして、時間が経過した後
は消費電力削減のため位相調整の頻度を下げるようにな
っている。

【００９７】すなわち、本第４実施例では、前述した第
３実施例と同様に、内部オシレータ２３０の出力ＳＳ２
を分周器２６０’で分周し、その分周後の信号ＳＳ５を
ナンドゲート２５３の一方の入力へ供給するようになっ
ているが、分周器２６０’の分周率が時間の経過と共に
変化するように構成され、入力バッファイネーブル信号
ＩＥＳが発生する頻度を時間の経過に従って低減するよ
うに構成されている。なお、入力バッファイネーブル信
号ＩＥＳを出力するナンドゲート２５３の他方の入力に
は、ナンドゲート２７２および２７３で構成したラッチ
の出力をインバータ２７４で反転した信号が供給され、
所定の時間（所定のカウント数）以降は、一定の頻度で
入力バッファイネーブル信号ＩＥＳを発生するようにな
っている。

【００９８】図３１に示されるように、分周器２６０’
は、カウンタ２７０、各カウンタ出力（Ｘ１，Ｘ２，Ｘ
３）のレベルを反転するインバータ２６１〜２６３、各
カウンタ出力（Ｘ０，Ｘ１，／Ｘ１，Ｘ２，／Ｘ２，Ｘ
３，／Ｘ３）の論理を取るナンドゲート２６４〜２６
７、ナンドゲート２６４〜２６６の出力の論理を取るナ
ンドゲート２６８、および、ナンドゲート２６８の出力
とインバータ２７４の出力との論理を取るナンドゲート
２６９を備えている。分周回路２６０’（ナンドゲート
２６９）の出力ＳＳ５およびナンドゲート２６７の出力
（ＤＳ４）はナンドゲート２５３に供給され、ナンドゲ
ート２５３から入力バッファイネーブル信号ＩＥＳが出
力されるようになっている。ここで、カウンタ２７０
は、例えば、信号の立ち下がりエッジを捉えてカウント
するダウンエッジカウンタとして構成され、また、その
リセット端子ＲＥＳＥＴには、セルフリフレッシュモー
ド信号ＳＲをインバータ２７１で反転した信号が供給さ
れている。

【００９９】すなわち、カウンタ２７０は、セルフリフ
レッシュモード信号ＳＲが低レベル“Ｌ”でリセットさ
れ、信号ＳＲが高レベル“Ｈ”でカウント動作を開始す
るようになっている。そして、カウンタ２７０は、例え
ば、内部オシレータ２３０の出力ＳＳ２のダウンエッジ
を０からカウントし、１６回（１１１１）数えたら再び
０からカウントする。

【０１００】図３２は図３１の入力回路の動作を説明す
るためのタイミング図であり、図３３は図３１の入力回
路におけるカウンタ出力と入力バッファイネーブル信号
との関係を説明するための図である。図３２および図３
３に示されるように、セルフリフレッシュモード信号Ｓ
Ｒが高レベル“Ｈ”になると、カウンタ２７０はカウン
ト動作を開始し、時間の経過に従って、ナンドゲート２
５３は、入力バッファイネーブル信号ＩＥＳとして、内
部オシレータの出力ＳＳ２を２分周したナンドゲート２
６４の出力ＤＳ１、ＳＳ２を４分周したナンドゲート２
６５の出力ＤＳ２、ＳＳ２を８分周したナンドゲート２
６６の出力ＤＳ３、そして、ＳＳ２を１６分周したナン
ドゲート２６７の出力ＤＳ４を順次出力する。ここで、
一旦、入力バッファイネーブル信号ＩＥＳとして出力Ｄ
Ｓ４（ＳＳ２を１６分周した信号）が出力されると、そ
れ以降は、この出力ＤＳ４に従った入力バッファイネー
ブル信号ＩＥＳが出力され、セルフリフレッシュモード
信号ＳＲが低レベル“Ｌ”になるまで続けられる。すな
わち、入力バッファイネーブル信号ＩＥＳは、ＤＳ１→
ＤＳ２→ＤＳ３→ＤＳ４と発生する頻度を時間の経過に
従って低減するように変化するが、ナンドゲート２７２
および２７３によるラッチの動作により、一度、ＤＳ４
になると、以降ＤＳ４となり、内部オシレータの出力Ｓ
Ｓ２が１６回発生すると入力バッファイネーブル信号Ｉ
ＥＳを１回発生するようになっている。

【０１０１】なお、第４実施例においては、分周器２６
０’の分周率を段階的に下げているが、例えば、高低２
種類の分周率を用意しておき、或る時間が経過したなら
ば分周率を低くする（入力バッファイネーブル信号ＩＥ
Ｓの頻度を低くする）ように構成してもよい。図３４は
本発明に係る入力回路の第５実施例を示すブロック図で
あり、図３５は図３４の入力回路におけるパルス幅調整
部の動作を説明するためのタイミング図である。

【０１０２】本第５実施例は、図２７に示す第２実施例
において、内部オシレータ２３０とナンドゲート２５３
との間にパルス幅調整部２８０を設けるようにしたもの
である。図３４に示されるように、パルス幅調整部２８
０は、遅延部２８１、インバータ２８２，２８３、およ
び、ノアゲート２８４を備えて構成され、図３５に示さ
れるように、内部オシレータ２３０の出力ＳＳ２のパル
ス幅（デューティ比）を制御して出力ＳＳ５をナンドゲ
ート２５３へ供給するようになっている。すなわち、本
第５実施例は、内部オシレータ２３０の出力ＳＳ２にお
ける低レベル“Ｌ”の期間に対してインバータ２８３の
出力（ナンドゲート２５３の入力）ＳＳ５における低レ
ベル“Ｌ”の期間を任意に調整し、入力バッファを活性
化する期間（入力バッファイネーブル信号ＩＥＳが高レ
ベル“Ｈ”となる期間）をさらに削減して、より一層の
消費電力を低減するようになっている。

【０１０３】図３６は本発明に係る入力回路の第６実施
例を示すブロック図である。本第６実施例は、前述した
第２実施例において、内部制御信号（内部クロック）Ｓ
１としてエッジの欠けたクロック波形が発生するのを防
止するように構成したものである。図３６に示されるよ
うに、本第６実施例では、内部オシレータ２３０とナン
ドゲート２５３との間に同期回路２９０を設け、ナンド
ゲート２５３の出力である第１の入力バッファイネーブ
ル信号ＩＥＳ１をインバータ３２２を介してナンドゲー
ト３２１の一方の入力に供給すると共に、内部オシレー
タ２３０の出力（ＳＳ２）をナンドゲート３２１の他方
の入力に供給するようになっている。そして、このナン
ドゲート３２１の出力を第２の入力バッファイネーブル
信号ＩＥＳ２として入力バッファ２１０へ供給し、内部
制御信号Ｓ１の出力制御を行うようになっている。さら
に、入力バッファ２１０からの内部制御信号（Ｓ２）は
クロック出力部３１０を介して出力（Ｓ１）されるよう
になっている。

【０１０４】同期回路２９０は、遅延素子（Ｄｅｌａ
ｙ）２９１、インバータ２９２、ノアゲート２９３〜２
９６を備えて構成されている。ここで、ノアゲート２９
５および２９６はラッチを構成している。また、ノアゲ
ート２９３および２９４の一方の入力には、入力バッフ
ァ２１０の出力（Ｓ２）が供給され、また、他方の入力
には遅延素子２９１により遅延された内部オシレータ２
３０の出力およびその反転信号が供給されている。さら
に、遅延素子２９１は、内部オシレータ２３０の出力Ｓ
Ｓ２および入力バッファ２１０の出力Ｓ２が同期回路２
９０のノアゲート２９３および２９４に入力されるタイ
ミングを調節するために挿入されている。すなわち、出
力ＳＳ２が出力Ｓ２よりも速いと第１の入力バッファイ
ネーブル信号ＩＥＳ１が発生してしまい、その結果、内
部制御信号Ｓ１にエッジの欠けたクロックが発生してし
まうため、入力バッファ２１０に相当する分の遅延を与
えるようになっている。

【０１０５】図３７は本発明の第６実施例〜第８実施例
の動作を説明するタイミング図の対応を示す図である。
図３７は、図２８に対応するタイミング図であり、以下
の第６実施例〜第８実施例の動作を説明するタイミング
図（図３８、図４０、図４２）における表示領域が、図
３７中の破線部分であることを示すものである。

【０１０６】図３８は図３６の入力回路の動作を説明す
るためのタイミング図である。すなわち、図３８（下方
部分）に示されるように、例えば、前述した第２実施例
にいおては、入力バッファイネーブル信号ＩＥＳが低レ
ベル“Ｌ”から高レベル“Ｈ”へ立ち上がるタイミング
によっては、内部制御信号Ｓ１が途中で切れる（エッジ
が欠ける）ことがある。これに対して、上述した本第６
実施例によれば、図３８（上方および中央部分）に示さ
れるように、第２の入力バッファイネーブル信号ＩＥＳ
２により、入力バッファ２１０の出力Ｓ２にエッジの欠
けが生じた場合でも、クロック出力部３１０を介して出
力される内部制御信号Ｓ１ではエッジの欠けが生じた部
分を無くして一定のパルス幅を有する内部制御信号Ｓ１
を発生することが可能となる。

【０１０７】図３９は本発明に係る入力回路の第７実施
例を示すブロック図であり、図４０は図３９の入力回路
の動作を説明するためのタイミング図である。図３９に
示されるように、本第７実施例は、図２７の第２実施例
に対して、クロック検知回路２２０を設け、内部オシレ
ータ２３０の出力ＳＳ２が低レベル“Ｌ”で、且つ、ク
ロック検知回路２２０が外部制御信号（外部クロック）
ＣＬＫの動作を検知した場合にのみ入力バッファ２１０
を活性化するようにしたものである。ここで、同期回路
２９０’は、前述した図３６の同期回路２９０における
遅延素子２９１が省略され、第６実施例における入力バ
ッファの出力（Ｓ２）としてクロック検知回路２２０の
出力ＳＳ１が使用されている。本第７実施例では、外部
制御信号ＣＬＫが動作していない時、入力バッファ２１
０は活性化されないので、第２実施例に対してより一層
の消費電力の低減が可能である。

【０１０８】さらに、本第７実施例は、同期回路２９
０’によりクロック検知回路２２０の出力ＳＳ１および
内部オシレータ２３０の出力ＳＳ２の論理合成を行うた
め、図４０に示されるように、内部制御信号Ｓ１として
エッジの欠けたクロック波形が発生するのを防止するよ
うになっている。図４１は本発明に係る入力回路の第８
実施例を示すブロック図であり、図４２は図４１の入力
回路の動作を説明するためのタイミング図である。

【０１０９】図４１に示されるように、本第８実施例
は、上述した第７実施例に対して、さらに、クロック検
知回路２２０にも内部オシレータ２３０の出力ＳＳ２に
より制御される活性化信号（ＳＳ４）を供給し、出力Ｓ
Ｓ２が低レベル“Ｌ”のときにクロック検知回路２２０
を活性化するようにしたものである。すなわち、内部オ
シレータ２３０の出力ＳＳ２をナンドゲート３３１の一
方の入力に供給し、入力バッファイネーブル信号ＩＥＳ
をインバータ３３２で反転してナンドゲート３３１の他
方の入力に供給し、そして、ナンドゲート３３１の出力
ＳＳ４によりクロック検知回路２２０の活性化を制御す
るようになっている。

【０１１０】本第８実施例によれば、出力ＳＳ２が高レ
ベル“Ｈ”のとき、クロック検知回路２２０も非活性化
されることになるため、第７実施例に対して、より一層
の低消費電力化が可能となる。また、クロック検知回路
２２０に対する活性化信号ＳＳ４を出力ＳＳ２および入
力バッファイネーブル信号ＩＥＳから作っているのは、
図４２に示されるように、内部制御信号Ｓ１のクロック
波形（特に、最後の波形）のエッジの欠けを防止するた
めである。

【０１１１】図４３は本発明に係る入力回路の第９実施
例を示すブロック図である。本第９実施例は、前述した
図１７の第１実施例をＤＲＡＭ以外のデバイスに適用す
る場合を示すものである。前述した第１実施例では、例
えば、内部オシレータ２３０をＤＲＡＭのセルフリフレ
ッシュ動作用のオシレータと兼用する場合を示したが、
この場合には、オシレータはセルフリフレッシュ動作に
も兼用するためパワーダウンモード（セルフリフレッシ
ュモード）でオシレータを止めることはできない。

【０１１２】しかしながら、例えば、ＤＲＡＭ以外のＳ
ＲＡＭやフラッシュＥＥＰＲＯＭ等のデバイスでは、メ
モリセルのリフレッシュ動作を行う必要ないため、オシ
レータ（内部オシレータ２３０）を止めることができ
る。本第９実施例は、内部オシレータ２３０をパワーダ
ウン信号ＰＤおよび入力バッファイネーブル信号ＩＥＳ
により制御し、パワーダウン時に入力バッファ２１０が
活性化している時だけ内部オシレータ２３０を動作させ
るようになっている。これにより、より一層の消費電力
の低減が可能となる。

【０１１３】図４４は本発明に係る入力回路の第１０実
施例を示すブロック図である。図４４において、参照符
号３３０はパルスカウンタまたは分周器等を示し、ま
た、３４０はＪ−Ｋフリップフロップ（Ｊ−Ｋ Ｆ．
Ｆ．）を示している。図４４に示されるように、本第１
０実施例では、クロック検知回路２２０の出力ＳＳ１を
パルスカウンタまたは分周器等３３０に供給し、また、
パルスカウンタまたは分周器等３３０の出力ＳＳ２をＪ
−Ｋフリップフロップ３４０に供給するようになってい
る。そして、Ｊ−Ｋフリップフロップ３４０の出力ＳＳ
６およびパワーダウン信号ＰＤが供給されたナンドゲー
ト２５３の出力（入力バッファイネーブル信号ＩＥＳ）
により入力バッファ２１０のイネーブル制御を行うよう
になっている。ここで、パルスカウンタまたは分周器等
３３０には活性化信号（イネーブル信号）としてパワー
ダウン信号ＰＤが供給されている。また、パルスカウン
タまたは分周器等３３０は、例えば、クロック検知回路
２２０の出力ＳＳ１を２５６パルスカウントして出力Ｓ
Ｓ２を１パルス発生するパルスカウンタとして構成する
ことができる。なお、パルスカウンタまたは分周器等３
３０への入力信号としては、クロック検知回路２２０の
出力ＳＳ１でもよいが、入力バッファ２１０の出力Ｓ１
を使用することもできる。

【０１１４】図４５は図４４の入力回路におけるＪ−Ｋ
フリップフロップの一例を示す回路図であり、図４６は
図４５のＪ−Ｋフリップフロップの入出力波形の一例を
示すタイミング図である。図４５に示されるように、Ｊ
−Ｋフリップフロップ３４０は、ナンドゲート３４１〜
３４８およびインバータ３４９１，３４９２により構成
されている。このＪ−Ｋフリップフロップ３４０の入力
信号ＳＳ２および出力信号ＳＳ６は、例えば、図４６に
示されるような波形となる。

【０１１５】以上の説明では、本発明に係る入力回路が
適用される半導体集積回路をシンクロナスＤＲＡＭとし
て説明したが、本発明はシンクロナスＤＲＡＭおよび半
導体記憶装置等に限らず、信号のロックに時間を要する
ＤＬＬ回路或いはＰＬＬ回路等を有する様々な半導体集
積回路に適用することができる。さらに、制御信号とし
てクロック信号を例に取って説明したが、制御信号とし
てはクロック信号に限定されるものでないのはもちろん
である。

【０１１６】

【発明の効果】以上、詳述したように、本発明によれ
ば、内部回路（同期回路）のロックオン時間の短縮を図
ることができる。特に、本発明によれば、半導体集積回
路（例えば、シンクロナスＤＲＡＭ）におけるセルフリ
フレッシュ終了後のＤＬＬ回路によるクロックのロック
オン処理を、ダミーサイクルを必要とすることなく短時
間で行うことが可能となる。

【図面の簡単な説明】

【図１】関連技術としての半導体集積回路の一例を示す
ブロック図である。

【図２】図１の半導体集積回路における関連技術として
の位相比較回路（位相比較部）の一構成例を説明するた
めの図である。

【図３】図２の位相比較回路の動作を説明するためのタ
イミング図である。

【図４】図１の半導体集積回路における位相比較回路
（増幅回路部）の一構成例を説明するための図である。

【図５】図４の位相比較回路におけるＪＫフリップフロ
ップの動作を説明するためのタイミング図である。

【図６】図４の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウントアップ時）で
ある。

【図７】図４の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウント維持時）であ
る。

【図８】図４の位相比較回路における増幅回路部の動作
を説明するためのタイミング図（カウントダウン時）で
ある。

【図９】図１の半導体集積回路における分周回路の一例
を示す回路図である。

【図１０】図９の分周回路の各ノードの信号波形を示す
図である。

【図１１】図９の分周回路を使用した半導体集積回路の
動作を説明するためのタイミング図である。

【図１２】図１の半導体集積回路における遅延回路の一
構成例を説明するための図である。

【図１３】図１の半導体集積回路における遅延制御回路
の一構成例を説明するための図である。

【図１４】図１３の遅延制御回路の動作を説明するため
のタイミング図である。

【図１５】図１の半導体集積回路における入力回路を概
念的に示すブロック図である。

【図１６】図１５の入力回路の一構成例を示す回路図で
ある。

【図１７】本発明に係る入力回路の第１実施例を示すブ
ロック図である。

【図１８】図１７の入力回路における入力バッファの一
例を示す回路図である。

【図１９】図１７の入力回路におけるクロック検知回路
の一例を示す回路図である。

【図２０】図１７の入力回路における内部オシレータの
一例を示す回路図である。

【図２１】図１７の入力回路におけるパルス発生回路の
一例を示す回路図である。

【図２２】図１７の入力回路の動作を説明するためのタ
イミング図である。

【図２３】本発明に係る半導体集積回路が適用される一
例としてのシンクロナスＤＲＡＭの構成を示す図であ
る。

【図２４】図２３のシンクロナスＤＲＡＭの動作を説明
するためのタイミング図である。

【図２５】図２３のシンクロナスＤＲＡＭの要部構成を
概略的に示すブロック図である。

【図２６】図２３のシンクロナスＤＲＡＭにおける出力
回路（データ出力バッファ）の一構成例を説明するため
の図である。

【図２７】本発明に係る入力回路の第２実施例を示すブ
ロック図である。

【図２８】図２７の入力回路の動作を説明するためのタ
イミング図である。

【図２９】本発明に係る入力回路の第３実施例を示すブ
ロック図である。

【図３０】図２９の入力回路における分周器の動作を説
明するためのタイミング図である。

【図３１】本発明に係る入力回路の第４実施例を示すブ
ロック図である。

【図３２】図３１の入力回路の動作を説明するためのタ
イミング図である。

【図３３】図３１の入力回路におけるカウンタ出力と入
力バッファイネーブル信号との関係を説明するための図
である。

【図３４】本発明に係る入力回路の第５実施例を示すブ
ロック図である。

【図３５】図３４の入力回路におけるパルス幅調整部の
動作を説明するためのタイミング図である。

【図３６】本発明に係る入力回路の第６実施例を示すブ
ロック図である。

【図３７】本発明の第６実施例〜第８実施例の動作を説
明するタイミング図の対応を示す図である。

【図３８】図３６の入力回路の動作を説明するためのタ
イミング図である。

【図３９】本発明に係る入力回路の第７実施例を示すブ
ロック図である。

【図４０】図３９の入力回路の動作を説明するためのタ
イミング図である。

【図４１】本発明に係る入力回路の第８実施例を示すブ
ロック図である。

【図４２】図４１の入力回路の動作を説明するためのタ
イミング図である。

【図４３】本発明に係る入力回路の第９実施例を示すブ
ロック図である。

【図４４】本発明に係る入力回路の第１０実施例を示す
ブロック図である。

【図４５】図４４の入力回路におけるＪ−Ｋフリップフ
ロップの一例を示す回路図である。

【図４６】図４５のＪ−Ｋフリップフロップの入出力波
形の一例を示すタイミング図である。

【符号の説明】

１…クロック入力パッド ３…ＤＬＬ回路 ６…データ出力パッド ７…ダミー負荷容量 ２１…入力回路 ２２…ダミー入力回路（クロックバッファ） ３１…位相比較回路（ディジタル位相比較器） ３２…遅延制御回路 ３３…遅延回路（第１の遅延回路） ３４…ダミー遅延回路（第２の遅延回路） ４１…クロック配線（リアル配線） ４２…ダミー配線 ５１…出力回路（出力バッファ） ５２…ダミー出力回路（出力バッファ） ２１０…入力バッファ ２２０…クロック検知回路 ２３０…内部オシレータ ２４０…パルス発生回路 ２６０…分周器 ２７０…カウンタ（ダウンエッジカウンタ） ２８０…パルス幅調整部 ２９０，２９０’…同期回路 ３１０…クロック出力部 ３３０…パルスカウンタまたは分周器等

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (54)

【特許請求の範囲】
1. 【請求項１】 入力する外部制御信号を受け取って内部
   制御信号を出力する入力バッファと、 前記外部制御信号が動作しているか否かを検知する制御
   信号検知回路とを具備し、前記入力バッファは、前記制
   御信号検知回路の出力により、前記外部制御信号が動作
   している時には前記内部制御信号を出力するようになっ
   ていることを特徴とする入力回路。
2. 【請求項２】 請求項１の入力回路から出力される内部
   制御信号は、定常状態になるまでに所定の時間を要する
   内部回路に供給されるようになっていることを特徴とす
   る入力回路。
3. 【請求項３】 請求項２の入力回路において、前記内部
   回路はＤＬＬ回路であることを特徴とする入力回路。
4. 【請求項４】 入力する外部クロック信号を受け取って
   内部クロック信号を出力する入力回路と、該内部クロッ
   ク信号を受け取り、定常状態になるまでに所定の時間を
   要する内部回路とを具備する半導体集積回路であって、 前記入力回路は、前記外部クロック信号から前記内部ク
   ロック信号を生成する入力バッファと、該外部クロック
   信号が動作しているか否かを検知するクロック検知回路
   とを備え、前記入力バッファは、前記クロック検知回路
   の出力により、前記外部クロック信号が停止している時
   には前記内部クロック信号を停止し、且つ、該外部クロ
   ック信号が動作している時には該内部クロック信号を出
   力するようになっていることを特徴とする半導体集積回
   路。
5. 【請求項５】 請求項４の半導体集積回路において、該
   半導体集積回路は、シンクロナスＤＲＡＭであり、前記
   内部回路は出力回路の出力タイミングを制御するＤＬＬ
   回路であり、前記出力回路は前記外部クロック信号に同
   期してデータを出力するようになっていることを特徴と
   する半導体集積回路。
6. 【請求項６】 請求項５の半導体集積回路において、前
   記入力回路は、さらに、セルフリフレッシュモード時に
   所定の周期でパルスを発生してセルフリフレッシュを行
   わせる内部オシレータを備え、前記入力バッファは、セ
   ルフリフレッシュモード時でも前記外部クロック信号が
   動作している時に前記内部クロック信号を出力し、且
   つ、前記外部クロック信号が停止している時に前記入力
   バッファを非活性にするようになっていることを特徴と
   する半導体集積回路。
7. 【請求項７】 請求項５の半導体集積回路において、前
   記ＤＬＬ回路は、 前記内部クロック信号を受け取り、所定の遅延量を与え
   て出力する遅延回路と、 前記内部クロック信号を受け取り、前記遅延回路と同じ
   遅延量を与えた信号を出力するダミー遅延回路と、 該ダミー遅延回路における遅延量および前記遅延回路に
   おける遅延量を同一の値として共に制御する遅延制御回
   路と、 前記内部クロック信号に対応した信号を比較基準信号と
   して受け取ると共に、所定の回路を介して供給される前
   記ダミー遅延回路からの出力信号を比較対象信号として
   受け取り、該比較基準信号と該比較対象信号との位相差
   に応じて所定数のパルス信号を前記遅延制御回路に供給
   し、前記遅延回路および前記ダミー遅延回路における遅
   延量を制御する位相比較回路とを具備することを特徴と
   する半導体集積回路。
8. 【請求項８】 請求項７の半導体集積回路において、前
   記ＤＬＬ回路は、さらに、前記内部クロック信号が供給
   された分周回路を備え、該分周回路の出力信号は前記ダ
   ミー遅延回路に供給されると共に、前記位相比較回路の
   比較基準信号として供給されるようになっていることを
   特徴とする半導体集積回路。
9. 【請求項９】 入力する外部制御信号を受け取って内部
   制御信号を出力する入力バッファと、タイミング信号を
   発生するタイミング信号発生回路とを有する入力回路で
   あって、 前記入力バッファは、前記タイミング信号に従って前記
   内部制御信号を所定期間出力するようになっていること
   を特徴とする入力回路。
10. 【請求項１０】 請求項９の入力回路において、前記タ
    イミング信号発生回路は、オシレータを備えることを特
    徴とする入力回路。
11. 【請求項１１】 請求項１０の入力回路において、前記
    タイミング信号発生回路は、さらに、分周器を備えるこ
    とを特徴とする入力回路。
12. 【請求項１２】 請求項１１の入力回路において、前記
    分周器は、所定の期間の後に分周率を変化させるように
    なっていることを特徴とする入力回路。
13. 【請求項１３】 請求項１２の入力回路において、前記
    分周器は、時間の経過に伴って前記タイミング信号の発
    生頻度を低下させるようになっていることを特徴とする
    入力回路。
14. 【請求項１４】 請求項１０の入力回路において、前記
    タイミング信号発生回路は、さらに、前記タイミング信
    号のパルス幅を調整するパルス幅調整部を備えることを
    特徴とする入力回路。
15. 【請求項１５】 請求項１０の入力回路において、該入
    力回路は、さらに、 前記入力バッファからの前記内部制御信号を受け取っ
    て、前記内部回路に出力する内部制御信号出力部と、 該入力バッファから該内部制御信号を受け取って、当該
    内部制御信号に同期したタイミング信号を該内部制御信
    号出力部に出力する同期回路とを備えることを特徴とす
    る入力回路。
16. 【請求項１６】 入力する外部クロック信号を受け取っ
    て内部クロック信号を出力する入力回路と、該内部クロ
    ック信号を受け取り、定常状態になるまでに所定の時間
    を要する内部回路とを具備する半導体集積回路であっ
    て、 前記入力回路は、前記外部クロック信号から前記内部ク
    ロック信号を生成する入力バッファと、タイミング信号
    を発生するタイミング信号発生回路とを備え、前記入力
    バッファは、前記タイミング信号に従って前記内部クロ
    ック信号を所定期間出力するようになっていることを特
    徴とする半導体集積回路。
17. 【請求項１７】 請求項１６の半導体集積回路におい
    て、前記タイミング信号発生回路は、オシレータを備え
    ることを特徴とする半導体集積回路。
18. 【請求項１８】 請求項１７の半導体集積回路におい
    て、前記タイミング信号発生回路は、さらに、分周器を
    備えることを特徴とする半導体集積回路。
19. 【請求項１９】 請求項１８の半導体集積回路におい
    て、前記分周器は、所定の期間の後に分周率を変化させ
    るようになっていることを特徴とする半導体集積回路。
20. 【請求項２０】 請求項１９の半導体集積回路におい
    て、前記分周器は、時間の経過に伴って前記タイミング
    信号の発生頻度を低下させるようになっていることを特
    徴とする半導体集積回路。
21. 【請求項２１】 請求項１７の半導体集積回路におい
    て、前記タイミング信号発生回路は、さらに、前記タイ
    ミング信号のパルス幅を調整するパルス幅調整部を備え
    ることを特徴とする半導体集積回路。
22. 【請求項２２】 請求項１７の半導体集積回路におい
    て、前記入力回路は、さらに、 前記入力バッファからの前記内部クロック信号を受け取
    って、前記内部回路に出力する内部クロック信号出力部
    と、 該入力バッファから該内部クロック信号を受け取って、
    当該内部クロック信号に同期したタイミング信号を該内
    部クロック信号出力部に出力する同期回路とを備えるこ
    とを特徴とする半導体集積回路。
23. 【請求項２３】 請求項１７の半導体集積回路におい
    て、該半導体集積回路はシンクロナスＤＲＡＭであり、
    前記オシレータはセルフリフレッシュ用のオシレータを
    兼用するようになっていることを特徴とする半導体集積
    回路。
24. 【請求項２４】 請求項２３の半導体集積回路におい
    て、前記タイミング信号発生回路は、セルフリフレッシ
    ュ動作中は前記タイミング信号を発生しないようになっ
    ていることを特徴とする半導体集積回路。
25. 【請求項２５】 入力する外部制御信号を受け取って内
    部制御信号を出力する入力バッファと、タイミング信号
    を発生するタイミング信号発生回路と、該外部制御信号
    が動作しているか否かを検知する制御信号検知回路とを
    有する入力回路であって、 前記入力バッファは、前記タイミング信号と前記制御信
    号検知回路が出力する検知信号に従って、前記内部制御
    信号を出力するようになっていることを特徴とする入力
    回路。
26. 【請求項２６】 請求項２５の入力回路において、前記
    入力バッファは、前記内部制御信号を所定期間出力し、
    前記タイミング信号に従って該内部制御信号の出力を停
    止することを特徴とする入力回路。
27. 【請求項２７】 請求項２６の入力回路において、該入
    力回路は、前記タイミング信号を前記検知信号に同期さ
    せる同期回路を備えることを特徴とする入力回路。
28. 【請求項２８】 請求項２６の入力回路において、前記
    制御信号検知回路は、前記タイミング信号により停止す
    るようになっていることを特徴とする入力回路。
29. 【請求項２９】 請求項２５または２６の入力回路にお
    いて、前記タイミング信号発生回路は、オシレータ備え
    ることを特徴とする入力回路。
30. 【請求項３０】 請求項２９の入力回路において、前記
    タイミング信号発生回路は、さらに、分周器を備えるこ
    とを特徴とする入力回路。
31. 【請求項３１】 請求項３０の入力回路において、前記
    分周器は、所定の期間の後に分周率を変化させるように
    なっていることを特徴とする入力回路。
32. 【請求項３２】 請求項３１の入力回路において、前記
    分周器は、時間の経過に伴って前記タイミング信号の発
    生頻度を低下させるようになっていることを特徴とする
    入力回路。
33. 【請求項３３】 請求項２９の入力回路において、前記
    タイミング信号発生回路は、さらに、前記タイミング信
    号のパルス幅を調整するパルス幅調整部を備えることを
    特徴とする入力回路。
34. 【請求項３４】 請求項２５または２６の入力回路にお
    いて、前記タイミング信号発生回路は、前記外部制御信
    号の周波数を落としたタイミング信号を生成するように
    なっていることを特徴とする入力回路。
35. 【請求項３５】 入力する外部クロック信号を受け取っ
    て内部クロック信号を出力する入力回路と、該内部クロ
    ック信号を受け取り、定常状態になるまでに所定の時間
    を要する内部回路とを具備する半導体集積回路であっ
    て、 前記入力回路は、前記外部クロック信号から前記内部ク
    ロック信号を生成する入力バッファと、タイミング信号
    を発生するタイミング信号発生回路と、該外部クロック
    信号が動作しているか否かを検知するクロック検知回路
    とを備え、前記入力バッファは、前記タイミング信号と
    前記クロック検知回路が出力する検知信号に従って、前
    記内部クロック信号を出力するようになっていることを
    特徴とする半導体集積回路。
36. 【請求項３６】 請求項３５の半導体集積回路におい
    て、前記入力バッファは、前記内部制御信号を所定期間
    出力し、前記タイミング信号に従って該内部制御信号の
    出力を停止することを特徴とする半導体集積回路。
37. 【請求項３７】 請求項３６の半導体集積回路におい
    て、前記入力回路は、前記タイミング信号を前記検知信
    号に同期させる同期回路を備えることを特徴とする半導
    体集積回路。
38. 【請求項３８】 請求項３６の半導体集積回路におい
    て、前記制御信号検知回路は、前記タイミング信号によ
    り停止するようになっていることを特徴とする半導体集
    積回路。
39. 【請求項３９】 請求項３５または３６の半導体集積回
    路において、前記タイミング信号発生回路は、オシレー
    タ備えることを特徴とする半導体集積回路。
40. 【請求項４０】 請求項３９の半導体集積回路におい
    て、前記タイミング信号発生回路は、さらに、分周器を
    備えることを特徴とする半導体集積回路。
41. 【請求項４１】 請求項４０の半導体集積回路におい
    て、前記分周器は、所定の期間の後に分周率を変化させ
    るようになっていることを特徴とする半導体集積回路。
42. 【請求項４２】 請求項４１の半導体集積回路におい
    て、前記分周器は、時間の経過に伴って前記タイミング
    信号の発生頻度を低下させるようになっていることを特
    徴とする半導体集積回路。
43. 【請求項４３】 請求項３９の半導体集積回路におい
    て、前記タイミング信号発生回路は、さらに、前記タイ
    ミング信号のパルス幅を調整するパルス幅調整部を備え
    ることを特徴とする半導体集積回路。
44. 【請求項４４】 請求項３５または３６の半導体集積回
    路において、前記タイミング信号発生回路は、前記外部
    クロック信号の周波数を落としたタイミング信号を生成
    するようになっていることを特徴とする半導体集積回
    路。
45. 【請求項４５】 入力する外部制御信号を受け取って内
    部制御信号を出力する入力バッファと、タイミング信号
    を発生するタイミング信号発生回路と、該外部制御信号
    が動作しているか否かを検知し検知信号を発生する制御
    信号検知回路とを有する入力回路であって、 前記入力バッファは、前記検知信号に従って前記内部制
    御信号を発生し、該内部制御信号の出力開始および出力
    停止は前記タイミング信号のタイミングで行うようにな
    っていることを特徴とする入力回路。
46. 【請求項４６】 請求項４５の入力回路において、該入
    力回路は、さらに、前記検知信号に従って入力バッファ
    制御信号を発生する入力バッファ制御回路を備え、 前記入力バッファは、前記入力バッファ制御信号に従っ
    て前記内部制御信号を出力し、 前記入力バッファ制御回路は、ラッチ部を備え、前記検
    知信号に従って前記入力バッファ制御信号を発生すると
    共に、それをラッチし、前記タイミング信号によってラ
    ッチを解除するようになっていることを特徴とする入力
    回路。
47. 【請求項４７】 請求項４５の入力回路において、前記
    タイミング信号発生回路は、前記検知信号に従って動作
    を開始し、前記タイミング信号を出力したら動作を停止
    するようになっていることを特徴とする入力回路。
48. 【請求項４８】 請求項４５の入力回路において、前記
    タイミング信号発生回路は、オシレータ備えることを特
    徴とする入力回路。
49. 【請求項４９】 請求項４５の入力回路において、前記
    タイミング信号発生回路は、前記外部制御信号の周波数
    を落としたタイミング信号を生成するようになっている
    ことを特徴とする入力回路。
50. 【請求項５０】 入力する外部クロック信号を受け取っ
    て内部クロック信号を出力する入力回路と、該内部クロ
    ック信号を受け取り、定常状態になるまでに所定の時間
    を要する内部回路とを具備する半導体集積回路であっ
    て、 前記入力回路は、前記外部クロック信号から前記内部ク
    ロック信号を生成する入力バッファと、タイミング信号
    を発生するタイミング信号発生回路と、該外部クロック
    信号が動作しているか否かを検知し検知信号を発生する
    クロック検知回路とを備え、前記入力バッファは、前記
    検知信号に従って前記内部クロック信号を発生し、該内
    部クロック信号の出力開始および出力停止は前記タイミ
    ング信号のタイミングで行うようになっていることを特
    徴とする半導体集積回路。
51. 【請求項５１】 請求項５０の半導体集積回路におい
    て、前記入力回路は、さらに、前記検知信号に従って入
    力バッファ制御信号を発生する入力バッファ制御回路を
    備え、 前記入力バッファは、前記入力バッファ制御信号に従っ
    て前記内部クロック信号を出力し、 前記入力バッファ制御回路は、ラッチ部を備え、前記検
    知信号に従って前記入力バッファ制御信号を発生すると
    共に、それをラッチし、前記タイミング信号によってラ
    ッチを解除するようになっていることを特徴とする半導
    体集積回路。
52. 【請求項５２】 請求項５０の半導体集積回路におい
    て、前記タイミング信号発生回路は、前記検知信号に従
    って動作を開始し、前記タイミング信号を出力したら動
    作を停止するようになっていることを特徴とする半導体
    集積回路。
53. 【請求項５３】 請求項５０の半導体集積回路におい
    て、前記タイミング信号発生回路は、オシレータ備える
    ことを特徴とする半導体集積回路。
54. 【請求項５４】 請求項５０の半導体集積回路におい
    て、前記タイミング信号発生回路は、前記外部クロック
    信号の周波数を落としたタイミング信号を生成するよう
    になっていることを特徴とする半導体集積回路。