JP2001237693A - 遅延固定ループ - Google Patents

遅延固定ループ

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JP2001237693A JP2000393454A JP2000393454A JP2001237693A JP 2001237693 A JP2001237693 A JP 2001237693A JP 2000393454 A JP2000393454 A JP 2000393454A JP 2000393454 A JP2000393454 A JP 2000393454A JP 2001237693 A JP2001237693 A JP 2001237693A
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Abstract

(57)【要約】 【課題】 短い時間でロックイン可能な遅延固定ループ
を提供すること。 【解決手段】 同期メモリ素子において、第1比較信号
に応答して、第1シフトライト信号を出力する第1シフト
制御器２４０と、それを受けてシフトライト動作のみを
行う第1シフトレジスタ２５０と、それぞれ、第1単位遅
延を有する複数の遅延ラインからなり、第1シフトレジ
スタの出力に応答して、内部信号の遅延時間を制御する
ための第1遅延ライン部２６０と、第2比較信号に応答し
て、第2シフトライト信号及びシフトレフト信号を出力
する第2シフト制御器２８０と、それを受けてそれぞれ
シフトライト動作及びシフトレフト動作を行う第2シフ
トレジスタ２９０と、それぞれ第1単位遅延より短い第2
単位遅延を有する複数の遅延ラインからなり、第２シフ
トレジスタの出力に応答して、第1遅延ライン部の出力
信号の遅延時間を制御する第2遅延ライン部３００とを
備える。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
に用いられる遅延固定ループに関し、特に、短い時間で
ロックイン可能な遅延固定ループに関する。
【０００２】
【従来の技術】半導体メモリ素子の高速動作を獲得する
ために、同期メモリ素子(synchronousmemory device)で
あるSDRAM(synchronous dynamic random access memor
y)が開発された。SDRAMは、外部クロックに同期して動
作するものであり、SDRAMには、SDR(single data rate)
SDRAM、DDR(double data rate)SDRAMなどがある。
【０００３】一般に、外部クロックに同期してデータが
出力される時、外部クロックと出力データとの間にスキ
ューが発生する。このような、外部クロックと出力デー
タ、または外部クロックと内部クロックとの間のスキュ
ーを補償するために遅延固定ループが用いられる。
【０００４】図1は、従来の遅延固定ループを示すブロ
ック図である。ここで、従来の遅延固定ループは、クロ
ックバッファ100、クロック分周器110、位相比較器12
0、シフト制御器130、シフトレジスタ140、遅延ライン
部150、遅延モデル160及び遅延固定ループ信号駆動器17
0を含んで構成されている。
【０００５】クロックバッファ100は、外部クロックCLK
の立ち上がりエッジ及び立ち下がりエッジに応答して、
それぞれ立ち上がりクロックRCLK及び立ち下がりクロッ
クFCLKを出力する。
【０００６】クロック分周器110は、第1パルス信号DELA
Y IN及び第2パルス信号REFを出力する。第1パルス信号D
ELAY INは、立ち上がりクロックRCLKに応答して、8個の
外部クロックごとに出力され、外部クロックCLKの一周
期に相当するパルス幅を有する。また、第2パルス信号R
EFは、第1パルス信号DELAY INの反転信号である。
【０００７】位相比較器120は、第2パルス信号REFとフ
ィードバック信号FEEDBACKとの位相を比較して、比較信
号PC<0:3>を出力する。ここで、フィードバック信号FEE
DBACKは、遅延モデル160から出力された信号である。
【０００８】シフト制御器130は、比較信号PC<0:3>に応
答して、シフト方向を決定するシフトライト信号SR及び
シフトレフト信号SLを出力する。シフトレジスタ140
は、シフトライト信号SR及びシフトレフト信号SLに応答
して、それぞれシフトライト動作及びシフトレフト動作
を行う。
【０００９】遅延ライン部150は、立ち下がりクロックF
CLK、立ち上がりクロックRCLK及び第1パルス信号DELAY
INの遅延時間をそれぞれ制御するための第1、第２、第3
遅延ライン151、152、153からなり、第1、第２、第3遅
延ライン151、152、153は、それぞれ第1、第２、第3遅
延信号FCLK DLL、RCLK DLL、FEEDBACK DLYを出力する。
また、遅延ライン部150は、複数の単位遅延回路により
構成される。
【００１０】遅延モデル160は、第3遅延信号FEEDBACK D
LYに応じて外部クロックCLKと内部クロックとの間のス
キューを補償する。遅延モデル160の出力は、位相比較
器120にフィードバックされる。遅延固定ループ信号駆
動器170は、第1及び第2遅延信号FCLK DLL、RCLK DLLを
処理する。
【００１１】ここで、第2パルス信号REF、単位遅延回路
及び遅延モデルの各パルス幅が5 nsec、0.2nsec及び5ns
ecである場合、フィードバック信号FEEDBACKのパルス幅
は、5.2nsecとなる。したがって、フィードバック信号F
EEDBACKが第2パルス信号REFより遅く出力される。この
場合、位相比較器120は、最初からシフトレフト信号SL
を出力する必要がある。しかし、遅延ライン部150は、
最初からシフトレフト動作を行うことができないため
に、所望の内部クロックを獲得することができないとい
う問題点がある。
【００１２】また、遅延ライン部150に含まれている単
位遅延回路には、約0.2 nsecの短い単位遅延があるた
め、ロックインのために第2パルス信号REFとフィードバ
ック信号FEEDBACKとの位相を比較するのに時間がかかる
という問題点がある。
【００１３】
【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、短い時間でロッ
クイン可能な遅延固定ループを提供することをその目的
としている。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る遅延固定ループは、第1比較信号に応
答して、第1シフトライト信号を出力する第1シフト制御
器と、前記第1シフトライト信号に応答して、シフトラ
イト動作のみを行う第1シフトレジスタと、それぞれ、
第1単位遅延を有する複数の遅延ラインからなり、前記
第1シフトレジスタの出力に応答して、内部信号の遅延
時間を制御するための第1遅延ライン部と、第2比較信号
に応答して、第2シフトライト信号及びシフトレフト信
号を出力する第2シフト制御器と、前記第2シフトライト
信号及び前記シフトレフト信号に応答して、それぞれシ
フトライト動作及びシフトレフト動作を行う第2シフト
レジスタと、それぞれ前記第1単位遅延より短い第2単位
遅延を有する複数の遅延ラインからなり、前記第２シフ
トレジスタの出力に応答して、前記第1遅延ライン部の
出力信号の遅延時間を制御する第2遅延ライン部とを備
える。
【００１５】更に、外部クロックに応答して、立ち上が
りクロック及び立ち下がりクロックを出力するクロック
バッファと、前記立ち上がりクロックに応答して、第1
パルス信号及び第2パルス信号を出力するクロック分周
器と、前記第2パルス信号とフィードバック信号の位相
を比較して、前記第1比較信号を出力する第1位相比較器
と、前記第2パルス信号と前記フィードバック信号の位
相を比較して、前記第2比較信号を出力する第2位相比較
器と、前記第2遅延ライン部の出力の遅延時間を制御
し、前記第1及び第2位相比較器に前記フィードバック信
号を出力する遅延モデルとを備えることが望ましい。
【００１６】また、前記立ち上がりクロックに応答し
て、4個の外部クロックごとに、パルス幅が前記外部ク
ロック周期の二倍である前記第1パルス信号と、該第1パ
ルス信号の反転信号である前記第2パルス信号を出力す
る、前記クロック分周器を備えることが効果的である。
【００１７】前記第1位相比較器に、前記フィードバッ
ク信号を遅延させ、第１の遅延されたフィードバック信
号を出力する第１単位遅延回路と、前記第2パルス信号
と前記フィードバック信号との位相を比較するための第
1比較器と、前記第2パルス信号と前記第１の遅延された
フィードバック信号との位相を比較するための第2比較
器と、前記第2パルス信号、前記フィードバック信号、
制御信号及びリセット信号を論理演算して第１比較制御
信号を出力する第１比較制御部とを備えてもよい。
【００１８】ここで、該第１比較制御部に、前記制御信
号と前記リセット信号とを否定論理和で演算するための
第1NORゲートと、前記第2パルス信号、前記フィードバ
ック信号及び前記第1NORゲートの出力を否定論理積で演
算するための第１NANDゲートと、該第１NANDゲートの出
力を反転及び遅延させるための第１反転遅延部と、該第
１反転遅延部の出力及び前記第１NANDゲートの出力を否
定論理和で演算するための第2NORゲートとを備えること
が望ましい。
【００１９】また、前記第1シフト制御器に、前記第1比
較器の出力及び前記第2比較器の出力を否定論理積で演
算するための第2NANDゲートと、該第2NANDゲートの出力
を反転させ、前記制御信号を出力する第1インバータ
と、該第1インバータの出力及び、前記第１比較制御信
号を否定論理積で演算するための第3NANDゲートと、該
第3NANDゲートの出力を反転させ、前記第1シフトライト
信号を出力する第2インバータとを備えることが望まし
い。
【００２０】前記第2位相比較器に、前記フィードバッ
ク信号を遅延させ、第２の遅延されたフィードバック信
号を出力する第２単位遅延回路と、前記第2パルス信号
及び前記フィードバック信号の位相を比較して、第３及
び第４比較信号を出力する第３比較器と、前記第2パル
ス信号及び前記第２の遅延されたフィードバック信号の
位相を比較して、第５及び第６比較信号を出力する第４
比較器と、前記第2パルス信号、前記フィードバック信
号及び前記制御信号を論理演算して第２比較制御信号を
出力する第２比較制御部とを備えてもよい。
【００２１】ここで、前記第２比較制御部に、前記第2
パルス信号、前記フィードバック信号及び前記制御信号
の反転信号を否定論理積で演算するための第４NANDゲー
トと、該第４NANDゲートの出力を反転及び遅延させる第
２反転遅延部と、該第２反転遅延部の出力及び前記第４
NANDゲートの出力を否定論理和で演算するための第３NO
Rゲートとを備えることが望ましい。
【００２２】また、前記第2シフト制御器に、前記第３
比較信号及び前記第５比較信号を否定論理積で演算する
ための第５NANDゲートと、該第５NANDゲートの出力を反
転させる第４インバータと、該第４インバータの出力及
び前記第２比較制御信号を否定論理積で演算するための
第６NANDゲートと、該第６NANDゲートの出力を反転し
て、前記第2シフトライト信号を出力するための第５イ
ンバータと、前記第４比較信号及び前記第６比較信号を
否定論理積で演算するための第７NANDゲートと、該第７
NANDゲートの出力を反転させる第６インバータと、該第
６インバータの出力及び前記第２比較制御信号を否定論
理積で演算するための第８NANDゲートと、該第８NANDゲ
ートの出力を反転して前記シフトレフト信号を出力する
ための第７インバータとを備えることが望ましい。
【００２３】
【発明の実施の形態】以下、本発明が属する技術分野に
おける通常の知識を有するものが、本発明を容易に実施
できるように、本発明の好ましい実施の形態を添付した
図面を参照して説明する。
【００２４】図2は、本発明の実施の形態に係る遅延固
定ループ(DLL:delay locked loop)を示すブロック図で
ある。ここで、本発明の実施の形態に係る遅延固定ルー
プは、クロックバッファ210、クロック分周器220、第1
位相比較器230、第1シフト制御器240、第1シフトレジス
タ250、第1遅延ライン部260、第2位相比較器270、第2シ
フト制御器280、第2シフトレジスタ290、第2遅延ライン
部300、遅延モデル310及び遅延固定ループ信号駆動器32
0を含んで構成されている。
【００２５】クロックバッファ210は、外部クロックCLK
の立ち上がりエッジ及び立ち下がりエッジに応答して、
それぞれ立ち上がりクロックRCLK及び立ち下がりクロッ
クFCLKを出力する。
【００２６】クロック分周器220は、第1パルス信号DELA
Y IN及び第2パルス信号REFを出力し、第1パルス信号DEL
AY INは、立ち上がりクロックRCLKに応答して、4個の外
部クロックCLKごとに出力され、外部クロックCLKの二つ
の周期に相当するパルス幅を有し、また、第2パルス信
号REFは、第1パルス信号DELAY INの反転信号であること
が望ましい。
【００２７】第1位相比較器230は、第2パルス信号REFと
フィードバック信号FEEDBACKとの位相を比較して、第1
比較信号PC1 2N<0:1>を出力する。ここで、フィードバ
ック信号FEEDBACKは、遅延モデル310から出力される信
号である。
【００２８】第1シフト制御器240は、第1比較信号PC1 2
N<0:1>に応答して、シフト方向を決定するシフトライト
信号SR1を出力し、第1シフトレジスタ250は、第1シフト
制御器240から出力されたシフトライト信号SR1に応答し
て、シフトライト動作のみを行う。
【００２９】第1遅延ライン部260は、立ち下がりクロッ
クFCLK、立ち上がりクロックRCLK及び第1パルス信号DEL
AY INの遅延時間をそれぞれ制御するための第1、第２、
第3遅延ライン261、262、263からなり、第1、第２、第3
遅延ライン261、262、263は、それぞれ遅延された立ち
下がりクロックFCLK DLY、遅延された立ち上がりクロッ
クRCLK DLY及び遅延されたフィードバック信号FEEDBACK
DLY1を出力する。また、第1遅延ライン部260内に含ま
れている各遅延ライン261、262、263は、後述する第２
単位遅延より長い第１単位遅延を有する単位遅延回路を
含んで構成されている。
【００３０】第2位相比較器270は、第2パルス信号REFと
フィードバック信号FEEDBACKとの位相を比較して、第2
比較信号PC2 2N<0:3>を出力する。
【００３１】第2シフト制御器280は、第2比較信号PC2 2
N<0:3>に応答して、シフト方向を決定するための第２シ
フトライト信号SR2及びシフトレフト信号SL2を出力す
る。
【００３２】第2シフトレジスタ290は、第2シフト制御
器280から出力される第２シフトライト信号SR2及びシフ
トレフト信号SL2に応答して、それぞれシフトライト動
作及びシフトレフト動作を行う。
【００３３】第2遅延ライン部300は、第２の遅延された
信号FCLK DLY、RCLK DLY、FEEDBACKDLY1の各遅延時間を
制御するための第４、第５、第６遅延ライン301、302、
303を含んで構成されている。第４、第５、第６遅延ラ
イン301、302、303は、それぞれ立ち下がり遅延固定ル
ープ信号FCLK DLL、立ち上がり遅延固定ループ信号RCLK
DLL、第2の遅延されたフィードバック信号FEEDBACK DL
Y2を出力する。第2遅延ライン部300に含まれている遅延
ライン301、302、303のそれぞれは、短い単位遅延を有
する単位遅延回路により構成される。
【００３４】遅延モデル310は、第2の遅延されたフィー
ドバック信号FEEDBACK DLY2に応じて外部クロックCLKと
内部クロックとの間のスキューを補償し、遅延モデル31
0の出力は、第1、第2位相比較器230、270にフィードバ
ックされる。
【００３５】遅延固定ループ信号駆動器320は、立ち下
がり遅延固定ループ信号FCLK DLLと立ち上がり遅延固定
ループ信号RCLK DLLとをバッファに貯え、内部クロック
として貯えられた遅延固定ループ信号を出力する。
【００３６】図3は、図2に示した第1位相比較器230と第
1シフト制御器240とを示す図面であり、図4は、第1位相
比較器230と第1シフト制御器240における動作を示すタ
イミングチャートである。図３において、第1位相比較
器230は、フィードバック信号FEEDBACKを遅延させ、第
１の遅延されたフィードバック信号F DLY1を出力する第
１単位遅延回路331と、第2パルス信号REFとフィードバ
ック信号FEEDBACKの位相を比較して、第１比較信号PC1
2N<0>を出力する第1比較器332と、第2パルス信号REFと
遅延されたフィードバック信号F DLY1の位相を比較し
て、第２比較信号PC12N<2>を出力する第2比較器333と、
第2パルス信号REF、フィードバック信号FEEDBACK、制御
信号2N CMP ENDとリセット信号DLL RESETを論理演算し
て第１比較制御信号CMP PULSE1を出力する第１比較制御
部334を含んで構成されている。
【００３７】また、第１比較制御部334は、制御信号2N
CMP ENDとリセット信号DLL RESETとを否定論理和で演算
するための第１NORゲートNOR301と、第2パルス信号RE
F、フィードバック信号FEEDBACK及び第１NORゲートNOR3
01の出力を否定論理積で演算するための第１NANDゲート
ND301と、第１NANDゲートND301の出力を反転及び遅延さ
せるための複数のインバータINV301、INV304、INV303を
含んで構成されている第１反転遅延部と、第１反転遅延
部の出力と第１NANDゲートND301の出力とを否定論理和
で演算して第１比較制御信号CMP PULSE1を出力する第２
NORゲートNOR302を含んで構成されている。
【００３８】第1シフト制御器240は、第１比較信号PC1
2N<0>及び第２比較信号PC1 2N<2>を否定論理積で演算す
るための第２NANDゲートND302と、第２NANDゲートND302
の出力を反転して制御信号2N CMP ENDを出力するための
第１インバータINV304と、第１インバータINV304の出力
と第１比較制御信号CMP PULSE1とを否定論理積で演算す
るための第３NANDゲートND303と、第３NANDゲートND303
の出力を反転して第１シフトライト信号SR1を出力する
ための第２インバータINV305を含んで構成されている。
【００３９】フィードバック信号FEEDBACK及び第１の遅
延されたフィードバック信号F DLY1が共に第2パルス信
号REFより進んでいる場合、第1シフト制御器240は、第
１シフトライト信号SR1を出力する。また、フィードバ
ック信号FEEDBACKが第2パルス信号REFより進んでおり、
第１の遅延されたフィードバック信号F DLY1が第2パル
ス信号REFより遅い場合、ロックインされることとな
る。
【００４０】図5は、図2に示した第2位相比較器270と第
2シフト制御器280とを示す図であり、図6は、第2位相比
較器270と第2シフト制御器280の動作を示すタイミング
チャートである。図5に示したように、第2位相比較器27
0は、フィードバック信号FEEDBACKを遅延させ、第２の
遅延されたフィードバック信号F DLY2を出力するための
第２単位遅延回路501と、第2パルス信号REFとフィード
バック信号FEEDBACKとの位相を比較して、第３比較信号
PC2 2N<0>及び第４比較信号PC2 2N<1>を出力するための
第３比較器502と、第2パルス信号REFと第２の遅延され
たフィードバック信号F DLY2との位相を比較して、第５
比較信号PC2 2N<2>及び第６比較信号PC22N<3>を出力す
るための第４比較器503と、第2パルス信号REF、フィー
ドバック信号FEEDBACK及び制御信号2N CMP ENDの反転信
号を論理演算して第２比較制御信号CMP PULSE2を出力す
るための第２比較制御部504を含んで構成されている。
【００４１】また、第２比較制御部504は、制御信号を
反転させる第３インバータINV501と、第2パルス信号RE
F、フィードバック信号FEEDBACK及び第３インバータの
出力を否定論理積で演算するための第４NANDゲートND50
1と、第４NANDゲートND501の出力を反転及び遅延させる
ための複数のインバータINV502、INV503、INV504を含ん
で構成されている第２反転遅延部と、第２反転遅延部の
出力と第４NANDゲートND501の出力とを否定論理和で演
算して第２比較制御信号CMP PULSE2を出力するための第
３NORゲートNOR501とを含んで構成されている。
【００４２】第2シフト制御器280は、第３比較信号PC2
2N<0>及び第５比較信号PC2 2N<2>を否定論理積で演算す
るための第５NANDゲートND502と、第５NANDゲートND502
の出力を反転するための第４インバータINV505と、第４
インバータINV505の出力及び第２比較制御信号CMP PULS
E2を否定論理積で演算するための第６NANDゲートND503
と、第６NANDゲートND503の出力を反転して第２シフト
ライト信号SR2を出力する第５インバータINV506と、第
４比較信号PC2 2N<1>と第６比較信号PC2 2N<3>とを否定
論理積で演算するための第７NANDゲートND504と、第７N
ANDゲートND504の出力を反転させるための第６インバー
タINV507と、第６インバータINV507の出力及び第２比較
制御信号CMP PULSE2を否定論理積で演算するための第８
NANDゲートND505と、第８NANDゲートND505の出力を反転
して第２シフトレフト信号SL2を出力するための第７イ
ンバータINV508とを含んで構成されている。
【００４３】ここで、第2パルス信号REFとフィードバッ
ク信号FEEDBACKが同時にハイレベルである場合、第２比
較制御部504は、第２比較制御信号CMP PULSE2を出力
し、第２比較信号PC2 2N<0:3>に応答して、第２シフト
ライト信号SR2及び第２シフトレフト信号SL2を出力す
る。制御信号2N CMP ENDは、このような動作のスタート
を知らせる信号である。
【００４４】また、内部クロックが2nsecの遅延を有し
ている場合、制御信号2N CMP ENDは、ローレベルとな
り、第1遅延ライン部260を介してスキューに対する補償
が行われた後、第2遅延ライン部300を介してスキューを
補償できるように用いられる。
【００４５】本発明の技術は、上述した好ましい実施の
形態により具体的に記述されたが、上述した実施の形態
はその説明のためのものであって、その制限のためのも
のでないことに留意されるべきである。また、本発明の
技術分野における通常の知識を有する専門家であるなら
ば、本発明の技術思想の範囲内で種々の実施の形態に想
到可能であることを理解されるべきである。
【００４６】
【発明の効果】前述のように、本発明の遅延固定ループ
によれば、外部クロックの二倍のパルス幅を有するパル
ス信号を利用して、高周波でロックイン動作を行うこと
ができる。また、長い遅延を有する第1遅延ライン部
と、短い遅延を有する第2遅延ライン部を利用して、ロ
ックイン時間を低減することができる。
【図面の簡単な説明】
【図1】 従来の遅延固定ループを示すブロック図であ
る。
【図2】 本発明の実施の形態に係る遅延固定ループを
示すブロック図である。
【図3】 図2に示した第1位相比較器と第1シフト制御器
を詳細に示す回路図である。
【図4】 図3に示した第1位相比較器と第1シフト制御器
の動作を示すタイミングチャートである。
【図5】 図2に示した第2位相比較器と第2シフト制御器
を詳細に示す回路図である。
【図6】 図5に示した第2位相比較器と第2シフト制御器
の動作を示すタイミングチャートである。
【符号の説明】
210 クロックバッファ 220 クロック分周器 230 第1位相比較器 240 第1シフト制御器 250 第1シフトレジスタ 260 第1遅延ライン部 270 第2位相比較器 280 第2シフト制御器 290 第2シフトレジスタ 300 第2遅延ライン部 310 遅延モデル 320 遅延固定ループ信号駆動器 331 第１単位遅延回路 332 第１比較器 333 第２比較器 334 第１比較制御部 501 第２単位遅延回路 502 第３比較器 503 第４比較器 504 第２比較制御部

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 第1比較信号に応答して、第1シフトライ
    ト信号を出力する第1シフト制御器と、 前記第1シフトライト信号に応答して、シフトライト動
    作のみを行う第1シフトレジスタと、 それぞれ、第1単位遅延を有する複数の遅延ラインから
    なり、前記第1シフトレジスタの出力に応答して、内部
    信号の遅延時間を制御するための第1遅延ライン部と、 第2比較信号に応答して、第2シフトライト信号及びシフ
    トレフト信号を出力する第2シフト制御器と、 前記第2シフトライト信号及び前記シフトレフト信号に
    応答して、それぞれシフトライト動作及びシフトレフト
    動作を行う第2シフトレジスタと、 それぞれ前記第1単位遅延より短い第2単位遅延を有する
    複数の遅延ラインからなり、前記第２シフトレジスタの
    出力に応答して、前記第1遅延ライン部の出力信号の遅
    延時間を制御する第2遅延ライン部とを備えることを特
    徴とする遅延固定ループ。
  2. 【請求項2】 外部クロックに応答して、立ち上がりク
    ロック及び立ち下がりクロックを出力するクロックバッ
    ファと、 前記立ち上がりクロックに応答して、第1パルス信号及
    び第2パルス信号を出力するクロック分周器と、 前記第2パルス信号とフィードバック信号の位相を比較
    して、前記第1比較信号を出力する第1位相比較器と、 前記第2パルス信号と前記フィードバック信号の位相を
    比較して、前記第2比較信号を出力する第2位相比較器
    と、 前記第2遅延ライン部の出力の遅延時間を制御し、前記
    第1及び第2位相比較器に前記フィードバック信号を出力
    する遅延モデルとを備える請求項1に記載の遅延固定ル
    ープ。
  3. 【請求項3】 前記立ち上がりクロックに応答して、4個
    の外部クロックごとに、パルス幅が前記外部クロックの
    周期の二倍である前記第1パルス信号と、 該第1パルス信号の反転信号である前記第2パルス信号を
    出力する、前記クロック分周器を備える請求項2に記載
    の遅延固定ループ。
  4. 【請求項4】 前記第1位相比較器に、 前記フィードバック信号を遅延させ、第１の遅延された
    フィードバック信号を出力する第１単位遅延回路と、 前記第2パルス信号と前記フィードバック信号との位相
    を比較するための第1比較器と、 前記第2パルス信号と前記第１の遅延されたフィードバ
    ック信号との位相を比較するための第2比較器と、 前記第2パルス信号、前記フィードバック信号、制御信
    号及びリセット信号を論理演算して第１比較制御信号を
    出力する第１比較制御部とを備える請求項3に記載の遅
    延固定ループ。
  5. 【請求項5】 前記第１比較制御部に、 前記制御信号と前記リセット信号とを否定論理和で演算
    するための第1NORゲートと、 前記第2パルス信号、前記フィードバック信号及び前記
    第1NORゲートの出力を否定論理積で演算するための第１
    NANDゲートと、 該第１NANDゲートの出力を反転及び遅延させるための第
    １反転遅延部と、 該第１反転遅延部の出力及び前記第１NANDゲートの出力
    を否定論理和で演算するための第2NORゲートとを備える
    請求項4に記載の遅延固定ループ。
  6. 【請求項6】 前記第1シフト制御器に、 前記第1比較器の出力及び前記第2比較器の出力を否定論
    理積で演算するための第2NANDゲートと、 該第2NANDゲートの出力を反転させ、前記制御信号を出
    力する第1インバータと、 該第1インバータの出力及び、前記第１比較制御信号を
    否定論理積で演算するための第3NANDゲートと、 該第3NANDゲートの出力を反転させ、前記第1シフトライ
    ト信号を出力する第2インバータとを備える請求項４又
    は５に記載の遅延固定ループ。
  7. 【請求項7】 前記第2位相比較器に、 前記フィードバック信号を遅延させ、第２の遅延された
    フィードバック信号を出力する第２単位遅延回路と、 前記第2パルス信号及び前記フィードバック信号の位相
    を比較して、第３及び第４比較信号を出力する第３比較
    器と、 前記第2パルス信号及び前記第２の遅延されたフィード
    バック信号の位相を比較して、第５及び第６比較信号を
    出力する第４比較器と、 前記第2パルス信号、前記フィードバック信号及び制御
    信号を論理演算して第２比較制御信号を出力する第２比
    較制御部とを備える請求項3に記載の遅延固定ループ。
  8. 【請求項8】 前記第２比較制御部に、 前記第2パルス信号、前記フィードバック信号及び前記
    制御信号の反転信号を否定論理積で演算するための第４
    NANDゲートと、 該第４NANDゲートの出力を反転及び遅延させる第２反転
    遅延部と、 該第２反転遅延部の出力及び前記第４NANDゲートの出力
    を否定論理和で演算するための第３NORゲートとを備え
    る請求項7に記載の遅延固定ループ。
  9. 【請求項9】 前記第2シフト制御器に、 前記第３比較信号及び前記第５比較信号を否定論理積で
    演算するための第５NANDゲートと、 該第５NANDゲートの出力を反転させる第４インバータ
    と、 該第４インバータの出力及び前記第２比較制御信号を否
    定論理積で演算するための第６NANDゲートと、 該第６NANDゲートの出力を反転して、前記第2シフトラ
    イト信号を出力するための第５インバータと、 前記第４比較信号及び前記第６比較信号を否定論理積で
    演算するための第７NANDゲートと、 該第７NANDゲートの出力を反転させる第６インバータ
    と、 該第６インバータの出力及び前記第２比較制御信号を否
    定論理積で演算するための第８NANDゲートと、 該第８NANDゲートの出力を反転して前記シフトレフト信
    号を出力するための第７インバータとを備える請求項７
    又は8に記載の遅延固定ループ。
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