JP2000224030A - 遅延同期ル―プ及び方法 - Google Patents

遅延同期ル―プ及び方法

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JP2000224030A JP2000017651A JP2000017651A JP2000224030A JP 2000224030 A JP2000224030 A JP 2000224030A JP 2000017651 A JP2000017651 A JP 2000017651A JP 2000017651 A JP2000017651 A JP 2000017651A JP 2000224030 A JP2000224030 A JP 2000224030A
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reference clock
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 遅延同期ループ及び方法を提供する。 【解決手段】 遅延同期ループは基準クロック信号に対
して同期する先行クロック信号を発生する。遅延同期ル
ープは入力バッファ、可変遅延回路、遅延反映回路、位
相シフト、遅延制御部、位相感知ポンプ及び位相反転制
御部よりなる。可変遅延回路は多数個の遅延端を含む。
イネーブルされる遅延端の数はカウンティング信号群に
よって制御される。位相シフトは究極的には先行クロッ
ク信号を発生させる可変遅延回路の出力信号の位相を基
準クロック信号の位相と比較する。そして位相シフトは
比較された位相差がπ以上であれば、遅延クロック信号
を反転して先行クロック信号を発生する。比較された位
相差がπ以下であれば、遅延クロック信号が非反転され
て先行クロック信号として発生される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は電子回路に係り、特
に遅延同期ループとこれを用いた遅延同期方法に関す
る。
【０００２】
【従来の技術】遅延同期ループは、基準クロック信号に
対して一定位相のシフトを有するクロック信号を提供す
ることに使われる。たとえ遅延同期ループ回路によって
提供されるクロック信号が基準クロックに対して遅延さ
れるとしても、位相的には基準クロックに対して先立つ
場合が多い。それで本明細書では、説明の便宜上、遅延
同期ループによって発生される信号を先行クロック信号
という。
【０００３】一般的に先行クロック信号を必要とする状
況は、複合メモリ装置(MML: MergedMemory with Logi
c)、ラムバスDRAM(RDRAM: Rambus DRAM)、ダブルデータ
レートシンクロナスDRAM(DDR: Double Data Rata Synch
ronous DRAM)のように、比較的高い集積度を有する集積
回路(IC: integrated circuit)で発生する。基準クロッ
ク信号は一つのピンに入力されてディバイス全体に分配
される。入力ピンから比較的遠く離れた部分に到達する
基準クロック信号は入力ピンに直ぐ隣接した部分の基準
クロック信号に対してだいぶ遅延される恐れがある。こ
のような遅延はICの各部分間の同期を維持し難くする。
【０００４】このような問題点を補償するために遅延同
期ループ回路がIC上に含まれる場合がある。遅延同期ル
ープ回路は典型的に基準クロック信号を入力する入力ピ
ンに近く位置する。この遅延同期ループ回路は基準クロ
ック信号を受信し、先行クロック信号を発生する。この
先行クロック信号は基準クロック信号と大体似ている。
しかし先行クロック信号が基準クロック信号に対してク
ロックが基準クロック入力ピンに比較的近い集積回路の
部分から遠いところまで到達するのに要求される時間と
ほとんど同じ量で位相が先立つ。基準クロック信号は基
準クロック信号の入力ピンの近くで用いられ続く反面、
先行クロック信号は元の基準クロック信号に整列して前
述したICのさらに遠く離れた所に伝送される。このよう
な方法でICの全部分で同期されたクロック信号が受信さ
れるが、この同期された信号は非常に速い速度でもICの
同期された作用を動作させる。
【０００５】図１は従来の典型的な遅延同期ループの概
略的なブロック図である。典型的な遅延同期ループ回路
１０は、図１に示したように、入力バッファ１２、可変
遅延回路１４、位相感知ポンプ１６及び遅延反映回路１
８よりなる。入力バッファ１２は外部から入力される外
部クロック信号ECLK１をバッファリングして基準クロッ
ク信号RCLK１を提供する。遅延同期ループ回路は典型的
に基準クロック信号RCLK１の位相に対してフィードバッ
ククロック信号FCLK１の位相が先立ったり遅れたりする
時、可変遅延回路１４による遅延時間を調節して前記フ
ィードバッククロック信号FCLK１の位相と前記基準クロ
ック信号RCLK１の位相を一致させる。
【０００６】
【発明が解決しようとする課題】ところが従来の遅延同
期ループを構成する可変遅延回路は、一定の数(n 個)に
決定されている遅延端を有する。このように遅延端の数
が一定な場合には可変遅延範囲が制限されるので、動作
周波数領域が存在する。即ち、動作周波数領域より小さ
な周波数が入力される場合には、可変遅延回路の遅延は
これ以上増加できなくなり、フィードバック信号が外部
入力信号より先立つ方向にジッタが発生する。反対に、
動作周波数領域より大きい周波数が入力される場合には
可変遅延回路の遅延をこれ以上縮められなくてフィード
バック信号が外部入力信号より遅れる方向にジッタが発
生する。よって結局は遅延同期ループを使用するMMLで
は動作周波数が制限される問題点が発生する。
【０００７】本発明の目的は、動作周波数の領域を増加
する遅延同期ループを提供することである。本発明の他
の目的は、前記遅延同期ループを用いてフィードバック
信号の位相を基準クロック信号に一致させる遅延同期方
法を提供することである。
【０００８】
【課題を解決するための手段】前記のような目的を達成
するために本発明の一面は、受信される基準クロック信
号に対して同期する先行クロック信号を発生する遅延同
期ループに関する。本発明の遅延同期ループは、前記基
準クロック信号に対する前記先行クロック信号に関連さ
れるフィードバック信号間の位相差を感知し、前記位相
差の方向によって電圧レベルが制御される制御信号を提
供する位相感知ポンプと、前記位相感知ポンプから提供
される前記制御信号の電圧レベルに対応して前記基準ク
ロック信号を遅延させる可変遅延回路と、前記基準クロ
ック信号が前記可変遅延回路によって遅延された遅延ク
ロック信号の位相を前記基準クロック信号の位相と比較
して前記先行クロック信号を発生する位相シフトを具備
する。そして前記先行クロック信号は、前記基準クロッ
ク信号に対する前記遅延クロック信号の位相差が基準位
相値より大きい時は、前記遅延クロック信号が前記基準
位相値だけシフトされて発生される信号であり、前記位
相差が前記基準位相値以下である場合には、位相シフト
なく発生される。
【０００９】前記のような目的を達成するために本発明
の他の一面も、受信される基準クロック信号に対して同
期する先行クロック信号を発生する遅延同期ループに関
する。本発明の遅延同期ループは、前記前記基準クロッ
ク信号に対する前記先行クロック信号の位相に関連され
るフィードバック信号間の位相差を感知し、前記位相差
の方向によって電圧レベルが制御される制御信号を提供
する位相感知ポンプと、多数個の遅延端を含み、前記位
相感知ポンプから提供される前記制御信号の電圧レベル
に対応して、前記基準クロック信号を遅延させて前記先
行クロック信号を発生時させる可変遅延回路とを具備す
る。そして前記可変遅延回路に含まれる遅延端の数は、
前記基準クロック信号に対する前記フィードバック信号
の位相差の大きさによって制御される。
【００１０】前記のような目的を達成するために本発明
のさらに他の一面も、受信される基準クロック信号に対
して同期する先行クロック信号を発生する遅延同期ルー
プに関する。本発明の遅延同期ループは、前記基準クロ
ック信号に対する前記先行クロック信号の位相に関連さ
れるフィードバック信号間の位相差を感知し、前記位相
差の方向によって電圧レベルが制御される制御信号を提
供する位相感知ポンプと、多数個の遅延端を含み、前記
位相感知ポンプから提供される前記制御信号の電圧レベ
ルに対応して、前記基準クロック信号を遅延させて前記
先行クロック信号を発生させる可変遅延回路とを具備す
る。そして前記可変遅延回路に含まれる遅延端の数は、
前記基準クロック信号に対する前記フィードバック信号
の位相差の大きさによって制御される。
【００１１】前記のような目的を達成するために本発明
のさらに他の一面も、受信される基準クロック信号に対
して同期する先行クロック信号を発生する遅延同期ルー
プに関する。本発明の遅延同期ループは、前記基準クロ
ック信号に対する前記先行クロック信号の位相に関連さ
れるフィードバック信号間の位相差を感知し、前記位相
差の方向によって電圧レベルが制御される制御信号を提
供する位相感知ポンプと、多数個の遅延端を含み、前記
位相感知ポンプから提供される前記制御信号の電圧レベ
ルに対応して、前記基準クロック信号を遅延させて前記
先行クロック信号を発生させる可変遅延回路と具備し、
前記可変遅延回路に含まれる遅延端の数は、前記基準ク
ロック信号の周波数によって制御される。
【００１２】前記のような他の目的を達成するために本
発明の一面は、受信される基準クロック信号に対して同
期する先行クロック信号を発生する遅延同期ループを用
いる遅延同期方法に関する。本発明の遅延同期方法は、
A) 前記基準クロック信号を遅延して遅延クロック信号
を発生させる段階と、B) 前記基準クロック信号に対す
る前記遅延クロック信号の位相差を感知する段階と、C)
前記位相差が所定の基準位相値より大きい値かどうか
を判断する段階と、D) 前記位相差が前記基準位相値よ
り大きい場合には前記遅延クロック信号の位相を前記基
準位相値だけシフトさせ、前記位相差が前記基準位相値
より大きくない場合には前記フィードバック信号の位相
をシフトさせない段階と、E) 前記D)段階の結果を前記
先行クロック信号として発生する段階とを具備する。
【００１３】前記のような他の目的を達成するために本
発明の他の一面は、受信される基準クロック信号に対し
て同期する先行クロック信号を発生し、含まれる多数個
の遅延端として前記基準クロック信号を遅延する可変遅
延回路を含む遅延同期ループを用いる遅延同期方法に関
する。本発明の遅延同期方法は、A) 前記基準クロック
信号に対する前記先行クロック信号の位相に関連される
フィードバック信号間の位相差を感知する段階と、B)
前記位相差の幅に対応して前記可変遅延回路の遅延端の
数を調節する段階と、C) 前記位相差の方向に対応して
可変する遅延時間で前記基準クロック信号を遅延して前
記先行クロック信号を発生する段階とを具備する。
【００１４】本発明の遅延同期ループ及び遅延同期方法
によって、動作可能な周波数領域を広げる。また先行ク
ロック信号ICLK２を基準クロック信号RCLK２に同期する
のにかかる時間を短くすることができる。
【００１５】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態に対して詳細に説明する。各図
面に対して、同じ参照符号は同じ部材を示す。図２は、
本発明の一実施形態に係る遅延同期ループのブロック図
である。図２に示した実施形態に係る遅延同期ループ２
０は入力バッファ２１、可変遅延回路２２、位相シフト
２３、遅延反映回路２４、遅延制御部２５、位相感知ポ
ンプ２６及び位相反転制御部２７よりなる。
【００１６】前記入力バッファ２１は外部から入力され
る外部クロック信号ECLK２をバッファリングして基準ク
ロック信号RCLK２を提供する。前記可変遅延回路２２は
前記基準クロック信号RCLK２を受信して先行クロック信
号ICLK２を生成するための遅延クロック信号DCLK２を発
生する。前記可変遅延回路２２は多数個の遅延端を含
む。ここで前記遅延クロック信号DCLK２は前記基準クロ
ック信号RCLK２が前記遅延端によって遅延される信号で
ある。望ましい実施形態によれば、前記可変遅延回路２
２でイネーブルされる遅延端の数は前記遅延制御部２５
から出力されるカウンティング信号群QCによって制御さ
れる。
【００１７】前記位相シフト２３は前記遅延クロック信
号DCLK２を受信して前記先行クロック信号ICLK２を提供
する。前記先行クロック信号ICLK２と前記遅延クロック
信号DCLK２の位相関係は、前記基準クロック信号RCLK２
に対する前記遅延クロック信号DCLK２の位相差によって
決定される。即ち、前記遅延クロック信号DCLK２が前記
基準クロック信号RCLK２に対して所定の基準位相値以上
の位相差を有すれば、前記遅延クロック信号DCLK２の位
相から前記基準位相値だけシフトされて前記先行クロッ
ク信号FCLK２が発生される。一方、前記遅延クロック信
号DCLK２が前記基準クロック信号RCLK２に対して所定の
基準位相値以下の位相差を有すれば、前記遅延クロック
信号DCLK２と同じ位相で前記先行クロック信号ICLK２が
発生される。
【００１８】望ましい実施形態によれば、前記基準位相
値はπである。従って前記遅延クロック信号DCLK２が前
記基準クロック信号RCLK２に対してπ以上の位相差を有
すれば、前記先行クロック信号ICLK２は前記遅延クロッ
ク信号DCLK２の反転信号である。一方、前記遅延クロッ
ク信号DCLK２が前記基準クロック信号RCLK２に対してπ
以下の位相差を有すれば、前記先行クロック信号ICLK２
は前記遅延クロック信号DCLK２の非反転信号である。
【００１９】前記遅延反映回路２４は位相シフト２３
（即ち、遅延同期ループ２０の出力地点）から前記先行
クロック信号ICLK２が用いられる地点までの伝送遅延時
間を反映する回路である。もし外部から入力される基準
クロック信号RCLK２が位相感知ポンプ２６に到達するま
で遅延時間が発生する場合には、前記遅延反映回路２４
はこの遅延時間も反映する。もし本発明の遅延同期ルー
プ２０に前記遅延反映回路２４が含まれない場合には、
前記遅延同期ループ２０の出力地点から近い地点と遠い
地点との間には伝送遅延時間にスキューが発生する場合
もある。しかし本発明が遅延同期ループに前記遅延反映
回路２４が含まれなくても、本発明に係る効果は達成で
きる。そして前記遅延反映回路２４の出力信号は、位相
感知ポンプ２６に供給されるフィードバック信号FCLK２
になる場合もある。
【００２０】前記位相感知ポンプ２６は前記基準クロッ
ク信号RCLK２とフィードバック信号FCLK２の位相差を感
知する。そして前記位相感知ポンプ２６はアナログ制御
信号VCON２を発生する。
【００２１】前記アナログ制御信号VCON２は、前記基準
クロック信号RCLK２に対する前記フィードバック信号FC
LK２の位相差の方向によって電圧レベルが制御される信
号である。即ち、前記フィードバック信号FCLK２の位相
が前記基準クロック信号RCLK２の位相より先立つ場合に
は、前記アナログ制御信号VCONの電圧レベルは前記可変
遅延回路２２による遅延時間を延ばす方向に動く。一
方、前記フィードバック信号FCLK２の位相が前記基準ク
ロック信号RCLK２の位相より遅れる場合には、前記アナ
ログ制御信号VCONの電圧レベルは前記可変遅延回路２２
による遅延時間を短くする方向に動く。望ましい実施形
態によれば、前記位相感知ポンプ２６は前記可変遅延回
路２２でイネーブルされる遅延端の数が決定された後イ
ネーブルされる。
【００２２】前記位相反転制御部２７は前記基準クロッ
ク信号RCLK２と前記遅延クロック信号DCLK２の位相差を
感知して、位相シフト制御信号INV及び遅延制御部イネ
ーブル信号BYEを提供する。
【００２３】前記位相シフト制御信号INVは前記位相シ
フト２３を制御する。前記位相シフト制御信号INVは、
前記基準クロック信号RCLK２に前記遅延クロック信号DC
LK２の位相差が前記基準位相値以上である時活性する。
一方、前記基準クロック信号RCLK２に前記遅延クロック
信号DCLK２の位相差が前記基準位相値以下である時、前
記位相シフト制御信号INVは非活性する。望ましい実施
形態によれば、前記基準位相値はπである。そして前記
位相シフト制御信号INVが活性すれば、前記位相シフト
２３は前記遅延クロック信号DCLK２を反転して前記先行
クロック信号ICLK２を発生する。
【００２４】前記遅延制御部イネーブル信号BYEは前記
遅延クロック信号DCLK２の反転可否、究極的には前記位
相シフト制御信号INV の活性可否が決定された後に活性
して前記遅延制御部２５をイネーブルさせる。
【００２５】前記遅延制御部２５は、前記基準クロック
信号RCLK２と前記フィードバック信号FCLK２の位相差を
感知して、アナログ開始信号START及びカウンティング
信号群QCを提供する。前記カウンティング信号群QCはｎ
個の信号、即ち、QC[i](ここでi＝１〜ｎ)よりなる。そ
して、前記基準クロック信号RCLK２と前記フィードバッ
ク信号FCLK２の位相差の大きさに対応して前記iが大き
くなり、該ｉに対応する前記カウンティング信号QC[i]
が活性する。そして前記可変遅延回路２２でイネーブル
される遅延端の数は前記カウンティング信号群QCにより
制御される。結局、前記可変遅延回路２２でイネーブル
される遅延端の数は前記基準クロック信号RCLK２とフィ
ードバック信号FCLK２の位相差の幅によって決定され
る。前記アナログ開始信号STARTは、前記可変遅延回路
２２でイネーブルされる遅延端の数が決定された後活性
されて、前記位相感知ポンプ２６をイネーブルさせる。
【００２６】図３は、図２の可変遅延回路２２を概略的
に示すブロック図である。これを参照すれば、前記可変
遅延回路２２はn 個の遅延端３１_i（ここで、ｉ＝１〜
ｎ）を具備する。そして遅延端の数は前記カウンティン
グ信号群QC[n:１]によって制御される。前記遅延端３１
_i（ここで、ｉ＝１〜ｎ）の各々は、第１入力端子D１
と第２入力端子D２を通じてデータを入力し、出力端子
を通じて出力する。前記遅延端３１_iは対応する前記カ
ウンティング信号QC[i]が活性する時、第２入力端子D２
を通じて入力される信号を所定の遅延値Tdだけ遅延して
出力する。一方、対応する前記カウンティング信号QC
[i]が非活性する時、第１入力端子D１を通じて入力され
る信号を前記遅延値Tdだけ遅延して出力する。そして前
記カウンティング信号群QC[n:１]中１個の信号だけ活性
する。そして一番前の前記遅延端３１_nの第１入力端子
D１には接地電圧VSSが印加され、次の前記遅延端３１_i
（ここで、ｉ＝１〜ｎ−１）の第１入力端子D１には前
遅延端の出力信号が印加される。そして前記遅延端３１
_i（ここで、ｉ＝１〜ｎ）の第２入力端子D２には前記
基準クロック信号RCLK２が印加される。
【００２７】従って、最先の前遅延端３１_nをイネーブ
ルさせる前記カウンティング信号QC[n]が活性すれば、
前記基準クロック信号RCLK２は、ｎ個の遅延端によって
遅延された信号を出力するために、前記遅延端３１_nの
第２入力端子D2を通じて入力される。従って一番最後の
第１遅延端３１_１の出力信号ICLK２は前記基準クロッ
ク信号RCLK２からn*Tdだけ遅延される。
【００２８】一方、一番最後の遅延端３１_１をイネー
ブルさせる前記カウンティング信号QC[１]が活性すれ
ば、前記基準クロック信号RCLK２は、１個の遅延端によ
って遅延された信号を出力するために、前記遅延端３１
_1の第２入力端子D2を通して入力される。従って一番最
後の遅延端３１_１の出力信号ICLKは前記基準クロック
信号RCLK２からTdだけ遅延される。
【００２９】本明細書では、前記可変遅延回路が前記カ
ウンティング信号QCによって制御されるn個の遅延端よ
り具現され、前記可変遅延回路２２の最後の遅延端３１
_１の出力信号が前記先行クロック信号DCLK２であるこ
とと記述された。しかし、前記可変遅延回路２２は前記
カウンティング信号QCの活性可否に関係なく常にイネー
ブルされる遅延端をさらに具備することもでき、前記遅
延値Tdと他の遅延値で前記基準クロック信号を遅延する
遅延端をさらに具備することもできるという事実は当業
者には自明な事実である。そして前記可変遅延回路２２
の遅延端の数が決まった後は、前記アナログ開始信号ST
ARTが"ハイ"に活性する。従って前記可変遅延回路２２
の遅延端の数が変化せず、前記位相感知ポンプ２６がイ
ネーブルされる。
【００３０】図４は、図２の位相反転制御部２７の具体
的な回路図である。そして図５（ａ）は基準クロック信
号RCLK２に対する遅延クロック信号DCLK２の位相差がπ
以下である時の図４の主要端子のタイミング図であり、
図５（ｂ）は基準クロック信号RCLK２に対する遅延クロ
ック信号DCLK２の位相差がπ以上である時の図４の主要
端子のタイミング図である。図４に示したフリップフロ
ップ４５、４７、５７、５９は初期化信号INITBの活性
によってイネーブルされる。そして前記初期化信号INIT
Bは外部から電源が供給されて安定化したり、同期式DRA
M(SDRAM)の場合初期動作モードプログラム動作が完了す
れば活性化される。
【００３１】まず、図４と図５（ａ）を参照して、基準
クロック信号RCLK２に対する遅延クロック信号DCLK２の
位相差θ１がπ以下である時の前記位相反転制御部２７
の動作を記述すれば、次の通りである。まず、NANDゲー
ト４９、５１の出力信号N４６、N４８の初期状態は"ハ
イ"である。そして前記位相シフト制御信号INVの初期状
態は"ロー"で、インバータ５５の出力信号N５０の初期
状態は"ハイ"である。そしてフリップフロップ４５、４
７のクロック入力信号を発生する前記遅延クロック信号
DCLK２ が"ハイ"に活性する時、図５（ａ）のt１で示す
ように、基準クロック信号RCLK２ の論理状態は"ロー"
である。従って、前記NANDゲート４９の出力信号N４６
は"ハイ"状態を維持するが、前記NANDゲート５１の出力
信号N４８は"ロー"になる。従って前記位相シフト制御
信号INVは"ロー"状態を維持し続ける。そして前記イン
バータ５５の出力信号N５０は"ロー"になる。そして前
記初期化信号INITBが"ロー"に活性した後、二番目に活
性する相期遅延クロック信号DCLK２に応答して前記遅延
制御部イネーブル信号BYEが"ハイ"に活性する。
【００３２】次に、図４と図５（ｂ）を参照して、基準
クロック信号RCLK２に対する遅延クロック信号DCLK２の
位相差θ２がπ以上である時の前記位相反転制御部２７
の動作を記述すれば、次の通りである。図５（ａ）のよ
うに、NANDゲート４９、５１の出力信号N４６、N４８の
初期状態は"ハイ"である。そして前記位相シフト制御信
号INVの初期状態は"ロー"であり、インバータ５５の出
力信号N５０の初期状態は"ハイ"である。そしてフリッ
プフロップ４５、４７のクロック入力信号を発生する前
記遅延クロック信号DCLK２が"ハイ"に活性する時、図５
（ｂ）のt１で示すように、基準クロック信号RCLK２の
論理状態は"ハイ"である。従って、前記NANDゲート４９
の出力信号N４６は"ロー"になる。前記NANDゲート５１
の出力信号N４８は"ハイ"を維持する。従って前記位相
シフト制御信号INVは"ハイ"に活性する。そして前記初
期化信号INITBが"ロー"に活性した後、二番目に活性す
る相期遅延クロック信号DCLK２に応答して前記遅延制御
部イネーブル信号BYEが"ハイ"に活性する。
【００３３】前述したように、前記遅延制御部イネーブ
ル信号BYEは前記位相シフト制御信号INVの活性可否が決
定された後に２クロックが経過した時点で活性して前記
遅延制御部２５(図２参照)をイネーブルする。そして前
記位相シフト制御信号INVは基準クロック信号RCLK２に
対する遅延クロック信号DCLK２の位相差がπ以上である
時活性して、前記位相差がπ以内になるまで活性状態を
維持し続ける。
【００３４】図６は、図２の遅延制御部２５を示すブロ
ック図である。これを参照すれば、前記遅延制御部２５
はシフト制御器６１及びシフトレジスター６３を具備す
る。
【００３５】前記シフト制御器６１は、前述したように
前記遅延制御部イネーブル信号BYEの活性によってイネ
ーブルされる。前記シフト制御器６１は前記基準クロッ
ク信号RCLK２と前記フィードバック信号FCLK２の位相差
を感知して、レジスター制御信号RSTB及び前記アナログ
開始信号STARTを発生する。
【００３６】前記アナログ開始信号STARTは、前述した
ように前記可変遅延回路２２でイネーブルされる遅延端
の数が決定された後、位相感知ポンプ２６をイネーブル
させる信号である。即ち、前記アナログ開始信号START
は前記可変遅延回路２２(図２参照)の遅延端の数に対す
る調節が完了すれば、"ハイ"になる信号である。前記レ
ジスター制御信号RSTBは、位相が前記基準クロック信号
RCLK２に遅れる前記フィードバック信号FCLK２に応答し
て、論理状態が遷移される信号である。そして前記レジ
スター制御信号RSTBは前記シフトレジスター６３を制御
する。
【００３７】前記シフトレジスター６３は前記レジスタ
ー制御信号RSTBによりイネーブルされる。そして前記シ
フトレジスター６３は前記フィードバック信号FCLK２を
受信してn個の信号で構成されるカウンティング信号群Q
C[n:１]を発生する。前記カウンティング信号群QC[n:
１]は、前述したようにn個中一つの信号だけ活性する信
号である。そして前記カウンティング信号群QC[n:１]
は、前記レジスター制御信号RSTBが"ハイ"である区間
で、前記フィードバック信号FCLK２が活性する時ごと
に、前記可変遅延回路２２(図２参照)での遅延部３１の
遅延端の数を増やす信号を活性する。前述したような前
記シフトレジスター６３の具現は当業者には容易なこと
であるので、その具体的な実施形態の記載は本明細書で
省略する。
【００３８】図７は、図６のシフト制御器６１の具体的
な回路図である。そして図８は、図７と関連する主要信
号のタイミング図である。図８でT１区間は、前記フィ
ードバック信号FCLK２の位相が前記基準クロック信号RC
LK２の位相より先立つ区間である。一方、図８でT２区
間は、前記フィードバック信号FCLK２の位相が前記基準
クロック信号RCLK２の位相より遅れる区間である。
【００３９】図７及び図８を参照して、前記シフト制御
器６１を具体的に記述すれば、次の通りである。前記シ
フト制御器６１は２個のフリップフロップ７１、７３と
ラッチ７７を含む。前記フリップフロップ７１、７３と
前記ラッチ７７は前記遅延制御部イネーブル信号BYEの
活性によってイネーブルされる。前記ラッチ７７の出力
信号N８０の初期状態は"ハイ"であり、アナログ開始信
号STARTの初期状態は"ロー"である。そして前記レジス
ター制御信号RSTBの初期状態は"ハイ"である。
【００４０】まず、前記フィードバック信号FCLK２の位
相が前記基準クロック信号RCLK２の位相より先立つ区間
の図８のT１区間で、前記シフト制御器６１の動作に対
して記述すれば、次の通りである。T１区間で、前記フ
リップフロップ７１のクロック入力信号の前記フィード
バック信号FCLK２が活性する瞬間に、前記フリップフロ
ップ７１のデータ入力信号の前記基準クロック信号RCLK
２の論理状態は"ロー"である。従って、前記フリップフ
ロップ７１の出力信号N７２は"ロー"状態を維持する。
そして前記フィードバック信号FCLK２が活性する時点t
１で、前記フリップフロップ７３の出力信号N７４は"ハ
イ"状態になる。故に、NANDゲート７５の出力信号N７６
は"ハイ"状態を維持する。従って前記ラッチ７７の出力
信号N８０は"ハイ"状態を維持する。そして、前記アナ
ログ開始信号START及び前記レジスター制御信号RSTBも
各々初期状態の"ロー"と"ハイ"を維持する。従ってT１
区間では、前記位相感知ポンプ２６(図２参照)はイネー
ブルされなく、前記シフトレジスター６３(図６参照)は
イネーブルされて、前記可変遅延回路２２(図２参照)の
遅延端の数を調節する。
【００４１】次いで、前記フィードバック信号FCLK２の
位相が前記基準クロック信号RCLK２の位相より遅れる区
間の図８のT２区間で、前記シフト制御器６１の動作に
対して記述すれば、次の通りである。前記フリップフロ
ップ７１のクロック入力信号の前記フィードバック信号
FCLK２が活性する時点t２で、前記フリップフロップ７
１のデータ入力信号の前記基準クロック信号RCLK２の論
理状態は"ハイ"である。故に、前記フリップフロップ７
１の出力信号N７２は"ハイ"になる。従って、NANDゲー
ト７５の出力信号N７６は"ロー"になる。従って前記ラ
ッチ７７の出力信号N８０は"ロー"になる。そして、前
記アナログ開始信号STARTは"ハイ"になって、前記位相
感知ポンプ２６(図２参照)はイネーブルされる。そして
前記レジスター制御信号RSTBは"ロー"になって、前記シ
フトレジスター６３(図６参照)をディスエーブルする。
【００４２】図９は、図２の位相シフト２３の具体的な
回路図である。これを参照すれば前記位相シフト２３は
具体的に第１乃至第３論理ゲート９１、９３、９５を含
む。前記第１論理ゲート９１は前記位相シフト制御信号
INVが非活性する時、前記遅延クロック信号DCLK２を反
転して出力する。前記第２論理ゲート９３は前記位相シ
フト制御信号INVが活性する時、前記遅延クロック信号D
CLK２の反転信号を再び反転して出力する。前記第３論
理ゲート９５は、前記第１論理ゲート９１の出力信号N
９２と前記第２論理ゲート９２の出力信号N９４を論理
積演算して出力信号を発生する。望ましい実施形態によ
れば、前記第３論理ゲート９５の出力信号は前記先行ク
ロック信号ICLK２に連結される。
【００４３】結局、前記第３論理ゲート９５の出力信号
の前記先行クロック信号ICLK２は、前記位相シフト制御
信号INVが非活性する時は、前記遅延クロック信号DCLK
２と同じ位相を有する信号である。一方、前記位相シフ
ト制御信号INVが活性する時の前記先行クロック信号ICL
K２は、前記遅延クロック信号DCLK２の反転信号と同じ
位相を有する信号になる。
【００４４】また図２を参照して、本発明の遅延同期ル
ープ２０の動作順序を調べれば、次の通りである。先
ず、前記基準クロック信号RCLK２に対する前記遅延クロ
ック信号DCLK２の位相差を感知して、前記遅延クロック
信号DCLK２の反転可否を決定する。そして前記遅延クロ
ック信号DCLK２の反転可否が決定されれば、前記可変遅
延回路２２での遅延端の数が決定される。そして前記可
変遅延回路２２での遅延端の数が決定された後、前記位
相感知ポンプ２６から出力されるアナログ制御信号VCON
２によって前記可変遅延回路による遅延時間がアナログ
的に制御される。
【００４５】本発明は図面に示した一実施形態を参考し
て説明されたが、これは例示的なことに過ぎなく、本技
術分野の通常の知識を有する者であればこれより多様な
変形及び均等な他実施形態が可能だということを理解す
るはずである。本明細書では遅延位相同期ループに対し
て適用される実施形態に対してのみ記述した。しかし本
発明の思想は基準クロック信号に同期する先行クロック
信号を発生する全ての同期ループに適用できることは当
業者には自明である。また、本明細書では前記位相シフ
ト２３から出力される先行クロック信号ICLK２が遅延反
映回路２４を経て遅延制御部２５及び位相感知ポンプ２
６に伝送されることが記述された。しかし前記先行クロ
ック信号ICLK２を直接的に前記遅延制御部２５及び位相
感知ポンプ２６に伝送しても、本発明に係る効果はある
程度達成できることは当業者にはまた自明な事実であ
る。従って、本発明の真の技術的保護範囲は添付した請
求範囲の技術的思想により決まるべきである。
【００４６】
【発明の効果】本発明の遅延同期ループ及び遅延同期方
法によって、動作可能な周波数領域を広げる。また先行
クロック信号ICLK２を基準クロック信号RCLK２に同幾す
るのにかかる時間を短くすることができる。
【図面の簡単な説明】
【図１】 従来の典型的な遅延同期ループの概略的なブ
ロック図である。
【図２】 本発明の一実施形態に係る遅延同期ループの
ブロック図である。
【図３】 図２の可変遅延回路を概略的に示すブロック
図である。
【図４】 図２の位相反転制御部の具体的な回路図であ
る。
【図５】 図５（ａ）は、基準クロック信号RCLK２に対
する遅延クロック信号DCLK２の位相差がπ以下である時
の図４の主要端子のタイミング図であり、図５（ｂ）
は、基準クロック信号RCLK２に対する遅延クロック信号
DCLK２の位相差がπ以上である時の図４の主要端子のタ
イミング図である。
【図６】 図２の遅延制御部を示すブロック図である。
【図７】 図６のシフト制御器の具体的な回路図であ
る。
【図８】 図７と関連する主要信号のタイミング図であ
る。
【図９】 図２の位相シフトの具体的な回路図である。
【符号の説明】
２０ 遅延同期ループ ２１ 入力バッフ
ァ ２２ 可変遅延回路 ２３ 位相シフト ２４ 遅延反映回路 ２５ 遅延制御部 ２６ 位相感知ポンプ ２７ 位相反転制
御部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 受信される基準クロック信号に対して同
    期する先行クロック信号を発生する遅延同期ループにお
    いて、 前記基準クロック信号に対する前記先行クロック信号に
    関連されるフィードバック信号間の位相差を感知し、前
    記位相差の方向によって電圧レベルが制御される制御信
    号を提供する位相感知ポンプと、 前記位相感知ポンプから提供される前記制御信号の電圧
    レベルに対応して前記基準クロック信号を遅延させる可
    変遅延回路と、 前記基準クロック信号が前記可変遅延回路によって遅延
    された遅延クロック信号の位相を前記基準クロック信号
    の位相と比較して位相シフト制御信号を発生する位相反
    転制御部と、 前記位相シフト制御信号に応答して、前記可変遅延回路
    で発生される前記遅延クロック信号の位相をシフトして
    前記先行クロック信号を発生する位相シフトを具備し、 前記先行クロック信号は、 前記基準クロック信号に対する前記遅延クロック信号の
    位相差が基準位相値より大きい時は、前記遅延クロック
    信号が前記基準位相値だけシフトされて発生される信号
    であり、 前記位相差が前記基準位相値以下である場合には、位相
    シフトなく発生されることを特徴とする遅延同期ルー
    プ。
  2. 【請求項２】 前記基準位相値はπであることを特徴と
    する請求項１に記載の遅延同期ループ。
  3. 【請求項３】 前記位相シフト制御信号は、 前記基準クロック信号に対する前記遅延クロック信号の
    位相差が前記基準位相値より大きい時活性することを特
    徴とする請求項１に記載の遅延同期ループ。
  4. 【請求項４】 前記位相シフトは、 前記位相シフト制御信号の非活性によってイネーブルさ
    れ、前記遅延クロック信号を反転して出力する第１論理
    ゲートと、 前記位相シフト制御信号の活性によってイネーブルさ
    れ、前記遅延クロック信号を非反転して出力する第２論
    理ゲートと、 前記第１論理ゲートの出力信号と前記第１論理ゲートの
    出力信号を論理積演算して出力信号を発生する第３論理
    ゲートとを具備し、 前記第３論理ゲートの出力信号は、 前記位相シフト制御信号が非活性する時は前記遅延クロ
    ック信号と同じ位相を有し、前記位相シフト制御信号が
    活性する時は前記遅延クロック信号の反転信号と同じ位
    相を有することを特徴とする請求項１に記載の遅延同期
    ループ。
  5. 【請求項５】 前記遅延同期ループは、 前記位相反転制御部で発生される所定の遅延制御部イネ
    ーブル信号によってイネーブルされ、前記基準クロック
    信号と前記フィードバック信号の位相差を感知して前記
    可変遅延回路による前記基準クロック信号の位相遅延を
    制御する出力信号を発生する遅延制御部をさらに具備す
    ることを特徴とする請求項１に記載の遅延同期ループ。
  6. 【請求項６】 受信される基準クロック信号に対して同
    期する先行クロック信号を発生する遅延同期ループにお
    いて、 前記基準クロック信号に対する前記先行クロック信号の
    位相に関連されるフィードバック信号間の位相差を感知
    し、前記位相差の方向によって電圧レベルが制御される
    制御信号を提供する位相感知ポンプと、 多数個の遅延端を含み、前記位相感知ポンプから提供さ
    れる前記制御信号の電圧レベルに対応して、前記基準ク
    ロック信号を遅延させて前記先行クロック信号を発生時
    させる可変遅延回路と、 前記基準クロック信号に対する前記フィードバック信号
    の位相差を感知して、前記可変遅延回路に含まれる遅延
    端の数を制御するカウンティング信号群を提供する遅延
    制御部とを具備し、 前記可変遅延回路に含まれる遅延端の数は、 前記基準クロック信号に対する前記フィードバック信号
    の位相差の大きさによって制御されることを特徴とする
    遅延同期ループ。
  7. 【請求項７】 前記遅延同期ループは、 前記基準クロック信号に対する前記遅延クロック信号の
    位相差を比較し、前記比較された位相差によって前記遅
    延クロック信号の位相をシフトして前記先行クロック信
    号を発生する位相シフトをさらに具備することを特徴と
    する請求項６に記載の遅延同期ループ。
  8. 【請求項８】 受信される基準クロック信号に対して同
    期する先行クロック信号を発生する遅延同期ループにお
    いて、 前記基準クロック信号に対する前記先行クロック信号の
    位相に関連されるフィードバック信号間の位相差を感知
    し、前記位相差の方向によって電圧レベルが制御される
    制御信号を提供する位相感知ポンプと、 多数個の遅延端を含み、前記位相感知ポンプから提供さ
    れる前記制御信号の電圧レベルに対応して、前記基準ク
    ロック信号を遅延させて前記先行クロック信号を発生さ
    せる可変遅延回路と、 前記基準クロック信号に対する前記フィードバック信号
    の位相差を感知して、前記可変遅延回路に含まれる遅延
    端の数を制御するカウンティング信号群を提供する遅延
    制御部とを具備し、 前記可変遅延回路に含まれる遅延端の数は、 前記基準クロック信号の周波数によって制御されること
    を特徴とする遅延同期ループ。
  9. 【請求項９】 受信される基準クロック信号に対して同
    期する先行クロック信号を発生する遅延同期ループを用
    いる遅延同期方法において、 A) 前記基準クロック信号を遅延して遅延クロック信号
    を発生させる段階と、 B) 前記基準クロック信号に対する前記遅延クロック信
    号の位相差を感知する段階と、 C) 前記位相差が所定の基準位相値より大きい値かどう
    かを判断する段階と、 D) 前記位相差が前記基準位相値より大きい場合には前
    記遅延クロック信号の位相を前記基準位相値だけシフト
    させ、前記位相差が前記基準位相値より大きくない場合
    には前記フィードバック信号の位相をシフトさせない段
    階と、 E) 前記D)段階の結果を前記先行クロック信号として発
    生する段階と、 F) 前記E)段階が遂行された後前記A)段階での遅延量を
    制御する段階とを具備することを特徴とする遅延同期方
    法。
  10. 【請求項１０】 前記基準位相値はπであることを特徴
    とする請求項９に記載の遅延同期方法。
  11. 【請求項１１】 受信される基準クロック信号に対して
    同期する先行クロック信号を発生し、含まれる多数個の
    遅延端として前記基準クロック信号を遅延する可変遅延
    回路を含む遅延同期ループを用いる遅延同期方法におい
    て、 A) 前記基準クロック信号に対する前記先行クロック信
    号の位相に関連されるフィードバック信号間の位相差を
    感知する段階と、 B) 前記位相差がπより大きい値かどうかを判断する段
    階と、 C) 前記位相差がπより大きい場合には前記フィードバ
    ック信号の位相を反転させ、前記位相差が前記基準位相
    値のπより小さな場合には前記フィードバック信号の位
    相を反転させない段階と、 D) 前記位相差の幅に対応して前記可変遅延回路の遅延
    端の数を調節する段階と、 E) 前記位相差の方向に対応して可変する遅延時間で前
    記基準クロック信号を遅延して前記先行クロック信号を
    発生する段階とを具備することを特徴とする遅延同期方
    法。
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