JP5375330B2 - タイミング調整回路、タイミング調整方法及び補正値算出方法 - Google Patents
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Description
第1遅延回路は、外部装置から入力される基準クロック信号を遅延制御回路からの遅延制御値に応じて遅延させた遅延基準クロック信号を生成する。位相比較回路は、基準クロック信号、及び、第1遅延回路を介して基準クロック信号を遅延させた遅延基準クロック信号をそれぞれ入力する。位相比較回路は、入力した基準クロック信号に対する遅延基準クロック信号の位相差を検出し、その検出結果を位相差値として遅延制御回路に出力する。
第2遅延回路は、外部装置から入力される外部クロック信号を位相調整値に応じて遅延させた内部クロック信号を生成する。位相調整回路は、前記したマスタDLL回路からロック遅延制御値が入力されるとともに、外部装置から位相設定値データが入力される。そして、位相調整回路は、ロック遅延制御値と位相設定値データとに基づいて、第2遅延回路で外部クロック信号を所望の位相まで遅延させて内部クロック信号を生成するための位相調整値を生成して第2遅延回路に出力するようになっている。
上記のように、半導体装置上に複数のスレーブDLL回路を配置すると、プロセスばらつきによって、同じ位相調整値を入力しても各スレーブDLL回路の遅延時間が相違してしまう。
図1は、DLL回路10の概略構成図を示す。
図1に示すように、DLL回路10は、マスタDLL回路11及びスレーブDLL回路12を有している。
(マスタDLL回路11)
マスタDLL回路11は、第1遅延回路21、位相比較回路22、遅延制御回路23を含んでいる。第1遅延回路21は、図示しない複数のバッファ回路(例えば、CMOSトランジスタよりなる遅延素子)を有し、図示しない外部装置から基準クロック信号CLK1、及び、遅延制御回路23から遅延段数値Dtが入力される。
(スレーブDLL回路12)
スレーブDLL回路12は、位相調整回路31、第1遅延回路21と同じ構成の複数のバッファ回路(例えば、CMOSトランジスタよりなる遅延素子)を有した第2遅延回路32を含んでいる。
詳述すると、前記した第1遅延回路21から出力される比較クロック信号CLK1aは、第1遅延回路21と位相比較回路22の間の配線の配線容量及び配線抵抗によって遅延する。従って、マスタDLL回路11の位相比較回路22は、基準クロック信号CLK1に対する比較クロック信号CLK1aの位相差を検出するとき、基準クロック信号CLK1と、配線によって生じる遅延時間を含んだ比較クロック信号CLK1aとの位相差を検出し、位相差値Dcとして遅延制御回路23に出力することになる。
また、第2段数補正値C2は、ロック遅延段数値DtLに対する、スレーブDLL回路12の入力バッファ回路33及び出力バッファ回路34によって生じる遅延時間をバッファ回路(遅延素子)の段数に置き換えた補正値である。ここで、本実施形態では、第1及び第2段数補正値C1,C2は共に4ビットで構成されている。
Dt2=(DtL+C1)・Y/2x−C2
で求められる。
すなわち、位相調整回路31は、位相設定値Yで設定された外部クロック信号CLK2の位相をずらす量と基準クロック信号CLK1の位相をずらした量(360°)の比率をロック遅延段数値DtLに掛けて、位相設定値Yで設定した位相まで外部クロック信号CLK2を遅延させる第2遅延回路32のバッファ回路(遅延素子)の段数を算出する。さらに、位相調整回路31は、算出した第2遅延回路32のバッファ回路(遅延素子)の段数に第1及び第2段数補正値C1,C2を付与して位相調整値Dpを生成している。
まず、マスタDLL回路11の第1遅延回路21の出力端子Toにおける比較クロック信号CLK1a(=CLK1ao)についてシミュレーションし、基準クロック信号CLK1に対する比較クロック信号CLK1a(=CLK1ao)の位相差を求める。
上記のように、第2段数補正値C2は、入力バッファ回路33及び出力バッファ回路34によって生じる遅延時間を補正するための値である。第1遅延回路21のバッファ回路(遅延素子)の遅延時間と、入力バッファ回路33及び出力バッファ回路34の遅延時間には相関がある。このため、シミュレーションにて第1遅延回路21のバッファ回路(遅延素子)の遅延時間と、入力バッファ回路33及び出力バッファ回路34の遅延時間の比を算出する。
(1)位相調整回路31が、第1段数補正値C1を算出し、その第1段数補正値C1をロック遅延段数値DtLに付与して位相調整値Dpを生成した。従って、従来、ロック遅延段数値DtLには、第1遅延回路21から位相比較回路22までの配線で生じる遅延時間を遅延させるバッファ回路(遅延素子)の段数が含まれていなかった。このため、ロック遅延段数値DtLに第1段数補正値C1を加算して補正することで、スレーブDLL回路12は、外部クロック信号CLK2を所望の位相まで精度良く遅延して内部クロック信号CLK3を生成することができる。
・上記実施形態において、マスタDLL回路11に対して、1つのスレーブDLL回路12を有していた。これに限らず、スレーブDLL回路12の数は特に制限されない。
11 判定部(マスタDLL回路)
21 第2ディレイライン(第1遅延回路)
31 補正部(位相調整回路)
32 第1ディレイライン(第2遅延回路)
CLK1 第1入力信号(基準クロック信号)
CLK2 第2入力信号(外部クロック信号)
C1 第1遅延量(第1段数補正値)
DtL 遅延情報(ロック遅延段数値)
T1 格納部(データテーブル)
Claims (5)
- 第1入力信号の周期に対応する遅延情報を出力する判定部と、
複数の補正値を格納する格納部と、
前記遅延情報に応じて前記複数の補正値から選択される補正値に基づいて、前記遅延情報を補正する補正部と、
前記補正部により補正された遅延情報に応じて、前記第1入力信号に対応した第2入力信号を遅延させる第1ディレイラインと
を有し、
前記判定部は、第2ディレイライン及び前記第2ディレイラインに接続される配線を含み、
前記複数の補正値は、前記第2ディレイラインに対する複数の条件毎に前記第1入力信号と前記第2ディレイライン及び前記配線を伝播した信号とのタイミングに基づいて検出される前記第1入力信号の周期に対応する第1遅延量と、前記複数の条件毎に前記第1入力信号と前記第2ディレイラインを伝播した信号とのタイミングに基づいて検出される前記第1入力信号の周期に対応する第2遅延量との差分に基づいて算出される複数の補正値である
ことを特徴とするタイミング調整回路。 - 算出された前記複数の補正値は、前記遅延情報としての前記第1遅延量と対応付けられて前記格納部に格納されることを特徴とする請求項1に記載のタイミング調整回路。
- 前記複数の条件は、前記第2ディレイラインに対応するプロセスばらつき、前記第2ディレイラインに対応する駆動する電源電圧、又は前記第2ディレイラインに対応する温度条件を含むことを特徴とする請求項1又は2に記載のタイミング調整回路。
- 判定部が第1入力信号の周期に対応する遅延情報を出力し、
前記遅延情報に応じて複数の補正値を格納した格納部から、前記遅延情報に応じた補正値を選択し、選択した補正値に基づいて、前記遅延情報を補正し、
前記補正された遅延情報に応じて、前記第1入力信号に対応した第2入力信号を遅延させ、
前記複数の補正値は、第2ディレイラインに対する複数の条件毎に第1入力信号と前記第2ディレイライン及び前記第2ディレイラインに接続される配線を伝播した信号とのタイミングに基づいて検出される前記第1入力信号の周期に対応する第1遅延量と、前記複数の条件毎に前記第1入力信号と前記第2ディレイラインに伝播した信号とのタイミングに基づいて検出される前記第1入力信号の周期に対応する第2遅延量との差分に基づいて算出される複数の補正値である
ことを特徴とするタイミング調整方法。 - タイミング調整方法の補正値算出方法であって、
第2ディレイラインに対する複数の条件毎に第1入力信号と前記第2ディレイライン及び前記第2ディレイラインに接続される配線を伝播した信号とのタイミングに基づいて検出される前記第1入力信号の周期に対応する第1遅延量と、前記複数の条件毎に前記第1入力信号と前記第2ディレイラインに伝播した信号とのタイミングに基づいて検出される前記第1入力信号の周期に対応する第2遅延量との差分に基づいて、前記第1入力信号に対応する複数の補正値を算出することを特徴とするタイミング調整方法の補正値算出方法。
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