JP2008306697A - 内部クロックドライバ回路 - Google Patents
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Abstract
【解決手段】本発明に係る内部クロックドライバ回路は、ライジングクロックとフォーリングクロックを遅延させて遅延ライジングクロックと遅延フォーリングクロックを出力する遅延部と、前記ライジングクロック、前記フォーリングクロック、および前記遅延ライジングクロックの入力を受けて組み合わせてライジングDLLクロックを出力するライジングDLLクロック生成部と、前記ライジングクロック、前記フォーリングクロック、および前記遅延フォーリングクロックの入力を受けて組み合わせてフォーリングDLLクロックを出力するフォーリングDLLクロック生成部とを含む。
【選択図】図5
Description
したがって、以上で記述した実施例は、すべての面において例示的なものであって、限定的なものではないものと理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって示され、特許請求の範囲の意味および範囲ならびにその等価概念から導き出されるすべての変更または変形された形態が本発明の範囲に含まれるものと解釈されなければならない。
11、33、110…第1遅延部
20、40…第2パルス生成部
22、44、120…第2遅延部
50、230…第1ラッチ部
60、330…第2ラッチ部
100…遅延部
200…ライジングDLLクロック生成部
210…プールアップ部
211…第1スイッチング素子
212…第2スイッチング素子
220…第1プールダウン部
221…第3スイッチング部
222…第4スイッチング部
300…フォーリングDLLクロック生成部
310…第2プールアップ部
311…第5スイッチング部
312…第6スイッチング部
320…第2プールダウン部
321…第7スイッチング部
322…第8スイッチング部
Claims (21)
- ライジングクロックとフォーリングクロックを遅延させて遅延ライジングクロックと遅延フォーリングクロックを出力する遅延部と、
前記ライジングクロック、前記フォーリングクロック、および前記遅延ライジングクロックの入力を受けて組み合わせてライジングDLLクロックを出力するライジングDLLクロック生成部と、
前記ライジングクロック、前記フォーリングクロック、および前記遅延フォーリングクロックの入力を受けて組み合わせてフォーリングDLLクロックを出力するフォーリングDLLクロック生成部と、
を含むことを特徴とする内部クロックドライバ回路。 - 前記ライジングDLLクロック生成部は、
前記遅延ライジングクロックによってスイッチング制御されるプールアップ部およびプールダウン部を介して前記ライジングDLLクロックを出力し、
前記フォーリングDLLクロック生成部は、
前記遅延フォーリングクロックによってスイッチング制御されるプールアップ部およびプールダウン部を介して前記フォーリングDLLクロックを出力することを特徴とする請求項1に記載の内部クロックドライバ回路。 - 前記ライジングDLLクロック生成部は前記ライジングクロックと前記遅延ライジングクロックの両者ともがイネーブルされればイネーブルし、前記フォーリングクロックの反転信号と前記遅延ライジングクロックの両者ともがディセーブルされればディセーブルする前記ライジングDLLクロックを出力し、
前記フォーリングDLLクロック生成部は前記フォーリングクロックと前記遅延フォーリングクロックの両者ともがイネーブルされればイネーブルし、前記ライジングクロックと前記遅延フォーリングクロックの反転信号の両者ともがイネーブルされればディセーブルする前記フォーリングDLLクロックを出力することを特徴とする請求項2に記載の内部クロックドライバ回路。 - 前記ライジングDLLクロック生成部は、
前記ライジングクロックと前記遅延ライジングクロックによって第1ノード電圧をプールダウンさせる第1プールダウン部と、
前記フォーリングクロックの反転信号と前記遅延ライジングクロックによって前記第1ノード電圧をプールアップさせる第1プールアップ部と、
前記第1ノード電圧をラッチして前記ライジングDLLクロックを出力する第1ラッチ部と、
を含むことを特徴とする請求項3に記載の内部クロックドライバ回路。 - 前記第1プールダウン部は、
前記遅延ライジングクロックと前記ライジングクロックの両者ともがイネーブルである区間で前記第1ノード電圧をプールダウンさせることを特徴とする請求項4に記載の内部クロックドライバ回路。 - 前記第1プールダウン部は、
前記第1ノードと第2ノードとの間に連結されており、前記ライジングクロックによって前記第1ノード電圧を前記第2ノード電圧にプールダウンさせる第1スイッチング素子と、
前記第2ノードと接地電圧との間に連結されており、前記遅延ライジングクロックによって前記第2ノード電圧を前記接地電圧にプールダウンさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項5に記載の内部クロックドライバ回路。 - 前記第1プールダウン部は、
前記第1ノードと第2ノードとの間に連結されており、前記遅延ライジングクロックによって前記第1ノード電圧を前記第2ノード電圧にプールダウンさせる第1スイッチング素子と、
前記第2ノードと接地電圧との間に連結されており、前記ライジングクロックによって前記第2ノード電圧を前記接地電圧にプールダウンさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項5に記載の内部クロックドライバ回路。 - 前記第1プールアップ部は、
前記遅延ライジングクロックと前記フォーリングクロックの反転信号の両者ともがディセーブルである区間で前記第1ノード電圧をプールアップさせることを特徴とする請求項4に記載の内部クロックドライバ回路。 - 前記第1プールアップ部は、
前記第1ノードと第2ノードとの間に連結されており、前記遅延ライジングクロックによって前記第1ノード電圧を前記第2ノード電圧にプールアップさせる第1スイッチング素子と、
前記第2ノードと電源電圧との間に連結されており、前記フォーリングクロックの反転信号によって前記第2ノード電圧を前記電源電圧にプールアップさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項8に記載の内部クロックドライバ回路。 - 前記第1プールアップ部は、
前記第1ノードと第2ノードとの間に連結されており、前記フォーリングクロックの反転信号によって前記第1ノード電圧を前記第2ノード電圧にプールアップさせる第1スイッチング素子と、
前記第2ノードと電源電圧との間に連結されており、前記遅延ライジングクロックによって前記第2ノード電圧を前記電源電圧にプールアップさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項8に記載の内部クロックドライバ回路。 - 前記第1ラッチ部は、
前記第1ノード電圧を反転させて前記ライジングDLLクロックを出力する第1インバータと、
前記第1インバータの出力の入力を受けて前記第1ノードに出力端子を連結した第2インバータと、
で構成されたことを特徴とする請求項4に記載の内部クロックドライバ回路。 - 前記フォーリングDLLクロック生成部は、
前記フォーリングクロックと前記遅延フォーリングクロックによって第1ノード電圧をプールダウンさせる第1プールダウン部と、
前記ライジングクロックの反転信号と前記遅延フォーリングクロックによって前記第1ノード電圧をプールアップさせる第1プールアップ部と、
前記第1ノード電圧をラッチして前記フォーリングDLLクロックを出力する第1ラッチ部と、
を含むことを特徴とする請求項4に記載の内部クロックドライバ回路。 - 前記第1プールダウン部は、
前記遅延フォーリングクロックと前記フォーリングクロックの両者ともがイネーブルである区間で前記第1ノード電圧をプールダウンさせることを特徴とする請求項12に記載の内部クロックドライバ回路。 - 前記第1プールダウン部は、
前記第1ノードと第2ノードの間とに連結されており、前記フォーリングクロックによって前記第1ノード電圧を前記第2ノード電圧にプールダウンさせる第1スイッチング素子と、
前記第2ノードと接地電圧との間に連結されており、前記遅延フォーリングクロックによって前記第2ノード電圧を前記接地電圧にプールダウンさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項13に記載の内部クロックドライバ回路。 - 前記第1プールダウン部は、
前記第1ノードと第2ノードとの間に連結されており、前記遅延フォーリングクロックによって前記第1ノード電圧を前記第2ノード電圧にプールダウンさせる第1スイッチング素子と、
前記第2ノードと接地電圧との間に連結されており、前記フォーリングクロックによって前記第2ノード電圧を前記接地電圧にプールダウンさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項13に記載の内部クロックドライバ回路。 - 前記第1プールアップ部は、
前記遅延フォーリングクロックと前記ライジングクロックの反転信号の両者ともがディセーブルである区間で前記第1ノード電圧をプールアップさせることを特徴とする請求項12に記載の内部クロックドライバ回路。 - 前記第1プールアップ部は、
前記第1ノードと第2ノードとの間に連結されており、前記遅延フォーリングクロックによって前記第1ノード電圧を前記第2ノード電圧にプールアップさせる第1スイッチング素子と、
前記第2ノードと電源電圧との間に連結されており、前記ライジングクロックの反転信号によって前記第2ノード電圧を前記電源電圧にプールアップさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項16に記載の内部クロックドライバ回路。 - 前記第1プールアップ部は、
前記第1ノードと第2ノードとの間に連結されており、前記ライジングクロックの反転信号によって前記第1ノード電圧を前記第2ノード電圧にプールアップさせる第1スイッチング素子と、
前記第2ノードと電源電圧との間に連結されており、前記遅延フォーリングクロックによって前記第2ノード電圧を前記電源電圧にプールアップさせる第2スイッチング素子と、
で構成されたことを特徴とする請求項16に記載の内部クロックドライバ回路。 - 前記第1ラッチ部は、
前記第1ノード電圧を反転させて前記フォーリングDLLクロックを出力する第1インバータと、
前記第1インバータの出力の入力を受けて前記第1ノードに出力端子を連結した第2インバータと、
で構成されたことを特徴とする請求項12に記載の内部クロックドライバ回路。 - 前記遅延部は、
前記ライジングクロックを第1時間遅延させて前記遅延ライジングクロックを出力する第1遅延部と、
前記フォーリングクロックを第2時間遅延させて前記遅延フォーリングクロックを出力する第2遅延部と、
を含むことを特徴とする請求項1に記載の内部クロックドライバ回路。 - 前記第1遅延部は、
前記ライジングクロックを前記第1時間遅延させる第1遅延部と、
前記第1遅延部の出力を反転させる第1インバータと、
前記フォーリングクロックを前記第2時間遅延させる第2遅延部と、
前記第2遅延部の出力を反転させる第2インバータと、
で構成されたことを特徴とする請求項20に記載の内部クロックドライバ回路。
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