DE10330796B4

DE10330796B4 - Registergesteuerter Delay Locked Loop mit Beschleunigungsmodus

Info

Publication number: DE10330796B4
Application number: DE10330796.6A
Authority: DE
Inventors: Jong-Tae Kwak; Seong-Hoon Lee
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2002-10-30
Filing date: 2003-07-08
Publication date: 2023-09-14
Anticipated expiration: 2023-07-09
Also published as: JP2004153792A; US20040085107A1; JP4727915B2; CN1499523A; US6853226B2; TW200406991A; DE10330796A1; TWI283967B; CN100446120C

Abstract

Registergesteuerter Delay Locked Loop zum Einsatz in einer Halbleiter-Speichereinrichtung mit:einer Verzögerungsleitung (55), welche eine Vielzahl von Verzögerungszelleneinheiten zum Verzögern eines nicht verzögerten Eingangstaktsignals (rclk) aufweist;einem Verzögerungsmodell (59), das eine aktuelleVerzögerungsbedingung in einem Taktsignalpfad des nicht verzögerten Eingangstaktsignals (rclk) durch die Verzögerungsleitung (55) darstellt;einer Verzögerungseinrichtung (63) zum Verzögern eines Ausgangssignals (fb_dm) des Verzögerungsmodells (59) um eine vorbestimmte Zeit;einem ersten Phasenkomparator (60) zum Vergleichen einer Phase des Ausgangssignals (fb_dm), bereitgestellt von dem Verzögerungsmodell (59), mit der des nicht verzögerten Eingangstaktsignals (rclk);einem zweiten Phasenkomparator (64) zum Vergleichen einer Phase des Ausgangssignals (fbclk_dly) der Verzögerungseinrichtung (63) mit der des nicht verzögerten Eingangstaktsignals (rclk);einer Schieberegister-Steuereinrichtung (61); undeinem Schieberegister (62) zum Steuern eines Verzögerungswertes der Verzögerungsleitung (55) in Abhängigkeit von einem Ausgangssignal der Schieberegister-Steuereinrichtung (61),gekennzeichnet durcheine Modus-Entscheidungseinrichtung (65) zum Bestimmen einer kontinuierlichen Ausführung oder Terminierung eines Beschleunigungsmodus in Abhängigkeit von Ausgangssignalen des ersten und zweiten Phasenkomparators (60, 64);wobei der Beschleunigungsmodus ein Zustand ist, in welchem nach einer Initialisierung eines Chips das nicht verzögerte Eingangstaktsignal (rclk) mit einem externen Taktsignal (CLK) synchronisiert wird, und wobei in dem Beschleunigungsmodus eine Phasendifferenz zwischen dem nicht verzögerten Eingangstaktsignal (rclk) und dem externen Taktsignal (CLK) unter Verwendung von Verzögerungswerten der Verzögerungsleitung (55) verringert wird; undwobei die Schieberegister-Steuereinrichtung (61) ein Linksschiebesignal (SL), ein Rechtsschiebesignal (SR) und eines Beschleunigungsschiebesignals (accel_shift) in Abhängigkeit von Ausgangssignalen (Pd1, accel_end) des ersten Phasenkomparators (60) und der Modus-Entscheidungseinrichtung (65) ausgibt.

Description

Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Halbleiterschaltungstechnik, und insbesondere eine registergesteuerte Delay Locked Loop DLL mit einem Beschleunigungsmodus.
Beschreibung des verwandten Gebiets
Im allgemeinen wird ein Taktsignal eines Systems oder einer Schaltung als eine Referenz zum Synchronisieren eines Ausführungszeitablaufs eingesetzt und garantiert einen fehlerfreien Hochgeschwindigkeitsbetrieb. Wenn ein externes Taktsignal einer externen Schaltung in einer internen Schaltung eingesetzt wird, wird ein Taktsignalversatz von einer internen Schaltung durch einen Zeitablaufspalt zwischen dem externen Taktsignal und dem internen Taktsignal erzeugt. Eine Delay Locked Loop bzw. verzögerter eingerasteter Kreis (im nachfolgenden als „DLL“ bezeichnet) kompensiert den Taktsignalversatz zum Angleichen einer Phase des internen Taktsignals an die des externen Taktsignals.
Zusätzlich werden DLL in einer synchronen Halbleiterspeichereinrichtung, welche doppelte Datenraten synchrone dynamische Zufallszugriffsspeicher (DDR SDRAM) einschließt, weit verbreitet eingesetzt, da er einen Vorteil darin aufweist, daß er durch ein Rauschen weniger beeinflußt wird, verglichen mit einem Phase Locked Loop bzw. eingerastetem Phasenkreis (im nachfolgenden als „PLL“ bezeichnet). Unter verschiedenen DLL-Typen ist eine registergesteuerte DLL der am allgemeinsten eingesetzte.
Die registergesteuerte DLL in der synchronen Halbleiterspeichereinrichtung synchronisiert einen Datenausgang mit dem externen Taktsignal durch Vorreflektieren einer negativen Verzögerung nach dem Empfangen des externen Taktsignals und Kompensieren eines Verzögerungswertes von Daten und Taktsignalpfaden.
1 ist ein Blockdiagramm, welches eine herkömmliche registergesteuerte DLL eines DDR SDRAM zeigt. Die registergesteuerte DLL setzt nicht verzögerte Eingangstaktsignale fclk und rclk ein, welche von einem ersten und zweiten Taktsignal-Eingangspuffer 11 und 12 ausgegeben werden. Nach dem Puffern eines externen Hilfstaktsignals /CLK erzeugt der erste Taktsignal-Eingangspuffer 11 das nicht verzögerte Eingangstaktsignal fclk, das mit einer ansteigenden Flanke des externen Hilfstaktsignals /CLK und einer abfallenden Flanke eines externen Taktsignals CLK synchronisiert ist. Der zweite Taktsignal-Eingangspuffer 12 erzeugt das nicht verzögerte Eingangstaktsignal rclk synchronisiert mit einer ansteigenden Flanke des externen Taktsignals CLK nach dem Puffern des subexternen Taktsignals /CLK.
Wie dargestellt, weist die herkömmliche registergesteuerte DLL gemäß dem Stand der Technik einen Taktsignalteiler 13, eine erste Verzögerungsleitung 14, eine zweite Verzögerungsleitung 15, eine dritte Verzögerungsleitung 16, ein Schieberegister 22, einen ersten DLL-Treiber 17, einen zweiten DLL-Treiber 18, ein Verzögerungsmodell 19, einen Phasenkomparator 20 und einen Schieberegister-Controller 21 auf.
Der Taktsignalteiler 13 gibt ein Verzögerungsüberwachungs-Taktsignal fb_div und ein Referenztaktsignal ref aus, wobei er das nicht verzögerte Eingangstaktsignal rclk durch M teilt, wobei M eine positive Konstante ist. In diesem Fall ist M = 8. Die erste Verzögerungsleitung 14, die zweite Verzögerungsleitung 15 und die dritte Verzögerungsleitung 16 empfangen die zwei nicht verzögerten Eingangstaktsignale fclk and rclk und das Verzögerungsüberwachungs-Taktsignal fb_div. Das Schieberegister 22 bestimmt Verzögerungswerte der ersten bis dritten Verzögerungsleitung 14, 15 und 16. Der erste DLL-Treiber 17 erzeugt ein erstes DLL-Taktsignal fclk_dll nach Empfangen einer Ausgabe fclk_dl der Leitung 14. Wenn eine Verzögerung eingerastet ist, erzeugt der zweite DLL-Treiber 18 ein zweites DLL-Taktsignal rclk_dll nach Empfangen einer Ausgabe rclk_dl der zweite Verzögerungsleitung 15. Das Verzögerungsmodell 19 stellt die Verzögerungswerte des aktuellen Taktsignals und der Datenpfade nach Empfangen einer Ausgabe von der dritten Verzögerungsleitung 16 dar. Der Phasenkomparator 20 vergleicht eine Phase eines Ausgangs fb_dm von dem Verzögerungsmodell 19 mit einer Phase des Referenztaktsignals ref. Der Schieberegister-Controller 21 handhabt eine Schieberichtung des Schieberegisters 22 in Abhängigkeit einer Ausgabe von dem Phasenkomparator 20.
Im nachfolgenden wird die Ausführung der registergesteuerten DLL einfach beschrieben, welcher die oben beschriebenen Elemente aufweist.
Zuerst erzeugt der Taktsignalteiler 13 das Referenztaktsignal ref und das Verzögerungsüberwachungs-Taktsignal fb_div, welche jeweils einmal alle M Zeiteinteilungen des externen Taktsignals CLK durch Teilen des nicht verzögerten Eingangstaktsignals rclk durch M synchronisiert werden. Das Referenztaktsignal ref weist eine entgegengesetzte Phase zur Phase des Verzögerungsüberwachungs-Taktsignals fb_div auf.
Für einen Start der Ausführung wird das Verzögerungsüberwachungs-Taktsignal fb_div nach dem Durchlaufen durch eine Verzögerungszelleneinheit der dritten Verzögerungsleitung 16 um einen durch das Verzögerungsmodell 19 vorbestimmten Verzögerungswert verzögert ausgegeben.
Zwischenzeitlich vergleicht der Phasenkomparator 20 eine ansteigende Flanke des Referenztaktsignals ref mit der des Ausgangstaktsignals fb_dm des Verzögerungsmodells 19, und der Schieberegister-Controller 21 gibt Schiebesteuerungssignale, wie ein Rechtsschieben SR und ein Linksschieben SL, zum Steuern einer Schieberichtung des Schieberegisters 22 in Abhängigkeit von einer Ausgabe des Phasenkomparators 20 aus.
Das Schieberegister 22 bestimmt Verzögerungswerte der ersten, zweiten und dritten Verzögerungsleitung 14, 15 und 16 durch Aktivieren einer Verzögerungszelleneinheit vieler Verzögerungszellen einschließlich der ersten, zweiten und dritten Verzögerungsleitung 14, 15 und 16 in Abhängigkeit von den Schiebesteuerungssignalen SR und SL. Zu dieser Zeit, wenn SR aktiviert ist, bewegt sich ein Wert des Schieberegisters 22 nach rechts, und andererseits, wenn SL aktiviert ist, bewegt sich der Wert des Schieberegisters 22 nach links.
Danach wird durch den Vergleich des Referenztaktsignals ref und des Ausgangstaktsignals fb_dm des Verzögerungsmodells 19, dessen Verzögerungswert begrenzt ist, die Verzögerung so bestimmt, dass sie bei einer Einstellung einrastet, bei welcher der kleinste Jitter zwischen diesen zwei Taktsignalen ref und fb_dm auftritt. Zu dieser Zeit sind der erste und zweite DLL-Treiber 17 und 18 aktiviert, so daß die DLL-Taktsignale fclk_dll und rclk_dll ausgegeben werden, welche jeweils das externe Hilfstaktsignal /CLK und das externe Taktsignal CLK aufweisen.
Die registergesteuerte DLL nimmt einen Beschleunigungsmodus an, da er eine beträchtliche Zeit benötigt, eine eingerastete Phase im obigen Sinne aufzuweisen. In dem Beschleunigungsmodus, d.h. in dem Zustand, in welchem das nicht verzögerte Eingangstaktsignal synchronisiert mit dem externen Taktsignal, nachdem ein Chip initialisiert ist, synchronisiert ist, reduziert die DLL-Schaltung eine Phasendifferenz zwischen diesen zwei Taktsignalen durch den Einsatz von Verzögerungswerten der Verzögerungsleitungen. Je größer die Phasendifferenz zwischen dem nicht verzögerten Eingangstaktsignal und dem externen Taktsignal ist, desto mehr werden die Verzögerungswerte der Verzögerungsleitungen erhöht.
2 ist ein Blockdiagramm einer weiteren herkömmlichen registergesteuerten DLL, welcher einen Beschleunigungsmodus inbegriffen in dem DDR SDRAM aufweist.
Die herkömmliche registergesteuerte DLL des DDR SDRAM weist einen ersten und zweiten Eingangspuffer 31 und 32, einen ersten und zweiten DLL-Treiber 37 und 38 und ein Verzögerungsmodell 39 auf. Diese Elemente sind gleich denen der herkömmlichen registergesteuerten DLL, dargestellt in 1.
Die registergesteuerte DLL, dargestellt in 2, weist zusätzlich einen ersten und zweiten Phasenkomparator 40 und 44 auf. Der erste Phasenkomparator 40, ähnlich dem Phasenkomparator 20 dargestellt in 1, empfängt ein Referenztaktsignal ref und ein Ausgangstaktsignals fb_dm des Verzögerungsmodells 39, und der zweite Phasenkomparator 44 empfängt das Referenztaktsignal ref und ein Ausgangstaktsignal fbclk_dly der Verzögerungslogik 43, welche das Ausgangstaktsignal fb_dm des Verzögerungsmodells 39 für eine vorbestimmte Zeit N × unit_delay verzögert. Hierin ist N eine positive ganze Zahl größer als 2, und die unit-delay ist ein Verzögerungswert einer Verzögerungszelleneinheit, welche in der ersten bis dritten Verzögerungsleitung 34, 35 und 36 enthalten ist. Somit ist N × unit_delay der Verzögerungswert von N-Verzögerungszelleneinheiten.
Ein Schieberegister-Controller 41 empfängt eine Ausgabe pd1 des ersten Phasenkomparators 40 und eine Ausgabe ac_enz des zweiten Phasenkomparators 44. Ein Schieberegister 42 empfängt die Schiebesteuerungssignale SR und SL, welche von dem Schieberegister-Controller 41 ausgegeben werden.
3 ist ein Diagramm, welches den zeitlichen Betriebsablauf der registergesteuerten DLL, gezeigt in 2, darstellt. Bei einer anfänglichen Ausführung, wenn eine Phasendifferenz Td zwischen dem Referenztaktsignal ref und dem Ausgangstaktsignals fb_dm des Verzögerungsmodells 39 größer als die Verzögerungszeit N × unit_delay der Verzögerungslogik 43 ist, werden die Ausgaben pd1 und ac_enz des ersten und zweiten Phasenkomparators 40 und 44 niedrig. Dann, wenn das Beschleunigungsmodus-Aktivierungssignal ac_enz ausgegeben von dem Phasenkomparator 44 aktiviert wird, gibt der Schieberegister-Controller 41 dem Schieberegister 42, den Betrieb im Beschleunigungsmodus frei.
Als Referenz vergleichen der erste und zweite Phasenkomparator 40 und 44 ansteigende Flanken zweier Signale, welche durch einen Referenzanschluß und einen Eingangsanschluß zugeführt werden, um ein logisches Low-Signal auszugeben, wenn die Phase des Signals, welches an dem Eingangsanschluß anliegt, der Phase des Signals, welches an dem Referenzanschluß vorauseilt. Andernfalls geben der erste und zweite Phasenkomparator 40 und 44 ein logisches High-Signal aus.
In der Zwischenzeit, nachdem der Beschleunigungsmodus einmal ausgeführt wurde, wird die Phasendifferenz Td zwischen dem Referenztaktsignal ref und dem Ausgangstaktsignals fb_dm des Verzögerungsmodells 39 reduziert. Zu dieser Zeit, wenn die Phasendifferenz Td größer als die Verzögerungszeit N × unit_delay der Verzögerungslogik 43 ist, wird der Beschleunigungsmodus wieder durch Aktivieren des Beschleunigungsmodus--Aktivierungssignals ausgeführt. Andernfalls wird der Beschleunigungsmodus durch Deaktivieren des Beschleunigungsmodus-Aktivierungssignals ac_enz terminiert, und der normale Modus wird durch die Ausgabe pd1 des ersten Phasenkomparators 40 ausgeführt.
Im Stand der Technik gibt es jedoch das Problem, daß eingegebene Taktsignale des ersten und zweiten Phasenkomparators 40 und 44 nicht mit dem nicht verzögerten Eingangstaktsignal rclk, sondern mit dem Referenztaktsignal ref bereitgestellt werden, welches das nicht verzögerte Eingangstaktsignal rclk durch M teilt.
Obwohl in diesem Fall die Halbleiterspeichereinrichtung einfach gesteuert wird, wird ein Stromverbrauch durch das Einsetzen des geteilten Taktsignals, z.B. das Referenztaktsignal ref, reduziert. Da die Ausführungsgeschwindigkeit der Speichereinrichtung gesteigert wird, ist eine Vielzahl von benötigten Zeitablauf-Spezifikationen erforderlich, und eine Genauigkeit der Ausführung kann reduziert und komplizierter sein.
US 6,049,239 beschreibt eine DLL-Schaltung mit einer zweigeteilten Verzögerungseinheit. In einem ersten Teil erfolgt zunächst eine eher ungenau eingestellte Verzögerung, während in einem zweiten Teil die Verzögerung präzise auf einen gewünschten Verzögerungswert eingestellt werden kann.
Zusammenfassung der Erfindung
Es ist daher Aufgabe der vorliegenden Erfindung, eine Delay Locked Loop bereitzustellen, welche einen Beschleunigungsmodus aufweist, umdie Genauigkeit bei einer Steigerung der Betriebsgeschwindigkeit einer Halbleiterspeichereinrichtung zu verbessern.
Dies wird durch die Merkmale des unabhängigen Patentanspruchs erreicht.
Kurzbeschreibung der Zeichnungen
Die obige und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden von der nachfolgenden Beschreibung bevorzugter Ausführungsformen in Verbindung mit den begleitenden Zeichnungen ersichtlich, in welchen:

1 ein Blockdiagramm einer herkömmlichen registergesteuerten Delay Locked Loop DLL eines doppelten Datenraten synchronen dynamischen Zufallszugriffsspeicher DDR SDRAM ist;
2 ein Blockdiagramm einer weiteren herkömmlichen registergesteuerten DLL ist, welcher einen Beschleunigungsmodus aufweist, der in dem DDR SDRAM enthalten ist;
3 ein Diagramm ist, welches einen Betriebszeitablauf der registergesteuerten DLL, dargestellt in 2, zeigt;
4 ein Blockdiagramm einer registergesteuerten DLL ist, welcher einen Beschleunigungsmodus aufweist, der in einem DDR SDRAM gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung enthalten ist;
5 ein Diagramm ist, welches einen Betriebszeitablauf der registergesteuerten DLL, gezeigt in 4, darstellt;
6 ein Schaltungsdiagramm eines Schieberegisters und einer zweiten Verzögerungsleitung, dargestellt in 4, ist;
7A und 7B Zeitablaufdiagramme eines ersten und zweiten Phasenkomparators in einem Fall sind, in dem ein Beschleunigungsmodus beendet ist;
8 ein Zeitablaufdiagramm beschreibt, welches einen Bereich des Wertes N darstellt, welcher einen Verzögerungswert einer Verzögerungslogik, dargestellt in 4, bestimmt; und
9 ein Blockdiagramm ist, welches eine registergesteuerte DLL zeigt, welche einen Beschleunigungsmodus gemäß einer weiteren Ausführungsform der vorliegenden Erfindung aufweist.

Detaillierte Beschreibung der Erfindung
Die vorliegende Erfindung betrifft ein Verfahren zum Steuern eines Beschleunigungsmodus durch Anwenden einer Technik, welche nicht zwei Taktsignale einsetzt, welche an Phasenkomparatoren anliegen und miteinander durch die Verwendung der Phasenkomparatoren verglichen werden.
Die vorliegende Erfindung setzt ein nicht verzögertes Eingangstaktsignal als eine Taktsignalquelle ein. Ein erster Phasenkomparator vergleicht das nicht verzögerte Eingangstaktsignal mit einer Ausgabe von einem Verzögerungsmodell, und ein zweiter Phasenkomparator vergleicht das nicht verzögerte Eingangstaktsignal mit einem Taktsignal, welches von einer Verzögerungslogik ausgegeben wird. Die Ausgaben des ersten und zweiten Phasenkomparators bestimmen, ob durch eine Modus-Entscheidungslogik der Beschleunigungsmodus ausgeführt wird oder nicht. Es ist wichtig, daß die Ausführung in dem Beschleunigungsmodus ausgeführt wird, in dem N Verzögerungszelleneinheiten übersprungen und auf einmal in einem Schieberegister verschoben werden, und ein verschobener Verzögerungswert muß gleich einem Verzögerungswert N × unit_delay der Verzögerungslogik sein.
Im nachfolgenden wird eine Halbleiterspeichereinrichtung gemäß der vorliegenden Erfindung detailliert mit Bezug auf die begleitenden Zeichnungen beschrieben.
4 ist ein Blockdiagramm, welches eine registergesteuerte DLL zeigt, welche einen Beschleunigungsmodus innerhalb eines doppelten Datenraten synchronen dynamischen Zufallszugriffsspeicher DDR SDRAM gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufweist.
Wie dargestellt, setzt der registergesteuerte DLL ein erstes und ein zweites nicht verzögertes Eingangstaktsignal fclk und rclk ein, welche von einem ersten und einem zweiten Taktsignal-Eingangspuffer 51 und 52 ausgegeben werden. Nach dem Puffern eines subexternen Taktsignals /CLK erzeugt der erste Taktsignal-Eingangspuffer 51 das nicht verzögerte Eingangstaktsignal fclk synchronisiert mit einer ansteigenden Flanke des subexternen Taktsignals /CLK, d.h. einer fallenden Flanke eines externen Taktsignals CLK. Der zweite Taktsignal-Eingangspuffer 52 puffert das externe Taktsignal CLK und synchronisiert das zweite nicht verzögerte Eingangstaktsignal rclk mit einer ansteigenden Flanke des subexternen Taktsignals /CLK.
Die registergesteuerte Delay Locked Loop DLL weist gemäß der vorliegenden Erfindung eine erste Verzögerungsleitung 54, eine zweite Verzögerungsleitung 55, ein Schieberegister 62, einen ersten DLL-Treiber 57, einen zweiten DLL-Treiber 58, ein Verzögerungsmodell 59, einen ersten Phasenkomparator 60, einen zweiten Phasenkomparator 64, eine Modus-Entscheidungslogik 65 und einen Schieberegister-Controller 61 auf.
Die erste Verzögerungsleitung 54 empfängt zuerst das nicht verzögerte Eingangstaktsignal fclk, und die zweite Verzögerungsleitung 55 empfängt das zweite nicht verzögerte Eingangstaktsignal rclk. Das Schieberegister 62 bestimmt Verzögerungswerte der ersten und zweiten Verzögerungsleitungen 14 und 15. Der erste DLL-Treiber 57 erzeugt ein erstes DLL-Taktsignal fslk_dll nach dem Empfangen einer Ausgabe fclk_dl der ersten Verzögerungsleitung 54. Wenn ein Verzögerungswert eingerastet ist, erzeugt der zweite DLL-Treiber 58 ein zweites DLL-Taktsignal rclk_dll nach dem Empfangen einer Ausgabe rclk_dl der zweiten Verzögerungsleitung 55. Das Verzögerungsmodell 59 wird für die Darstellung der Verzögerungswerte eines Taktsignalpfades und eines Datenpfades nach Empfangen der Ausgabe rclk_dl der zweiten Verzögerungsleitung 55 eingesetzt. Die Verzögerungslogik 63 verzögert eine Ausgabe fb_dm des Verzögerungsmodells 59 um N × unit_delay. Der erste Phasenkomparator 60 vergleicht eine Phase der Ausgabe fb_dm des Verzögerungsmodells 59 mit einer Phase des zweiten nicht verzögerten Eingangstaktsignals rclk. Der zweite Phasenkomparator 64 vergleicht eine Phase des zweiten nicht verzögerten Eingangstaktsignals rclk mit der einer Ausgabe fbclk_dly der Verzögerungslogik 63. Die Modus-Entscheidungslogik 65 bestimmt, in Abhängigkeit der Ausgaben des ersten und zweiten Phasenkomparators 60 und 64ob der Beschleunigungsmodus durchgeführt wird oder nicht. Der Schieberegister-Controller 61 handhabt einen Schiebemodus des Schieberegisters 62 in Abhängigkeit der Ausgaben des ersten Phasenkomparators 60 und der Modus-Entscheidungslogik 65.
Wie in 4 dargestellt, weist die registergesteuerte DLL gemäß der bevorzugten Ausführungsform zwei Phasenkomparatoren 60 und 64 auf. Der erste und zweite Phasenkomparator 60 und 64 empfängt direkt das zweite nicht verzögerte Eingangstaktsignal rclk bei einem Referenzanschluß. Die Ausgabe fb_dm des Verzögerungsmodells wird an den ersten Phasenkomparator 60 eingegeben, während die Ausgabe fbclk_dly der Verzögerungslogik 63 an den zweiten Phasenkomparator 64 eingegeben wird. Der Verzögerungswert der Verzögerungslogik 63 ist N × unit_delay. Der unit_delay bedeutet den Verzögerungswert der Verzögerungszelleneinheit, welche in der Verzögerungsleitung 54 und 55 enthalten ist.
Darüber hinaus setzt die registergesteuerte DLL gemäß der vorliegenden Erfindung das zweite nicht verzögerte Eingangstaktsignal rclk als ein Taktsignal zum Erzeugen eines DLL-Taktsignals ein.
Der erste Phasenkomparator 60 vergleicht die Phase des zweiten nicht verzögerten Eingangstaktsignals rclk mit der der Ausgabe fb_dm des Verzögerungsmodells 59. Der zweite Phasenkomparator 64 wird zum Ermitteln einer Phasendifferenz zwischen dem zweiten nicht verzögerten Eingangstaktsignal rclk und einem Signal eingesetzt, welches die Ausgabe fb_dm des Verzögerungsmodells 59 um den Verzögerungswert N × unit_delay der Verzögerungsleitungen 54 und 55 verzögert.
Die Modus-Entscheidungslogik 65 empfängt die Ausgaben pd1 und pd2 der zwei Phasenkomparatoren 60 und 64. Wenn die Phase der Ausgabe fb_dm des Verzögerungsmodells 59 der des zweiten nicht verzögerten Eingangstaktsignals rclk vorauseilt, obwohl der Verzögerungswert von N Verzögerungszelleneinheiten in der Verzögerungsleitung addiert wird, d.h. die Phase der Ausgabe fb_dm eilt der Phase des zweiten nicht verzögerten Eingangstaktsignals rclk voraus, wird die Ausgabe pd1 des ersten Phasenkomparators als ein logisches Low ausgeben. Wenn die Phase der Ausgabe fbclk_dly der Verzögerungslogik 63 der Phase des zweiten nicht verzögerten Eingangstaktsignals rclk vorauseilt, wird die Ausgabe pd2 des zweiten Phasenkomparators ein logisches Low ausgeben. Wenn die Ausgabe des ersten und zweiten Phasenkomparators 60 und 64 ein logisches Low aufweisen, wird das Beschleunigungsmodus-Terminierungssignal accel_end von der Modus-Entscheidungslogik 65 mit einem logischen Low zum Durchführen des Beschleunigungsmodus des Schieberegister-Controllers 61 ausgegeben. Der Schieberegister-Controller 61 aktiviert das Beschleunigungs-Schiebesteuerungssignal accel_shift und verzögert das erste und zweite nicht verzögerte Eingangstaktsignal fclk und rclk von der Verzögerungsleitung 54 und 55, um den Verzögerungswert von N Verzögerungszelleneinheiten und gibt dann die verzögerten Eingangstaktsignale an den ersten und zweiten DLL-Treiber aus.
5 ist ein Zeitablaufdiagramm, welches den Betriebszeitablauf der registergesteuerten DLL, dargestellt in 4, zeigt.
Die eingerastete Verzögerung in der registergesteuerten DLL bedeutet, daß die ansteigende Flanke fb_dm des Verzögerungsmodells 59 entsprechend der ansteigenden Flanke des zweiten nicht verzögerten Eingangstaktsignals rclk auftritt. Hierin sind beide der ansteigenden Flanken mit Pfeilen in 5 markiert. Die registergesteuerte DLL bewerkstelligt, daß die ansteigenden Flanken der zwei Taktsignale miteinander übereinstimmen, da die nicht verzögerten Eingangstaktsignale als Basis für Taktsignale der Einrichtung oder des Systems eingesetzt werden.
Mit Bezug auf 5 wird der Beschleunigungsmodus beim Beginn der Ausführung aktiviert, bei welcher das accel_end ein logisches Low ist, da die Phasen der Ausgaben fbclk_dly und fb_dm des Verzögerungsmodells 59 und der Verzögerungslogik 63 der Phase des zweiten nicht verzögerten Eingangstaktsignals rclk vorauseilen. Wenn der Beschleunigungsmodus einmal ausgeführt wird, verzögern die Verzögerungsleitungen 54 und 55 das zweite nicht verzögerte Eingangstaktsignal rclk um N × unit_delay. Dann weist die ansteigende Flanke bei Ausgabe fb_dm des Verzögerungsmodells 59 nach einem Beschleunigungsmodus dieselbe Phase auf wie die der Ausgabe fbclk_dly der Verzögerungslogik 63. Der Beschleunigungsmodus wird kontinuierlich ausgeführt, wenn die ansteigenden Flanken der Ausgabe fbclk_dly und fb_dm des Verzögerungsmodells 59 und der Verzögerungslogik 63 der Phase des zweiten nicht verzögerten Eingangstaktsignals rclk vorauseilen. Nach dem dreimaligen Ausführen des Beschleunigungsmodus sollte der Beschleunigungsmodus terminiert werden, d.h. accel_end ist ein logisches Low. Der Grund für diese Terminierung liegt darin, daß die Phase des zweiten nicht verzögerten Eingangstaktsignals rclk der Phase der Ausgabe fbclk_dly der Verzögerungslogik 63 vorauseilt.
In der Zwischenzeit muß es ein Zeitintervall zwischen den Beschleunigungsmodi geben. Das Zeitintervall ist größer als die Summe tTA, welche eine Zeit addiert, welche das zweite nicht verzögerte Eingangstaktsignal rclk durch die erste und zweite Verzögerungsleitung 54 und 55 durchläuft, eine Zeit, welche die Ausgabe der ersten und der zweiten Verzögerungsleitung 54 und 55 durch das Verzögerungsmodell 59 läuft, und eine Zeit, welche die Ausgabe des Verzögerungsmodells 59 durch die Verzögerungslogik 63 und den zweiten Phasenkomparator 64 läuft. Der Grund für dieses Erfordernis bezüglich des Zeitintervalls liegt darin, zu bestimmen, ob der Beschleunigungsmodus kontinuierlich ausgeführt oder sofort terminiert wird, nachdem die Ausgaben pd1 und pd2 des ersten und zweiten Phasenkomparators 60 und 64 neu upgedatet werden. Das Updaten wird wie folgt durchgeführt:

Die Verzögerungsausführung erfolgt in der Verzögerungsleitung; und die Ausgabe der Verzögerungsleitung durchläuft das Verzögerungsmodell 59, die Verzögerungslogik 63 und den zweiten Phasenkomparator 64, wenn der Beschleunigungsmodus einmal ausgeführt wird. Wenn das Zeitintervall unabhängig von dem Beschleunigungsmodus ist, wird die DLL schlecht betrieben, da pd1 und pd2 nicht durch Vergleichen des upgedateten Signals erzeugt werden, deren Phase durch den letzten Beschleunigungsmodus in dem ersten und zweiten Phasenkomparator 60 und 64 verändert wird.

6 ist ein exemplarisches Schaltungsdiagramm des Schieberegisters 62 und der zweiten Verzögerungsleitung 55, dargestellt in 4.
Wie dargestellt, umfaßt das Schieberegister 62 eine Vielzahl von Latches Ln bis Ln+7, welche individuell einen Ausgangsanschluß Q, einen Unterausgangsanschluß Qb und einen Reset-Anschluß (nicht dargestellt) aufweisen. Das Latch ist mit dem benachbarten Latch durch einen Schalter zum Steuern eines Wertes jedes Latches verbunden, nämlich zum Induzieren der Schiebeausführung zwischen den Latches. Insbesondere wird der Schalter durch die Schiebesteuerungssignale SR und SL, ausgegeben von dem Schieberegister-Controller 61, gesteuert. Den Schalter einsetzend wird der Ausgang des Latches mit dem des benachbarten Latches gekoppelt. Der Schalter wird ebenfalls durch ein Beschleunigungs-Schiebesteuerungssignal accel_shift, ausgegeben von dem Schieberegister-Controller 61, gesteuert.
Außerdem weist das Schieberegister 62 zusätzlich eine Vielzahl von NOR-Gattern entsprechend jedem der Latches Ln bis Ln+7 zum Auswählen einer der Einheitsverzögerungszellen auf. Das N-te NOR-Gatter NOR1 empfängt z.B. die Unterausgabe Qb des N-1-ten Latches (nicht dargestellt) und die Ausgabe Q des N+1-ten Latches.
Zusätzlich weist die zweite Verzögerungsleitung 55 eine Vielzahl von NAND-Gattern NAND1 und Einheitsverzögerungszellen UDC auf. Das NAND-Gatter NAND1 empfängt die Ausgabe des NOR-Gatters NOR1 und das zweite nicht verzögerte Eingangstaktsignal rclk. Jede Einheitsverzögerungszelle UDC weist ein NAND-Gatter NAND2, welches die Ausgabe des NAND-Gatters NAND1 und einer vorangehenden Einheitsverzögerungszelle empfängt; und ein NAND-Gatter NAND3 auf, welches die Versorgungsspannung VDD und die Ausgabe des NAND-Gatters NAND2 empfängt. Die Einheitsverzögerungszelle dient zur Weiterleitung einer Ausgabe der NAND-Gatter, z.B. von NAND1.
Außerdem ist die Organisation bzw. der Aufbau der ersten Verzögerungsleitung 54 gleich dem der zweiten Verzögerungsleitung 55, mit Ausnahme des Eingangstaktsignals.
Der Betrieb der Schaltung, dargestellt in 6, wird im nachfolgenden detailliert beschrieben.
Wenn ein Chip initialisiert wird, wird jedes Latch des Schieberegisters 62 ebenfalls initialisiert. Dann befindet sich die DLL im Ausgangszustand. Die Ausgaben pd1 und pd2 des ersten und zweiten Phasenkomparators 60 und 64 führen die Modus-Entscheidungslogik 65 zum Entscheiden, ob der Beschleunigungsmodus durch Aktivieren oder Deaktivieren des Beschleunigungs-Terminierungssignals accel_end ausgeführt oder terminiert wird. Wenn der Beschleunigungsmodus durch Aktivieren des Beschleunigungsmodus-Terminierungssignals accel_end terminiert wird, wird der Normalmodus durch Ausgeben des Einheits-Schiebesteuersignals SR und SL von dem Schieberegister-Controller 61 in Abhängigkeit von der Ausgabe pd1 des ersten Phasenkomparators 60 ausgeführt.
Das Schieberegister 62 bewerkstelligt an einem der Vielzahl der NOR-Gatter das Ausgeben eines logischen High-Signals in ein logisches High. Das zweite nicht verzögerte Eingangstaktsignal rclk kann ein NAND-Gatter durchlaufen, welches mit einem davon verbunden ist. Eine Einheitsverzögerungszelle UDC, verbunden mit dem NAND-Gatter, wird ausgewählt. Wenn das Einheitsverzögerungsmodell in obiger Weise ausgewählt wird, wird eine Anzahl von Einheitsverzögerungszellen UDC bestimmt, welche das zweite nicht verzögerte Eingangstaktsignal rclk durchlaufen.
Das SR-Signal, ausgegeben von dem Schieberegister-Controller 61, veranlaßt die Ausgabe des Latches an das benachbarte Latch zur rechten, und das SL-Signal, ausgegeben von dem Schieberegister-Controller 61, bewerkstelligt die Ausgabe des Latches an das benachbarte Latch zur linken. Das Beschleunigung-Schiebesteuerungssignal accel_shift bewerkstelligt die Ausgabe eines Latches, geliefert an einen linksseitig benachbarten Latch, angeordnet um N, getrennt von dem Latch. Angenommen, daß das zweite nicht verzögerte Eingangstaktsignal rclk beispielsweise durch eine Anzahl von S-Einheitsverzögerungszellen UDC ausgegeben wird, beträgt die Anzahl der Einheitsverzögerungszellen UDC, welche das nicht verzögerte Eingangstaktsignal rclk durchlaufen, S-1, wenn das SR aktiv ist. Andererseits, wenn das SL aktiv ist, ist die Anzahl der Einheitsverzögerungszellen UDC S+l. Wenn das Beschleunigungs-Schiebesteuerungssignal accel_shift aktiv ist, beträgt die Anzahl der Einheitsverzögerungszellen UDC S+N.
Die nachfolgende Tabelle 1 ist eine Wahr-/Falsch-Tabelle der Modus-Entscheidungslogik 65. Tabelle 1 Wahr-/Falsch-Tabelle der Modus-Entscheidungslogik

vorliegend accel_end Pd1 pd2 letzter pd2 nächster accel_end

1 gleichgültig 1

0 0 1 × 1

0 gleichgültig 1 0 1

0 irgendetwas (& Rücksetzen des Wertes) 0
Mit Bezug auf Tabelle 1 ist ein Anfangswert des Beschleunigungsmodus-Terminierungssignals accel_end 0. Dieser Wert bedeutet, daß der Beschleunigungsmodus ausgeführt werden kann. Wenn das Beschleunigungsmodus-Terminierungssignal accel_end einen Anfangswert von 1 aufweist, wird der Beschleunigungsmodus terminiert, da das nicht verzögerte Eingangstaktsignal rclk nahe der Ausgabe fb_dm des Verzögerungsmodells 59 ist. Die DLL ist zu Beginn bereits in dem Beschleunigungsmodus, da der Wert des Beschleunigungsmodus-Terminierungssignal accel_end 0 ist.
Detaillierter ausgedrückt ist das nächste Beschleunigungsmodus-Terminierungssignal accel_end 1, wenn das vorliegende Beschleunigungsmodus-Terminierungssignal accel_end 1 ist, , unabhängig von pd1, pd2 und dem vorherigen pd2.
Dann, wenn das vorliegende Beschleunigungsmodus-Terminierungssignal accel_end 0 ist, variiert der Wert des nächsten Beschleunigungsmodus-Terminierungssignals accel_end in Abhängigkeit von pd1, pd2 und dem letzten pd2 .
7A ist ein Zeitablaufdiagramm des ersten und des zweiten Phasenkomparators 60 und 64 im Fall, daß pd1 0 ist und pd2 1 ist, wodurch die Wellenform bei einem Moment der Terminierung des Beschleunigungsmodus dargestellt ist. Zu dieser Zeit ist das nächste Beschleunigungsmodus-Terminierungssignal accel_end 1, unabhängig vom letzten pd2. Dieser Wert bedeutet, daß der Beschleunigungsmodus terminiert wird.
7B ist ein Zeitablaufdiagramm der zwei Phasenkomparatoren 60 und 64 im Fall, daß pd2 1 ist und das letzte pd2 0 ist, wobei die Wellenform nach dem k-fachen Unterziehen des Beschleunigungsmodus und die Wellenform nach dem k+1-fachen Durchlaufen des Beschleunigungsmodus dargestellt sind. Obwohl pd1 und pd2 nach k-fachem Durchlaufen des Beschleunigungsmodus alle 0 sind, kann eine kleine Phasendifferenz zwischen der ansteigenden Flanke des Ausgangs des Verzögerungsmodells 59 und der des nicht verzögerten Eingangstaktsignals rclk auftreten. In diesem Fall sollte die Phase der Ausgabe fb_dm, bereitgestellt von dem Verzögerungsmodell 59, nach k+1-fachem Durchlaufen des Beschleunigungsmodus dieselbe sein wie die der Ausgabe fbclk_dly, bereitgestellt von der Verzögerungslogik 63 nach k-fachem Durchlaufen des Beschleunigungsmodus. Der Verzögerungswert jedoch, d.h. N × unit_delay der Verzögerungslogik 63, angeordnet in einem vorangehenden Abschnitt des zweiten Phasenkomparators 64, weist aufgrund der Differenz bei jeder Eingangs- und Ausgangsbedingung, d.h. eine Eingangssteigung und eine Ausgangsladung, eine genaue Differenz zu der Verzögerung der N Einheitsverzögerungszellen UDC der Verzögerungsleitungen 54 und 55 auf. Somit können nach k+1-fachem Ausführen des Beschleunigungsmodus die Phasen der Ausgabe fbclk_dly der Verzögerungslogik 63 und der Ausgabe fb_dm des Verzögerungsmodells 59 gegenüber der Phase des zweiten nicht verzögerten Eingangstaktsignals rclk verzögert sein. Im oben genannten Fall sollte der DLL den Beschleunigungsmodus sofort terminieren. Es wird ebenfalls bemerkt, daß der Fall, dargestellt in 7A, nicht den Fall, dargestellt in 7B, abdecken kann. Als ein Ergebnis wird im Fall, daß pd2 nach k-fachem Ausführen des Beschleunigungsmodus 0 ist, und pd2 nach k+1-fachem Ausführen des Beschleunigungsmodus 1 ist, der Beschleunigungsmodus terminiert, da das Beschleunigungsmodus-Terminierungssignal accel_end 1 ist.
In allen Fällen, mit Ausnahme der oben beschriebenen Fälle, kann der Beschleunigungsmodus so ausgeführt werden, wie der Zustand in dem das Beschleunigungsmodus-Terminierungssignal accel_end 0 ist.
Die Modus-Entscheidungslogik 65 weist einen Latch an dem Eingangsanschluß auf, welcher das pd2-Signal zum Erkennen des vorangehenden Zustands von pd2 und dem Ausgangsanschluß empfängt, und ein Ausgabeanschluss, welcher das Beschleunigungsmodus-Terminierungssignal accel_end zum Aufrechterhalten der Pause des Beschleunigungsmodus ausgibt.
8 ist ein Diagramm, welches einen Bereich von N zeigt, welches einen Verzögerungswert N × unit_delay einer Verzögerungslogik, dargestellt in 4, bestimmt.
In der vorliegenden Erfindung sollte die DLL erkennen, zu welcher Zeit der Beschleunigungsmodus unter einer ungünstigen Bedingung terminiert wird, bei welcher eine ansteigende Flanke alle 1 tCK, aufgrund des Einsatzes eines freilaufenden Taktsignals anstelle eines geteilten Taktsignals, auftritt. Der Beschleunigungsmodus sollte nicht ausgeführt werden, wenn der Verzögerungswert N × unit_delay der Verzögerungslogik 63 größer als eine halbe Periode einer maximalen Frequenz „tCK,min“ als Referenzwert ist. Der Beschleunigungsmodus wird jedoch ausgeführt, da das Beschleunigungsmodus-Terminierungssignal accel_end 0 ist. Somit tritt ein Betriebsfehler auf, wenn die ansteigende Flanke der Ausgabe fb_dm des Verzögerungsmodells 59 einer Periode entspricht, bei welcher das nicht verzögerte Eingangstaktsignal rclk ein logisches High ist, und die ansteigende Flanke der Ausgabe fbclk_dly der Verzögerungslogik 63 einer Periode entspricht, in welcher das nicht verzögerte Eingangstaktsignal rclk ein logisches Low ist. Der Grund für diesen Betriebsfehler liegt darin, daß die zwei Phasenkomparatoren 60 und 64 nicht wahrnehmen können, ob die ansteigende Flanke des fb_dm und die des fbclk_dly in derselben Periode auftreten oder nicht, in welcher das zweite nicht verzögerte Eingangstaktsignal rclk ein logisches High ist. Somit wird ein bestätigter Bereich von N bestimmt niedriger als eine halbe Periode (1/2 × tCK,min) der maximalen Betriebsfrequenz zu sein, welches die Referenz für den Verzögerungswert N × unit_delay der Verzögerungslogik 63 ist.
Angenommen, daß beispielsweise die maximale Betriebsfrequenz 333 MHz, d.h. tCK,min = 3 ns, und der Verzögerungswert der Einheitsverzögerungszelle UDC 150 ps ist, wird die nachfolgende Gleichung 1 formuliert. $1 / 2 \times 3 ns > N \times 150 ps$
Aus dieser Gleichung ergibt sich, daß N niedriger als 10 ist.
9 ist ein Blockdiagramm, welches eine registergesteuerte DLL zeigt, welche einen Beschleunigungsmodus gemäß einer weiteren Ausführungsform der vorliegenden Erfindung aufweist.
Wie dargestellt, weist die registergesteuerte DLL einen Beschleunigungsmodus auf, welcher eine ähnliche Struktur wie der erfindungsgemäßen DLL, gezeigt in 4, aufweist. Deshalb werden gleiche Bezugszeichen, welche in 4 eingesetzt werden, in den gleichen Bestandteilen von 9 eingesetzt.
Die bevorzugte Ausführungsform der vorliegenden Erfindung weist jedoch zusätzlich einen Beschleunigungsmodusverzögerungs-Controller 66 zum Steuern des Einheitsverzögerungswertes eines Schieberegisters 62 in dem Beschleunigungsmodus gemäß eines Betriebsfrequenz-Informationssignals freq_info mit der DLL-Struktur gemäß 4 auf.
Der Beschleunigungsmodusverzögerungs-Controller 66 steuert N für den Einheitsverzögerungswert „N × unit_delay“. Das heißt, N wird gemäß der Betriebsfrequenz gesteuert, die zum Betrieb des Systems entsprechend der bevorzugten Ausführungsform der vorliegenden Erfindung verwendet wird.
Ein Index, welcher eng an das Betriebsfrequenz-Informationssignal freq_info anglehnt ist, wird zum Auffinden der Betriebsfrequenz eingesetzt, und der Beschleunigungsmodusverzögerungs-Controller 66 ist erforderlich, um einen N-Wert entsprechend dem Betriebsfrequenz-Informationssignal freq_info zu erhalten.
Die CAS-Latenzzeit oder ein Modusregister-Setzwert wird zum Erzeugen des Betriebsfrequenz-Informationssignals freq_info im Fall einer synchronen Halbleiter-Speichereinrichtung eingesetzt.
Zunächst wird ein Verfahren, welches die CAS-Latenzzeit bzw. -Wartezeit einsetzt, wie folgt beschrieben.
Im allgemeinen, wenn die Betriebsfrequenz der Halbleiter-Speichereinrichtung hoch ist, wird ein großer Wert der CAS-Latenzzeit gewählt; und wenn die Betriebsfrequenz der Halbleiter-Speichereinrichtung niedrig ist, wird ein kleiner Wert der CAS-Latenzzeit CL gewählt.
Es wird angenommen, daß die Betriebsfrequenzbereiche für die CAS-Latenzzeiten 2, 3 und 4 dargestellt sind wie: $CL = 2 : 100 MHz \sim 200 Mhz$
$CL = 3 : 200 MHz \sim 3 00 Mhz$
$CL = 4 : 300 MHz \sim 4 00 Mhz .$
Wenn CL beispielsweise 2 ist, ist die maximale Betriebsfrequenz 200 MHz (tcK, gegenwärtig = 5 ns). Wenn die maximale Betriebsfrequenz 200 MHz an die Gleichung 1 angelegt wird, wird N < 12, 5 ausgegeben. Dieselbe Gleichung einsetzend, wenn CL 3 ist, wird N < 8,375 ausgegeben, und wenn CL 4 ist, wird N < 6,25 ausgegeben. Da die Bedingung der maximalen Betriebsfrequenz für jeden Frequenzbereich befriedigt wird und der Wert N ein maximaler Wert zu sein hat, wird, wenn CL 2 ist, der Wert N als 12 gewählt, wenn CL 3 ist, wird der Wert N zu 8 gewählt, und wenn CL 4 ist, wird der Wert N zu 6 gewählt. Hierzu wird der Wert N gemäß der aktuellen Betriebsfrequenz zum Ausführen des Beschleunigungsmodus variiert.
Außerdem wird ein Verfahren, welches den Modusregister-Setzwert einsetzt, wie folgt beschrieben.
Im allgemeinen bestimmt das Modusregister ganze Modi des Speicherbetriebs in der Halbleiter-Speichereinrichtung und ein bestimmtes gerade nicht in dem Modusregister eingesetztes Bit kann als Information eingesetzt werden, welche den Wert N in dem Beschleunigungsmodus bestimmt.
Zwei Bits, wie ein A9 und ein A10, werden zum Bestimmen des Wertes N eingesetzt und es wird angenommen, daß die Codierwerte für A9 und A10 wie folgt sind: $A10, A9 ='' 00'' : N = 12$
$A10, A9 ='' 01'' : N = 8$
$A10, A9 ='' 10'' : N = 6$
Wenn A10 oder A9 durch den Einsatz eines Befehls, wie ein Modusregistersetzen (MRS) während der Initialisierung der Halbleiter-Speichereinrichtung, gesetzt wird, wird der Beschleunigungsmodus der DLL-Schaltung bei dem Wert N entsprechend den zwei Bits von A9 und A10 ausgeführt. A9 und A10 sind z.B. als „00“ im niedrigsten Betriebsfrequenzband gesetzt, und A10 und A9 sind als „10“ im höchsten Betriebsfrequenzband gesetzt.
Es wurde angenommen, daß der Wert N drei Fälle, beispielsweise 12, 8 und 6 in der vorliegenden Erfindung aufweist. Das Schieberegister 62 muß zum Variieren des Wertes N ausgelegt sein.
Wie oben erwähnt, wird ein Anstieg der Verzögerungseinrastzeit durch Steuern einer einzelnen Verzögerungsgröße in dem Beschleunigungsmodus gemäß der vorliegenden Erfindung verhindert.
Zusätzlich setzt die vorliegende Erfindung den Taktsignalteiler nicht ein, und somit wird die Layout-Fläche der registergesteuerten DLL reduziert.
Die vorliegende Erfindung verbessert die Genauigkeit durch Aufrechterhalten der eingerasteten Verzögerungszeit, selbst in dem Fall, daß eine Betriebsgeschwindigkeit gesteigert wird, und diese Verbesserung steigert zusätzlich eine Einrichtungsfähigkeit. Layout-Flächen des Chips werden ebenfalls reduziert, da eine Zahl von Verzögerungsleitungen ohne den Einsatz des Taktsignalteilers verringert wird.
In den bevorzugten Ausführungsformen der vorliegenden Erfindung gibt es z.B. die Erklärung des Falles, daß das nicht verzögerte Eingangstaktsignal rclk synchronisiert mit der ansteigenden Flanke des externen Taktsignals CLK als die Taktsignalquelle eingesetzt wird; darüber hinaus kann die vorliegende Erfindung an einen Fall angelegt werden, daß das nicht verzögerte Eingangstaktsignal rclk synchronisiert mit der abfallenden Flanke des externen Taktsignals CLK wird.
Der registergesteuerte DLL kann gemäß der vorliegenden Erfindung ebenfalls nicht nur auf DDR SDRAM, sondern auch auf andere synchronisierte Halbleiter-Speichereinrichtungen und andere synchronisierte Logikschaltungen angewendet werden.
Zusätzlich gibt es die Erklärung für den Fall, daß der Verzögerungswert der Verzögerungslogik gleich dem der Verzögerungsleitung ist, welcher aufgrund des Beschleunigungsmodus verschoben ist. Jedoch sollte der Wert der Verzögerungsleitung nach vorne gebracht durch den Beschleunigungsmodus den der Verzögerungslogik überschreiten.

Claims

Registergesteuerter Delay Locked Loop zum Einsatz in einer Halbleiter-Speichereinrichtung mit: einer Verzögerungsleitung (55), welche eine Vielzahl von Verzögerungszelleneinheiten zum Verzögern eines nicht verzögerten Eingangstaktsignals (rclk) aufweist; einem Verzögerungsmodell (59), das eine aktuelleVerzögerungsbedingung in einem Taktsignalpfad des nicht verzögerten Eingangstaktsignals (rclk) durch die Verzögerungsleitung (55) darstellt; einer Verzögerungseinrichtung (63) zum Verzögern eines Ausgangssignals (fb_dm) des Verzögerungsmodells (59) um eine vorbestimmte Zeit; einem ersten Phasenkomparator (60) zum Vergleichen einer Phase des Ausgangssignals (fb_dm), bereitgestellt von dem Verzögerungsmodell (59), mit der des nicht verzögerten Eingangstaktsignals (rclk); einem zweiten Phasenkomparator (64) zum Vergleichen einer Phase des Ausgangssignals (fbclk_dly) der Verzögerungseinrichtung (63) mit der des nicht verzögerten Eingangstaktsignals (rclk); einer Schieberegister-Steuereinrichtung (61); und einem Schieberegister (62) zum Steuern eines Verzögerungswertes der Verzögerungsleitung (55) in Abhängigkeit von einem Ausgangssignal der Schieberegister-Steuereinrichtung (61), gekennzeichnet durch eine Modus-Entscheidungseinrichtung (65) zum Bestimmen einer kontinuierlichen Ausführung oder Terminierung eines Beschleunigungsmodus in Abhängigkeit von Ausgangssignalen des ersten und zweiten Phasenkomparators (60, 64); wobei der Beschleunigungsmodus ein Zustand ist, in welchem nach einer Initialisierung eines Chips das nicht verzögerte Eingangstaktsignal (rclk) mit einem externen Taktsignal (CLK) synchronisiert wird, und wobei in dem Beschleunigungsmodus eine Phasendifferenz zwischen dem nicht verzögerten Eingangstaktsignal (rclk) und dem externen Taktsignal (CLK) unter Verwendung von Verzögerungswerten der Verzögerungsleitung (55) verringert wird; und wobei die Schieberegister-Steuereinrichtung (61) ein Linksschiebesignal (SL), ein Rechtsschiebesignal (SR) und eines Beschleunigungsschiebesignals (accel_shift) in Abhängigkeit von Ausgangssignalen (Pd1, accel_end) des ersten Phasenkomparators (60) und der Modus-Entscheidungseinrichtung (65) ausgibt.
Registergesteuerter Delay Locked Loop nach Anspruch 1, wobei das Schieberegister (62) aufweist: eine Vielzahl von Latches, wobei jedes einen Reset-Anschluß, einen Ausgangsanschluß und einen Unterausgangsanschluß aufweist; eine Vielzahl von ersten Schaltern zum Bereitstellen eines Wertes des Latches an einem benachbarten Latch auf der linken Seite in Abhängigkeit von dem Linksschiebesignal (SL); eine Vielzahl von zweiten Schaltern zum Bereitstellen eines Wertes des Latches an einem benachbarten Latch zur Rechten in Abhängigkeit von dem Rechtsschiebesignal (SR); und eine Vielzahl von dritten Schaltern zum Bereitstellen eines Wertes von dem Latch an einen anderen Latch, getrennt durch eine vorbestimmte Distanz in Abhängigkeit von dem Linksschiebesignal (SL) .
Registergesteuerter Delay Locked Loop nach Anspruch 1, wobei die Modus-Entscheidungseinrichtung (65) ein erstes Latch zum Latchen bzw. Speichern eines Ausgangssignals (Pd2) des zweiten Phasenkomparators (64) aufweist.
Registergesteuerter Delay Locked Loop nach Anspruch 3, wobei die Modus-Entscheidungseinrichtung (65) ein zweites Latch zum Latchen bzw. Speichern des Ausgangssignals (accel_end) der Modus-Entscheidungseinrichtung (65) aufweist.
Registergesteuerter Delay Locked Loop nach Anspruch 1, zusätzlich mit einem Beschleunigungsmodusverzögerungs-Controller (66) zum Steuern des Verzögerungswertes der Verzögerungseinrichtung (63) in dem Beschleunigungsmodus entsprechend einer Betriebsfrequenzinformation.
Registergesteuerter Delay Locked Loop nach Anspruch 5, wobei die Betriebsfrequenzinformation durch den Einsatz einer Spalten-Adressen-Abtastlatenzzeit bzw. -Wartezeit (CAS-Latenzzeit) erzeugt wird.
Registergesteuerter Delay Locked Loop nach Anspruch 6, wobei die Betriebsfrequenzinformation durch den Einsatz eines Modusregister-Setzwertes im Fall einer synchronen Halbleiter-Speichereinrichtung erzeugt wird.
Halbleiter-Speichereinrichtung, welche einen Delay Locked Loop nach einem der Ansprüche 1 bis 7 aufweist.