JP4505179B2 - レジスタ制御ディレイロックループ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、レジスタ制御型ディレイロックループ(Register Controlled Delay-Locked Loop:DLL)回路に関する。
【０００２】
【従来の技術】
一般に、システムや回路において、クロック信号は、動作タイミングを合せるための基準信号に用いられており、エラーなしに高速動作させることを保証するためにも用いられる。外部から入力されるクロック信号が内部回路で用いられる場合、内部回路による時間遅延（クロックスキュー(clock skew)）が発生するが、そのような時間遅延を補償して、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬ回路が用いられている。
【０００３】
ＤＬＬ回路が備えるべき重要な要素には、面積が小さいこと、ジッタが少ないこと、そしてロック時間(locking time)が速いこと等がある。これは、低電圧化、高速動作化が進んで行く今後の半導体記憶装置においても依然として要求される性能である。しかし、従来の技術には、これらの中で一部の要素のみが充足されるか、低電圧高速動作に限界があるかの短所が内在する。
【０００４】
一方、ＤＬＬは、従来用いられてきたフェイズロックループ(PLL:Phase-Locked Loop)に比べて、雑音(noise)の影響をあまり受けないという長所があるので、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を初めとする同期式半導体メモリ等の半導体デバイスで広く用いられており、その中でもレジスタ制御ＤＬＬ(register-controlled DLL)が最も広く用いられる。以下では、これを例に挙げて、従来の技術の問題点を具体的に述べる。
【０００５】
添付の図面中、図７は、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図７を参照しながら説明すると、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、反転外部クロック信号/clkを入力として外部クロック信号clkの立下りエッジに同期して発生される内部クロックfall_clkを生成する第１クロックバッファ１１と、外部クロックclkを入力として外部クロックclkの立上りエッジに同期して発生される内部クロックrise_clkを生成する第２クロックバッファ１２と、内部クロックrise_clkを１／ｎ（ｎは正の整数であり、典型的にはｎ＝８）に分周して、遅延監視クロック信号dly_in及び基準クロック信号refを出力するクロック分周器１３と、内部クロックfall_clkを入力とする第１遅延ライン１４と、内部クロックrise_clkを入力とする第２遅延ライン１５と、遅延監視クロックdly_inを入力とする第３遅延ライン１６と、第１、第２、第３の遅延ライン１４、１５、１６の遅延量を決定するためのシフトレジスタ１７と、第１遅延ライン１４の出力ifclkを受けてＤＬＬクロックfclk_dllを生成する第１ＤＬＬドライバ２０と、第２遅延ライン１５の出力irclkを受けてＤＬＬクロックrclk_dllを生成する第２ＤＬＬドライバ２１と、第３遅延ライン１６の出力feedback_dlyを入力としてクロック信号feedback_dlyが実際のクロック信号伝達経路と同じ遅延条件を経るように構成された遅延モデル回路２２と、遅延モデル２２の出力feedbackと基準クロック信号refの位相とを比較する位相比較器１９と、位相比較器１９から出力された位相比較信号PC0〜PC4に応答してシフトレジスタ１７に格納された値に基づいて前記第１〜第３遅延ラインのクロック位相をシフトするシフト制御信号SR、SL及びディレイロック(delay locking)がなされたことを表すディレイロック信号dll_lockbを出力するシフト制御機１８を備えて構成されている。
【０００６】
ここで、遅延モデル２２は、ダミークロックバッファ、ダミー出力バッファ及びダミーロードを含んでおり、レプリカ回路(replica circuit)とも呼ばれる。そして、ＤＬＬ内のシフトレジスタ１７及びシフト制御器１８は、遅延調整手段２３を形成し、遅延ユニット１０内の第１、第２及び第３の遅延ライン１４、１５及び１６を調整制御する。
【０００７】
以下、上記のように構成された従来のレジスタ制御ＤＬＬの動作について説明する。まず、第１クロックバッファ１１は、反転外部クロック/clkを受けて外部クロックclkの立下りエッジに同期された内部クロックfall_clkを発生させ、第２クロックバッファ１２は、外部クロックclkを受けて外部クロックclkの立上りエッジに同期された内部クロックrise_clkを発生させている。クロック分周器１３は、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを１／ｎ分周して、外部クロックclkのｎ番目のパルスごとに一回ずつ同期される基準クロックref及び遅延監視クロックdly_inを形成している。
【０００８】
まず、初期動作として、遅延監視クロックdly_inは、遅延ユニット１０の第３遅延ライン１６を通過して、遅延クロックfeedback_dlyとして出力され、この遅延クロックがさらに遅延モデル２２を経て遅延されて、フィードバッククロックfeedbackとして出力される。
【０００９】
一方、位相比較器１９は、基準クロック信号refの立上りエッジとフィードバッククロックfeedbackの立上りエッジとを比較して、位相比較信号PC0〜PC4を生成してシフト制御器１８に供給し、シフト制御機１８は、その位相比較信号PC0〜PC4に応答してシフトレジスタ１７のシフト方向を制御するためのシフト制御信号SR及びSLを出力する。シフトレジスタ１７は、シフト制御信号SR、SLに応答して、第１、第２及び第３遅延ライン１４、１５及び１６の遅延量を決定する。この場合、シフトライト(shift right)信号SRが入力されれば、シフトレジスタ１７を右にシフトさせ、シフトレフト(shift left)信号SLが入力されれば、シフトレジスタ１７を左にシフトさせる。以後、遅延量が制御されたフィードバッククロックfeedbackと基準クロックrefとを比較しながら、二つのクロックが最小のジッタ(jitter)を有する瞬間にディレイロック(delay locking)がなされ、シフト制御器１８からディレイロック信号dll_lockbが出力される。この状態で、第１及び第２のＤＬＬドライバ２０、２１からは、外部クロックclkの立下り及び立上りとそれぞれ同じ位相を有するＤＬＬクロックfclk_dll及びrclk_dllが得られる。
【００１０】
一般的に、ＤＬＬ回路は上記のように動作し、それにより得られる内部クロックを使用して回路動作がなされているが、セルフリフレッシュ動作時には外部にデータが伝送される訳ではないので、ＤＬＬ動作による内部クロックは不要である。そこで、電流消耗を低減するために、シフトレジスタ１７をリセットし、可能な限りのＤＬＬ内部動作を減らそうと努力することになる。以下、ＤＬＬ回路におけるセルフリフレッシュ動作についてさらに詳細に説明する。
【００１１】
まず、セルフリフレッシュ動作時には、第１クロックバッファ１１及び第２クロックバッファ１２は、外部クロック/clk、clkを受信しないので、内部クロックfall_clk、rise_clkは、共にＬ状態を維持する。クロック分周器１３は、第２クロックバッファ１２から出力される内部クロックを受信して動作しているため、遅延監視クロックdly_inはＬ状態を、基準クロックrefはＨ状態を、それぞれ維持する。
以下、添付図面を参照しながら、この発明の好適な実施例を説明する。なお、これらの実施例は、当技術分野で通常の知識を有する者にこの発明が十分理解されるように提供されるものであり、様々な変形実施が可能である。この発明の範囲は、これらの実施例に限定されるものではない。図面上において、同一の符号は同一の要素を示す。
【００１２】
図８は、従来の技術に係るレジスタ制御ＤＬＬ回路における位相比較器１９の内部詳細回路を示す。図９は、従来の技術に係るレジスタ制御ＤＬＬ回路における位相比較器１９の動作を示すタイミング図であって、位相比較器１９には、クロック分周器１３から出力されたＨ状態の基準クロックrefと第３遅延ライン１６と遅延モデル２２を経たＬ状態のフィードバッククロックfeedbackが入力され、位相比較信号PC0は、Ｌ状態を維持する。位相比較信号PC0が、Ｌ状態であるので、ノードＡ−５、ノードＡ−６、ノードＢ−５及びノードＢ−６は、Ｈ状態を維持し、次にあるＮＡＮＤラッチ回路は、以前に呈していた値を続けてラッチすることになる。もし、以前に位相比較信号PC1とPC3がＨ状態であったら、セルフリフレッシュ動作の間、二つの信号は、続けてＨ状態を維持し、位相比較信号PC2とPC4は、Ｌ状態をラッチすることになる。
【００１３】
図１０は、従来の技術に係るレジスタ制御ＤＬＬのシフト制御器１８の内部詳細回路を示す。図１１は、従来の技術に係るレジスタ制御ＤＬＬ回路におけるシフト制御器１８の動作を示すタイミング図であって、位相比較器１９で発生した位相比較信号PC0〜PC4を受信してシフトレジスタ１７を制御する信号を発生させる。位相比較信号PC0がＬ状態を維持している間は、位相比較信号PC0を受信して立上りエッジと立下りエッジに合わせて新しいパルス信号を発生させるパルス発生器から出力される偶数パルス信号PE(even pulse)及び奇数パルス信号PO(odd pulse)は、それぞれＬ状態あるいはＨ状態を維持する。一方、位相比較信号PC1とPC3が共にＨ状態である場合、ＮＡＮＤゲート４０３とインバータ４０５を経てシフトライト制御信号SCR(shift right control)が発生し、位相比較信号PC2とPC4が共にＨ状態である場合、ＮＡＮＤゲート４０７とインバータ４０９を経てシフトレフト制御信号SCL(shift left control)が発生する。
【００１４】
そして、前記の偶数パルス信号PE(even pulse)、奇数パルス信号PO(odd pulse)、シフトライト制御信号SCR(shift right control)、及びシフトレフト制御信号SCL(shift left control)の組み合わせにより奇数シフトライト信号SRO(shift right odd)、偶数シフトライト信号SRE(shift right even)、奇数シフトレフト信号SLO(shift left odd)及び偶数シフトレフト信号SLE(shift left even)が発生する。具体的には、次のとおりである。位相比較信号PC1及びPC3がＨ状態であり、偶数パルス信号PEがＨ状態であるならば、偶数シフトライト信号SREが発生し、位相比較信号PC1及びPC3がＨ状態であり、奇数パルス信号POがＨ状態であるならば、奇数シフトライト信号SROが発生し、位相比較信号PC2及びPC4がＨ状態であり、偶数パルス信号PEがＨ状態であるならば、偶数シフトレフト信号SLEが発生し、位相比較信号PC2及びPC4がＨ状態であり、奇数パルス信号POがＨ状態であるならば、奇数シフトレフト信号SLOが発生する。すなわち、セルフリフレッシュエントリー前に呈していた値によって偶数シフトライト信号SRE、奇数シフトライト信号SRO、偶数シフトレフト信号SLE及び奇数シフトレフト信号SLOの中一つがセルフリフレッシュ動作区間の間続けてＨ状態を維持する。
【００１５】
図１２は、従来の技術に係るレジスタ制御ＤＬＬ回路におけるシフトレジスタ１７の内部詳細回路を示す。セルフリフレッシュ動作時に、Ｈ状態のリセット信号resetを受信してシフトレジスタ１７が持っていた値を全部リセットすることになる。すなわち、リセット信号resetがＨ状態になると、インバータ５０１を経たリセットバー信号（逆極性リセット信号）resetbがＬ状態に遷移する。
【００１６】
まず、ラッチ回路LATCH1の動作を説明すると、リセットバー信号を入力とするＮＡＮＤゲート５０３−１は、ノードＲ−１をＨ状態に遷移させ、ノードＲ−１の値を入力とするインバータ５０５−１は、ノードＲ−２をＬ状態に遷移させる。ラッチLATCH2も同様に、リセットバー信号を入力とするＮＡＮＤゲート５０３−２は、ノードＲ−３をＨ状態に遷移させ、ノードＲ−３の値を入力とするインバータ５０５−２は、ノードＲ−４をＬ状態に遷移させる。したがって、ノードＲ−２の値を入力とするＮＭＯＳトランジスタ５１１−２は、ターンオフ状態となり、ノードＲ−３の値を入力とするＮＭＯＳトランジスタ５１３−１は、ターンオン状態となる。
【００１７】
この場合、ＮＭＯＳトランジスタ５１１−１のゲートに外部電源VCCが接続されているので、ＮＭＯＳトランジスタ５１１−１は、ターンオン状態となる。
【００１８】
したがって、セルフリフレッシュ区間の間にSRO信号がＨ状態である場合、ＮＭＯＳトランジスタ５０７−１とＮＭＯＳトランジスタ５１１−１が共にターンオンされ、リセットバー信号を入力とするＮＡＮＤゲート５０３−１は、続けてノードＲ−１をＨ状態に維持させるので、セルフリフレッシュ区間の間に続けて不要に電流（図１２に太い実線の矢印で表示）が流れることになる。
【００１９】
【発明が解決しようとする課題】
そこで、この発明は、上記従来の技術の問題点に鑑みてなされたものであって、シフトレジスタのリセット時にシフトレジスタに不要な電流が流れないようにするレジスタ制御ディレイロックループ回路を提供することを目的とする。
【００２０】
また、この発明は、シフトレジスタのセルフリフレッシュ動作時にシフトレジスタに不要な電流が流れないようにするレジスタ制御ディレイロックループを提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、この発明は、外部クロックと内部クロックを同期させるために、クロック分周手段、位相比較手段、シフト制御手段、シフトレジスタ、遅延手段及び遅延モデルを備えてなるレジスタ制御ディレイロックループ回路であって、さらに、半導体メモリチップが動作可能となるようにパワーアップの場合に発生するパワーアップ信号、セルフリフレッシュ動作を命令するセルフリフレッシュ信号、ディレイロックループ回路を使用せずに動作せよという命令信号、またはディレイロックループ回路をリセットし新しくロッキングを開始せよという命令信号に応答して、ディレイロックループを初期化させるために用いられるリセット信号を発生させるためのリセット信号発生手段をそなえてなり、前記位相比較手段は、基準クロックと前記遅延モデルにより遅延されたクロックであるフィードバッククロックの位相が比較されて出力される位相比較信号を前記リセット信号の位相と逆の位相を有する比較イネーブル信号を利用して一定信号に初期化させる構成を有し、前記シフトレジスタは、前記初期化時前記リセット信号を利用して複数のラッチ段の中の第１番目のラッチ段における段間接続されていない側の負荷トランジスタを遮断状態にする構成を有することを特徴とするレジスタ制御ディレイロックループ回路を提供する。
【００２２】
また、前記目的を達成するために、この発明は、外部クロックと内部クロックを同期させるためにクロック分周手段、位相比較手段、シフト制御手段、シフトレジスタ、遅延手段及び遅延モデルを備えるレジスタ制御型ディレイロックループ回路であって、さらに、半導体メモリチップが動作可能となるようにパワーアップの場合に発生するパワーアップ信号、セルフリフレッシュ動作を命令するセルフリフレッシュ信号、ディレイロックループ回路を使用せずに動作せよという命令信号、またはディレイロックループ回路をリセットし新しくロッキングを開始せよという命令信号に応答して、ディレイロックループを初期化させるために用いられるリセット信号及び前記リセット信号の位相と逆の位相を有する比較イネーブル信号を発生させるためのリセット信号発生手段を備えてなり前記位相比較手段は、前記比較イネーブル信号を入力されて基準クロックと遅延されたフィードバッククロックの位相とが比較されて出力される位相比較信号を一定信号に初期化させる構成を有し、前記シフトレジスタは、前記初期化時に前記比較イネーブル信号と同じ位相信号を利用して複数のラッチ段の中の第１番目における段間接続されていない側の負荷トランジスタを遮断状態にする構成を有することを特徴とするレジスタ制御ディレイロックループ回路を提供する。
【００２３】
【発明の実施の形態】
以下、この発明の最も好ましい実施例を、添付の図面を参照しながら、詳細に説明する。
【００２４】
図１は、この発明に係るレジスタ制御ＤＬＬ回路におけるＤＬＬ制御器の詳細を示す回路図である。なお、この発明においても、レジスタ制御ＤＬＬ回路の全体的な構成の概要は、図７の構成と共通であるので、全体図の図示は省略するが、以下の説明においては、必要に応じて、図７を参照して理解されたい。
【００２５】
従来のＤＬＬ制御器は、シフトレジスタ１７（図７を参照）の近傍に位置してＤＬＬ動作におけるセルフリフレッシュ動作の場合、パワーアップされる前に、ＤＬＬを使用せず全ての動作をせよという命令（disable dll mode）の場合、及びＤＬＬをリセットし、新しくロックキングを開始せよという命令(dll reset mode)の場合、シフトレジスタ１７にリセット信号resetを出力してシフトレジスタ１７に入力された値をリセットする。したがって、セルフリフレッシュ動作時に、Ｈ状態を維持する信号srefと、パワーアップされる前にＬ状態を維持する信号pwrupと、ディスエーブルモード(disable dll mode)時にＨ状態を維持する信号dis_dllと、リセットモード(dll reset mode)時にＬ状態を維持する信号dll_resetzを入力として、４つの中の一つでも入力がある場合にＨ状態に遷移するリセット信号を生成する。すなわち、前記の４つの入力の全部がない時のみ、リセット信号resetは、Ｌ状態を維持する。
【００２６】
この発明のＤＬＬ制御器Ａも、シフトレジスタの近傍に位置しており、リセット信号resetの生成とともに、リセット信号resetの反転した値（逆極性）を有する比較イネーブル信号cmp_enを生成する。このために、リセット信号resetを出力するインバータ６１９の前段のインバータ６１７から出力される信号を取り出す。したがって、セルフリフレッシュ動作時にＨ状態を維持する信号srefと、パワーアップされる前にＬ状態を維持する信号pwrupと、ディスエーブルモード(disable dll mode)時にＨ状態を維持する信号dis_dllと、リセットモード(dll reset mode)時にＬ状態を維持する信号dll_resetzを入力として、４つの中の一つでも入力がある場合にＬ状態を維持する比較イネーブル信号cmp_enを得ることができる。すなわち、前記の４つの全部が入力されない時に、比較イネーブル信号cmp_enは、Ｈ状態を維持する。
【００２７】
ここで、比較イネーブル信号cmp_enは、必ずＤＬＬ制御器Ａのみから取り出す必要はなく、次に説明される位相比較器１９においてもインバータを設けて、その入力にリセット信号resetを印加すれば、同じ信号を取り出すことができるのは当然である。
【００２８】
図２は、この発明に係るレジスタ制御ＤＬＬ回路における位相比較器１９の詳細回路図であり、図３は、この発明に係るレジスタ制御ＤＬＬにおける位相比較器１９のタイミング図である。図２の構成は、図８の従来の位相比較器１９に比べて、ラッチ回路LATCH12とラッチ回路LATCH14に用いられるＮＡＮＤゲートＮＤ２、ＮＤ４の入力として、リセット信号resetの反転信号である比較イネーブル信号cmp_enが含まれた３入力のＮＡＮＤ回路を使用する点で相異なる。したがって、比較イネーブル信号cmp_enがＬ状態である間は、比較イネーブル信号cmp_enを入力とするＮＡＮＤゲートＮＤ２及びＮＤ４の出力である位相比較信号PC2、PC4は、Ｈ状態を維持し、ＮＡＮＤゲートＮＤ２及びＮＤ４の出力信号を入力とするＮＡＮＤゲートＮＤ１及びＮＤ３の出力である位相比較信号PC1、PC3は、Ｌ状態を維持するので、この回路では、比較イネーブル信号cmp_enがＨ状態である正常動作の間に、ＮＤ１及びＮＤ２で構成されたラッチ回路LATCH12の入力信号Ａ−５及びＡ−６と、ＮＤ３及びＮＤ４で構成されたラッチ回路LATCH14の入力信号Ｂ−５及びＢ−６を受信することになる。
【００２９】
一方、位相比較器１９には、クロック分周器１３から出力されるＨ状態の基準クロックrefと、クロック分周器１３からＬ状態の遅延監視クロックdelay_inが第３遅延ライン１６と遅延モデル２２を経てＬ状態の値に出力されるフィードバッククロックfeedbackとが入力される。したがって、基準クロックrefとフィードバッククロックfeedbackが共にＨ状態である場合に、位相比較信号PC0は、Ｌ状態を維持する。
【００３０】
図４は、この発明に係るレジスタ制御ＤＬＬ回路のシフト制御器１８の詳細回路図であり、、図５は、この発明に係るレジスタ制御ＤＬＬのシフト制御器１８のタイミング図である。位相比較器１９が生成した位相比較信号PC0〜PC4を受信してシフトレジスタ１７を制御する信号を発生させるシフト制御機１８の構成は、図１０に示す従来の技術に係るシフト制御器１８の構成と同様である。
【００３１】
比較イネーブル信号cmp_enが、Ｌ状態である間は、位相比較信号PC1及びPC3がＬ状態であるので、シフトライト制御信号SCRを発生させず、位相比較信号PC2及びPC4がＨ状態であるので、シフトレフト制御信号SCLを発生させることになり、パルス発生器から出力される偶数パルス信号(PE:even pulse)、奇数パルス信号(PO:odd pulse)、シフトライト制御信号(SCR:shift right control)及びシフトレフト制御信号(SCL:shift left control)の組み合わせにより奇数シフトライト信号(SRO:shift right odd)、偶数シフトライト信号(SRE:shift right even)、奇数シフトレフト信号(SLO:shift left odd)及び偶数シフトレフト信号(SLE:shift eft even)が発生する。具体的には、次のとおりである。
【００３２】
位相比較信号PC1及びPC3がＬ状態であって、偶数パルス信号PEがＨ状態であるならば、偶数シフトライト信号SREが発生せず、位相比較信号PC1及びPC3がＬ状態であって、奇数パルス信号POがＨ状態であるならば、奇数シフトライト信号SROが発生せず、位相比較信号PC2及びPC4がＨ状態であって、偶数パルス信号PEがＨ状態であるならば、偶数シフトレフト信号SLEが発生し、位相比較信号PC2及びPC4がＨ状態であって、奇数パルス信号POがＨ状態であるならば、奇数シフトレフト信号SLOが発生する。すなわち、比較イネーブル信号cmp_enがＬ状態である間は、偶数シフトライト信号SRE及び奇数シフトライト信号SROは発生せず、偶数シフトレフト信号SLEまたは奇数シフトレフト信号SLOの中の一つがＨ状態を維持する。
【００３３】
図６は、この発明に係るレジスタ制御ＤＤＬのシフトレジスタ（１７）の詳細回路図である。この構成は、図１２の従来の技術に係るシフトレジスタと大部分の構成が一致し、差は、初段ラッチ回路LATCH21のグラウンド側のＮＭＯＳトランジスタ１０１１−１のゲート駆動電圧として、外部電圧VCCを印加せず、リセットバー信号resetbを利用する点である。
【００３４】
図１のＤＤＬ制御器Ａから出力されるリセット信号resetは、インバータ１００１を経てリセットバー信号resetbを形成し、リセットバー信号resetbは、各ラッチ回路LATCH21、LATCH22、LATCH23、LATCH24、……のＮＡＮＤゲート１００３−１、１００３−２、１００３−３、１００３−４、……の入力端に入力されて、各ＮＡＮＤゲート１００３−１、１００３−２、１００３−３、１００３−４、……の出力端Ｒ−１、Ｒ−３、Ｒ−５、Ｒ−７、……をＨ状態にし、各出力端Ｒ−１、Ｒ−３、Ｒ−５、Ｒ−７、……の値を入力とするインバータ１００５−１、１００５−２、１００５−３、１００５−４、……を経て、インバータ１００５−１、１００５−２、１００５−３、１００５−４、……の出力端Ｒ−２、Ｒ−４、Ｒ−６、Ｒ−８、……をＬ状態にリセットすることになる。以下に、これについてより具体的に説明する。
【００３５】
セルフリフレッシュ動作時にＨ状態に遷移されるリセット信号resetを受信して、シフトレジスタ（１７）は、自身が有していた値を全部リセットされることになる。リセット信号resetがＨ状態に遷移すると、インバータ１００１を経て、リセットバー信号resetbがＬ状態に遷移する。
【００３６】
まず、ラッチ回路LATCH21の動作を説明する。リセットバー信号resetbを受信するＮＡＮＤゲート１００３−１は、ノードＲ−１の値をＨ状態に遷移させ、ノードＲ−１の値を入力とするインバータ１００５−１は、ノードＲ−２の値をＬ状態に遷移させる。ラッチ回路LATCH22においても、リセットバー信号resetbを受信するＮＡＮＤゲート１００３−２は、ノードＲ−３の値をＨ状態に遷移させ、ノードＲ−３の値を入力とするインバータ１００５−２は、ノードＲ−４の値をＬ状態に遷移させる。ラッチ回路LATCH23の場合も、リセットバー信号resetbを受信するＮＡＮＤゲート１００３−３は、ノードＲ−５の値をＨ状態に遷移させ、ノードＲ−５の値を入力とするインバータ１００５−３は、ノードＲ−６の値をＬ状態に遷移させる。
【００３７】
したがって、リセットバー信号resetbを入力とするＮＭＯＳトランジスタ１０１１−１は、ターンオフ状態に、ノードＲ−２の値を入力とするＮＭＯＳトランジスタ１０１１−２は、ターンオフ状態に、ノードＲ−３の値を入力とするＮＭＯＳトランジスタ１０１３−１は、ターンオン状態に、ノードＲ−５の値を入力とするＮＭＯＳトランジスタ１０１３−２は、ターンオン状態に、ノードＲ−４の値を入力とするＮＭＯＳトランジスタ１０１１−３は、ターンオフ状態になる。
【００３８】
結局、リセットバー信号resetbを入力とするＮＭＯＳトランジスタ１０１１−１がターンオフ状態であるので、ノードＲ−１の値がＨ状態であったとしても、ＮＭＯＳトランジスタ１００７−１及び１０１１−１を通過する電流は、発生せず、また、奇数シフトレフト信号SLOが生じている場合には、ＮＭＯＳトランジスタ１００９−１及び１０１３−１は、共にターンオンされるが、ノードＲ−２の値がＬ状態であるので、不要な電流が流れないし、同様に偶数シフトレフト信号SLEが生じている場合には、ＮＭＯＳトランジスタ１００９−２及び１０１３−２は、共にターンオンされるが、ノードＲ−４の値がＬ状態であるので、不用な電流が流れない。
【００３９】
ここで、リセットバー信号resetbは、比較イネーブル信号cmp_enと同じ極性を有する信号であって、必ずしもリセット信号resetを入力とするインバータ１００１の出力のみに限定されず、比較イネーブル信号cmp_enをそのまま利用することもできる。また、用いられるＭＯＳトランジスタの種類（ＮＭＯＳかＰＭＯＳか）に応じて入力される信号の極性（位相）も変わるべきであることは当然のことであり、もし、ＭＯＳトランジスタ１０１１−１としてＰＭＯＳトランジスタを使用するならば、リセット信号reset（反転していない）が入力されるべきであることは当然である。
【００４０】
なお、この発明は、上述の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で、多様に変更実施することが可能である。
【００４１】
【発明の効果】
上述したようになされるこの発明の構成によると、レジスタ制御ディレイロックループ回路内のシフトレジスタをリセットする間に、シフトレジスタに不要に流れる電流を防止するための回路を提供することができる効果がある。
【図面の簡単な説明】
【図１】 この発明に係るレジスタ制御ＤＬＬ回路における制御器の詳細回路図である。
【図２】 この発明に係るレジスタ制御ＤＬＬ回路内の位相比較器の詳細回路図である。
【図３】 この発明に係るレジスタ制御ＤＬＬ回路内の位相比較器の動作タイミング図である。
【図４】 この発明に係るレジスタ制御ＤＬＬ回路内のシフト制御器の詳細回路図である。
【図５】 この発明に係るレジスタ制御ＤＬＬ回路内のシフト制御器の動作タイミング図である。
【図６】 この発明に係るレジスタ制御ＤＬＬ回路内のシフトレジスタの詳細回路図である。
【図７】 従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬ回路のブロック図である。
【図８】 従来の技術に係るレジスタ制御ＤＬＬ回路内の位相比較器の詳細回路図である。
【図９】 従来の技術に係るレジスタ制御ＤＬＬ回路内の位相比較器の動作タイミング図である。
【図１０】 従来の技術に係るレジスタ制御ＤＬＬ回路内のシフト制御器の詳細回路図である。
【図１１】 従来の技術に係るレジスタ制御ＤＬＬ回路内のシフト制御器の動作タイミング図である。
【図１２】 従来の技術に係るレジスタ制御ＤＬＬ回路内のシフトレジスタの詳細回路図である。
【符号の説明】
１１…第１クロックバッファ、
１２…第２クロックバッファ、
１３…クロック分周器、
１４…第１遅延ライン、
１５…第２遅延ライン、
１６…第３遅延ライン、
１７…シフトレジスタ、
１８…シフト制御器、
１９…位相比較器、
２０…第１ＤＬＬドライバ、
２１…第２ＤＬＬドライバ、
２２…遅延モデル。
【発明の属する技術分野】
この発明は、レジスタ制御型ディレイロックループ(Register Controlled Delay-Locked Loop:DLL)回路に関する。
【０００２】
【従来の技術】
一般に、システムや回路において、クロック信号は、動作タイミングを合せるための基準信号に用いられており、エラーなしに高速動作させることを保証するためにも用いられる。外部から入力されるクロック信号が内部回路で用いられる場合、内部回路による時間遅延（クロックスキュー(clock skew)）が発生するが、そのような時間遅延を補償して、内部クロックが外部クロックと同じ位相を有するようにするために、ＤＬＬ回路が用いられている。
【０００３】
ＤＬＬ回路が備えるべき重要な要素には、面積が小さいこと、ジッタが少ないこと、そしてロック時間(locking time)が速いこと等がある。これは、低電圧化、高速動作化が進んで行く今後の半導体記憶装置においても依然として要求される性能である。しかし、従来の技術には、これらの中で一部の要素のみが充足されるか、低電圧高速動作に限界があるかの短所が内在する。
【０００４】
一方、ＤＬＬは、従来用いられてきたフェイズロックループ(PLL:Phase-Locked Loop)に比べて、雑音(noise)の影響をあまり受けないという長所があるので、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を初めとする同期式半導体メモリ等の半導体デバイスで広く用いられており、その中でもレジスタ制御ＤＬＬ(register-controlled DLL)が最も広く用いられる。以下では、これを例に挙げて、従来の技術の問題点を具体的に述べる。
【０００５】
添付の図面中、図７は、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬのブロック線図である。図７を参照しながら説明すると、従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬは、反転外部クロック信号/clkを入力として外部クロック信号clkの立下りエッジに同期して発生される内部クロックfall_clkを生成する第１クロックバッファ１１と、外部クロックclkを入力として外部クロックclkの立上りエッジに同期して発生される内部クロックrise_clkを生成する第２クロックバッファ１２と、内部クロックrise_clkを１／ｎ（ｎは正の整数であり、典型的にはｎ＝８）に分周して、遅延監視クロック信号dly_in及び基準クロック信号refを出力するクロック分周器１３と、内部クロックfall_clkを入力とする第１遅延ライン１４と、内部クロックrise_clkを入力とする第２遅延ライン１５と、遅延監視クロックdly_inを入力とする第３遅延ライン１６と、第１、第２、第３の遅延ライン１４、１５、１６の遅延量を決定するためのシフトレジスタ１７と、第１遅延ライン１４の出力ifclkを受けてＤＬＬクロックfclk_dllを生成する第１ＤＬＬドライバ２０と、第２遅延ライン１５の出力irclkを受けてＤＬＬクロックrclk_dllを生成する第２ＤＬＬドライバ２１と、第３遅延ライン１６の出力feedback_dlyを入力としてクロック信号feedback_dlyが実際のクロック信号伝達経路と同じ遅延条件を経るように構成された遅延モデル回路２２と、遅延モデル２２の出力feedbackと基準クロック信号refの位相とを比較する位相比較器１９と、位相比較器１９から出力された位相比較信号PC0〜PC4に応答してシフトレジスタ１７に格納された値に基づいて前記第１〜第３遅延ラインのクロック位相をシフトするシフト制御信号SR、SL及びディレイロック(delay locking)がなされたことを表すディレイロック信号dll_lockbを出力するシフト制御機１８を備えて構成されている。
【０００６】
ここで、遅延モデル２２は、ダミークロックバッファ、ダミー出力バッファ及びダミーロードを含んでおり、レプリカ回路(replica circuit)とも呼ばれる。そして、ＤＬＬ内のシフトレジスタ１７及びシフト制御器１８は、遅延調整手段２３を形成し、遅延ユニット１０内の第１、第２及び第３の遅延ライン１４、１５及び１６を調整制御する。
【０００７】
以下、上記のように構成された従来のレジスタ制御ＤＬＬの動作について説明する。まず、第１クロックバッファ１１は、反転外部クロック/clkを受けて外部クロックclkの立下りエッジに同期された内部クロックfall_clkを発生させ、第２クロックバッファ１２は、外部クロックclkを受けて外部クロックclkの立上りエッジに同期された内部クロックrise_clkを発生させている。クロック分周器１３は、外部クロックclkの立上りエッジに同期された内部クロックrise_clkを１／ｎ分周して、外部クロックclkのｎ番目のパルスごとに一回ずつ同期される基準クロックref及び遅延監視クロックdly_inを形成している。
【０００８】
まず、初期動作として、遅延監視クロックdly_inは、遅延ユニット１０の第３遅延ライン１６を通過して、遅延クロックfeedback_dlyとして出力され、この遅延クロックがさらに遅延モデル２２を経て遅延されて、フィードバッククロックfeedbackとして出力される。
【０００９】
一方、位相比較器１９は、基準クロック信号refの立上りエッジとフィードバッククロックfeedbackの立上りエッジとを比較して、位相比較信号PC0〜PC4を生成してシフト制御器１８に供給し、シフト制御機１８は、その位相比較信号PC0〜PC4に応答してシフトレジスタ１７のシフト方向を制御するためのシフト制御信号SR及びSLを出力する。シフトレジスタ１７は、シフト制御信号SR、SLに応答して、第１、第２及び第３遅延ライン１４、１５及び１６の遅延量を決定する。この場合、シフトライト(shift right)信号SRが入力されれば、シフトレジスタ１７を右にシフトさせ、シフトレフト(shift left)信号SLが入力されれば、シフトレジスタ１７を左にシフトさせる。以後、遅延量が制御されたフィードバッククロックfeedbackと基準クロックrefとを比較しながら、二つのクロックが最小のジッタ(jitter)を有する瞬間にディレイロック(delay locking)がなされ、シフト制御器１８からディレイロック信号dll_lockbが出力される。この状態で、第１及び第２のＤＬＬドライバ２０、２１からは、外部クロックclkの立下り及び立上りとそれぞれ同じ位相を有するＤＬＬクロックfclk_dll及びrclk_dllが得られる。
【００１０】
一般的に、ＤＬＬ回路は上記のように動作し、それにより得られる内部クロックを使用して回路動作がなされているが、セルフリフレッシュ動作時には外部にデータが伝送される訳ではないので、ＤＬＬ動作による内部クロックは不要である。そこで、電流消耗を低減するために、シフトレジスタ１７をリセットし、可能な限りのＤＬＬ内部動作を減らそうと努力することになる。以下、ＤＬＬ回路におけるセルフリフレッシュ動作についてさらに詳細に説明する。
【００１１】
まず、セルフリフレッシュ動作時には、第１クロックバッファ１１及び第２クロックバッファ１２は、外部クロック/clk、clkを受信しないので、内部クロックfall_clk、rise_clkは、共にＬ状態を維持する。クロック分周器１３は、第２クロックバッファ１２から出力される内部クロックを受信して動作しているため、遅延監視クロックdly_inはＬ状態を、基準クロックrefはＨ状態を、それぞれ維持する。
以下、添付図面を参照しながら、この発明の好適な実施例を説明する。なお、これらの実施例は、当技術分野で通常の知識を有する者にこの発明が十分理解されるように提供されるものであり、様々な変形実施が可能である。この発明の範囲は、これらの実施例に限定されるものではない。図面上において、同一の符号は同一の要素を示す。
【００１２】
図８は、従来の技術に係るレジスタ制御ＤＬＬ回路における位相比較器１９の内部詳細回路を示す。図９は、従来の技術に係るレジスタ制御ＤＬＬ回路における位相比較器１９の動作を示すタイミング図であって、位相比較器１９には、クロック分周器１３から出力されたＨ状態の基準クロックrefと第３遅延ライン１６と遅延モデル２２を経たＬ状態のフィードバッククロックfeedbackが入力され、位相比較信号PC0は、Ｌ状態を維持する。位相比較信号PC0が、Ｌ状態であるので、ノードＡ−５、ノードＡ−６、ノードＢ−５及びノードＢ−６は、Ｈ状態を維持し、次にあるＮＡＮＤラッチ回路は、以前に呈していた値を続けてラッチすることになる。もし、以前に位相比較信号PC1とPC3がＨ状態であったら、セルフリフレッシュ動作の間、二つの信号は、続けてＨ状態を維持し、位相比較信号PC2とPC4は、Ｌ状態をラッチすることになる。
【００１３】
図１０は、従来の技術に係るレジスタ制御ＤＬＬのシフト制御器１８の内部詳細回路を示す。図１１は、従来の技術に係るレジスタ制御ＤＬＬ回路におけるシフト制御器１８の動作を示すタイミング図であって、位相比較器１９で発生した位相比較信号PC0〜PC4を受信してシフトレジスタ１７を制御する信号を発生させる。位相比較信号PC0がＬ状態を維持している間は、位相比較信号PC0を受信して立上りエッジと立下りエッジに合わせて新しいパルス信号を発生させるパルス発生器から出力される偶数パルス信号PE(even pulse)及び奇数パルス信号PO(odd pulse)は、それぞれＬ状態あるいはＨ状態を維持する。一方、位相比較信号PC1とPC3が共にＨ状態である場合、ＮＡＮＤゲート４０３とインバータ４０５を経てシフトライト制御信号SCR(shift right control)が発生し、位相比較信号PC2とPC4が共にＨ状態である場合、ＮＡＮＤゲート４０７とインバータ４０９を経てシフトレフト制御信号SCL(shift left control)が発生する。
【００１４】
そして、前記の偶数パルス信号PE(even pulse)、奇数パルス信号PO(odd pulse)、シフトライト制御信号SCR(shift right control)、及びシフトレフト制御信号SCL(shift left control)の組み合わせにより奇数シフトライト信号SRO(shift right odd)、偶数シフトライト信号SRE(shift right even)、奇数シフトレフト信号SLO(shift left odd)及び偶数シフトレフト信号SLE(shift left even)が発生する。具体的には、次のとおりである。位相比較信号PC1及びPC3がＨ状態であり、偶数パルス信号PEがＨ状態であるならば、偶数シフトライト信号SREが発生し、位相比較信号PC1及びPC3がＨ状態であり、奇数パルス信号POがＨ状態であるならば、奇数シフトライト信号SROが発生し、位相比較信号PC2及びPC4がＨ状態であり、偶数パルス信号PEがＨ状態であるならば、偶数シフトレフト信号SLEが発生し、位相比較信号PC2及びPC4がＨ状態であり、奇数パルス信号POがＨ状態であるならば、奇数シフトレフト信号SLOが発生する。すなわち、セルフリフレッシュエントリー前に呈していた値によって偶数シフトライト信号SRE、奇数シフトライト信号SRO、偶数シフトレフト信号SLE及び奇数シフトレフト信号SLOの中一つがセルフリフレッシュ動作区間の間続けてＨ状態を維持する。
【００１５】
図１２は、従来の技術に係るレジスタ制御ＤＬＬ回路におけるシフトレジスタ１７の内部詳細回路を示す。セルフリフレッシュ動作時に、Ｈ状態のリセット信号resetを受信してシフトレジスタ１７が持っていた値を全部リセットすることになる。すなわち、リセット信号resetがＨ状態になると、インバータ５０１を経たリセットバー信号（逆極性リセット信号）resetbがＬ状態に遷移する。
【００１６】
まず、ラッチ回路LATCH1の動作を説明すると、リセットバー信号を入力とするＮＡＮＤゲート５０３−１は、ノードＲ−１をＨ状態に遷移させ、ノードＲ−１の値を入力とするインバータ５０５−１は、ノードＲ−２をＬ状態に遷移させる。ラッチLATCH2も同様に、リセットバー信号を入力とするＮＡＮＤゲート５０３−２は、ノードＲ−３をＨ状態に遷移させ、ノードＲ−３の値を入力とするインバータ５０５−２は、ノードＲ−４をＬ状態に遷移させる。したがって、ノードＲ−２の値を入力とするＮＭＯＳトランジスタ５１１−２は、ターンオフ状態となり、ノードＲ−３の値を入力とするＮＭＯＳトランジスタ５１３−１は、ターンオン状態となる。
【００１７】
この場合、ＮＭＯＳトランジスタ５１１−１のゲートに外部電源VCCが接続されているので、ＮＭＯＳトランジスタ５１１−１は、ターンオン状態となる。
【００１８】
したがって、セルフリフレッシュ区間の間にSRO信号がＨ状態である場合、ＮＭＯＳトランジスタ５０７−１とＮＭＯＳトランジスタ５１１−１が共にターンオンされ、リセットバー信号を入力とするＮＡＮＤゲート５０３−１は、続けてノードＲ−１をＨ状態に維持させるので、セルフリフレッシュ区間の間に続けて不要に電流（図１２に太い実線の矢印で表示）が流れることになる。
【００１９】
【発明が解決しようとする課題】
そこで、この発明は、上記従来の技術の問題点に鑑みてなされたものであって、シフトレジスタのリセット時にシフトレジスタに不要な電流が流れないようにするレジスタ制御ディレイロックループ回路を提供することを目的とする。
【００２０】
また、この発明は、シフトレジスタのセルフリフレッシュ動作時にシフトレジスタに不要な電流が流れないようにするレジスタ制御ディレイロックループを提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、この発明は、外部クロックと内部クロックを同期させるために、クロック分周手段、位相比較手段、シフト制御手段、シフトレジスタ、遅延手段及び遅延モデルを備えてなるレジスタ制御ディレイロックループ回路であって、さらに、半導体メモリチップが動作可能となるようにパワーアップの場合に発生するパワーアップ信号、セルフリフレッシュ動作を命令するセルフリフレッシュ信号、ディレイロックループ回路を使用せずに動作せよという命令信号、またはディレイロックループ回路をリセットし新しくロッキングを開始せよという命令信号に応答して、ディレイロックループを初期化させるために用いられるリセット信号を発生させるためのリセット信号発生手段をそなえてなり、前記位相比較手段は、基準クロックと前記遅延モデルにより遅延されたクロックであるフィードバッククロックの位相が比較されて出力される位相比較信号を前記リセット信号の位相と逆の位相を有する比較イネーブル信号を利用して一定信号に初期化させる構成を有し、前記シフトレジスタは、前記初期化時前記リセット信号を利用して複数のラッチ段の中の第１番目のラッチ段における段間接続されていない側の負荷トランジスタを遮断状態にする構成を有することを特徴とするレジスタ制御ディレイロックループ回路を提供する。
【００２２】
また、前記目的を達成するために、この発明は、外部クロックと内部クロックを同期させるためにクロック分周手段、位相比較手段、シフト制御手段、シフトレジスタ、遅延手段及び遅延モデルを備えるレジスタ制御型ディレイロックループ回路であって、さらに、半導体メモリチップが動作可能となるようにパワーアップの場合に発生するパワーアップ信号、セルフリフレッシュ動作を命令するセルフリフレッシュ信号、ディレイロックループ回路を使用せずに動作せよという命令信号、またはディレイロックループ回路をリセットし新しくロッキングを開始せよという命令信号に応答して、ディレイロックループを初期化させるために用いられるリセット信号及び前記リセット信号の位相と逆の位相を有する比較イネーブル信号を発生させるためのリセット信号発生手段を備えてなり前記位相比較手段は、前記比較イネーブル信号を入力されて基準クロックと遅延されたフィードバッククロックの位相とが比較されて出力される位相比較信号を一定信号に初期化させる構成を有し、前記シフトレジスタは、前記初期化時に前記比較イネーブル信号と同じ位相信号を利用して複数のラッチ段の中の第１番目における段間接続されていない側の負荷トランジスタを遮断状態にする構成を有することを特徴とするレジスタ制御ディレイロックループ回路を提供する。
【００２３】
【発明の実施の形態】
以下、この発明の最も好ましい実施例を、添付の図面を参照しながら、詳細に説明する。
【００２４】
図１は、この発明に係るレジスタ制御ＤＬＬ回路におけるＤＬＬ制御器の詳細を示す回路図である。なお、この発明においても、レジスタ制御ＤＬＬ回路の全体的な構成の概要は、図７の構成と共通であるので、全体図の図示は省略するが、以下の説明においては、必要に応じて、図７を参照して理解されたい。
【００２５】
従来のＤＬＬ制御器は、シフトレジスタ１７（図７を参照）の近傍に位置してＤＬＬ動作におけるセルフリフレッシュ動作の場合、パワーアップされる前に、ＤＬＬを使用せず全ての動作をせよという命令（disable dll mode）の場合、及びＤＬＬをリセットし、新しくロックキングを開始せよという命令(dll reset mode)の場合、シフトレジスタ１７にリセット信号resetを出力してシフトレジスタ１７に入力された値をリセットする。したがって、セルフリフレッシュ動作時に、Ｈ状態を維持する信号srefと、パワーアップされる前にＬ状態を維持する信号pwrupと、ディスエーブルモード(disable dll mode)時にＨ状態を維持する信号dis_dllと、リセットモード(dll reset mode)時にＬ状態を維持する信号dll_resetzを入力として、４つの中の一つでも入力がある場合にＨ状態に遷移するリセット信号を生成する。すなわち、前記の４つの入力の全部がない時のみ、リセット信号resetは、Ｌ状態を維持する。
【００２６】
この発明のＤＬＬ制御器Ａも、シフトレジスタの近傍に位置しており、リセット信号resetの生成とともに、リセット信号resetの反転した値（逆極性）を有する比較イネーブル信号cmp_enを生成する。このために、リセット信号resetを出力するインバータ６１９の前段のインバータ６１７から出力される信号を取り出す。したがって、セルフリフレッシュ動作時にＨ状態を維持する信号srefと、パワーアップされる前にＬ状態を維持する信号pwrupと、ディスエーブルモード(disable dll mode)時にＨ状態を維持する信号dis_dllと、リセットモード(dll reset mode)時にＬ状態を維持する信号dll_resetzを入力として、４つの中の一つでも入力がある場合にＬ状態を維持する比較イネーブル信号cmp_enを得ることができる。すなわち、前記の４つの全部が入力されない時に、比較イネーブル信号cmp_enは、Ｈ状態を維持する。
【００２７】
ここで、比較イネーブル信号cmp_enは、必ずＤＬＬ制御器Ａのみから取り出す必要はなく、次に説明される位相比較器１９においてもインバータを設けて、その入力にリセット信号resetを印加すれば、同じ信号を取り出すことができるのは当然である。
【００２８】
図２は、この発明に係るレジスタ制御ＤＬＬ回路における位相比較器１９の詳細回路図であり、図３は、この発明に係るレジスタ制御ＤＬＬにおける位相比較器１９のタイミング図である。図２の構成は、図８の従来の位相比較器１９に比べて、ラッチ回路LATCH12とラッチ回路LATCH14に用いられるＮＡＮＤゲートＮＤ２、ＮＤ４の入力として、リセット信号resetの反転信号である比較イネーブル信号cmp_enが含まれた３入力のＮＡＮＤ回路を使用する点で相異なる。したがって、比較イネーブル信号cmp_enがＬ状態である間は、比較イネーブル信号cmp_enを入力とするＮＡＮＤゲートＮＤ２及びＮＤ４の出力である位相比較信号PC2、PC4は、Ｈ状態を維持し、ＮＡＮＤゲートＮＤ２及びＮＤ４の出力信号を入力とするＮＡＮＤゲートＮＤ１及びＮＤ３の出力である位相比較信号PC1、PC3は、Ｌ状態を維持するので、この回路では、比較イネーブル信号cmp_enがＨ状態である正常動作の間に、ＮＤ１及びＮＤ２で構成されたラッチ回路LATCH12の入力信号Ａ−５及びＡ−６と、ＮＤ３及びＮＤ４で構成されたラッチ回路LATCH14の入力信号Ｂ−５及びＢ−６を受信することになる。
【００２９】
一方、位相比較器１９には、クロック分周器１３から出力されるＨ状態の基準クロックrefと、クロック分周器１３からＬ状態の遅延監視クロックdelay_inが第３遅延ライン１６と遅延モデル２２を経てＬ状態の値に出力されるフィードバッククロックfeedbackとが入力される。したがって、基準クロックrefとフィードバッククロックfeedbackが共にＨ状態である場合に、位相比較信号PC0は、Ｌ状態を維持する。
【００３０】
図４は、この発明に係るレジスタ制御ＤＬＬ回路のシフト制御器１８の詳細回路図であり、、図５は、この発明に係るレジスタ制御ＤＬＬのシフト制御器１８のタイミング図である。位相比較器１９が生成した位相比較信号PC0〜PC4を受信してシフトレジスタ１７を制御する信号を発生させるシフト制御機１８の構成は、図１０に示す従来の技術に係るシフト制御器１８の構成と同様である。
【００３１】
比較イネーブル信号cmp_enが、Ｌ状態である間は、位相比較信号PC1及びPC3がＬ状態であるので、シフトライト制御信号SCRを発生させず、位相比較信号PC2及びPC4がＨ状態であるので、シフトレフト制御信号SCLを発生させることになり、パルス発生器から出力される偶数パルス信号(PE:even pulse)、奇数パルス信号(PO:odd pulse)、シフトライト制御信号(SCR:shift right control)及びシフトレフト制御信号(SCL:shift left control)の組み合わせにより奇数シフトライト信号(SRO:shift right odd)、偶数シフトライト信号(SRE:shift right even)、奇数シフトレフト信号(SLO:shift left odd)及び偶数シフトレフト信号(SLE:shift eft even)が発生する。具体的には、次のとおりである。
【００３２】
位相比較信号PC1及びPC3がＬ状態であって、偶数パルス信号PEがＨ状態であるならば、偶数シフトライト信号SREが発生せず、位相比較信号PC1及びPC3がＬ状態であって、奇数パルス信号POがＨ状態であるならば、奇数シフトライト信号SROが発生せず、位相比較信号PC2及びPC4がＨ状態であって、偶数パルス信号PEがＨ状態であるならば、偶数シフトレフト信号SLEが発生し、位相比較信号PC2及びPC4がＨ状態であって、奇数パルス信号POがＨ状態であるならば、奇数シフトレフト信号SLOが発生する。すなわち、比較イネーブル信号cmp_enがＬ状態である間は、偶数シフトライト信号SRE及び奇数シフトライト信号SROは発生せず、偶数シフトレフト信号SLEまたは奇数シフトレフト信号SLOの中の一つがＨ状態を維持する。
【００３３】
図６は、この発明に係るレジスタ制御ＤＤＬのシフトレジスタ（１７）の詳細回路図である。この構成は、図１２の従来の技術に係るシフトレジスタと大部分の構成が一致し、差は、初段ラッチ回路LATCH21のグラウンド側のＮＭＯＳトランジスタ１０１１−１のゲート駆動電圧として、外部電圧VCCを印加せず、リセットバー信号resetbを利用する点である。
【００３４】
図１のＤＤＬ制御器Ａから出力されるリセット信号resetは、インバータ１００１を経てリセットバー信号resetbを形成し、リセットバー信号resetbは、各ラッチ回路LATCH21、LATCH22、LATCH23、LATCH24、……のＮＡＮＤゲート１００３−１、１００３−２、１００３−３、１００３−４、……の入力端に入力されて、各ＮＡＮＤゲート１００３−１、１００３−２、１００３−３、１００３−４、……の出力端Ｒ−１、Ｒ−３、Ｒ−５、Ｒ−７、……をＨ状態にし、各出力端Ｒ−１、Ｒ−３、Ｒ−５、Ｒ−７、……の値を入力とするインバータ１００５−１、１００５−２、１００５−３、１００５−４、……を経て、インバータ１００５−１、１００５−２、１００５−３、１００５−４、……の出力端Ｒ−２、Ｒ−４、Ｒ−６、Ｒ−８、……をＬ状態にリセットすることになる。以下に、これについてより具体的に説明する。
【００３５】
セルフリフレッシュ動作時にＨ状態に遷移されるリセット信号resetを受信して、シフトレジスタ（１７）は、自身が有していた値を全部リセットされることになる。リセット信号resetがＨ状態に遷移すると、インバータ１００１を経て、リセットバー信号resetbがＬ状態に遷移する。
【００３６】
まず、ラッチ回路LATCH21の動作を説明する。リセットバー信号resetbを受信するＮＡＮＤゲート１００３−１は、ノードＲ−１の値をＨ状態に遷移させ、ノードＲ−１の値を入力とするインバータ１００５−１は、ノードＲ−２の値をＬ状態に遷移させる。ラッチ回路LATCH22においても、リセットバー信号resetbを受信するＮＡＮＤゲート１００３−２は、ノードＲ−３の値をＨ状態に遷移させ、ノードＲ−３の値を入力とするインバータ１００５−２は、ノードＲ−４の値をＬ状態に遷移させる。ラッチ回路LATCH23の場合も、リセットバー信号resetbを受信するＮＡＮＤゲート１００３−３は、ノードＲ−５の値をＨ状態に遷移させ、ノードＲ−５の値を入力とするインバータ１００５−３は、ノードＲ−６の値をＬ状態に遷移させる。
【００３７】
したがって、リセットバー信号resetbを入力とするＮＭＯＳトランジスタ１０１１−１は、ターンオフ状態に、ノードＲ−２の値を入力とするＮＭＯＳトランジスタ１０１１−２は、ターンオフ状態に、ノードＲ−３の値を入力とするＮＭＯＳトランジスタ１０１３−１は、ターンオン状態に、ノードＲ−５の値を入力とするＮＭＯＳトランジスタ１０１３−２は、ターンオン状態に、ノードＲ−４の値を入力とするＮＭＯＳトランジスタ１０１１−３は、ターンオフ状態になる。
【００３８】
結局、リセットバー信号resetbを入力とするＮＭＯＳトランジスタ１０１１−１がターンオフ状態であるので、ノードＲ−１の値がＨ状態であったとしても、ＮＭＯＳトランジスタ１００７−１及び１０１１−１を通過する電流は、発生せず、また、奇数シフトレフト信号SLOが生じている場合には、ＮＭＯＳトランジスタ１００９−１及び１０１３−１は、共にターンオンされるが、ノードＲ−２の値がＬ状態であるので、不要な電流が流れないし、同様に偶数シフトレフト信号SLEが生じている場合には、ＮＭＯＳトランジスタ１００９−２及び１０１３−２は、共にターンオンされるが、ノードＲ−４の値がＬ状態であるので、不用な電流が流れない。
【００３９】
ここで、リセットバー信号resetbは、比較イネーブル信号cmp_enと同じ極性を有する信号であって、必ずしもリセット信号resetを入力とするインバータ１００１の出力のみに限定されず、比較イネーブル信号cmp_enをそのまま利用することもできる。また、用いられるＭＯＳトランジスタの種類（ＮＭＯＳかＰＭＯＳか）に応じて入力される信号の極性（位相）も変わるべきであることは当然のことであり、もし、ＭＯＳトランジスタ１０１１−１としてＰＭＯＳトランジスタを使用するならば、リセット信号reset（反転していない）が入力されるべきであることは当然である。
【００４０】
なお、この発明は、上述の実施例に限られるものではない。この発明の趣旨から逸脱しない範囲内で、多様に変更実施することが可能である。
【００４１】
【発明の効果】
上述したようになされるこの発明の構成によると、レジスタ制御ディレイロックループ回路内のシフトレジスタをリセットする間に、シフトレジスタに不要に流れる電流を防止するための回路を提供することができる効果がある。
【図面の簡単な説明】
【図１】 この発明に係るレジスタ制御ＤＬＬ回路における制御器の詳細回路図である。
【図２】 この発明に係るレジスタ制御ＤＬＬ回路内の位相比較器の詳細回路図である。
【図３】 この発明に係るレジスタ制御ＤＬＬ回路内の位相比較器の動作タイミング図である。
【図４】 この発明に係るレジスタ制御ＤＬＬ回路内のシフト制御器の詳細回路図である。
【図５】 この発明に係るレジスタ制御ＤＬＬ回路内のシフト制御器の動作タイミング図である。
【図６】 この発明に係るレジスタ制御ＤＬＬ回路内のシフトレジスタの詳細回路図である。
【図７】 従来の技術に係るＤＤＲ−ＳＤＲＡＭのレジスタ制御ＤＬＬ回路のブロック図である。
【図８】 従来の技術に係るレジスタ制御ＤＬＬ回路内の位相比較器の詳細回路図である。
【図９】 従来の技術に係るレジスタ制御ＤＬＬ回路内の位相比較器の動作タイミング図である。
【図１０】 従来の技術に係るレジスタ制御ＤＬＬ回路内のシフト制御器の詳細回路図である。
【図１１】 従来の技術に係るレジスタ制御ＤＬＬ回路内のシフト制御器の動作タイミング図である。
【図１２】 従来の技術に係るレジスタ制御ＤＬＬ回路内のシフトレジスタの詳細回路図である。
【符号の説明】
１１…第１クロックバッファ、
１２…第２クロックバッファ、
１３…クロック分周器、
１４…第１遅延ライン、
１５…第２遅延ライン、
１６…第３遅延ライン、
１７…シフトレジスタ、
１８…シフト制御器、
１９…位相比較器、
２０…第１ＤＬＬドライバ、
２１…第２ＤＬＬドライバ、
２２…遅延モデル。
Claims (11)
- 外部クロックと内部クロックを同期させて基準クロックを生成するクロック分周手段、前記基準クロックと遅延モデルにより遅延されたクロックであるフィードバッククロックとを比較して複数個の位相比較信号を出力する位相比較手段、前記複数個の位相比較信号に応答して複数個のシフト制御信号を出力するシフト制御手段、前記複数個のシフト制御信号に応じて遅延手段の遅延量を決定するシフトレジスタ、及び前記遅延手段の出力を実際クロック経路と同じ遅延量分だけ遅延させて、前記フィードバッククロックを生成する遅延モデルを備えるレジスタ制御ディレイロックループ回路であって、さらに、
半導体メモリチップが動作可能となるようにパワーアップの場合に発生するパワーアップ信号、セルフリフレッシュ動作を命令するセルフリフレッシュ信号、ディレイロックループ回路を使用せずに動作せよという命令信号、またはディレイロックループ回路をリセットし新しくロッキングを開始せよという命令信号に応答して、ディレイロックループを初期化させるために用いられるリセット信号を発生させるためのリセット信号発生手段を備えてなり、
前記位相比較手段は、前記リセット信号の位相と逆の位相を有する比較イネーブル信号を利用して、前記複数個の位相比較信号の中の一部（ＰＣ１、ＰＣ３）を第１ロジックレベルに、残りの一部（ＰＣ２、ＰＣ４）を前記第１ロジックレベルと逆の位相を有する第２ロジックレベルに初期化させる構成を有し、
前記シフト制御手段は、前記第１ロジックレベルに初期化された複数個の位相比較信号の中の一部（ＰＣ１、ＰＣ３）に応答して、複数個のシフト制御信号の中の奇数シフトライト信号（ＳＲＯ）を第１ロジックレベルに初期化させる構成を有し、
前記シフトレジスタは、前記初期化時前記リセット信号を利用して複数のラッチ段の中の奇数シフトライト信号（ＳＲＯ）を入力される第１番目のラッチ段における段間接続されていない側の負荷トランジスタを遮断状態にする構成を有する
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項１に記載のレジスタ制御ディレイロックループ回路において、
前記リセット信号発生手段は、
前記パワーアップ信号を入力とする第１インバータと、
前記セルフリフレッシュ信号と前記第１インバータの出力を入力とするＮＯＲゲートと、
ディレイロックループ回路を使用せずに動作せよという命令信号を入力とする第２インバータと、
ディレイロックループ回路をリセットし新しくロックキングを開始せよという命令信号を入力とする直列の第３及び第４インバータと、
前記ＮＯＲゲートの出力、前記第２インバータの出力及び前記第４インバータの出力を入力とするＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力を入力とする複数個の直列に接続されたインバータグループとを含む
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項２に記載のレジスタ制御ディレイロックループ回路において、
前記リセット信号発生手段は、
前記複数個の直列に接続されたインバータグループの中の奇数番目のインバータの出力から前記比較イネーブル信号を出力する
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 外部クロックと内部クロックを同期させて基準クロックを生成するクロック分周手段、前記基準クロックと遅延モデルにより遅延されたクロックであるフィードバッククロックとを比較して複数個の位相比較信号を出力する位相比較手段、前記複数個の位相比較信号に応答して複数個のシフト制御信号を出力するシフト制御手段、前記複数個のシフト制御信号に応じて遅延手段の遅延量を決定するシフトレジスタ、及び前記遅延手段の出力を実際クロック経路と同じ遅延量分だけ遅延させて、前記フィードバッククロックを生成する遅延モデルを備えるレジスタ制御ディレイロックループ回路であって、さらに、
半導体メモリチップが動作可能となるようにパワーアップの場合に発生するパワーアップ信号、セルフリフレッシュ動作を命令するセルフリフレッシュ信号、ディレイロックループ回路を使用せずに動作せよという命令信号、またはディレイロックループ回路をリセットし新しくロッキングを開始せよという命令信号に応答して、ディレイロックループを初期化させるために用いられるリセット信号及び前記リセット信号の位相と逆の位相を有する比較イネーブル信号を発生させるためのリセット信号発生手段を備えてなり、
前記位相比較手段は、前記比較イネーブル信号を入力されて前記複数個の位相比較信号の中の一部（ＰＣ１、ＰＣ３）を第１ロジックレベルに、残りの一部（ＰＣ２、ＰＣ４）を前記第１ロジックレベルと逆の位相を有する第２ロジックレベルに初期化させる構成を有し、
前記シフト制御手段は、前記第１ロジックレベルに初期化された複数個の位相比較信号の中の一部（ＰＣ１、ＰＣ３）に応答して、複数個のシフト制御信号の中の奇数シフトライト信号（ＳＲＯ）を第１ロジックレベルに初期化させる構成を有し、
前記シフトレジスタは、前記初期化時前記比較イネーブル信号と同じ位相信号を利用して複数のラッチ段の中の奇数シフトライト信号（ＳＲＯ）を入力される第１番目のラッチ段における段間接続されていない側の負荷トランジスタを遮断状態にする構成を有する
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項１〜４のいずれかに記載のレジスタ制御ディレイロックループ回路において、
前記リセット信号は、
セルフリフレッシュ動作命令、パワーアップされる前であることを表す信号、ディレイロックループ回路を使用せずに動作せよという命令、ディレイロックループ回路をリセットし新しくロックキングを開始せよという命令の中のいずれか一つでも発生する場合に、第１論理状態を呈する
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項１ないし４のいずれかに記載のレジスタ制御ディレイロックループ回路において、
前記位相比較手段は、
前記基準クロックと前記フィードバッククロックのレベルとを比較するために、並列に接続された複数のＮＡＮＤゲートを有し、前記複数のＮＡＮＤゲートの中のいずれか一つのＮＡＮＤゲートは、前記基準クロックと前記複数のＮＡＮＤゲートの中の他の一つのＮＡＮＤゲートの出力を入力とし、前記複数のＮＡＮＤゲートの中の他の一つのＮＡＮＤゲートは、前記フィードバッククロックと前記複数のＮＡＮＤゲートの中のいずれか一つのＮＡＮＤゲートの出力を入力とする第１ラッチ段と、
前記基準クロックと前記フィードバッククロックが全部第１論理状態である場合、第１位相比較信号を発生させるパルス発生器と、
前記パルス発生器の出力である第１位相比較信号が第１論理状態である場合、第１ラッチ段で発生した値を出力するために、前記パルス発生器の出力と前記第１ラッチ段の出力を各々の入力とする複数のＮＡＮＤゲートが並列に接続された第１ＮＡＮＤ段と、
前記初期化時に前記第１ＮＡＮＤ段の出力に関係なく前記比較イネーブル信号によって論理状態が互いに異なる第２及び第３位相比較信号を出力する第２ラッチ段と、
前記フィードバッククロックを単位遅延させたクロックと前記基準クロックのレベルを比較するために、並列に接続された複数のＮＡＮＤゲートを有し、前記複数のＮＡＮＤゲートの中のいずれか一つのＮＡＮＤゲートは、前記基準クロックと前記複数のＮＡＮＤゲートの中の他の一つのＮＡＮＤゲートの出力を入力とし、前記複数のＮＡＮＤゲートの中の他の一つのＮＡＮＤゲートは、前記フィードバッククロックを単位遅延させたクロックと前記複数のＮＡＮＤゲートの中のいずれか一つのＮＡＮＤゲートの出力を入力とする第３ラッチ段と、
前記パルス発生器の出力である前記第１位相比較信号が第１論理状態である場合、第３ラッチ段で発生した値を出力するために、前記パルス発生器の出力と前記第３ラッチ段の出力を各々の入力とする複数のＮＡＮＤゲートが並列に接続された第２ＮＡＮＤ段と、
前記初期化時前記第２ＮＡＮＤ段の出力に関係なく前記比較イネーブル信号によって論理状態が互いに異なる第４及び第５位相比較信号を出力する第４ラッチ段とを含む
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項６に記載のレジスタ制御ディレイロックループ回路において、
前記第２ラッチ段の第２位相比較信号は、前記第１ＮＡＮＤ段の複数のＮＡＮＤゲートの中のいずれか一つのＮＡＮＤゲートの出力と前記第２ラッチ段の第３位相比較信号を入力とする第１ＮＡＮＤゲートの出力であり、
前記第２ラッチ段の第３位相比較信号は、前記第１ＮＡＮＤ段の複数のＮＡＮＤゲートの中の他の一つのＮＡＮＤゲートの出力と前記第２ラッチ段の第２位相比較信号、及び前記比較イネーブル信号を入力とする第２ＮＡＮＤゲートの出力である
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項６に記載のレジスタ制御ディレイロックループ回路において、
前記第４ラッチ段の第４位相比較信号は、前記第２ＮＡＮＤ段の複数のＮＡＮＤゲートの中のいずれか一つのＮＡＮＤゲートの出力と前記第４ラッチ段の第５位相比較信号を入力とする第３ＮＡＮＤゲートの出力であり、
前記第４ラッチ段の第５位相比較信号は、前記第２ＮＡＮＤ段の複数のＮＡＮＤゲートの中の他の一つのＮＡＮＤゲートの出力と、前記第４ラッチ段の第４位相比較信号、及び前記比較イネーブル信号を入力とする第４ＮＡＮＤゲートの出力である
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項１、２、３、４、７及び８のいずれかに記載のレジスタ制御ディレイロックループ回路において、
前記シフトレジスタは、前記奇数シフトライト信号（ＳＲＯ）をゲートに入力されるＮＭＯＳトランジスタ（１００７−１）と直列接続されたＮＭＯＳトランジスタ（１０１１−１）のゲートの制御信号に前記リセット信号の逆の位相の信号を利用する
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項９に記載のレジスタ制御ディレイロックループ回路において、
前記シフトレジスタは、
前記リセット信号発生手段から出力されるリセット信号を入力とし、前記リセット信号の反転された信号であるリセットバー信号を出力する第１インバータと、
前記リセットバー信号と下記の第２インバータの出力を入力とする第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力を入力とする第２インバータと、
前記第２インバータの入力がドレインと接続され、前記シフト制御手段のシフトライト制御信号がゲートに入力される第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのソースとドレインが接続され、前記リセットバー信号がゲートに入力される第２ＮＭＯＳトランジスタとを含む
ことを特徴とするレジスタ制御ディレイロックループ回路。 - 請求項１、２、３、４、７及び８のいずれかに記載のレジスタ制御型ディレイロックループ回路において、
前記シフトレジスタは、
前記奇数シフトライト信号（ＳＲＯ）をゲートに入力されるＮＭＯＳトランジスタ（１００７−１）と直列接続されたＰＭＯＳトランジスタ（１０１１−１）のゲートの制御信号に前記リセット信号と同一位相の信号を利用する
ことを特徴とするレジスタ制御ディレイロックループ回路。
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