JP4640274B2

JP4640274B2 - Ｄ級増幅器

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Publication number: JP4640274B2
Application number: JP2006188623A
Authority: JP
Inventors: 信昭辻; 泰臣田中; 博賢川合
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2006-07-07
Filing date: 2006-07-07
Publication date: 2011-03-02
Anticipated expiration: 2026-07-07
Also published as: JP2008017353A

Description

本発明は、Ｄ級増幅器に関し、特にＤＣ出力を検出する技術に関する。

従来、オーディオ信号などのアナログ入力信号をパルス信号に変換して電力増幅するＤ級増幅器が知られている。このＤ級増幅器によれば、入力信号の振幅（情報成分）がパルス幅に反映されて電力増幅されたパルス信号が出力される。そして、このパルス信号が外部のローパスフィルタを通過することによりアナログ信号に変換され、この信号がスピーカを駆動する。Ｄ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。

図１２に、従来のＤ級増幅器の一例を示す。この例では、Ｄ級増幅器の入力端子Ｔ１１，Ｔ１２には、外部の信号源から互いに逆極性のアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）が印加され、このアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）は入力抵抗Ｒ１１，Ｒ１２を介して積分回路１１０に入力される。パルス幅変調回路１２０は、積分回路１１０の出力信号を三角波発生回路１４０からの三角波信号と比較することによりパルス幅変調(Pulse Width Modulation)された信号を出力する。

駆動回路１３０は、パルス幅変調回路１２０の出力信号に基づき相補的なパルス信号ＯＵＴＰ，ＯＵＴＭを出力する。このパルス信号ＯＵＴＰ，ＯＵＴＭは、帰還抵抗Ｒ２１，Ｒ２２を介して積分回路１１０の入力側に帰還され、これによりパルス信号の波形歪みを補正する。また、パルス信号ＯＵＴＰ，ＯＵＴＭは、出力端子Ｔ２１，Ｔ２２を介して外部に出力され、インダクタＬ１，Ｌ２及びコンデンサＣからなるローパスフィルタを通ってスピーカＳＰを駆動するアナログ信号となる。
特公昭５６−２７００１号公報

ところで、一般に、増幅器からＤＣ出力がスピーカに印加され、スピーカのコーン紙がＤＣ的に駆動された状態が継続すると、スピーカが破損するおそれがある。そのようなスピーカの破損を防止するための対策の一例として、例えば増幅器の入力部の前段にＤＡ変換器等が接続されている場合には、そのＤＡ変換器の前段側でのデジタル処理により入力信号からＤＣ成分を予め除去する手法がある。

しかし、この手法によれば、増幅器自体の故障によるＤＣ出力を防止することはできないので、このような増幅器自体の故障にも対応するためには、増幅器の出力をモニタする手法が必要になる。この手法としては、例えばカットオフ周波数が０．０７Ｈｚ程度のローパスフィルタ（Ｒ＝２２０ｋΩ、Ｃ＝１０μＦ）を増幅器の出力部に接続し、そのローパスフィルタによりＤＣ出力を抽出する手法がある。

しかしながら、上述の各ローパスフィルタを用いる手法によれば、装置構成が複雑になるという問題がある。即ち、図１２に示すように増幅器の出力形式がＢＴＬ(Bridged Transformer Less)形式である場合、２つの出力端子Ｔ２１，Ｔ２２のそれぞれにＤＣ出力抽出用のローパスフィルタを接続する必要がある上、各ローパスフィルタの出力の差分を演算する回路が必要になる。また、一般にローパスフィルタに用いられるケミカルコンデンサは高価であるため、装置コストが上昇する原因にもなる。

本発明は、上記事情に鑑みてなされたもので、簡単な構成で増幅器のＤＣ出力を検出する機能を備えたＤ級増幅器を提供することを目的とする。

本発明は、アナログ入力信号をパルス幅変調して該アナログ入力信号の信号レベルに応じてデューティが相補的に変化する第１及び第２パルス信号を生成するように構成されたＤ級増幅器であって、前記第１及び第２パルス信号を前記アナログ入力信号の信号レベルの極性に応じて第１及び第２信号に変換し、変換の際、前記第１及び第２信号のいずれか一方の信号を所定レベルの信号とし、他方をパルス幅変調されたパルス信号として、前記第１及び第２信号のレベルを相補的に前記所定レベルとする信号変換部と、前記第１及び第２信号の何れかが所定時間にわたって前記所定レベルを維持したことを検出するための計時部とを備えたことを特徴とするＤ級増幅器の構成を有する。

上記Ｄ級増幅器において、例えば、前記信号変換部は、第１論理回路部と第２論理回路部とを備え、前記アナログ入力信号の信号レベルの極性が正または負の一方の極性であって、前記第１パルス信号が前記所定レベルとは相補的なレベルであり、かつ、前記第２パルス信号が前記所定レベルである第１入力条件を満たす場合に、前記第２論理回路部は、前記第２信号を前記所定レベルの信号として出力し、前記第１論理回路部は、前記第１信号をパルス幅変調されたパルス信号として出力し、前記アナログ入力信号の信号レベルの極性が正または負の他方の極性であって、前記第１パルス信号が前記所定レベルであり、かつ、前記第２パルス信号が前記所定レベルとは相補的なレベルである、前記第１入力条件とは相補的な第２入力条件を満たす場合に、前記第１論理回路部は、前記第１信号を前記所定レベルの信号として出力し、前記第２論理回路部は、前記第２信号をパルス幅変調されたパルス信号として出力することを特徴とする。

上記Ｄ級増幅器において、例えば、前記計時部は、前記第１信号の信号レベルが前記所定レベルになったときに所定クロック信号に基づき動作を開始する第１シフトレジスタと、前記第２信号の信号レベルが所定レベルになったときに所定クロック信号に基づき動作を開始する第２シフトレジスタと、前記第１及び第２シフトレジスタの各出力信号の論理和を演算する論理和回路とを備えたことを特徴とする。
上記Ｄ級増幅器において、例えば、前記信号変換部は、前記第１及び第２パルス信号の何れか一方を一定時間だけ遅延させる遅延部を更に備えたことを特徴とする。

本発明に係るＤ級増幅器は、アナログ入力信号の信号レベルの極性が正の場合に、第１および第２の出力端子の一方から所定レベルの信号を出力すると共に他方からパルス幅変調されたパルス信号を出力し、アナログ信号の信号レベルの極性が負の場合に、前記他方から所定レベルの信号を出力すると共に前記一方からパルス幅変調されたパルス信号を出力するように構成されたＤ級増幅器であって、前記所定レベルが所定時間にわたって維持されたことを検出するための計時部を備えたことを特徴とするＤ級増幅器の構成を有する。

上記Ｄ級増幅器において、例えば、前記計時部は、前記第１および第２の出力端子の一方から出力される信号が前記所定レベルになったときにクロック信号に基づき動作を開始するシフトレジスタを備えたことを特徴とする。

本発明によれば、アナログ入力信号の極性に応じて所定レベルとなる信号が所定時間にわたってこの所定レベルを維持した状態を検出するようにしたので、アナログ入力信号の極性が変化しない状態を把握することが可能になり、従って簡単な構成でＤＣ出力を検出することが可能になる。

以下、図面を参照して本発明の実施形態について説明する。
（第１実施形態）
図１に、本発明の第１実施形態に係るＤ級増幅器の一例を示す。同図に示すＤ級増幅器は、外部の信号源ＳＩＧからのアナログ入力信号ＡＩＮをパルス幅変調して該アナログ入力信号ＡＩＮの信号レベルに応じてデューティが相補的に変化するパルス信号ＯＵＴＰ，ＯＵＴＭを生成して出力するように構成され、前述の図１２に示す従来のＤ級増幅器の構成に対し、ＤＣ検出部１５０を更に備えて構成される。

即ち、図１に示す本実施形態に係るＤ級増幅器は、入力端子Ｔ１１，Ｔ１２、入力抵抗Ｒ１１，Ｒ１２、帰還抵抗Ｒ２１，Ｒ２２、積分回路１１０、パルス幅変調回路１２０、駆動回路１３０、三角波発生回路１４０、ＤＣ検出部１５０、出力端子Ｔ２１，Ｔ２２，Ｔ２３から構成され、入力端子Ｔ１１，Ｔ１２には、信号源ＳＩＧより互いに逆極性のアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）が印加される。

ここで、積分回路１１０は、差動演算増幅器１１１及びコンデンサ１１２，１１３から構成される。差動演算増幅器１１１の反転入力部と上記入力端子Ｔ１１との間には入力抵抗Ｒ１１が接続されると共に、上記差動演算増幅器１１１の非反転入力部と上記入力端子Ｔ１２との間には入力抵抗Ｒ１２が接続される。また、差動演算増幅器１１１の反転入力部と非反転出力部との間にはコンデンサ１１２が接続されると共に、非反転入力部と反転出力部との間にはコンデンサ１１３が接続される。

パルス幅変調回路１２０は、コンパレータ１２１，１２２から構成される。このうち、コンパレータ１２１の非反転入力部は上記差動演算増幅器１１１の非反転出力部に接続され、コンパレータ１２２の非反転入力部は上記差動演算増幅器１１１の反転出力部に接続される。これらコンパレータ１２１，１２２の各反転入力部には、三角波発生回路１４０から三角波信号Ｔ（周期および波高値が一定の三角波信号）が共通に入力される。

駆動回路１３０は、インバータ１３２及びＣＭＯＳ構成のドライバ用インバータ１３１，１３３から構成される。ドライバ用インバータ１３１の入力部は上記コンパレータ１２１の出力部に接続され、このドライバ用インバータ１３１の出力部は出力端子Ｔ２１に接続されると共に帰還抵抗Ｒ２１を介して上記差動演算増幅器１１１の反転入力部に接続される。また、インバータ１３２の入力部は上記コンパレータ１２１の出力部に接続され、ドライバ用インバータ１３３の入力部はインバータ１３２の出力部に接続され、このドライバ用インバータ１３３の出力部は出力端子Ｔ２２に接続されると共に帰還抵抗Ｒ２２を介して上記差動演算増幅器１１１の非反転入力部に接続される。

また、一方の出力端子Ｔ２１には、インダクタＬ１の一端が接続され、このインダクタＬ１の他端はスピーカＳＰの一方の入力端子に接続される。他方の出力端子Ｔ２２には、インダクタＬ２の一端が接続され、このインダクタＬ２の他端はスピーカＳＰの他方の入力端子に接続される。インダクタＬ１の他端とインダクタＬ２の他端との間にはコンデンサＣが接続される。これらインダクタＬ１，Ｌ２及びコンデンサＣは、本Ｄ級増幅器の出力信号からパルス幅変調におけるキャリア周波数成分を除去するためのローパスフィルタを構成する。

また、上記パルス幅変調回路１２０のコンパレータ１２１，１２２の各出力部は、本Ｄ級増幅器の特徴部に係るＤＣ検出部１５０の入力部に接続され、このＤＣ検出部１５０の出力部は出力端子Ｔ２３に接続される。
なお、ＶＤＤは電源電圧であり、ＧＮＤは接地電圧（０Ｖ）である。本実施形態では、電源電圧ＶＤＤを１２Ｖとし、本Ｄ級増幅器は単一電源で動作するものとする。

図２を参照して、ＤＣ検出部１５０の詳細構成を説明する。
同図に示すように、ＤＣ検出部１５０は、信号変換部１５１と計時部１５２から構成される。このうち、信号変換部１５１は、インバータ１５１Ａ，１５１Ｂ，１５１Ｄ，１５１Ｆ，１５１Ｇ，１５１Ｊ、遅延部１５１Ｅ、否定的論理積ゲート１５１Ｃ，１５１Ｈから構成され、また、計時部１５２は、Ｄ型フリップフロップ１５２Ａ，１５２Ｂ，１５２Ｃ，１５２Ｄ及び論理和ゲート１５２Ｅから構成される。

ここで、信号変換部１５１を構成するインバータ１５１Ａの入力部には、上述のパルス幅変調回路１２０のコンパレータ１２１から出力されるパルス信号ＳＣが与えられ、このインバータ１５１Ａの出力部はインバータ１５１Ｂの入力部に接続される。インバータ１５１Ｂの出力部は否定的論理積ゲート１５１Ｃの一方の入力部に接続され、この否定的論理積ゲート１５１Ｃの出力部はインバータ１５１Ｄの入力部に接続される。このインバータ１５１Ｄの出力信号は信号Ｐとされる。

また、遅延部１５１Ｅの入力部には、上述のパルス幅変調回路１２０のコンパレータ１２２から出力されるパルス信号ＳＤが与えられ、この遅延部１５１Ｅの出力部はインバータ１５１Ｆの入力部に接続され、このインバータ１５１Ｆの出力部はインバータ１５１Ｇの入力部に接続される。インバータ１５１Ｇの出力部は否定的論理積ゲート１５１Ｈの一方の入力部に接続され、この否定的論理積ゲート１５１Ｈの出力部はインバータ１５１Ｊの入力部に接続される。このインバータ１５１Ｊの出力信号は信号Ｍとされる。否定的論理積ゲート１５１Ｃの他方の入力部はインバータ１５１Ｆの出力部に接続され、否定的論理積ゲート１５１Ｈの他方の入力部はインバータ１５１Ａの出力部に接続される。

上述の信号変換部１５１を構成するインバータ１５１Ｄの出力部には、計時部１５２を構成するＤ型フリップフロップ１５２Ａ，１５２Ｂの非同期リセット端子が接続される。これらフリップフロップのうち、Ｄ型フリップフロップ１５２Ａのデータ入力部は電源に接続され、そのデータ出力部はＤ型フリップフロップ１５２Ｂのデータ入力部に接続される。このＤ型フリップフロップ１５２Ｂの出力部は論理和ゲート１５２Ｅの一方の入力部に接続される。

また、上記信号変換部１５１を構成するインバータ１５１Ｊの出力部には、計時部１５２を構成するＤ型フリップフロップ１５２Ｃ，１５２Ｄの非同期リセット端子が接続される。これらフリップフロップのうち、Ｄ型フリップフロップ１５２Ｃのデータ入力部は電源に接続され、そのデータ出力部はＤ型フリップフロップ１５２Ｄのデータ入力部に接続される。このＤ型フリップフロップ１５２Ｄの出力部は論理和ゲート１５２Ｅの他方の入力部に接続される。

上記Ｄ型フリップフロップ１５２Ａ〜１５２Ｄの各クロック端子には、一定周波数のクロック信号ＣＬＫが入力される。上記Ｄ型フリップフロップ１５２Ａ，１５２Ｂは、上記クロック信号ＣＬＫに基づいて動作する第１シフトレジスタを構成し、Ｄ型フリップフロップ１５２Ｃ，１５２Ｄは上記クロック信号ＣＬＫに基づいて動作する第２シフトレジスタを構成する。なお、本実施形態では、クロック信号ＣＬＫは、Ｄ級増幅器内部で生成されるものとし、４０Ｈｚの周波数を有するものとする。この周波数は、後述するように、ＤＣ出力を検出する際に計時部１５２による計時時間を規定する。

次に、本実施形態に係るＤ級増幅器の動作を説明する。
（１）増幅動作
先ず、図３の波形図を参照して、通常の増幅動作（電力増幅動作）を説明する。
図１に示す入力端子Ｔ１１には、信号源ＳＩＧからアナログ入力信号ＡＩＮ（＋）が印加され、他方の入力端子Ｔ１２には、上記アナログ入力信号ＡＩＮ（＋）の逆極性信号であるアナログ入力信号（−）が印加される。これらアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）は入力抵抗Ｒ１１，Ｒ１２を介して積分回路１１０に入力される。

積分回路１１０は、アナログ信号ＡＩＮ（＋）とアナログ入力信号ＡＩＮ（−）との差分を積分し、その差分の正相信号（非反転出力部からの出力信号）ＳＡを非反転出力部より出力すると共に、その差分の逆相信号（反転出力部からの出力信号）ＳＢを反転出力部より出力する。これら正相信号ＳＡ及び逆相信号ＳＢはパルス幅変調回路１２０に入力される。

パルス幅変調器１２０のコンパレータ１２１，１２２は、積分回路１１０から出力される正相信号ＳＡ及び逆相信号ＳＢと、三角波発生回路１４０から出力される三角波信号Ｔとを比較することにより、パルス幅変調されたパルス信号ＳＣ，ＳＤを出力する。このうちパルス信号ＳＣは、駆動回路１３０から相補的な出力パルス信号ＯＵＴＰ，ＯＵＴＭとして出力端子Ｔ２１，Ｔ２２を介して出力されると共に、これら出力パルス信号ＯＵＴＰ，ＯＵＴＭは、帰還抵抗Ｒ２１，Ｒ２２を介して積分回路１１０の差動演算増幅器１１１に帰還されることにより出力波形歪みの低減が図られている。

図３（ａ）〜（ｅ）は、各信号波形を示している。このうち、図３（ａ）〜（ｃ）は、アナログ入力信号ＡＩＮの信号レベルが０Ｖの場合、即ち無信号入力状態での各信号波形を示しており、図３（ａ）は、三角波発生回路１４０が発生する三角波信号Ｔと、積分回路１１０が出力する正相信号ＳＡ及び逆相信号ＳＢとの各波形を示し、図３（ｂ）は、パルス信号ＳＣ，ＳＤの各波形を示し、図３（ｃ）は、出力パルス信号ＯＵＴＰ，ＯＵＴＭの各波形を示す。また、図３（ｄ）は、アナログ入力信号ＡＩＮ（＋）の信号レベルが上昇して正になったとき（即ちアナログ入力信号ＡＩＮ（−）の信号レベルが低下して負になったとき）の出力パルス信号ＯＵＴＰ，ＯＵＴＭの各信号波形を示し、図３（ｅ）は、アナログ入力信号ＡＩＮ（＋）の信号レベルが低下して負になったとき（即ちアナログ入力信号ＡＩＮ（−）の信号レベルが上昇して正になったとき）の出力パルス信号ＯＵＴＰ，ＯＵＴＭの各信号波形を示している。

無信号入力状態では、差動演算増幅器１１１の反転入力部の入力信号と非反転入力部の入力信号との差分はゼロであるから、図３（ａ）に示すように、正相信号ＳＡの波形と逆相信号ＳＢとの波形が一致し、即ち、正相信号ＳＡと逆相信号ＳＢとの差分がゼロとなる。また、無信号入力状態では、図３（ｂ），（ｃ）に示すように、パルス信号ＳＣ，ＳＤ及び出力パルス信号ＯＵＴＰ．ＯＵＴＭの各デューティが５０パーセントになるように、三角波信号Ｔと正相信号ＳＡ及び逆相信号ＳＢとの関係が設定されている。

ここで、図３（ａ），（ｂ）から理解されるように、パルス信号ＳＣ，ＳＤのハイレベルの期間（パルス幅）は正相信号ＳＡ及び逆相信号ＳＢの信号レベルに依存し、これら正相信号ＳＡ及び逆相信号ＳＢの信号レベルはアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存する。従って、パルス信号ＳＣ，ＳＤのパルス幅はアナログ入力信号ＡＩＮ（＋），ＡＩＮ（−）の信号レベルに依存したものとなり、これによりパルス幅変調が実現されている。

無信号入力状態では、出力パルス信号ＯＵＴＰのデューティは５０パーセントであるから、この出力パルス信号ＯＵＴＰの信号レベルをインダクタＬ１とコンデンサＣとにより積分すると、その積分値（平均値）は６Ｖとなる。また、出力パルス信号ＯＵＴＭのデューティも５０パーセントであるから、その積分値も６Ｖとなる。従って、無信号入力状態では、スピーカＳＰの両方の入力端子に６Ｖが印加され、その差電圧は０Ｖとなるので、スピーカＳＰは駆動されない。

上述の無信号入力状態から、アナログ入力信号ＡＩＮ（＋）の信号レベルが上昇し、その逆極性のアナログ入力信号ＡＩＮ（−）の信号レベルが低下すると、積分回路１１０から出力される正相信号ＳＡの信号レベルが低下し、従ってパルス信号ＳＣのハイレベルの期間が減少する。この結果、図３（ｄ）に示すように、パルス信号ＳＣの反転信号である出力パルス信号ＯＵＴＰのハイレベルの期間が増加すると共に、パルス信号ＳＣと同相である出力パルス信号ＯＵＴＭのローレベルの期間が増加する。即ち、出力パルス信号ＯＵＴＰのデューティが増加し、出力パルス信号ＯＵＴＭのデューティが減少する。

この場合、インダクタＬ１とコンデンサＣにより積分して得られる出力パルス信号ＯＵＴＰの積分値は無信号入力時の６Ｖよりも高い例えば８Ｖになり、一方、インダクタＬ２とコンデンサＣとにより積分して得られる出力パルス信号ＯＵＴＭの積分値は無信号入力時の６Ｖよりも低い例えば４Ｖになる。従って、スピーカＳＰの入力端子間の差電圧が例えば４Ｖ（＝８Ｖ−４Ｖ）となり、スピーカＳＰのコーン紙が例えば前方に駆動される。

逆に、上述の無信号入力状態から、アナログ入力信号ＡＩＮ（＋）の信号レベルが低下し、アナログ入力信号ＡＩＮ（−）が上昇すると、上述の図３（ｄ）とは逆に、図３（ｅ）に示すように出力パルス信号ＯＵＴＰのデューティが減少する一方、出力パルス信号ＯＵＴＭのデューティが増加する。これにより、スピーカＳＰの入力端子間の差電圧が例えば−４Ｖ（＝４Ｖ−８Ｖ）となり、スピーカＳＰのコーン紙が例えば後方に駆動される。

上述のように、通常の増幅動作では、アナログ入力信号ＡＩＮの信号レベルに応じて出力パルス信号ＯＵＴＰ及び出力パルス信号ＯＵＴＭの各デューティを相補的に制御することにより、スピーカＰの両端子間に差電圧を発生させてスピーカＳＰを駆動している。

（２）ＤＣ出力の検出動作
次に、ＤＣ検出部１５０によるＤＣ出力の検出動作を説明する。
動作の説明に先だって、「ＤＣ出力」の定義を説明する。本実施形態では、スピーカのコーン紙が、前方または後方の何れか一方に駆動された状態が継続したときの増幅器の出力をＤＣ出力と定義する。この状態は、後述する信号変換部１５１から出力される信号Ｐ，Ｍの何れかがローレベルに固定された状態に対応するが、本実施形態では、信号Ｐ，Ｍの何れかが所定時間以上にわたってローレベルに維持されているときの出力をＤＣ出力とみなす。ここで、「所定時間」は、Ｄ級増幅器の出力をＤＣ（直流）とみなすための基準として任意に設定することができる。この「所定時間」は、後述のように、計時部１５２で計時され、本実施形態では２５ｍｓに設定される。

（２−１）ＤＣ検出部１５０を構成する信号変換部１５１の動作
続いて、ＤＣ検出部１５０を構成する信号変換部１５１の動作を説明する。概略的には、信号変換部１５１は、上記パルス信号ＳＣ，ＳＤを、アナログ入力信号ＡＩＮの信号レベルに応じて相補的にローレベル（所定レベル）となる信号Ｐ，Ｍ（第１及び第２信号）に変換する。以下では、無信号入力状態、アナログ入力信号が上昇した状態、アナログ入力信号が低下した状態に分けて、信号変換部１５１の動作を詳細に説明する。

（２−１−１）無信号入力状態
図４に、無信号入力状態時における信号変換部１５１の入力信号であるパルス信号ＳＣ，ＳＤと、その時の出力信号である信号Ｐ，Ｍの各波形を示す。前述のように、無信号入力状態では、パルス信号ＳＣ，ＳＤの各デューティは５０パーセントであり、正相信号ＳＣの波形と逆相信号ＳＤとの波形が一致する。

パルス信号ＳＣは、インバータ１５１Ａ，１５１Ｂを介して否定的論理積ゲート１５１Ｃの一方の入力部に与えられると共に、インバータ１５１Ａにより反転されて否定的論理積ゲート１５１Ｈの他方の入力部に与えられる。パルス信号ＳＤは、遅延部１５１Ｅで一定時間だけ遅延された後、パルス信号Ｓｄとして遅延部１５１Ｅから出力される。このパルス信号Ｓｄはインバータ１５１Ｆにより反転されて上記否定的論理積ゲート１５１Ｃの他方の入力部に与えられると共に、インバータ１５１Ｆ，１５１Ｇを介して、否定的論理積ゲート１５１Ｈの一方の入力部に与えられる。

否定的論理積ゲート１５１Ｃは、パルス信号ＳＣがハイレベルであり且つパルス信号Ｓｄがローレベルである第１入力条件が満足されると、ローレベルをインバータ１５１Ｄに出力し、インバータ１５１Ｄは信号Ｐとしてハイレベル（上記所定レベルであるローレベルに対して相補的なレベル）を出力する。一方、否定的論理積ゲート１５１Ｈは、パルス信号ＳＣがローレベルであり且つパルス信号Ｓｄがハイレベルである第２入力条件（即ち第１入力条件とは相補的な入力条件）が満足されると、ローレベルをインバータ１５１Ｊに出力し、インバータ１５１Ｊは信号Ｍとしてハイレベル（上記所定レベルであるローレベルに対して相補的なレベル）を出力する。

ここで、本実施形態では、上記第１入力条件は、アナログ入力信号ＡＩＮ（＋）の信号レベルの極性が負の場合においてパルス幅変調されたパルス信号ＳＣ及びパルス信号Ｓｄの各信号レベルの特定の組み合わせとして設定され、上記第２入力条件は、アナログ入力信号ＡＩＮ（＋）の信号レベルの極性が正の場合においてパルス幅変調されたパルス信号ＳＣ及びパルス信号Ｓｄの各信号レベルの特定の組み合わせとして設定されている。

このように互いに相補的な関係にある第１及び第２入力条件を設定することにより、パルス幅変調されたパルス信号ＳＣ，ＳＤを、相補的にローレベルに固定される信号Ｐ，Ｍに変換することを可能としている。ただし、この例に限らず、パルス幅変調によるパルス信号ＳＣとパルス信号Ｓｄの各パルス幅の変化分に対応した各信号レベルの組み合わせであれば、任意に設定可能である。

ここで、図４に示す各信号の波形から理解されるように、無信号入力状態では、上記第１入力条件が満足される期間は、パルス信号ＳＣがハイレベルに遷移してからパルス信号Ｓｄがハイレベルに遷移するまでの一定期間であり、この期間は遅延部１５１Ｅでの遅延時間ｔＤに相当する。また、上記第２入力条件が満足される期間は、パルス信号ＳＣがローレベルに遷移してからパルス信号Ｓｄがローレベルに遷移するまでの一定期間であり、この期間もまた遅延部１５１Ｅでの遅延時間ｔＤに相当する。結局、無信号入力時には、信号変換部１５１は、パルス信号ＳＣ，ＳＤを遅延時間ｔＤに相当する所定パルス幅のパルス信号に変換し、これを上記三角波信号Ｔの周期で間欠的に出力する。

（２−１−２）アナログ入力信号が無信号入力状態（０Ｖ）から上昇した場合
図５に、アナログ入力信号ＡＩＮが無信号入力状態（０Ｖ）から上昇した場合における信号変換部１５１の入力信号であるパルス信号ＳＣ，ＳＤと、その時の出力信号である信号Ｐ，Ｍの各波形を示す。なお、図５において、点線で示す波形は、上述の無信号入力時の波形を示している。

この場合、図５に実線で示すように、無信号入力時に比較して、パルス信号ＳＣのデューティは減少し、パルス信号ＳＤ，Ｓｄのデューティは増加する。この結果、上記第１入力条件が満足されなくなり、信号Ｐはローレベルに固定されるようになる。一方、上述の第２入力条件が満足される期間は無信号入力時よりも増えるので、信号Ｍはパルス幅変調されたパルスを含んだものになる。この信号状態は、前述のスピーカＳＰのコーン紙が前方に駆動された状態に対応している。従って、この信号状態が継続すれば、即ち信号Ｐがローレベルを維持した状態が続けば、Ｄ級増幅器からスピーカＳＰに正の極性のＤＣ出力が供給されていると考えることができる。

（２−１−３）アナログ入力信号が無信号入力状態（０Ｖ）から低下した場合
図６に、アナログ入力信号ＡＩＮが無信号入力状態（０Ｖ）から低下した場合における信号変換部１５１の入力信号であるパルス信号ＳＣ，ＳＤと、その時の出力信号である信号Ｐ，Ｍの各波形を示す。なお、図６において、点線で示す波形は、上述の無信号入力時の波形を示している。

この場合、図６に実線で示すように、無信号入力時に比較して、パルス信号ＳＣのデューティは増加し、パルス信号ＳＤ，Ｓｄのデューティは減少する。この結果、上述の第１入力条件が満足される期間は増えるので、信号Ｐはパルス幅変調されたパルスを含んだものになる。一方、上記第２入力条件は満足されなくなるので、信号Ｍはローレベルに固定されるようになる。この信号状態は、前述のスピーカＳＰのコーン紙が後方に駆動された状態に対応している。従って、この信号状態が継続すれば、即ち信号Ｍがローレベルを維持した状態が続けば、Ｄ級増幅器からスピーカＳＰに負の極性のＤＣ出力が供給されていること考えることができる。よって、ＤＣ出力を検出するためには、信号Ｐ，Ｍのローレベルが継続する時間を計測することが重要になる。

（２−２）ＤＣ検出部１５０を構成する計時部１５２の動作
次に、計時部１５２の動作を説明する。
概略的には、計時部１５２は、上記信号変換部１５１からの信号Ｐ又は信号Ｍの何れかが所定時間にわたってローレベル（所定レベル）を維持したことを検出することにより、ＤＣ出力を検出する。

図７を参照して詳細に説明する。いま、初期状態で信号Ｐ，Ｍがハイレベルであれば、これを非同期リセット端子に入力するＤ型フリップフロップ１５２Ａ〜１５２Ｄはリセット状態とされ、各Ｄ型フリップフロップの出力信号はローレベルとされ、論理和ゲート１５２Ｅは信号Ｄとしてローレベルを出力する。

この初期状態から、時刻ｔ１において、例えば信号Ｐがリセット解除を示すローレベル（所定レベル）に遷移すると、これを非同期リセット端子に入力するＤ型フリップフロップ１５２Ａ，１５２Ｂから構成される第１シフトレジスタは、クロック信号ＣＬＫに同期してデータの取り込みとデータ転送動作を開始する。

時刻ｔ２において、Ｄ型フリップフロップ１５２Ａは、信号Ｐがローレベルになってから１つ目のクロック信号ＣＬＫの立ち上がりエッジで電源レベル（ハイレベル）を取り込んでハイレベルの信号を出力する。Ｄ型フリップフロップ１５２Ｂは、Ｄ型フリップフロップ１５２Ａから出力されたハイレベルの信号を、次の時刻ｔ３における２つ目のクロック信号ＣＬＫの立ち上がりエッジで取り込んで、ハイレベルの信号を論理和ゲート１５２Ｅに出力する。論理和ゲート１５２Ｅは、Ｄ型フリップフロップ１５２Ｂから入力したハイレベルの信号に応答し、信号Ｄとしてハイレベルを出力する。

信号Ｍについても同様に、信号Ｍがローレベルになると、これを非同期リセット端子に入力するＤ型フリップフロップ１５２Ｃ，１５２Ｄから構成される第２シフトレジスタは、所定クロック信号ＣＬＫに同期してデータの取り込みと転送動作を開始する。そして、信号Ｍがローレベルになってから、２つ目のクロック信号ＣＬＫの立ち上がりエッジで、論理和ゲート１５２Ｅは信号Ｄとしてハイレベルを出力する。
このように、信号Ｐ，Ｍのいずれかがローレベルなり且つクロック信号ＣＬＫの１クロック分の時間が経過した後に、論理和ゲート１５２Ｅから信号Ｄとしてハイレベルが出力され、この信号ＤからＤＣ出力検出が把握される。

本実施形態では、クロック信号ＣＬＫの周波数を４０Ｈｚとしているので、クロック信号ＣＬＫの１つ目の立ち上がりエッジと２つ目の立ち上がりエッジとの間の時間は２５ｍｓとなる。従って、この場合、計時部１５２から出力される信号Ｄがハイレベルに遷移した時点では、信号Ｐまたは信号Ｍがローレベルに遷移してから２５ｍｓが経過していることになり、この信号Ｄから、前述の図５または図６に示す信号状態が２５ｍｓ以上にわたって維持されていることが把握され、ＤＣ出力が検出される。
従って、本Ｄ級増幅器の利用者は、信号ＤからＤＣ出力を把握することが可能になり、ＤＣ出力によるスピーカの破損を防止するための対策を適切に講じることが可能になる。

（第２実施形態）
次に、図８ないし図１１を参照して、本発明の第２実施形態を説明する。
図８に、本実施形態に係るＤ級増幅器の構成を示す。同図に示す本実施形態に係るＤ級増幅器は、アナログ入力信号の信号レベルに応じて２つの出力端子の一方から所定レベルの信号を出力すると共に他方からアナログ入力信号をパルス幅変調して得られたパルス信号を出力する所謂フィルタレス型のＤ級増幅器であり、その特徴部として、前記所定レベルが所定時間にわたって維持されたことを検出するための計時部１５２０を備える。

即ち、本実施形態に係るＤ級増幅器は、前述の図１に示す第１実施形態に係るＤ級増幅器の構成に対し、信号変換回路１５１０を更に備えると共に、駆動回路１３０に代えて駆動回路１３００を備え、ＤＣ検出部１５０に代えて計時部１５２０を備える。ここで、信号変換回路１５１０は、前述の図２に示す第１実施形態に係る信号変換部１５１からインバータ１５１Ｄ，１５１Ｊを省いた構成と同一であり、また、計時部１５２０は、前述の図２に示す第１実施形態に係る計時部１５２と同一である。

本Ｄ級増幅器の増幅動作は、概略的には、前述の第１実施形態のＤ級増幅器において、パルス信号Ｐ，Ｍを出力パルス信号ＯＵＴＰ，ＯＵＴＭとしたものと等価である。
具体的に説明する。無信号入力状態では、図９に示すように、正相信号ＳＣの波形と逆相信号ＳＤとの波形が一致し、且つ、パルス信号ＳＣ，ＳＤ及び出力パルス信号ＯＵＴＰ．ＯＵＴＭの各デューティが５０パーセントになるように三角波信号Ｔと正相信号ＳＡ及び逆相信号ＳＢとの関係が設定されている。

この無信号入力状態では、前述のように、出力パルス信号ＯＵＴＰ，ＯＵＴＭとして、信号変換回路１５１０の遅延部１５１Ｅの遅延時間ｔＤに相当する短いパルス幅（例えばデューティが１０パーセント）を有するパルスが三角波信号Ｔの周期で間欠的に出力される。従って、無信号入力時に出力パルス信号がハイレベルとなっている期間が極めて短いので、簡単な構成としながら、無信号入力時の電力損失を従来のものより大幅に低減することが可能になる。また、出力パルス信号ＯＵＴＰ，ＯＵＴＭにはキャリア周波数成分が常時存在するので、アナログ入力信号が無信号入力状態とその他の状態との間を移行する際に、キャリア周波数成分の出現／消失に起因したノイズの発生を防止することが可能になる。

続いて、アナログ入力信号の信号レベルＡＩＮ（＋）が上昇し、その逆極性のアナログ入力信号の信号レベルＡＩＮ（−）が低下した状態では、図１０に示すように、積分回路１１０から出力される正相信号ＳＡの信号レベルが低下すると共に逆相信号ＳＢの信号レベルが上昇し、逆相信号ＳＢの信号レベルが正相信号ＳＡの信号レベルを上回る。なお、図１０では、上述の遅延部１５１Ｅの遅延時間を無視している。

この結果、パルス幅変調回路１２０から出力されるパルス信号ＳＣのデューティが減少すると共に、パルス信号ＳＤのデューティが増加する。従って、前述の第１入力条件が満足されることがなくなるので、出力パルス信号ＯＵＴＰがローレベルに固定される。また、出力パルス信号ＯＵＴＭのパルス幅は、アナログ入力信号ＡＩＮの信号レベルに応じてパルス幅変調されたものとなる。

続いて、アナログ入力信号の信号レベルＡＩＮ（＋）が低下し、その逆極性のアナログ入力信号の信号レベルＡＩＮ（−）が上昇した状態では、図１１に示すように、積分回路１１０から出力される正相信号ＳＡの信号レベルが上昇すると共に逆相信号ＳＢの信号レベルが低下し、正相信号ＳＡの信号レベルが逆相信号ＳＢの信号レベルを上回る。なお、図１１でも、上述の遅延部１５１Ｅの遅延時間を無視している。

この結果、パルス信号ＳＣのデューティが増加すると共に、パルス信号ＳＤのデューティが減少する。従って、前述の第２入力条件が満足されることがなくなるので、出力パルス信号ＯＵＴＭがローレベルに固定される。また、出力パルス信号ＯＵＴＰのパルス幅は、アナログ入力信号ＡＩＮの信号レベルに応じてパルス幅変調されたものとなる。

以上のように、通常の増幅動作では、アナログ入力信号に応じて出力パルス信号ＯＵＴＰ，ＯＵＴＭのうちの一方がローレベルに固定され、他方がパルス幅変調されたパルスを含んだものとなる。このような出力パルス信号ＯＵＴＰ，ＯＵＴＭがスピーカＳＰに供給されると、スピーカの入力端子間に差電圧が発生し、スピーカが駆動される。

次に、計時部１５２０によるＤＣ検出動作を説明する。
この計時部１５２０の動作は、前述の第１実施形態に係るＤＣ検出部１５０の計時部１５２の動作と同一であり、第１実施形態の信号Ｐ，Ｍに対応する出力パルス信号ＯＵＴＰ，ＯＵＴＭのローレベルの継続時間を計時することによりＤＣ出力を検出する。即ち、計時部１５２０は、出力パルス信号ＯＵＴＰ，ＯＵＴＭのローレベル（所定レベル）が所定時間にわたって維持されたことを検出することにより、ＤＣ出力を検出する。

具体的には、ＤＣ検出部１５２０を構成する前述の図２に示すＤ型フリップフロップ１５２Ａ〜１５２Ｄから構成されるシフトレジスタは、出力パルス信号ＯＵＴＰ，ＯＵＴＭがリセット解除を示すローレベル（所定レベル）になると、所定クロック信号ＣＬＫに基づいて動作を開始し、出力パルス信号ＯＵＴＰ，ＯＵＴＭの何れかがローレベルになってからクロック信号ＣＬＫの２つ目の立ち上がりエッジで論理和ゲート１５２Ｅが信号Ｄとしてハイレベルを出力する。従って、前述の第１実施形態と同様に、ＤＣ出力を検出することが可能になる。

本実施形態に係るＤ級増幅器は、前述の第１実施形態に係るＤ級増幅器の出力端子Ｔ２１，Ｔ２２に接続されるローパスフィルタを使用することなく、スピーカＳＰを駆動することができる所謂フィルタレス型の増幅器として機能することができる。また、本実施形態によれば、この種の増幅器におけるＤＣ出力を、極めて簡単な構成（計時部１５２０）を追加するだけで検出することが可能になる。

以上、本発明の実施形態を説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で変形が可能である。例えば、上述の実施形態では、クロック信号ＣＬＫの周波数を４０Ｈｚとしたが、これに限定されない。また、上述の実施形態では、信号変換部１５１が遅延部１５１Ｅを備えるものとしたが、無信号入力時にキャリア周波数成分を残す必要がなければ、この遅延部１５１を省略してもよい。また、各信号の論理レベルは一例であり、上述の例に限定されない。例えば、第１実施形態の信号Ｐ，Ｍがアナログ入力信号の入力レベルに応じてローレベルになるものとしたが、これをハイレベルとし、このハイレベルが維持される時間を経時することにより、ＤＣ出力を検出してもよい。

本発明の第１実施形態に係るＤ級増幅器の構成を示す回路図である。本発明の第１実施形態に係るＤ級増幅器が備えたＤＣ検出部の構成を示す回路図である。本発明の第１実施形態に係るＤ級増幅器の増幅動作を説明するための波形図である。本発明の第１実施形態に係るＤ級増幅器の信号変換部の動作（無信号入力時）を説明するための波形図である。本発明の第１実施形態に係るＤ級増幅器の信号変換部の動作（入力信号レベル上昇時）を説明するための波形図である。本発明の第１実施形態に係るＤ級増幅器の信号変換部の動作（入力信号レベル低下時）を説明するための波形図である。本発明の第１実施形態に係るＤ級増幅器の計時部の動作を説明するための波形図である。本発明の第２実施形態に係るＤ級増幅器の構成を示す回路図である。本発明の第２実施形態に係るＤ級増幅器の動作（無信号入力時）を説明するための波形図である。本発明の第２実施形態に係るＤ級増幅器の動作（入力信号レベル上昇時）を説明するための波形図である。本発明の第２実施形態に係るＤ級増幅器の動作（入力信号レベル低下時）を説明するための波形図である。従来技術に係るＤ級増幅器の構成例を示す回路図である。

符号の説明

Ｒ１１，Ｒ１２；入力抵抗、Ｒ２１，Ｒ２２；帰還抵抗、１１０；積分回路、１２０；パルス幅変調回路、１３０；駆動回路、１４０；三角波発生回路、１５０；ＤＣ検出部、１５１；信号変換部、１５２；計時部、１３００；駆動回路、１５１０；信号変換回路、１５２０；計時部。

Claims

アナログ入力信号をパルス幅変調して該アナログ入力信号の信号レベルに応じてデューティが相補的に変化する第１及び第２パルス信号を生成するように構成されたＤ級増幅器であって、
前記第１及び第２パルス信号を前記アナログ入力信号の信号レベルの極性に応じて第１及び第２信号に変換し、変換の際、前記第１及び第２信号のいずれか一方の信号を所定レベルの信号とし、他方をパルス幅変調されたパルス信号として、前記第１及び第２信号のレベルを相補的に前記所定レベルとする信号変換部と、
前記第１及び第２信号の何れかが所定時間にわたって前記所定レベルを維持したことを検出するための計時部と
を備えたことを特徴とするＤ級増幅器。
前記信号変換部は、
第１論理回路部と第２論理回路部とを備え、
前記アナログ入力信号の信号レベルの極性が正または負の一方の極性であって、前記第１パルス信号が前記所定レベルとは相補的なレベルであり、かつ、前記第２パルス信号が前記所定レベルである第１入力条件を満たす場合に、
前記第２論理回路部は、前記第２信号を前記所定レベルの信号として出力し、
前記第１論理回路部は、前記第１信号をパルス幅変調されたパルス信号として出力し、
前記アナログ入力信号の信号レベルの極性が正または負の他方の極性であって、前記第１パルス信号が前記所定レベルであり、かつ、前記第２パルス信号が前記所定レベルとは相補的なレベルである、前記第１入力条件とは相補的な第２入力条件を満たす場合に、
前記第１論理回路部は、前記第１信号を前記所定レベルの信号として出力し、
前記第２論理回路部は、前記第２信号をパルス幅変調されたパルス信号として出力することを特徴とする請求項１記載のＤ級増幅器。
前記計時部は、
前記第１信号の信号レベルが前記所定レベルになったときに所定クロック信号に基づき動作を開始する第１シフトレジスタと、
前記第２信号の信号レベルが所定レベルになったときに所定クロック信号に基づき動作を開始する第２シフトレジスタと、
前記第１及び第２シフトレジスタの各出力信号の論理和を演算する論理和回路と
を備えたことを特徴とする請求項１または２の何れか１項記載のＤ級増幅器。
前記信号変換部は、
前記第１及び第２パルス信号の何れか一方を一定時間だけ遅延させる遅延部を更に備えたことを特徴とする請求項１ないし３の何れか１項記載のＤ級増幅器。
アナログ入力信号の信号レベルの極性が正の場合に、第１および第２の出力端子の一方から所定レベルの信号を出力すると共に他方からパルス幅変調されたパルス信号を出力し、アナログ信号の信号レベルの極性が負の場合に、前記他方から所定レベルの信号を出力すると共に前記一方からパルス幅変調されたパルス信号を出力するように構成されたＤ級増幅器であって、
前記所定レベルが所定時間にわたって維持されたことを検出するための計時部を備えた
ことを特徴とするＤ級増幅器。
前記計時部は、前記第１および第２の出力端子の一方から出力される信号が前記所定レ
ベルになったときにクロック信号に基づき動作を開始するシフトレジスタを備えたことを
特徴とする請求項５記載のＤ級増幅器。