JP4609808B2 - 半導体集積回路装置及び遅延ロックループ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、遅延ロックループ（ＤＬＬ）及び該ＤＬＬを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；ダブルデータレート）−Ｉ−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；シンクロナス・ダイナミックランダムアクセスメモリ）は、周波数１００ＭＨｚ〜１６６ＭＨｚの入力クロックに対し、転送速度２００Ｍ〜３００Ｍｂｐｓ（Mega bits/second）のデータ転送を行う仕様とされている。データ入力は、入力クロックの立ち上がりエッジと、立ち下がりエッジの両エッジに同期する仕様とされており、入力されたクロックを、そのまま、一本の遅延線（ディレイライン）に通すことによって、最小構成のＤＬＬで仕様を実現することができる。
【０００３】
図１８は、ＤＤＲ仕様対応のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；遅延ロックループ）の一例を示し、図１９は、そのタイミング動作を示す図である。
【０００４】
図１８を参照すると、このＤＬＬ３Ａは、差動（ディファレンシャル）モードで伝送される互いに相補のクロック信号ＣＬＫ、ＣＬＫＢを入力とし、単相（シングルエンド）モードの信号ＣＬＫ１を出力する入力バッファ１と、入力バッファ１からのクロック信号ＣＬＫ１を入力して遅延させて出力する遅延回路（ディレイライン）３１を備え、遅延回路３１は、互いに遅延時間の異なる複数の出力タップ（図示されない）のうち選択された一つの出力タップから、遅延させた信号を出力し、遅延時間が可変とされる。
【０００５】
遅延回路３１から出力される信号ＣＬＫＯＥをデータ出力用クロックとして、メモリセルアレイ（不図示）より読み出された２つのデータを入力して選択するマルチプレクサ（ＭＵＸ）４と、マルチプレクサ４の出力信号を入力しデータ出力信号ＤＱｊとしてデータ出力端子に出力する出力バッファ５と、遅延回路３１の出力信号ＣＬＫＯＥを選択信号として入力し、Ｈｉｇｈ又はＬｏｗレベルの信号を出力し、マルチプレクサ（ＭＵＸ）４と同一の遅延時間を有するダミーのマルチプレクサ（ＭＵＸ）３６と、ダミーのマルチプレクサ３６の出力を入力して、相補のＲＣＬＫ、ＲＣＬＫＢを出力し、出力バッファ５と同じ遅延時間を有するダミーのバッファ３７と、差動モードで伝送されたクロックＲＣＬＫ、ＲＣＬＫＢを入力して単相のクロック信号ＣＬＫＦＢＩを出力し、入力バッファ１と同じ遅延時間を有するダミーのバッファ３８と、入力バッファ１の出力信号ＣＬＫ１とダミーのバッファ３８の出力信号ＣＬＫＦＢＩとを入力し、これらの信号ＣＬＫ１とＣＬＫＦＢＩの位相差を検出する位相検知器３３と、位相検知器３３での位相検知結果により、位相の進み、遅れに従い、アップ又はダウンカウントするカウンタ３４と、を備えている。ダミーのマルチプレクサ（ＭＵＸ）３６は、Ｈｉｇｈレベル（ＶＤＤ電位）とＬｏｗレベル（ＶＳＳ電位）の固定値をデータとして入力し、このうちの一方を、入力される信号ＣＬＫＯＥを選択信号として、選択出力する。
【０００６】
このＤＬＬ３Ａにおいて、入力バッファ１の出力クロック信号ＣＬＫ１と、ダミーのバッファ３８の出力信号ＣＬＫＦＢＩの位相が一致するように、カウンタ３４の出力信号に基づき、遅延回路３１の出力タップの切替えが行われて、その遅延時間が調整され、図１９のタイミング図に示すように、ＤＤＲ−ＳＤＲＡＭの出力信号ＤＱｊは、クロックＣＬＫにロック（同期）する。
【０００７】
図１９を参照すると、信号ＣＬＫＯＥの立ち上がりのタイミングは、入力バッファ１の出力クロックＣＬＫ１の立ち上がりのタイミングから、遅延回路３１の遅延時間ｔｄ０分遅れる（図１９の矢線（１））。マルチプレクサ３６、バッファ３７、３８のそれぞれの遅延時間をｔｄ３、ｔｄ２、ｔｄ１とし、信号ＣＬＫＦＢＩの立ち上がりエッジは、信号ＣＬＫＯＥの立ち上がりのタイミングから、マルチプレクサ３６、バッファ３７、３８の遅延時間を加算した時間ｔｄ１＋ｔｄ２＋ｔｄ３遅れる（図１９の矢線（３））。
【０００８】
信号ＣＬＫＦＢＩの立ち上がりのタイミングは、現在の信号ＣＬＫＦＢＩの元となったクロックＣＬＫよりも１サイクル後のクロックＣＬＫ１の立ち上がりのタイミング（クロックＣＬＫのサイクルの開始時点から入力バッファ１の遅延時間ｔｄ１分遅れている）と一致するように制御されるため、入力クロックＣＬＫ（クロック周期＝ｔＣＫ）の立ち上がりのタイミングを基準に、信号ＣＬＫＦＢＩの立ち上がりのタイミングは、
ｔＣＫ＋ｔｄ１
となる。
【０００９】
したがって、クロックＣＬＫＯＥの立ち上がりエッジのタイミングは、
ｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）
＝ｔＣＫ−ｔｄ２−ｔｄ３
となる。
【００１０】
マルチプレクサ４を経由したデータ出力伝搬経路において、信号ＣＬＫＯＥの立ち上がりエッジからのマルチプレクサ４の出力までの伝搬遅延時間はｔｄ３、出力バッファ５の伝搬遅延時間がｔｄ２であることから（図１９の矢線（４））、データ出力信号ＤＱｊの出力タイミングは、
（ｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２
＝ｔＣＫ
すなわち、クロックＣＬＫの立ち上がり（クロックサイクルの開始点）とデータ出力信号ＤＱｊの出力のタイミングは一致する。
【００１１】
同様にして、信号ＣＬＫＯＥの立ち下がりのタイミングは、入力バッファ１の出力クロックＣＬＫ１の立ち下がりから遅延回路３１の遅延時間ｔｄ０分遅れる（図１９の矢線（２））。信号ＣＬＫＦＢＩの立ち下がりのタイミングは、その立ち上がりエッジから、クロックＣＬＫ１のパルス幅分遅れている（図１９の矢線（５））。信号ＣＬＫＯＥの立ち下がりエッジで、次のデータ出力信号ＤＱｊが出力され、そのタイミングは、クロックＣＬＫの立ち下がりのタイミング（ＣＬＫＢの立ち上がり）に同期して行われる。図１８に示す構成のＤＬＬ３Ａは、入力クロックと出力データとの位相を調整して同期させる回路であり、「入出力補償ＤＬＬ」ともいう。
【００１２】
ところで、ＤＤＲ−II−ＳＤＲＡＭの仕様では、クロック周波数２００〜３００ＭＨｚ（データ転送速度は４００〜６００Ｍｂｐｓ）と更に高速になる。メモリコントローラの動作マージン向上のため、入力クロックＣＬＫに対して、０度、１８０度の各位相に同期する仕様（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｉｏｎ：デューティサイクルコレクション、「ＤＣＣ」とも略記される）が検討されている。
【００１３】
ＤＤＲ−II−ＳＤＲＡＭ仕様のＤＬＬは、例えば図２０に示すように、０゜伝搬用のディレイライン（図１８の３１に対応）のほかに、１８０゜伝搬用のディレイライン３２と、１８０゜位相差生成用の２本のディレイライン２１、２２の計４本のディレイラインで構成される。すなわち、tＣＫ／２生成用のＤＬＬ２Ｂと、入力補償用のＤＬＬ３Ｂを備えている。
【００１４】
図２０を参照すると、tＣＫ／２生成用のＤＬＬ２Ｂは、クロック信号ＣＬＫ、ＣＬＫＢを入力する入力バッファ１からクロック信号ＣＬＫ１を入力とし、出力タップを切替えることで、出力信号の遅延時間が可変自在とされる遅延回路(ディレイライン)２１と、遅延回路２１からの出力信号ＣＬＫＨＦを入力とし、出力タップを切替えることで、出力信号ＣＬＫＦＢＨの遅延時間が可変自在とされる遅延回路２２と、クロック信号ＣＬＫ１と遅延回路２２の出力信号ＣＬＫＦＢＨとを入力し、信号ＣＬＫ１とＣＬＫＦＢＨの位相差を検出する位相検知器２３と、位相検知器２３の位相比較結果により、位相の進み、遅れに応じて、アップ又はダウンカウントするカウンタ２４と、を備え、位相検知器２３に入力される信号ＣＬＫＦＢＨと、信号ＣＬＫ１（信号ＣＬＫＦＢＨが生成されたＣＬＫ１のサイクルよりも後のサイクルのＣＬＫ１；クロックＣＬＫのクロック周期はｔＣＫ）の立ち上がりのタイミングが一致するように、遅延回路２１と遅延回路２２の出力タップが選択される。すなわち、遅延回路２１では、クロック信号ＣＬＫ１をｔｄ遅延させ、遅延回路２２でさらにｔｄ遅延させた信号ＣＬＫＦＢＨの立ち上がりのタイミングが、位相がＣＬＫ１の立ち上がりのタイミングと一致する場合、
ｔｄ＋ｔｄ＝ｔＣＫ
となり、これより、遅延回路２１、２２の遅延時間ｔｄは、
ｔｄ＝ｔＣＫ／２
となる。tＣＫ／２生成用のＤＬＬ２Ｂから出力されるクロック信号ＣＬＫＨＦの立ち上がりのタイミングは、クロック信号ＣＬＫ１の立ち上がりのタイミングから、クロック周期ｔＣＫの２分の１分遅れ、１８０゜位相差が生成される。
【００１５】
また入出力補償用のＤＬＬ３Ｂは、入力バッファ１の出力であるクロック信号ＣＬＫ１を入力とし、出力タップを切替えることで、出力信号ＯＵＴＲの遅延時間が可変自在とされる遅延回路３１と、遅延回路２１の出力信号ＣＬＫＨＦを入力とし、出力タップを切替えることで、出力信号ＯＵＴＦの遅延時間が可変自在とされる遅延回路３２と、遅延回路３１、３２の出力ＯＵＴＲ、ＯＵＴＦを入力し、信号ＯＵＴＲ、ＯＵＴＦの立ち上がりのタイミングで、パルスの立ち上がりエッジと立ち下がりのタイミングが規定される出力信号ＣＬＫＯＥを出力するマルチプレクサ（ＭＵＸ）３５Ｂと、マルチプレクサ（ＭＵＸ）３５Ｂの出力信号ＣＬＫＯＥ（データ出力用クロック）を選択信号として入力とし、クロックＣＬＫの１クロックサイクルあたり、二つのデータを選択出力するマルチプレクサ（ＭＵＸ）４と、マルチプレクサ（ＭＵＸ）４の出力を入力し、信号ＤＱｊとして出力する出力バッファ５と、マルチプレクサ（ＭＵＸ）３５Ｂの出力信号ＣＬＫＯＥを入力し、マルチプレクサ４と同一の遅延時間を有するダミーのマルチプレクサ（ＭＵＸ）３６と、マルチプレクサ（ＭＵＸ）３６の出力を入力し、相補信号ＲＣＬＫ、ＲＣＬＫＢを出力し、出力バッファ５と同じ遅延時間を有するダミーのバッファ３７と、相補信号ＲＣＬＫ、ＲＣＬＫＢを入力し、単相の信号ＣＬＫＦＢＩを出力し、入力バッファ１と同じ遅延時間を有するダミーのバッファ３８と、を備え、入力バッファ１の出力信号ＣＬＫ１とダミーのバッファ３８の出力信号ＣＬＫＦＢＩとを入力し、信号ＣＬＫ１とＣＬＫＦＢＩの位相差を検出する位相検知器３３と、位相検知器３３の出力によりアップ又はダウンカウントするカウンタ３４と、を備え、カウンタ３４の出力で、遅延回路３１、３２の出力タップの切り替えが行われ、遅延時間が調整される。ダミーのマルチプレクサ（ＭＵＸ）３６は、ＨｉｇｈとＬｏｗの固定値をデータとして入力し、このうちの一方を、入力される信号ＣＬＫＯＥを選択信号として、選択出力する。
【００１６】
図２１は、図２０に示した回路のタイミング動作を説明するための図である。図２１を参照して、図２０に示した回路の動作について説明する。入力バッファ１の出力ＣＬＫ１を入力する遅延回路３１は、クロック信号ＣＬＫ１を、時間ｔｄ０遅延させた信号ＯＵＴＲを出力する（図２１の矢線（２）参照）。クロック信号ＣＬＫ１をｔＣＫ／２（図２１の矢線（１）参照）遅延させた信号ＣＬＫＨＦを入力する遅延回路３２は、信号ＣＬＫＨＦを、ｔｄ０遅延させた信号ＯＵＴＦを出力し（図２１の矢線（３））、マルチプレクサ３５Ｂの出力信号ＣＬＫＯＥは、信号のＯＵＴＲの立ち上がりでＨｉｇｈレベルに立ち上がり（図２１の矢線（４））、信号ＯＵＴＦの立ち上がりでＬｏｗレベルとなる（図２１の矢線（５））。
【００１７】
マルチプレクサ４におけるデータの選択は、信号ＣＬＫＯＥの立ち上がりエッジと立ち下がりエッジで行われ、出力バッファ５から出力される信号ＤＱｊの出力タイミングは、クロック信号ＣＬＫの周期ｔＣＫの１／２周期単位で行われる。この動作について説明する。
【００１８】
マルチプレクサ３５Ｂから出力される、データ出力用クロックであるＣＬＫＯＥは、入力バッファ１の出力クロックＣＬＫ１の立ち上がりエッジから、遅延回路３１の遅延時間ｔｄ０だけ遅延して立ち上がり（ＯＵＴＲの立ち上がりのタイミング）、
ｔｄ０＋ｔＣＫ／２−ｔｄ０＝ｔＣＫ／２
のパルス幅を有する。信号ＣＬＫＯＥの立ち下がりのタイミングは、入力バッファ１の出力クロックＣＬＫ１の立ち上がりエッジから、
ｔＣＫ／２＋ｔｄ０
のタイミングとなる（ＯＵＴＦの立ち上がりのタイミング）。
【００１９】
マルチプレクサ３６、バッファ３７、３８の遅延時間をｔｄ３、ｔｄ２、ｔｄ１とし、信号ＣＬＫＦＢＩの立ち上がりエッジは、信号ＣＬＫＯＥの立ち上がりエッジから、マルチプレクサ３６、バッファ３７、３８の遅延時間を加算した時間ｔｄ１＋ｔｄ２＋ｔｄ３遅れている（図２１の矢線（６））。
【００２０】
信号ＣＬＫＦＢＩの立ち上がりのタイミングは、現在の信号ＣＬＫＦＢＩの元となったクロックＣＬＫよりも、ｎサイクル後（図２１では３サイクル後）のクロックＣＬＫ１の立ち上がりのタイミング（ただし、ＣＬＫ１は、クロックＣＬＫのサイクルの開始時点から入力バッファ１の遅延時間ｔｄ１分遅れている）と一致するように制御されるため、元となる入力クロックＣＬＫの立ち上がりのタイミングを基準として、信号ＣＬＫＦＢＩの立ち上がりのタイミングは、
ｎｔＣＫ＋ｔｄ１
となる。
【００２１】
したがって、クロックＣＬＫＯＥの立ち上がりのタイミングは、
ｎｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）
＝ｎｔＣＫ−ｔｄ２−ｔｄ３
となる。
【００２２】
マルチプレクサ４を経由したデータ出力伝搬経路において、ＣＬＫＯＥの立ち上がりエッジからのマルチプレクサ４の出力までの伝搬遅延時間はｔｄ３、出力バッファ５の伝搬遅延時間がｔｄ２であることから（図２１の矢線（７））、第１のデータ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２
＝ｎｔＣＫ
すなわち、クロックＣＬＫのクロックサイクルの開始時点（クロックＣＬＫの立ち上がり）と、データ出力信号ＤＱｊの出力タイミングは一致する。
【００２３】
また信号ＣＬＫＯＥの立ち下がりのタイミングは、その立ち上がりエッジからｔＣＫ／２遅れており、信号ＣＬＫＯＥの立ち下がりのタイミングは、
ｎｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）＋ｔＣＫ／２
＝ｎｔＣＫ−ｔｄ２−ｔｄ３＋ｔＣＫ／２
となる。
【００２４】
マルチプレクサ４を経由したデータ出力伝搬経路において、ＣＬＫＯＥの立ち下がりエッジからの伝搬遅延時間はｔｄ３、出力バッファ５の伝搬遅延時間がｔｄ２であることから（図２１の矢線（９））、第２のデータ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３＋ｔＣＫ／２）＋ｔｄ３＋ｔｄ２
＝ｎｔＣＫ＋ｔＣＫ／２
となり、したがって、第２のデータ出力信号ＤＱｊの出力タイミングは、クロックＣＬＫのクロックサイクルの開始時点から、ｔＣＫ／２のタイミングとなる。
【００２５】
以上により、図２１に示すように、デューティ比が５０％とは異なるクロックＣＬＫ／ＣＬＫＢのデューティコレクションが行われ、データウインドウ５０％の出力動作が行われる。
【００２６】
各遅延回路２１、２２、３１、３２は、図１４に示すような構成とされており、遅延回路の各タップＤ１、Ｄ２、Ｄ３と出力ノード間に接続されるスイッチ（トライステートインバータ、あるいはＣＭＯＳトランスファゲート）に対して、タップ制御信号Ｃ１、Ｃ２、Ｃ３により、その一つをオンとし、他をオフとすることで、選択される。
【００２７】
ここで、デューティサイクルコレクション機能についてさらに詳細に説明する。前述したように、図２０のtＣＫ／２生成用のＤＬＬ２Ｂは、デューティコレクション回路（ＤＣＣ）として作用する。
【００２８】
図１７に示すように、クロック発生源５２から供給されるクロックで駆動され、メモリコントローラ５０に対して、クロックに同期して、読み出しデータＤＱｊを出力する複数のクロック同期型メモリ５１１〜５１ｎを備えたシステム構成について説明する。図１６は、ＤＣＣ機能なしの場合と、ＤＣＣ機能有りの場合を比較して説明するための説明図である。
【００２９】
クロック発生源５２の近端のクロックＣＬＫは、デューティ比５０％であっても、遠端では、クロックスキュー（α）の存在により、クロックのデューティ比は５０％から変動する。
【００３０】
ＤＣＣ機能がないクロック同期型メモリでは、近端のＤＱｊのデータウインドウに、β％の変動がある場合、遠端のデータＤＱｊのデータウインドウのばらつきは、クロックのスキューの存在により、５０％±（α＋β）の変動が存在する。
【００３１】
これに対して、ＤＣＣ機能を備えている場合には、クロックのデューティ比は５０％とされ、近端のＤＱｊのデータウインドウは５０％となり、データウインドウにβ％の変動がある場合にも、遠端のＤＱｊのデータウインドウのばらつきは、５０％±βの変動となり、クロックスキューによる影響を除去、低減することができる。
【００３２】
【発明が解決しようとする課題】
ＤＤＲ−ＩＩでは、その動作サイクルの仕様が、ＤＤＲ−Ｉの半分の３．３ｎｓとされ、遅延回路等、ＤＬＬ内部を伝搬するクロック信号のパルスの幅は、最大１．７ｎｓと、ＤＤＲ−Ｉの半分と短い。このため、例えばＤＬＬの遅延回路を構成するトランジスタのしきい値ＶＴが高く、立ち上がり波形がなまると、出力信号はピークに達する前に立ち下がり始めるなどして、高いタイミング精度を保つことは困難となる。
【００３３】
そして、ＤＤＲ−ＩＩでは、遅延回路は４個設けられており、遅延回路の動作電流は、ＤＤＲ−Ｉの遅延回路の４倍となり、消費電力が増大する。
【００３４】
次に、図１４に示した構成の遅延回路は、インバータＩＮＶ１１，ＩＮＶ１２、…を縦続形態に接続し、出力タップを備えた構成とされる。図１４において、２つ直列に接続されたインバータが単位遅延回路をなしている。タップと出力ノード間に接続されるトライステートインバータＩＮＶ１７、ＩＮＶ１８、ＩＮＶ１９（あるいは、トランスファゲートであってもよい）は、それぞれカウンタからのタップ選択信号Ｃ１、Ｃ２、Ｃ３の論理値に従って、出力イネーブル、出力ディスエーブル（出力がハイインピーダンス状態）とされる。このように、タップ選択信号Ｃ１、Ｃ２、Ｃ３で出力タップを選択し、選択されたタップからクロックが出力される。
【００３５】
そして、図１８、図２０において、位相検知器３３（２３）は、クロックＣＬＫＦＢＩ（ＣＬＫＦＢＨ）と、基準クロックＣＬＫ１との位相の進み、遅れを検知し、カウンタ３４（２４）を更新している。そして、例えば装置のパワーダウン前後の誤判定を防ぐため、位相検知器３３（２３）では、信号ＣＬＫＦＢＩ（ＣＬＫＦＢＨ）のタイミングで検知する。遅延回路内を伝搬する信号が、タップから出力されるタイミングで、タップが切り替わると、データ出力用クロックＣＬＫＯＥに、ハザード、異常パルスが生じ、出力タイミングずれや、誤動作の可能性が生じる。これは、信号ＣＬＫＦＢＩ／ＣＬＫＦＢＨの遷移のタイミングで、カウンタ３４／２４のカウント値が変更され、タップが切り替わるためである。
【００３６】
図１５は、図１４に示した遅延回路のタップ切替時の動作を説明するための図である。図１５に示すように、信号がＤ１からＤ２を進行する間に、タップ選択信号Ｃ１、Ｃ２、Ｃ３のうち、Ｃ１がＨｉｇｈレベルからＬｏｗレベルに、Ｃ２がＬｏｗレベルからＨｉｇｈレベルに切り替わり、タップＤ１からＤ２に切替られると、出力信号に、ハザードが生じる。
【００３７】
図１８、図２０に示した入出力補償用ＤＬＬ３Ａ、３Ｂにおいて、遅延回路３１（３２）は、その信号の伝搬に、例えば２〜３ｎｓかかり、クロックサイクルが短い場合、遅延回路３１（３２）を信号が伝搬中に、タップが切り替えられる。また、図２０のｔＣＫ／２生成ＤＬＬ２Ｂでは、クロックサイクルの前半のＣＬＫ１、及びＣＬＫＨＦ信号が、遅延回路２１、２２を伝搬中に、タップの切替えが行われる。このため、遅延回路の出力信号にハザードが生じる。
【００３８】
したがって、本発明が解決しようとする課題は、消費電流の低減を図り、ＤＤＲ−ＩＩ仕様の装置に用いて好適とされるＤＬＬ及び半導体集積回路装置を提供することにある。
【００３９】
また本発明が解決しようとする課題は、タップ切替時のハザードの発生を抑止し、出力タイミングずれや誤動作を防止するＤＬＬ及び半導体集積回路装置を提供することにある。
【００４０】
【課題を解決するための手段】
課題を解決するための手段を提供する本発明に係るＤＬＬ装置は、その一つのアスペクトにおいて、入力信号を直列に接続された第１及び第２の遅延回路で遅延させた信号と、前記入力信号の位相が合うように、前記第１及び第２の遅延回路の遅延時間を調整することで、前記第１の遅延回路から、前記入力信号を前記入力信号の２分の１周期分、遅延させた信号を出力する遅延ロックループ装置において、前記入力信号を分周する分周回路を備え、前記分周回路の出力信号を前記第１及び第２の遅延回路で遅延させ、前記分周回路の出力信号と前記第２の遅延回路の出力信号の位相が合うように前記第１及び第２の遅延回路の遅延時間を調整する制御信号を出力する第１の遅延調整手段を備えている。
【００４１】
また本発明に係るＤＬＬ装置は、前記入力信号に基づき、データ出力用のクロック信号を生成し、複数のデータを選択出力するマルチプレクサに対して前記データ出力用のクロックを供給する第２の遅延ロックループ装置であって、前記分周回路の出力信号を入力して遅延させ第１の信号を出力する第３の遅延回路と、前記遅延ロックループ装置の出力信号を入力して遅延させ第２の信号を出力する第４の遅延回路と、前記第３及び第４の遅延回路からの前記第１及び第２の信号を入力し、前記第１及び第２の信号のそれぞれの立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定され、前記第１及び第２の信号の立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定される信号を、前記データ出力用のクロックとして出力する回路と、前記データ出力用のクロックを少なくとも前記マルチプレクサの遅延時間分遅延させた信号と、前記入力信号との位相が合うように、前記第３及び第４の遅延回路の遅延時間を調整する制御信号を出力する第２の遅延調整手段を備えている。さらに、本発明に係るＤＬＬ装置においては、前記第１の遅延調整手段からの制御信号を、前記第１の遅延回路の出力信号でラッチして前記第１及び第２の遅延回路に供給する第１のラッチ回路を備えた構成としてもよい。また、前記第２の遅延調整手段からの制御信号を、前記データ出力用のクロックでラッチして前記第３及び第４の遅延回路に供給する第２のラッチ回路を備えた構成としてもよい。
【００４２】
本発明は、他のアスペクトにおいて、クロック信号を入力する入力バッファと、前記入力バッファから出力されるクロック信号を入力し、前記入力したクロック信号を２分周して出力する分周回路と、前記分周回路から出力される分周クロックを入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第１の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第２の遅延回路と、前記分周クロックと、前記第２の遅延回路の出力との位相差を検出する位相検知器と、前記位相検知器の出力によりアップ、ダウンカウントし前記第１、第２の遅延回路の出力タップを切替える信号を出力する第１のカウンタと、を備えた第１の遅延ロックループ回路と、前記分周回路から出力される分周クロックを入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第３の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第４の遅延回路と、前記第３、第４の遅延回路の出力信号を入力し、立ち上がりと立ち下がりが、前記第３、第４の遅延回路のそれぞれの出力信号の立ち上がりのタイミングで規定されるとともに、前記第３、第４の遅延回路のそれぞれの出力信号の立ち下がりエッジで規定される信号を出力する第１のマルチプレクサと、前記第１のマルチプレクサの出力を入力して出力し、前記第１のマルチプレクサの出力を選択信号として、データを選択する第２のマルチプレクサと同一の遅延時間を有するダミーの第３のマルチプレクサと、前記第３のマルチプレクサの出力を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、前記第１のバッファの出力を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、を備え、前記入力バッファの出力と、前記ダミーのバッファの出力との位相差を検出する第２の位相検知器と、前記第２の位相検知器の出力によりアップ、ダウンカウントし、前記第３、第４の遅延回路の出力タップを切替える信号を出力する第２のカウンタと、を備えた第２の遅延ロックループ回路と、を備え、前記第２のマルチプレクサは、前記第１のマルチプレクサの出力信号を入力し、入力される複数のデータの一つを選択し、前記出力バッファが、前記第２のマルチプレクサの出力信号を入力して出力端子から出力する。
【００４３】
本発明は、さらに他のアスペクトにおいて、クロック信号を入力する入力バッファと、前記入力バッファから出力されるクロック信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第１の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第２の遅延回路と、前記入力バッファの出力クロックと、前記第２の遅延回路の出力との位相差を検出する位相検知器と、前記位相検知器の出力によりアップ、ダウンカウントし、前記第１、第２の遅延回路の出力タップを切替える信号を出力する第１のカウンタと、前記第１の遅延回路の出力信号をラッチ信号として入力して、前記第１のカウンタの出力をラッチし、前記第１、第２の遅延回路に供給する第１のアライナと、を備えた第１の遅延ロックループ回路と、前記入力バッファ回路から出力されるクロック信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第３の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第４の遅延回路と、前記第３、第４の遅延回路の出力信号を入力し、立ち上がりと立ち下がりが、前記第３、第４の遅延回路のそれぞれの出力信号の立ち上がりのタイミングで規定されるとともに、前記第３、第４の遅延回路のそれぞれの出力信号の立ち下がりエッジで規定される信号を出力する第１のマルチプレクサと、前記第１のマルチプレクサの出力を入力して出力し、前記第１のマルチプレクサの出力を選択信号として、データを選択する第２のマルチプレクサと同一の遅延時間を有するダミーの第３のマルチプレクサと、前記第３のマルチプレクサの出力を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、前記第１のバッファの出力を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、を備え、前記入力バッファの出力と、前記ダミーのバッファの出力との位相差を検出する第２の位相検知器と、第２の位相検知器の出力によりアップ、ダウンカウントし、前記第３、第４の遅延回路の出力タップを切替える信号を出力する第２のカウンタと、前記第２のマルチプレクサ回路の出力信号をラッチ信号として入力して、前記第２のカウンタの出力をラッチし、前記第３、第４の遅延回路に供給する第２のアライナと、を備えた第２の遅延ロックループ回路と、を備え、前記第２のマルチプレクサは、前記第１のマルチプレクサの出力信号を入力し、入力される複数のデータの一つを選択し、前記出力バッファが、前記第２のマルチプレクサの出力信号を入力して出力端子から出力する。
【００４４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その好ましい一実施の形態において、図１を参照すると、入力信号を直列に接続された第１及び第２の遅延回路（２１、２２）で遅延させた信号と、前記入力信号との位相が一致するように、第１、第２の遅延回路（２１、２２）の遅延時間を調整することで、第１の遅延回路（２１）から入力信号の２分の１周期分遅延させた信号を出力する、ＤＣＣ機能用の遅延ロックループ装置（２）において、前記入力信号を分周する分周回路（６）を備え、分周回路（６）の出力信号を、第１、第２の遅延回路（２１、２２）で遅延させ、分周回路（６）の出力信号と第２の遅延回路（２２）の出力信号の位相を合わせるように第１、第２の遅延回路（２１、２２）の遅延時間を調整する第１の遅延調整手段（２３、２４）を備えている。
【００４５】
さらに、入力信号に基づき、データ出力用のクロック信号（ＣＬＫＯＥ）を生成し、複数のデータを選択出力するマルチプレクサ（４）に対して前記データ出力用のクロック（ＣＬＫＯＥ）を供給する第２の遅延ロックループ装置（３）であって、分周回路（６）の出力信号を入力して遅延させ第１の信号（ＯＵＴＲ）を出力する第３の遅延回路（３１）と、前記遅延ロックループ装置（２）の出力信号を入力して遅延させ第２の信号（ＯＵＴＦ）を出力する第４の遅延回路（３２）と、第３、第４の遅延回路（３１、３２）からの第１、第２の信号（ＯＵＴＲ、ＯＵＴＦ）を入力し、第１、第２の信号のそれぞれの立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定され、第１、第２の信号のそれぞれの立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定される信号を、前記データ出力用のクロック（ＣＬＫＯＥ）として出力する回路（３５Ａ）と、データ出力用のクロック（ＣＬＫＯＥ）を少なくともマルチプレクサ（４）の遅延時間分遅延させた信号と、前記入力信号との位相が一致するように前記第３、第４の遅延回路の遅延時間を調整する第２の遅延調整手段（３３、３４）を備えている。
【００４６】
より詳細には、本発明に係る半導体集積回路装置は、その好ましい一実施の形態において、クロック信号（ＣＬＫ／ＣＬＫＢ）を入力する入力バッファ（１）と、入力バッファ（１）から出力されるクロック信号を入力し、入力したクロック信号を２分周した分周クロック（ＣＬＫ２）を出力する分周回路（６）と、分周回路（６）から出力される分周クロック（ＣＬＫ２）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、分周クロック（ＣＬＫ２）を遅延させた信号（ＣＬＫＨＦ）を出力する遅延回路（２１）と、遅延回路（２１）の出力信号（ＣＬＫＨＦ）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、出力信号（ＣＬＫＨＦ）を遅延させた信号（ＣＬＫＦＢＨ）を出力する遅延回路(２２)と、分周クロック（ＣＬＫ２）と、遅延回路（２２）の出力信号（ＣＬＫＦＢＨ）とを入力し、これらの信号の位相差を検出する位相検知器（２３)と、位相検知器（２３）の出力を受けて、位相の進み、遅れに従い、アップ又はダウンカウントし、第１、第２の遅延回路（２１，２２）の出力タップを切替える信号を出力するカウンタ（２４）と、を備えたＤＬＬ（ｔＣＫ／２生成ＤＬＬ）（２）を備えている。
【００４７】
さらに、本発明に係る半導体集積回路装置は、その好ましい一実施の形態において、分周回路（６）から出力される分周クロック（ＣＬＫ２）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、分周クロック（ＣＬＫ２）を遅延させた信号（ＯＵＴＲ）を出力する遅延回路（３１）と、遅延回路（２１）の出力信号（ＣＬＫＨＦ）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、信号（ＣＬＫＨＦ）を遅延させた信号（ＯＵＴＦ）を出力する遅延回路（３２）と、遅延回路（３１、３２）の出力信号（ＯＵＴＲ、ＯＵＴＦ）を入力し、パルスの立ち上がりと立ち下がりのタイミングが、出力信号（ＯＵＴＲ、ＯＵＴＦ）のそれぞれの立ち上がりエッジで規定される信号を出力するとともに、次のパルスの立ち上がりと立ち下がりのタイミングが、出力信号（ＯＵＴＲ、ＯＵＴＦ）のそれぞれの立ち下がりエッジで規定される信号を出力するマルチプレクサ（３５Ａ）と、マルチプレクサ（３５Ａ）の出力信号（ＣＬＫＯＥ）を入力し、マルチプレクサ（４）と同一の遅延時間を有するダミーのマルチプレクサ（３６）と、ダミーマルチプレクサ（３６）の出力信号を入力し、出力バッファ（５）と同じ遅延時間を有するダミーの第１のバッファ（３７）と、第１のバッファ（３７）の出力信号を入力し入力バッファ（１）と同じ遅延時間を有するダミーの第２のバッファ（３８）と、入力バッファ（１）の出力信号ＣＬＫ１と、ダミーの第２のバッファ（３８）の出力信号（ＣＬＫＦＢＩ）とを入力しこれらの信号の位相差を検出する位相検知器（３３）と、位相検知器（３３）の出力を受けて、位相の進み、遅れに従い、アップ、又はダウンカウントし、遅延回路（３１、３２）の出力タップを切替える信号を出力するカウンタ（３４）と、を備えたＤＬＬ（入出力補償ＤＬＬ）（３）と、を備えている。
【００４８】
マルチプレクサ（４）は、マルチプレクサ（３５Ａ）の出力信号（ＣＬＫＯＥ）を、データ出力用クロック信号として入力し、複数のデータ（４つのデータ）の一つを選択する。出力バッファ（５）はマルチプレクサ（４）の出力信号を入力して出力端子から出力する。
【００４９】
マルチプレクサ（３５Ａ）は、遅延回路（３１）の出力信号（ＯＵＴＲ）を入力し、出力信号(ＯＵＴＲ)の立ち上がりと立ち下がり遷移を検出し、あらかじめ定められた所定幅のパルスを出力する第１の信号生成回路（図１２の３０１、３０２、３０３）と、遅延回路（３２）の出力信号（ＯＵＴＦ）の立ち上がりと立ち下がり遷移を検出し、あらかじめ定められた所定幅のパルスを出力する第２の信号生成回路（図１２の３０９、３１０、３１１）と、高位側電源ＶＤＤと低位側電源ＧＮＤ間に直列に接続され、接続点から出力信号を出力する互いに逆導電型の第１、第２のトランジスタ（ＭＰ２１、ＭＮ２２）とを備え、第１の信号生成回路の出力の反転信号が第１のトランジスタ（ＭＰ２１）の制御端子に供給され、第２の信号生成回路の出力を遅延させた信号が第２のトランジスタ（ＭＮ２２）の制御端子に供給される。
【００５０】
本発明は、図６を参照すると、別の実施の形態において、図１８に示したＤＬＬの構成に、遅延回路（３１）から出力される信号（ＣＬＫＯＥ）をラッチタイミング信号として入力して、カウンタ（３４）から出力されるタップ選択信号をラッチし、遅延回路（３１）に供給するアライナ（３９）をさらに備えた構成としてもよい。
【００５１】
また、本発明は、さらに別の実施の形態において、図５を参照すると、遅延回路（２１）の出力信号（ＣＬＫＨＦ）をラッチタイミング信号として入力して、カウンタ（２４）から出力されるタップ選択信号をラッチし、遅延回路（２１、２２）に供給するアライナ（２５）を備え、マルチプレクサ（３５Ｂ）から出力される信号（ＣＬＫＯＥ）をラッチタイミング信号として入力して、カウンタ（３４）から出力されるタップ選択信号をラッチし、遅延回路（３１、３２）に供給するアライナ（３９）を備えた構成としてもよい。
【００５２】
本発明は、その一実施の形態において、図３を参照すると、入出力補償ＤＬＬ（３）の遅延回路（３１）を、粗調整の遅延回路（３１−１）と、前記粗調整の遅延回路（３１−１）の出力を入力とする微調整遅延回路（３１−２）と、粗調整の遅延回路（３１−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（３１−３）と、を備え、遅延回路（３２）を、粗調整の遅延回路（３２−１）と、粗調整の遅延回路（３２−１）の出力を入力とする微調整遅延回路（３２−２）と、粗調整の遅延回路（３２−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（３２−３）と、を備えた構成としてもよい。この場合、マルチプレクサ（３５−１）は、各微調整遅延回路から出力される第１乃至第４の信号（ＯＵＴＲ１、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＦ２）を入力し、第１、第４の信号（ＯＵＴＲ１、ＯＵＴＦ２）の立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるクロック信号と、第２、第３の信号（ＯＵＴＲ２、ＯＵＴＦ１）の立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるクロック信号を出力する。
【００５３】
ｔＣＫ／生成用のＤＬＬ（２）の遅延回路（２１）を、粗調整の遅延回路（２１−１）と、粗調整の遅延回路（２１−１）の出力を入力とする微調整遅延回路（２１−２）と、粗調整の遅延回路（２１−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（２１−３）と、微調整遅延回路（２１−２、２１−３）の出力信号を入力し、単相の信号を合成して出力するマルチプレクサ（２６−１）を備え、遅延回路（２２）を、粗調整の遅延回路（２２−１）と、粗調整の遅延回路（２２−１）の出力を入力とする微調整遅延回路（２２−２）と、粗調整の遅延回路（２２−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（２２−３）と、微調整遅延回路（２２−２、２２−３）の出力信号を入力し、単相の信号を合成して出力するマルチプレクサ（２６−２）を備えた構成としてもよい。
【００５４】
本発明は、その一実施の形態において、図３を参照すると、入力バッファ（１）からのクロック信号と、分周回路（６）からの分周クロックとのいずれかを選択して、第１の遅延回路（２１）、及び前記第１の位相検知器（２３）に供給する第１の切替スイッチ（ＳＷ１）を備えた構成としてもよい。また、入力バッファ（１）から出力されるクロック信号（ＣＬＫ１）とは相補のクロック信号（ＣＬＫ１Ｂ）を生成する第２の入力バッファ（１Ｂ）と、前記第２の入力バッファからのクロック信号を分周する第２の分周回路（６Ａ）と、前記第２の入力バッファからのクロック信号と、前記第２の分周回路からの分周クロックとのいずれかを選択して、前記第４の遅延回路に供給する第２の切替スイッチ（ＳＷ２）を備えた構成としてもよい。
【００５５】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明の一実施例は、図２０に示した従来の装置の回路構成に、入力バッファ１の出力信号ＣＬＫ１を２分周して出力する分周回路６をさらに備え、分周回路６で２分周されたクロックＣＬＫ２（周期＝２×ｔＣＫ）がｔＣＫ／２生成ＤＬＬ回路２の遅延回路２１、位相検知器２３、入出力補償ＤＬＬ回路３の遅延回路３１、位相検知器３３に供給されており、マルチプレクサ３５Ａは、遅延回路３１、３２の出力信号ＯＵＴＲ、ＯＵＴＦの立ち上がりと立ち下がりの両エッジで動作し、信号ＣＬＫＯＥ（データ出力用クロック）を出力する。マルチプレクサ３５Ａから出力される信号ＣＬＫＯＥは、信号ＯＵＴＲとＯＵＴＦのそれぞれの立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるパルスと、これに続いて、信号ＯＵＴＲとＯＵＴＦのそれぞれの立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるパルスからなる。これに対して、図２０に示したマルチプレクサ３５Ｂは、遅延回路３１、３２の出力信号ＯＵＴＲ、ＯＵＴＦの立ち上がりエッジで動作する。
【００５６】
より詳細には、図１を参照すると、不図示の入力端子に接続され、クロック信号ＣＬＫを入力する入力バッファ１と、入力バッファ１から出力されるクロック信号ＣＬＫを入力し、クロック信号ＣＬＫを２分周した分周クロックＣＬＫ２を出力する分周回路６と、ｔＣＫ／２生成ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）２と、入出力補償ＤＬＬ３と、マルチプレクサ４と、不図示のデータ出力端子に出力が接続されている出力バッファ５と、を備えている。
【００５７】
ｔＣＫ／２生成ＤＬＬ２は、分周回路６から出力される分周クロックＣＬＫ２を入力とし、複数の出力タップのうち選択された出力タップより、分周クロックＣＬＫ２を遅延させた信号ＣＬＫＨＦを出力する遅延回路２１と、遅延回路２１の出力信号ＣＬＫＨＦを入力とし、複数の出力タップのうち選択された出力タップより、信号ＣＬＫＨＦを遅延させた信号ＣＬＫＦＢＨを出力する遅延回路２２と、分周クロックＣＬＫ２と、遅延回路２２の出力信号ＣＬＫＦＢＨとの位相差を検出する位相検知器２３と、位相検知器２３の出力によりアップ、ダウンカウントし、遅延回路２１、２２の出力タップを切替えるタップ選択信号を出力するカウンタ２４と、を備える。カウンタ２４は、遅延回路２１、２２をさらに遅らせる必要がある場合には、例えばアップカウントして、より大な遅延時間の出力タップを選択するためのタップ選択信号を出力し、進ませる必要がある場合には、例えばダウンカウントして、より小な遅延時間の出力タップを選択するためのタップ選択信号を出力する。
【００５８】
入出力補償ＤＬＬ３は、分周回路６から出力される分周クロックＣＬＫ２を入力とし、複数の出力タップのうち選択された出力タップより、分周クロックＣＬＫ２を遅延させた信号ＯＵＴＲ（周期＝２×ｔＣＫ；但し、ｔＣＫはクロックＣＬＫの一周期）を出力する遅延回路３１と、遅延回路２１の出力信号ＣＬＫＨＦを入力とし、複数の出力タップのうち選択された出力タップより、信号ＣＬＫＨＦを遅延させた信号ＯＵＴＦ（周期＝２×ｔＣＫ）を出力する遅延回路３２と、遅延回路３１、３２の出力信号ＯＵＴＲ、ＯＵＴＦを入力し、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり、信号ＯＵＴＦの立ち上がりのタイミングで立ち下がり、つづいてＯＵＴＲの立ち下がりのタイミングで立ち上がり、ＯＵＴＦの立ち下がりのタイミングで立ち下がる信号ＣＬＫＯＥ（データ出力用クロック）を出力するマルチプレクサ３５Ａと、マルチプレクサ３５Ａの出力信号ＣＬＫＯＥを入力し、マルチプレクサ４と同一の遅延時間を有するダミーのマルチプレクサ３６と、マルチプレクサ３６の出力を入力し、出力バッファ５と同じ遅延時間を有するダミーのバッファ３７と、バッファ３７の相補出力ＲＣＬＫ、ＲＣＬＫＢを入力して単相の信号ＣＬＫＦＢＩを出力し、入力バッファ１と同じ遅延時間を有するダミーのバッファ３８と、入力バッファ１の出力ＣＬＫ１と、ダミーのバッファ３８の出力信号ＣＬＫＦＢＩとの位相差を検出する位相検知器３３と、位相検知器３３の出力によりアップ、ダウンカウントし、遅延回路３１、３２の出力タップを切替えるタップ選択信号を出力するカウンタ３４と、を備える。カウンタ３４は、遅延回路３１、３２をさらに遅らせる必要がある場合には、例えばアップカウントして、より大な遅延時間の出力タップを選択するためのタップ選択信号を出力し、進ませる必要がある場合には、例えばダウンカウントして、より小な遅延時間の出力タップを選択するためのタップ選択信号を出力する。
【００５９】
マルチプレクサ４は、マルチプレクサ３５Ａの出力信号ＣＬＫＯＥを入力し、各エッジ毎に４つのデータのうちの一つを順次選択し、出力バッファ５は、マルチプレクサ４の出力信号ＤＱｊを出力端子から出力する。マルチプレクサ４と同一の遅延時間を有するダミーのマルチプレクサ３６は、ＨｉｇｈレベルとＬｏｗレベルの固定値を入力し、信号ＣＬＫＯＥの立ち上がり、及び立ち下がりの遷移で選択出力する。
【００６０】
図２は、図１に示した回路の動作を説明するためのタイミング図である。図２を参照して、図１の回路の動作について説明する。
【００６１】
ｔＣＫ／２生成ＤＬＬ２において、遅延回路２１、２２は、分周クロックＣＬＫ２（クロックＣＬＫの２倍の周期）を遅延させ、遅延回路２２の出力信号ＣＬＫＦＢＨのエッジが、分周クロックＣＬＫ２のエッジと一致するように調整される。
【００６２】
遅延回路２１、２２の遅延時間をｔｄとすると、
２ｔｄ＝ｔＣＫ
とされ、信号ＣＬＫＨＦは、分周クロックＣＬＫ２からｔＣＫ／２遅れた、周期２×ｔＣＫの信号である。
【００６３】
マルチプレクサ３５Ａは、分周クロックＣＬＫ２を遅延回路３１でｔｄ０遅延させた出力信号ＯＵＴＲと、遅延回路２１から出力されるＣＬＫＨＦ（周期２ｔＣＫ）を、遅延回路３２にて、ｔｄ０遅延させた出力信号ＯＵＴＦを入力し、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり、ＯＵＴＦの立ち上がりのタイミングで立ち下がり、信号ＯＵＴＲの立ち下がりのタイミングで立ち上がり、信号ＯＵＴＦの立ち下がりのタイミングで立ち下がる信号ＣＬＫＯＥ（データ出力用クロック）を出力する。この信号ＣＬＫＯＥのサイクルは、ｔＣＫとされる。なお、信号ＯＵＴＲ（周期は２×ｔＣＫ）のＨｉｇｈレベル期間と、信号ＯＵＴＲからｔＣＫ／２遅れた信号ＯＵＴＦ（周期は２×ｔＣＫ）の立ち上がりのタイミングは重なり、信号ＯＵＴＲの立ち下がりのタイミングと信号ＯＵＴＦのＨｉｇｈレベル期間は重なり、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり、信号ＯＵＴＦの立ち上がりのタイミングで立ち下がり、Ｈｉｇｈレベルの信号ＯＵＴＲの立ち下がりのタイミングで立ち上がり、ＨｉｇｈレベルのＯＵＴＦの立ち下がりのタイミングで立ち下がる、信号ＣＬＫＯＥが生成される。
【００６４】
クロックＣＬＫＯＥは、マルチプレクサ４と同一の遅延時間のマルチプレクサ３６、出力バッファ５と同一の遅延時間のバッファ３７、入力バッファ１と同一の遅延時間のバッファ３８を伝搬し、信号ＣＬＫＦＢＩとして、位相検知器３３に入力され、位相検知器３３でクロックＣＬＫ１と信号ＣＬＫＦＢＩとの位相差が検出され、位相検知器３３の出力に基づき、アップ、ダウンカウントするカウンタ３４を備え、カウンタ３４の出力に基づき、遅延回路３１、３２のタップの切替が行われる。
【００６５】
マルチプレクサ４は、データ出力用クロックをなす信号ＣＬＫＯＥの立ち上がり、立ち下がりのタイミングで出力するデータを切り替える。
【００６６】
信号ＣＬＫＨＦは、分周クロックＣＬＫ２の立ち上がりエッジから遅延回路２１の遅延時間ｔＣＫ／２遅れて立ち上がり（図２の矢線（１））、信号ＣＬＫＦＢＨは、信号ＣＬＫＨＦから、遅延回路２１の遅延時間ｔＣＫ／２遅れて遷移する（図２の矢線（２））。
【００６７】
信号ＯＵＴＲは、分周クロックＣＬＫ２の立ち上がりエッジから、遅延回路３１での遅延時間分遅れて立ち上がり（図２の矢線（３））、分周クロックＣＬＫ２の立ち下がりエッジから、遅延回路３１での遅延時間分遅れて立ち下がる（図２の矢線（５））。
【００６８】
信号ＯＵＴＦは、信号ＣＬＫＨＦの立ち上がりから、遅延回路３２での遅延時間分遅れて立ち上がり（図２の矢線（４））、信号ＣＬＫＨＦの立ち下がりから、遅延回路３２での遅延時間分遅れて立ち下がる（図２の矢線（６））。
【００６９】
データ出力用クロックＣＬＫＯＥは、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり（図２の矢線（７））、ｔＣＫ／２遅れた信号ＯＵＴＦの立ち上がりで立ち下がる（図２の矢線（８））。
【００７０】
つづいてデータ出力用クロックＣＬＫＯＥは、信号ＯＵＴＲの立ち下がりで立ち上がり（図２の矢線（９））、ｔＣＫ／２遅れた信号ＯＵＴＦの立ち下がりで立ち下がる（図２の矢線（１０））。
【００７１】
よって、データ出力用クロックＣＬＫＯＥのパルス幅は、
ｔｄ０＋ｔＣＫ／２−ｔｄ０＝ｔＣＫ／２
となる。
【００７２】
マルチプレクサ３６、バッファ３７、３８のそれぞれの遅延時間をｔｄ３、ｔｄ２、ｔｄ１とした場合、信号ＣＬＫＦＢＩの立ち上がりエッジは、信号ＣＬＫＯＥの立ち上がりエッジから、マルチプレクサ３６、バッファ３７、３８の遅延時間を加算した時間ｔｄ１＋ｔｄ２＋ｔｄ３分遅れている（図２の（１１）参照）。
【００７３】
信号ＣＬＫＦＢＩの立ち上がりエッジは、現在の信号ＣＬＫＦＢＩの元となったクロックＣＬＫよりも、ｎサイクル後のクロックＣＬＫ１の立ち上がりエッジ（クロックＣＬＫのサイクルの開始時点から入力バッファ１の遅延時間ｔｄ１分遅れている）と一致するように制御されているため、元となる入力クロックＣＬＫの立ち上がりのタイミングを基準として、信号ＣＬＫＦＢＩの立ち上がりエッジは、
ｎｔＣＫ＋ｔｄ１
となる。
【００７４】
したがって、信号ＣＬＫＯＥの立ち上がりエッジのタイミングは、
ｎｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）
＝ｎｔＣＫ−ｔｄ２−ｔｄ３
となる。
【００７５】
マルチプレクサ４を経由したデータ出力伝搬経路において、信号ＣＬＫＯＥの立ち上がりエッジから、マルチプレクサ４の出力の遅延時間はｔｄ３、出力バッファ５の遅延時間がｔｄ２であることから（図２の（１２））、データ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２
＝ｎｔＣＫ
すなわち、クロックＣＬＫのクロックサイクルの開始時点（クロックＣＬＫの立ち上がり）とデータ出力信号ＤＱｊの出力タイミングが一致する。
【００７６】
またクロックＣＬＫＯＥの立ち下がりエッジのタイミングは、立ち上がりエッジからｔＣＫ／２遅れており、次の第２データ出力信号ＤＱｊの出力タイミングは、クロックＣＬＫのクロックサイクルの開始時点から、ｔＣＫ／２のタイミングとなる（図２の（１４））。
【００７７】
さらに、次のクロックＣＬＫＯＥの立ち上がりエッジから（前回の立ち上がりからｔＣＫ遅れる）、マルチプレクサ４を経由したデータ出力伝搬経路において、マルチプレクサ４の出力の遅延時間はｔｄ３、出力バッファ５の遅延時間がｔｄ２であることから、第３のデータ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２＋ｔＣＫ
＝ｎｔＣＫ＋ｔＣＫ
となり、クロックＣＬＫの次のクロックサイクルの開始時点のタイミングとなる（図２の（１６））。
【００７８】
またクロックＣＬＫＯＥの立ち下がりエッジのタイミングは、立ち上がりエッジからｔＣＫ／２遅れており、第４のデータ出力信号ＤＱｊの出力タイミングは、クロックＣＬＫの次のクロックサイクルの開始時点から、ｔＣＫ／２のタイミングとなる（図２の（１８））。以上により、図２に示した通りの動作が行われる。
【００７９】
図２に示すように、クロックＣＬＫの２クロックサイクルに、信号ＣＬＫＯＥに基づき、４つのデータ出力信号が出力され、各データ出力期間は等しくｔＣＫ／２とされる。
【００８０】
次に、本発明の第２の実施例について説明する。図３は、本発明の第２の実施例の構成を示す図である。図３を参照すると、この実施例では、ｔＣＫ／２生成ＤＬＬ２において、入力クロックＣＬＫ１を分周回路６で２分周したクロック、または通常（分周しない）クロックをスイッチＳＷ１で切替えて使用可能としており、入出力補償ＤＬＬ３においても、入力クロックＣＬＫ１Ｂ（クロックＣＬＫ１の相補信号）を分周回路６Ａで２分周したクロック、または通常（分周しない）クロックを、スイッチＳＷ２で、切替えて使用可能としている。また入出力補償ＤＬＬ３においては、デューティコレクション（ＤＣＣ）機能を通さないように、スイッチＳＷ４で選択することもできる。以下、図１に示した実施例との相違点について説明する。
【００８１】
ｔＣＫ／２生成ＤＬＬ２において、図１の遅延回路２１は、粗遅延回路（ＣＤＬ）２１−１と、粗遅延回路（ＣＤＬ）２１−１の出力信号を入力とする微調遅延回路２１−２と、粗遅延回路（ＣＤＬ）２１−１の出力信号をインバータ２７−１で反転した信号を入力とする微調遅延回路２１−３を備え、微調遅延回路２１−２、２１−３の出力ＯＵＴＡ１、ＯＵＴＡ２は、マルチプレクサ２６−１に入力されて単相（シングルエンド）の信号ＣＬＫＨＦとして出力される。図１の遅延回路２２も、粗遅延回路（ＣＤＬ）２２−１と、粗遅延回路（ＣＤＬ）２２−１の出力の正転出力と、インバータ２７−２による反転出力を入力とする微調遅延回路２２−２、２２−３を備えて構成され、微調遅延回路２２−２、２２−３の出力ＯＵＴＢ１、ＯＵＴＢ２はマルチプレクサ２６−２に入力されて、単相（シングルエンド）の信号ＣＬＫＦＢＨとして出力され、位相検知器２３に入力される。
【００８２】
位相検知器２３の出力を入力とするカウンタ２４は、粗遅延回路２１−１、２２−１と微調遅延回路２１−２、２１−３、２２−２、２２−３のタップの切替信号を出力する。
【００８３】
入出力補償ＤＬＬ回３においても、図１の遅延回路３１は、粗遅延回路（ＣＤＬ）３１−１と、粗遅延回路（ＣＤＬ）３１−１の出力の正転出力と、インバータ４０−１による反転出力を入力とする微調遅延回路３１−２、３１−３を備え、微調遅延回路３１−２、３１−３の出力ＯＵＴＲ１、ＯＵＴＲ２はマルチプレクサ３５−２で、単相の信号ＣＬＫＲＥＰとして出力される。図１の遅延回路３２も、粗遅延回路（ＣＤＬ）３２−１と、粗遅延回路（ＣＤＬ）３２−１の出力の正転出力と、インバータ４０−２による反転出力を入力とする微調遅延回路３２−２、３２−３を備え、微調遅延回路３２−２、３２−３の出力ＯＵＴＦ１、ＯＵＴＦ２は、微調遅延回路３１−２、３１−３の出力ＯＵＴＲ１、ＯＵＴＲ２とともに、マルチプレクサ３５−１に入力され、マルチプレクサ３５−１は、データ出力用のクロックＣＬＫＯＥを出力し、マルチプレクサ４に供給され、マルチプレクサ４では、データ出力用のクロックＣＬＫＯＥに基づき、データを選択出力し、出力バッファ５からデータＤＱｊを出力する。
【００８４】
マルチプレクサ３５−２は、信号ＯＵＴＲ１とＯＵＴＲ２を入力し、それぞれの立ち上がりエッジから、立ち上がりと立ち下がりのタイミングが規定される単相の信号ＣＬＫＲＥＰを出力し、信号ＣＬＫＲＥＰは、マルチプレクサ４と同一の遅延時間のダミーのマルチプレクサ３６に入力され、マルチプレクサ３６の出力信号は、出力バッファ５と同一の遅延時間のダミーのバッファ３７に入力され、相補クロックＲＣＬＫ、ＲＣＬＫＢを出力し、相補クロックＲＣＬＫ、ＲＣＬＫＢを入力し、入力バッファ１と同一の遅延時間のダミーのバッファ３８を備え、バッファ３８は単相の信号ＣＬＫＦＢＩを出力し、信号ＣＬＫＦＢＩは位相検知器３３に入力される。
【００８５】
位相検知器３３の出力を入力とするカウンタ３４は、粗遅延回路３１−１、３２−１と微調遅延回路３１−２、３１−３、３２−２、３２−３のタップの切替信号を出力する。
【００８６】
図３に示す構成において、ＤＣＣ機能を用いない場合、スイッチＳＷ４において、遅延回路３２−１の入力として、ｔＣＫ／２生成ＤＬＬ２から出力されるＣＬＫＨＦに接続せずに、スイッチＳＷ２の出力が選択される。入出力補償ＤＬＬ３においては、スイッチＳＷ２で分周回路６Ａの分周出力又は入力クロックＣＬＫＢ１Ｂが選択される。
【００８７】
なお、入力バッファ１Ｂは、入力バッファ１の入力端子と逆相入力とされ、出力は、入力バッファ１の出力ＣＬＫ１と逆相とされる。一方、ＤＣＣ機能を用いる場合、スイッチＳＷ４において、遅延回路３２−１の入力として、ｔＣＫ／２生成ＤＬＬ２から出力される信号ＣＬＫＨＦの正相、又は逆相信号が、スイッチＳＷ３で選択される。
【００８８】
ｔＣＫ／２生成ＤＬＬ２に入力されるクロックとして、スイッチＳＷ１で２分周クロックＣＬＫ２が選択された場合、入出力補償ＤＬＬ３でも、スイッチＳＷ２において、２分周クロックが選択される。この場合の、タイミング動作は、図４に示すようなものとなる。図２に示したように、信号ＯＵＴＲ、ＯＵＴＦの両エッジを用いる代わりに、本実施例では、図４に示すように、信号ＯＵＴＲ１、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＦ２が出力され、信号ＯＵＴＲ１、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＦ２の立ち上がりエッジを用いて信号ＣＬＫＯＥが作成される（図４の矢線（７）、（９）と、（１０）、（１１）参照）。
【００８９】
ｔＣＫ／２生成ＤＬＬ２で通常クロックが選択され、入出力補償ＤＬＬ３でも通常クロックが選択された場合の動作は、図２０に示したものと同様とされる。
【００９０】
スイッチＳＷ４で、Ｎｏ−ＤＣＣを選択し、ＤＣＣ機能が選択されない場合、入出力補償ＤＬＬ３のみが動作し、入出力補償ＤＬＬ３は、入力バッファ１からのクロックＣＬＫ１に対して、粗遅延回路３１−１と、微調整遅延回路３１−２、３１−３からなり、入力バッファ１Ｂからの逆相クロックＣＬＫ１Ｂに対して、粗遅延回路３２−１と、微調整遅延回路３２−２、３２−３からなるほかは、図１８に示した構成と基本的に同様とされる。
【００９１】
次に、本発明の第３の実施例について説明する。図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、この実施例は、図２０に示した構成に、カウンタ２４、３４からのタップ選択信号を、ラッチするラッチ回路（アライナ）２５、３９を備えたものである。
【００９２】
ｔＣＫ／２生成ＤＬＬ回路２′において、アライナ２５は、カウンタ２４からのタップ選択信号を、遅延回路２１の出力信号ＣＬＫＨＦの立ち上がりエッジでラッチする構成とされる。この実施例では、アライナ２５のラッチタイミングが重要であり、遅延回路２１の出力信号ＣＬＫＨＦの立ち上がりエッジを用いたことで、タップ切替において、ハザードフリーとされる。
【００９３】
信号ＣＬＫＨＦの立ち上がりエッジでアライナ２５はカウンタ２４からのタップ選択信号をラッチし、ラッチされた信号で遅延回路２１、２２のタップを切替るため、図１４を参照して説明したような、ハザードは生じない。すなわち、遅延回路２１の出力タップから出力される信号ＣＬＫＨＦの立ち上がり時には、遅延回路２１、２２には、図１４のタップ（Ｄ１〜Ｄ２）を伝搬するクロックパルスは存在せず（遅延回路２１では出力タップから出力され、遅延回路２２には、まさしく信号が入力されるところである）、この時点で、タップの切替を行っているためである。
【００９４】
入出力補償ＤＬＬ３′において、アライナ３９は、カウンタ３４からのタップ選択信号を、信号ＣＬＫＯＥでラッチする構成とされる。アライナ３９は、出力信号ＣＬＫＯＥの立ち上がりエッジでタップ選択信号をラッチし、ラッチされた信号で遅延回路３１、３２のタップを切替るため、図１３及び図１４を参照して説明したような、ハザードは生じない。すなわち、出力ＣＬＫＯＥの立ち上がり時には、信号ＯＵＴＲが、遅延回路３１から出力される時点であり、信号ＯＵＴＦはＯＵＴＲよりも遅れて出力されるため、遅延回路３１と遅延回路３２中には、タップを伝搬するクロックパルスは存在せず、この時点でタップの切替を行っているためである。アライナ２５、３９を備えた構成以外は、図２０に示したものと同様とされるため、説明は省略する。
【００９５】
次に、本発明の第４の実施例について説明する。図６は、本発明の第４の実施例の構成を示したものであり、図１８に示した構成に、カウンタ３４からのタップ選択信号をラッチするラッチ回路（アライナ）３９を備えたものである。
【００９６】
入出力補償ＤＬＬ３"において、アライナ３９は、カウンタ３４からのタップ選択信号を、遅延回路３１の出力信号ＣＬＫＯＥでラッチする構成とされる。
【００９７】
次に、本発明の第５の実施例について説明する。図７は、本発明の第５の実施例の構成を示す図である。図７を参照すると、この実施例は、図１に示した分周回路６を備えた構成において、ｔＣＫ／２生成ＤＬＬ２"、入出力補償ＤＬＬ３"において、カウンタ２４、３４からのタップ選択信号をラッチするラッチ回路（アライナ）２５、３９を備えている。遅延回路２１、２２、遅延回路３１、３２のタップ切替時に、ハザードは生じない。
【００９８】
図８は、上記した各実施例の入力バッファ１、１Ｂの構成の例を示す図である。図８（ａ）に示す入力バッファは、差動回路として構成され、ソースが共通接続されて、定電流源ＮチャネルＭＯＳトランジスタＭＮ１０３（活性化信号がゲートに接続され、スタンバイ時にオフとされる）に接続され、ゲートがそれぞれ差動入力端子ＩＮ１、ＩＮ２に接続された差動対トランジスタＭＮ１０１、ＭＮ１０２と、差動対トランジスタＭＮ１０１、ＭＮ１０２のドレインと電源ＶＤＤ間に接続されたカレントミラー回路ＭＰ１０１、ＭＰ１０２による能動負荷を備え、差動対トランジスタの出力端に接続され、波形整形を行うバッファをなすインバータＩＮＶ１０１を備えて構成されている。差動入力端子ＩＮ１、ＩＮ２に、差動クロックＣＬＫ、ＣＬＫＢが入力され、出力端子ＯＵＴから単相の信号ＣＬＫ１が出力される。
【００９９】
図８（ｂ）に示す入力バッファは、図８（ａ）の構成に、二つのＰチャネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４、二つのＮチャネルＭＯＳトランジスタＭＮ１０３、ＭＮ１０４を備えたものであり、入力の立ち上がりと立ち下がりの伝搬遅延時間差を小さくし、ウインドウ時間の規格に対するマージンを確保し、ＳＤＲＡＭの入力レシーバ回路に用いて好適とされる。
【０１００】
図８（ｂ）を参照すると、活性化信号がゲートに接続されるＮチャネルＭＯＳトランジスタＭＮ１０５に接続され、差動入力端子ＩＮ１、ＩＮ２にゲートが接続され、ソースが共通接続されて差動対を構成するトランジスタＭＮ１０１、ＭＮ１０２に、それぞれ並列にトランジスタＭＮ１０３、ＭＮ１０４を備え、カレントミラーを構成するＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２にそれぞれ並列にＰチャネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４を備え、ＮチャネルＭＯＳトランジスタＭＮ１０３、１０４のゲートは共通に接続され、ＮチャネルＭＯＳトランジスタＭＮ１０１のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４のゲートには、それぞれ、差動入力端子ＩＮ１、ＩＮ２に入力されている。差動入力端子ＩＮ１、ＩＮ２に、ＣＬＫ、ＣＬＫＢが入力され、出力端子ＯＵＴからＣＬＫ１が出力される。なお、図８（ｂ）に示す構成の詳細は、特許第３０６１１２６号公報が参照される。
【０１０１】
図９（ａ）は、図１の位相検知器２３（３３）の構成の一例を示す図である。分周クロックＣＬＫ２を入力とするインバータＩＮＶ２０１と、信号ＣＬＫＦＢＨを入力するインバータＩＮＶ２０２と、分周クロックＣＬＫ２をインバータＩＮＶ２０１で反転した信号と信号ＣＬＫＦＢＨをインバータＩＮＶ２０２で反転した信号を入力する否定論理積回路ＮＡＮＤ２０１と、分周クロックＣＬＫ２をオン状態のトランスファゲートＴＧ１で遅延させた信号と、信号ＣＬＫＦＢＨをインバータＩＮＶ２０２で反転した信号を入力するＮＡＮＤ２０２と、ＮＡＮＤ２０３及びＮＡＮＤ２０４からなるＲＳフリップフロップと、ＮＡＮＤ２０３の出力信号と、インバータＩＮＶ２０２の出力信号をインバータＩＮＶ２０３で反転した信号を入力するＮＡＮＤ２０５と、ＮＡＮＤ２０４の出力とインバータＩＮＶ２０３の出力信号を入力するＮＡＮＤ２０６と、ＮＡＮＤ２０７及びＮＡＮＤ２０８からなるＲＳフリップフロップとを備え、ＮＡＮＤ２０８の出力から検出信号ＵＰＨが出力される。位相検知器３３において、信号ＣＬＫＦＢＩとクロック信号ＣＬＫ１とが比較される場合、ＮＡＮＤ２０７の出力が、検出信号ＵＰＩとして用いられる。
【０１０２】
図９（ａ）の位相検知器は、帰還信号ＣＬＫＦＢＩ／ＣＬＫＦＢＨを基準に、入力側のクロック信号ＣＬＫ１/ＣＬＫ２の位相の遅れ、進みを検知し、検出信号ＵＰＩ／ＵＰＨを出力する構成とされている。信号ＣＬＫＦＢＨの立ち上がりエッジに対して分周クロックＣＬＫ２の立ち上がりエッジの位相が遅れている場合、信号ＵＰＨがＨｉｇｈとなり（図９（ｃ）参照）、これを受けたカウンタ２４（図１参照）では、例えばカウントアップして、遅延回路２１、２２（図１参照）での遅延量を増大させるように、遅延回路２１、２２のタップを切替えるためのタップ制御信号を出力する。また信号ＣＬＫＦＢＨの立ち上がりエッジに対して分周クロックＣＬＫ２の立ち上がりエッジの位相が進んでいる場合、ＵＰＨがＬｏｗとなり（図９（ｃ）参照）、カウンタ３４（図１参照）では、例えばカウントダウンし、遅延回路２１、２２（図１参照）での遅延量を減少させるように、遅延回路２１、２２のタップを切替えるためのタップ制御信号を出力する。
【０１０３】
信号ＣＬＫＦＢＩの立ち上がりエッジに対して、クロックＣＬＫ１の立ち下がりエッジの位相が進んでいる場合、ＵＰＩがＨｉｇｈとされ（図９（ｂ）参照）、これを受けたカウンタ３４（図１参照）は、遅延回路３１、３２（図１参照）の遅延量を増加させる。信号ＣＬＫＦＢＩの立ち上がりエッジに対してクロックＣＬＫ１の立ち下がりエッジの位相が進んでいる場合、ＵＰＩがＬｏｗとされ（図９（ｂ）参照）、カウンタ２４では、遅延回路２１、２２の遅延量を減少させるように、遅延回路２１、２２のタップの切替を制御する。
【０１０４】
図１０は、図１の分周回路６、図３の分周回路６Ａの構成の一例を示す図であり、図１０（ａ）に示すように、Ｄ型フリップフロップとインバータＩＮＶで２分周回路を構成したものである。図１０（ｂ）に示すように、Ｄ型フリップフロップは、クロックＣＬＫ１がＬｏｗレベルで出力イネーブルとなるクロックドインバータ５０１と、入力端と出力端が相互に接続された、インバータ５０２と、クロックＣＬＫ１がＨｉｇｈレベルで出力イネーブルとなるクロックドインバータ５０３とからなるマスターラッチ部と、クロックＣＬＫ１がＨｉｇｈレベル出力イネーブルとなるクロックドインバータ５０４と、入力端と出力端が相互に接続された、インバータ５０５と、クロックＣＬＫ１がＬｏｗレベルで出力イネーブルとなるクロックドインバータ５０６とからなるスレーブラッチ部とを備えて構成される。インバータ５０７は、Ｄ型フリップフロップの出力Ｑを反転してデータ入力端子Ｄに供給する。クロックＣＬＫ１がＬｏｗレベルのとき、マスターラッチ部のクロックドインバータ５０１がオンして、入力信号がインバータ５０２から出力され、クロックＣＬＫ１がＨｉｇｈレベルのとき、マスターラッチ部では、クロックドインバータ５０３がオンして、インバータ５０２、５０３がフリップフロップを構成して入力信号をラッチし、スレーブラッチ部のクロックドインバータ５０４がオンして、インバータ５０２の出力をインバータ５０４、５０５で反転した信号が出力される。
【０１０５】
図１１は、図５、図６、図７に示したアライナ２５、３９の１ビットデータ分の構成を示したものであり、Ｄ型フリップフロップとして構成される。図１１（ｂ）は、アライナ２５、３９の１ビットデータ分（カウンタ２４、３４の１ビット分）のマスタースレーブ方式のラッチ回路（フリップフロップ）の構成の一例を示したものである。このＤ型フリップフロップは、カウンタ出力を、信号ＣＬＫＨＦ/ＣＬＫＯＥの立ち上がりエッジでラッチする。すなわち、信号Ｇ（ＣＬＫＨＦ/ＣＬＫＯＥ）がＬｏｗレベルのとき、マスターラッチ部のクロックドインバータ６０１がオンして、データＤ（正転論理）がインバータ６０２から出力され、信号ＧがＨｉｇｈレベルのとき、マスターラッチ部では、クロックドインバータ６０３がオンして、インバータ６０２、６０３がフリップフロップを構成してデータをラッチし、スレーブラッチ部のクロックドインバータ６０４がオンして、インバータ６０２の出力をインバータ６０４、６０５で反転した信号が出力される。
【０１０６】
図１２は、図１のマルチプレクサ３５Ａの構成の一例を示す図である。図１２を参照すると、このマルチプレクサは、信号ＯＵＴＲと、信号ＯＵＴＲを遅延回路３０１とインバータ３０２とによって遅延反転させた信号と、を入力とする排他的否定論理和（ＥＸＮＯＲ）回路３０３と、ＥＸＮＯＲ回路３０３の出力を反転するインバータ３０４と、信号ＯＵＴＦと、信号ＯＵＴＦを遅延回路３０９とインバータ３１０とで遅延反転させた信号とを入力とするＥＸＮＯＲ回路３１１と、ＥＸＮＯＲ回路３１１の出力を反転するインバータ３１２と、電源ＶＤＤにソース端子が接続され、ゲート端子にインバータ３０４の出力端子が接続されたＰチャネルＭＯＳトランジスタＭＰ２１と、ＰチャネルＭＯＳトランジスタＭＰ２１のドレイン端子にドレイン端子が接続され、ゲート端子には、ＥＸＮＯＲ回路３１１の出力信号をトランジスタＭＰ２２、ＭＮ２３よりなるトランスファゲートで遅延させた信号が入力されるＮチャネルＭＯＳトランジスタＭＮ２２と、を備え、ＰチャネルＭＯＳトランジスタＭＰ２１のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２２のドレイン端子の接続点が出力端子ＯＵＴＯＥに接続され、データ出力用のクロック信号ＣＬＫＯＥ（図１参照）が出力される。
【０１０７】
さらに、電源ＶＤＤにソース端子が接続され、ゲート端子にインバータ３１２の出力が接続されたＰチャネルＭＯＳトランジスタＭＰ２３と、ＰチャネルＭＯＳトランジスタＭＰ２３のドレイン端子にドレイン端子が接続され、ゲート端子には、ＥＸＮＯＲ回路３０３の出力信号をトランジスタＭＰ２４、ＭＮ２５よりなるトランスファゲートで遅延させた信号が入力されるＮチャネルＭＯＳトランジスタＭＮ２４と、を備え、ＰチャネルＭＯＳトランジスタＭＰ２３のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２４のドレイン端子の接続点が出力端子ＯＵＴＯＥＢに接続され、信号ＣＬＫＯＥＢ（ＣＬＫＯＥの相補信号）が出力される。単相信号ＣＬＫＯＥを使い、ＣＬＫＯＥＢ（ＣＬＫＯＥの相補信号）を用いない場合、ＰチャネルＭＯＳトランジスタＭＰ２３とＮチャネルＭＯＳトランジスタＭＮ２４、トランジスタＭＰ２４、ＭＮ２５よりなるトランスファゲートの構成は省いてもよい。
【０１０８】
図１２に示したマルチプレクサの動作について説明する。このマルチプレクサは、信号ＯＵＴＲの立ち上がり時に、ＥＸＮＯＲ回路３０３から、遅延回路３０１とインバータ３０２の遅延時間で規定されるパルスが出力され、インバータ３０４で反転したＬＯＷレベルのパルス信号を受けたＰチャネルＭＯＳトランジスタＭＰ２１がオンして、出力端子ＯＵＴＯＥを電源電位ＶＤＤにまで引き上げてＨｉｇｈレベルとする。
【０１０９】
つづいて、信号ＯＵＴＦの立ち上がり時に、ＥＸＮＯＲ回路３１１から、遅延回路３０９とインバータ３１０の遅延時間でパルス幅が規定されるパルスが出力され、トランスファゲートで遅延させた信号がゲート端子に入力されるＮチャネルＭＯＳトランジスタＭＮ２２がオンして、出力端子ＯＵＴＯＥがＬｏｗレベルとされる。
【０１１０】
また信号ＯＵＴＲの立ち下がり時に、ＥＸＮＯＲ回路３０３から、遅延回路３０１とインバータ３０２の遅延時間のパルス幅のパルスが出力され、インバータ３０４で反転したＬＯＷレベルのパルスを入力とするＰチャネルＭＯＳトランジスタＭＰ２１がオンして、出力端子ＯＵＴＯＥはＨｉｇｈレベルとなる。
【０１１１】
信号ＯＵＴＦの立ち下がり時に、ＥＸＮＯＲ回路３１１から、遅延回路３０９とインバータ３１０の遅延時間のパルス幅が規定されるパルスが出力され、トランスファゲートで遅延させた信号がゲートに入力されるＮチャネルＭＯＳトランジスタＭＮ２２がオンして、出力端子ＯＵＴＯＥがＬｏｗレベルとされる。
【０１１２】
図１３は、図３のマルチプレクサ３５−１の構成の一例を示す図である。図１３を参照すると、電源ＶＤＤと電源ＶＳＳ間に縦積みに接続されたＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２を備え、ＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲート端子には、信号ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＲ１、ＯＵＴＦ１が入力されている。
【０１１３】
電源ＶＤＤと電源ＶＳＳ間に縦積に接続されたＰチャネルＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４を備え、ＰチャネルＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４のゲート端子には、信号ＯＵＴＲ１、ＯＵＴＦ２、ＯＵＴＲ２、ＯＵＴＦ２が入力されている。ＰチャネルＭＯＳトランジスタＭＰ２２のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２１のドレイン端子の接続点と、ＰチャネルＭＯＳトランジスタＭＰ２４のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２３のドレイン端子の接続点同士が互いに接続されて、インバータＩＮＶ２１の入力端子に入力されている。
【０１１４】
電源ＶＤＤと電源ＶＳＳ間に縦積に接続されたＰチャネルＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＮチャネルＭＯＳトランジスタＭＮ３１、ＭＮ３２を備え、ＰチャネルＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＮチャネルＭＯＳトランジスタＭＮ３１、ＭＮ３２のゲート端子には、信号ＯＵＴＦ１、ＯＵＴＲ１、ＯＵＴＦ２、ＯＵＴＲ１が入力される。
【０１１５】
電源ＶＤＤと電源ＶＳＳ間に縦積に接続されたＰチャネルＭＯＳトランジスタＭＰ３３、ＭＰ３４、ＮチャネルＭＯＳトランジスタＭＮ３３、ＭＮ３４を備え、ＰチャネルＭＯＳトランジスタＭＰ３３、ＭＰ３４、ＮチャネルＭＯＳトランジスタＭＮ３３、ＭＮ３４のゲート端子には、信号ＯＵＴＦ２、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＲ２が入力され、ＰチャネルＭＯＳトランジスタＭＰ３２のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ３１のドレイン端子の接続点と、ＰチャネルＭＯＳトランジスタＭＰ３４のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ３３のドレイン端子の接続点同士が互いに接続されて、インバータＩＮＶ３１の入力端子に入力されている。
【０１１６】
インバータＩＮＶ２１の出力信号はインバータＩＮＶ２２を介して、電源ＶＤＤにソース端子が接続されたＰチャネルＭＯＳトランジスタＭＰ２５のゲート端子に入力され、インバータＩＮＶ３１の出力信号はトランスファゲート（トランジスタＭＰ２６、ＭＮ２６からなり常時オン状態）を介して、ソース端子が電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭＮ２５のゲート端子に入力され、ＰチャネルＭＯＳトランジスタＭＰ２５のドレイン端子と、ＮチャネルＭＯＳトランジスタＭＮ２５のドレイン端子とが共通接続されて出力端子ＯＵＴＯＥに接続されている。
【０１１７】
インバータＩＮＶ３１の出力信号はインバータＩＮＶ３２を介して、電源ＶＤＤにソース端子が接続されたＰチャネルＭＯＳトランジスタＭＰ３５のゲート端子に入力され、インバータＩＮＶ２１の出力信号はトランスファゲート（トランジスタＭＰ３６、ＭＮ３６からなり常時オン状態）を介して、ソース端子が電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭＮ３５のゲート端子に入力され、ＰチャネルＭＯＳトランジスタＭＰ３５のドレイン端子と、ＮチャネルＭＯＳトランジスタＭＮ３５のドレイン端子とが共通接続されて、出力端子ＯＵＴＯＥＢに接続されている。ＣＬＫＯＥの相補信号ＣＬＫＯＥＢを使わない場合、ＰチャネルＭＯＳトランジスタＭＰ３５、ＮチャネルＭＯＳトランジスタＭＮ３５、インバータＩＮＶ３２、トランジスタＭＰ３６、ＭＮ３６は省略してよい。
【０１１８】
図１３に示したマルチプレクサの動作を以下に説明する。信号ＯＵＴＲ１の立ち上がり（信号ＯＵＴＦ１はＨｉｇｈレベル）で（図４の（７））、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２がオンし、ノードＮ１は放電され、インバータＩＮＶ２１、２２を介して伝達され、ＰチャネルＭＯＳトランジスタＭＰ２５のゲート端子にはＬｏｗレベルが印加され、出力端子ＯＵＴＯＥが充電され、信号ＣＬＫＯＥは立ち上がる。
【０１１９】
信号ＯＵＴＦ２の立ち上がり（信号ＯＵＴＲ１はＨｉｇｈレベル）で（図４の（９））、ＮチャネルＭＯＳトランジスタＭＮ３１、ＭＮ３２がオンし、ノードＮ２は放電され、インバータＩＮＶ３１で反転された信号が、トランスファゲート（ＭＮ２６、ＭＰ２６）を介して伝達され、ＮチャネルＭＯＳトランジスタＭＮ２５のゲート端子にはＨｉｇｈレベルが印加され、出力端子ＯＵＴＯＥが放電され、信号ＣＬＫＯＥは立ち下がる。
【０１２０】
信号ＯＵＴＲ２の立ち上がり（信号ＯＵＴＦ２はＨｉｇｈレベル）で（図４の（１０））、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４がオンし、ノードＮ１は放電され、インバータＩＮＶ２１，２２を介して、ＰチャネルＭＯＳトランジスタＭＰ２５のゲートにはＬｏｗレベルが印加され、ＯＵＴＯＥが充電され、信号ＣＬＫＯＥは立ち上がる。
【０１２１】
ＯＵＴＦ１の立ち上がり（ＯＵＴＲ２はＨｉｇｈレベル）で（図４の（１１））、ＮチャネルＭＯＳトランジスタＭＮ３３、ＭＮ２４がオンし、ノードＮ２は放電され、インバータＩＮＶ３１で反転された信号が、トランスファゲート（ＭＮ２６、ＭＰ２６）を介して伝達され、ＮチャネルＭＯＳトランジスタＭＮ２５のゲート端子にはＨｉｇｈレベルが印加され、出力端子ＯＵＴＯＥが放電され、信号ＣＬＫＯＥは立ち下がる。
【０１２２】
ノードＮ１は、信号ＯＵＴＲ２、ＯＵＴＦ１がともにＬｏｗレベルであるか、信号ＯＵＴＲ１、ＯＵＴＦ２がともにＬｏｗレベルであるときに充電され、このときＰチャネルＭＯＳトランジスタＭＰ２５はオフとされる。
【０１２３】
ノードＮ２は、信号ＯＵＴＦ１、ＯＵＴＲ１がともにＬｏｗレベルであるか、ＯＵＴＦ２、ＯＵＴＲ２がともにＬｏｗレベルであるときに充電され、このときＰチャネルＭＯＳトランジスタＭＰ３５はオフとされる。
【０１２４】
以上、本発明を、ＤＤＲ−ＳＤＲＡＭに適用した実施例に即して説明したが、本発明は、デューティコレクション機能を実現する任意のＤＬＬ、入力クロックと、出力クロックの位相を一致させる任意の用途のＤＬＬにも同様に適用される。上記実施例において、カウンタ２４、３５から、遅延回路２１、２２、遅延回路３１、３２に出力されるタップ選択信号を、常に１ビットのみが変化するグレイコード（Ｇｒｅｙ Ｃｏｄｅ）としてもよい。
【０１２５】
すなわち、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の請求項の発明の範囲で、当業者であれば、なし得るであろう各種、変形、修正を含むことは勿論である。
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、入力クロックを分周した信号で、ＤＣＣ機能のＤＬＬを構成したことにより、動作時の消費電流を低減する、という効果を奏する。
【０１２７】
本発明をＤＤＲ−ＳＤＲＡＭ等に実施した場合、動作時の消費電流を低減しながら、クロックスキュー等によるクロック信号のデューティのばらつきを補正し、正しい周期（例えばクロック周期（ｔＣＫ）の２分の１）で、データを出力することができる、という効果を奏する。
【０１２８】
さらに、本発明によれば、遅延回路のタップを選択するタップ選択信号をラッチする回路を設けたことにより、ＤＬＬの遅延回路のタップ切替時のハザードの発生を回避し、誤動作等を回避し、動作を安定なものとし、信頼性を特段に向上する、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の構成を示す図である。
【図２】 本発明の第１の実施例のタイミング動作を説明するための図である。
【図３】 本発明の第２の実施例の構成を示す図である。
【図４】 本発明の第２の実施例のタイミング動作を説明するための図である。
【図５】 本発明の第３の実施例の構成を示す図である。
【図６】 本発明の第４の実施例の構成を示す図である。
【図７】 本発明の第５の実施例の構成を示す図である。
【図８】 （ａ）、（ｂ）は本発明の実施例で用いられる入力バッファの構成を示す図である。
【図９】 （ａ）は、本発明の実施例で用いられる位相検知器の構成を示す図であり、（ｂ）、（ｃ）はその動作を説明する図である。
【図１０】 （ａ）、（ｂ）は本発明の実施例で用いられる分周回路の構成を示す図である。
【図１１】 （ａ）、（ｂ）は本発明の実施例で用いられるアライナの構成を示す図である。
【図１２】 本発明の第１の実施例で用いられるマルチプレクサの構成を示す図である。
【図１３】 本発明の第２の実施例で用いられるマルチプレクサの構成を示す図である。
【図１４】 遅延回路の構成の一部を示す図である。
【図１５】 遅延回路におけるタップ切替時のハザード発生を説明するための図である。
【図１６】 メモリシステムにおけるクロックスキューとＤＣＣ機能との関係を説明するための図である。
【図１７】 メモリシステムの構成を模式的に示す図である。
【図１８】 従来のＤＬＬ回路の構成を示す図である。
【図１９】 図１８の回路のタイミング動作を説明するための図である。
【図２０】 従来のＤＬＬ回路の構成を示す図である。
【図２１】 図２０の回路のタイミング動作を説明するための図である。
【符号の説明】
１、１Ｂ 入力バッファ
２、２′、２"、２Ｂ ｔＣＫ／２生成ＤＬＬ回路
３、３′、３"、３Ａ、３Ｂ 入出力補償ＤＬＬ回路
４ マルチプレクサ（データマルチプレクサ）
５ 出力バッファ
６、６Ａ 分周回路
１１−１、１１−２、１１−３ バッファ
２１ 遅延回路
２１−１ 粗遅延回路
２１−２、２１−３ 微調遅延回路
２２ 遅延回路
２２−１ 粗遅延回路
２２−２、２２−３ 微調遅延回路
２３ 位相検知器
２４ カウンタ
２５ アライナ
２６−１、２６−２ マルチプレクサ
２７−１、２７−２ インバータ
３１ 遅延回路
３１−１ 粗遅延回路
３１−２、３１−３ 微調遅延回路
３２ 遅延回路
３２−１ 粗遅延回路
３２−２、３２−３ 微調遅延回路
３３ 位相検知器
３４ カウンタ
３５、３５Ａ、３５Ｂ、３５−１、３５−２ マルチプレクサ
３６ マルチプレクサ
３７、３８ バッファ
３９ アライナ
４０−１、４０−２ インバータ
５０ メモリコントローラ
５１ メモリ
５２ クロック発生源
３０１、３０９ 遅延回路
３０２、３０４、３１０、３１２ インバータ
３０３、３１１ 排他的否定論理和回路
５０１、５０３、５０４、５０６、６０１、６０３、６０４、６０６ クロックドインバータ
５０２、５０５、６０２、６０５ インバータ
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、遅延ロックループ（ＤＬＬ）及び該ＤＬＬを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ；ダブルデータレート）−Ｉ−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；シンクロナス・ダイナミックランダムアクセスメモリ）は、周波数１００ＭＨｚ〜１６６ＭＨｚの入力クロックに対し、転送速度２００Ｍ〜３００Ｍｂｐｓ（Mega bits/second）のデータ転送を行う仕様とされている。データ入力は、入力クロックの立ち上がりエッジと、立ち下がりエッジの両エッジに同期する仕様とされており、入力されたクロックを、そのまま、一本の遅延線（ディレイライン）に通すことによって、最小構成のＤＬＬで仕様を実現することができる。
【０００３】
図１８は、ＤＤＲ仕様対応のＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ；遅延ロックループ）の一例を示し、図１９は、そのタイミング動作を示す図である。
【０００４】
図１８を参照すると、このＤＬＬ３Ａは、差動（ディファレンシャル）モードで伝送される互いに相補のクロック信号ＣＬＫ、ＣＬＫＢを入力とし、単相（シングルエンド）モードの信号ＣＬＫ１を出力する入力バッファ１と、入力バッファ１からのクロック信号ＣＬＫ１を入力して遅延させて出力する遅延回路（ディレイライン）３１を備え、遅延回路３１は、互いに遅延時間の異なる複数の出力タップ（図示されない）のうち選択された一つの出力タップから、遅延させた信号を出力し、遅延時間が可変とされる。
【０００５】
遅延回路３１から出力される信号ＣＬＫＯＥをデータ出力用クロックとして、メモリセルアレイ（不図示）より読み出された２つのデータを入力して選択するマルチプレクサ（ＭＵＸ）４と、マルチプレクサ４の出力信号を入力しデータ出力信号ＤＱｊとしてデータ出力端子に出力する出力バッファ５と、遅延回路３１の出力信号ＣＬＫＯＥを選択信号として入力し、Ｈｉｇｈ又はＬｏｗレベルの信号を出力し、マルチプレクサ（ＭＵＸ）４と同一の遅延時間を有するダミーのマルチプレクサ（ＭＵＸ）３６と、ダミーのマルチプレクサ３６の出力を入力して、相補のＲＣＬＫ、ＲＣＬＫＢを出力し、出力バッファ５と同じ遅延時間を有するダミーのバッファ３７と、差動モードで伝送されたクロックＲＣＬＫ、ＲＣＬＫＢを入力して単相のクロック信号ＣＬＫＦＢＩを出力し、入力バッファ１と同じ遅延時間を有するダミーのバッファ３８と、入力バッファ１の出力信号ＣＬＫ１とダミーのバッファ３８の出力信号ＣＬＫＦＢＩとを入力し、これらの信号ＣＬＫ１とＣＬＫＦＢＩの位相差を検出する位相検知器３３と、位相検知器３３での位相検知結果により、位相の進み、遅れに従い、アップ又はダウンカウントするカウンタ３４と、を備えている。ダミーのマルチプレクサ（ＭＵＸ）３６は、Ｈｉｇｈレベル（ＶＤＤ電位）とＬｏｗレベル（ＶＳＳ電位）の固定値をデータとして入力し、このうちの一方を、入力される信号ＣＬＫＯＥを選択信号として、選択出力する。
【０００６】
このＤＬＬ３Ａにおいて、入力バッファ１の出力クロック信号ＣＬＫ１と、ダミーのバッファ３８の出力信号ＣＬＫＦＢＩの位相が一致するように、カウンタ３４の出力信号に基づき、遅延回路３１の出力タップの切替えが行われて、その遅延時間が調整され、図１９のタイミング図に示すように、ＤＤＲ−ＳＤＲＡＭの出力信号ＤＱｊは、クロックＣＬＫにロック（同期）する。
【０００７】
図１９を参照すると、信号ＣＬＫＯＥの立ち上がりのタイミングは、入力バッファ１の出力クロックＣＬＫ１の立ち上がりのタイミングから、遅延回路３１の遅延時間ｔｄ０分遅れる（図１９の矢線（１））。マルチプレクサ３６、バッファ３７、３８のそれぞれの遅延時間をｔｄ３、ｔｄ２、ｔｄ１とし、信号ＣＬＫＦＢＩの立ち上がりエッジは、信号ＣＬＫＯＥの立ち上がりのタイミングから、マルチプレクサ３６、バッファ３７、３８の遅延時間を加算した時間ｔｄ１＋ｔｄ２＋ｔｄ３遅れる（図１９の矢線（３））。
【０００８】
信号ＣＬＫＦＢＩの立ち上がりのタイミングは、現在の信号ＣＬＫＦＢＩの元となったクロックＣＬＫよりも１サイクル後のクロックＣＬＫ１の立ち上がりのタイミング（クロックＣＬＫのサイクルの開始時点から入力バッファ１の遅延時間ｔｄ１分遅れている）と一致するように制御されるため、入力クロックＣＬＫ（クロック周期＝ｔＣＫ）の立ち上がりのタイミングを基準に、信号ＣＬＫＦＢＩの立ち上がりのタイミングは、
ｔＣＫ＋ｔｄ１
となる。
【０００９】
したがって、クロックＣＬＫＯＥの立ち上がりエッジのタイミングは、
ｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）
＝ｔＣＫ−ｔｄ２−ｔｄ３
となる。
【００１０】
マルチプレクサ４を経由したデータ出力伝搬経路において、信号ＣＬＫＯＥの立ち上がりエッジからのマルチプレクサ４の出力までの伝搬遅延時間はｔｄ３、出力バッファ５の伝搬遅延時間がｔｄ２であることから（図１９の矢線（４））、データ出力信号ＤＱｊの出力タイミングは、
（ｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２
＝ｔＣＫ
すなわち、クロックＣＬＫの立ち上がり（クロックサイクルの開始点）とデータ出力信号ＤＱｊの出力のタイミングは一致する。
【００１１】
同様にして、信号ＣＬＫＯＥの立ち下がりのタイミングは、入力バッファ１の出力クロックＣＬＫ１の立ち下がりから遅延回路３１の遅延時間ｔｄ０分遅れる（図１９の矢線（２））。信号ＣＬＫＦＢＩの立ち下がりのタイミングは、その立ち上がりエッジから、クロックＣＬＫ１のパルス幅分遅れている（図１９の矢線（５））。信号ＣＬＫＯＥの立ち下がりエッジで、次のデータ出力信号ＤＱｊが出力され、そのタイミングは、クロックＣＬＫの立ち下がりのタイミング（ＣＬＫＢの立ち上がり）に同期して行われる。図１８に示す構成のＤＬＬ３Ａは、入力クロックと出力データとの位相を調整して同期させる回路であり、「入出力補償ＤＬＬ」ともいう。
【００１２】
ところで、ＤＤＲ−II−ＳＤＲＡＭの仕様では、クロック周波数２００〜３００ＭＨｚ（データ転送速度は４００〜６００Ｍｂｐｓ）と更に高速になる。メモリコントローラの動作マージン向上のため、入力クロックＣＬＫに対して、０度、１８０度の各位相に同期する仕様（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｉｏｎ：デューティサイクルコレクション、「ＤＣＣ」とも略記される）が検討されている。
【００１３】
ＤＤＲ−II−ＳＤＲＡＭ仕様のＤＬＬは、例えば図２０に示すように、０゜伝搬用のディレイライン（図１８の３１に対応）のほかに、１８０゜伝搬用のディレイライン３２と、１８０゜位相差生成用の２本のディレイライン２１、２２の計４本のディレイラインで構成される。すなわち、tＣＫ／２生成用のＤＬＬ２Ｂと、入力補償用のＤＬＬ３Ｂを備えている。
【００１４】
図２０を参照すると、tＣＫ／２生成用のＤＬＬ２Ｂは、クロック信号ＣＬＫ、ＣＬＫＢを入力する入力バッファ１からクロック信号ＣＬＫ１を入力とし、出力タップを切替えることで、出力信号の遅延時間が可変自在とされる遅延回路(ディレイライン)２１と、遅延回路２１からの出力信号ＣＬＫＨＦを入力とし、出力タップを切替えることで、出力信号ＣＬＫＦＢＨの遅延時間が可変自在とされる遅延回路２２と、クロック信号ＣＬＫ１と遅延回路２２の出力信号ＣＬＫＦＢＨとを入力し、信号ＣＬＫ１とＣＬＫＦＢＨの位相差を検出する位相検知器２３と、位相検知器２３の位相比較結果により、位相の進み、遅れに応じて、アップ又はダウンカウントするカウンタ２４と、を備え、位相検知器２３に入力される信号ＣＬＫＦＢＨと、信号ＣＬＫ１（信号ＣＬＫＦＢＨが生成されたＣＬＫ１のサイクルよりも後のサイクルのＣＬＫ１；クロックＣＬＫのクロック周期はｔＣＫ）の立ち上がりのタイミングが一致するように、遅延回路２１と遅延回路２２の出力タップが選択される。すなわち、遅延回路２１では、クロック信号ＣＬＫ１をｔｄ遅延させ、遅延回路２２でさらにｔｄ遅延させた信号ＣＬＫＦＢＨの立ち上がりのタイミングが、位相がＣＬＫ１の立ち上がりのタイミングと一致する場合、
ｔｄ＋ｔｄ＝ｔＣＫ
となり、これより、遅延回路２１、２２の遅延時間ｔｄは、
ｔｄ＝ｔＣＫ／２
となる。tＣＫ／２生成用のＤＬＬ２Ｂから出力されるクロック信号ＣＬＫＨＦの立ち上がりのタイミングは、クロック信号ＣＬＫ１の立ち上がりのタイミングから、クロック周期ｔＣＫの２分の１分遅れ、１８０゜位相差が生成される。
【００１５】
また入出力補償用のＤＬＬ３Ｂは、入力バッファ１の出力であるクロック信号ＣＬＫ１を入力とし、出力タップを切替えることで、出力信号ＯＵＴＲの遅延時間が可変自在とされる遅延回路３１と、遅延回路２１の出力信号ＣＬＫＨＦを入力とし、出力タップを切替えることで、出力信号ＯＵＴＦの遅延時間が可変自在とされる遅延回路３２と、遅延回路３１、３２の出力ＯＵＴＲ、ＯＵＴＦを入力し、信号ＯＵＴＲ、ＯＵＴＦの立ち上がりのタイミングで、パルスの立ち上がりエッジと立ち下がりのタイミングが規定される出力信号ＣＬＫＯＥを出力するマルチプレクサ（ＭＵＸ）３５Ｂと、マルチプレクサ（ＭＵＸ）３５Ｂの出力信号ＣＬＫＯＥ（データ出力用クロック）を選択信号として入力とし、クロックＣＬＫの１クロックサイクルあたり、二つのデータを選択出力するマルチプレクサ（ＭＵＸ）４と、マルチプレクサ（ＭＵＸ）４の出力を入力し、信号ＤＱｊとして出力する出力バッファ５と、マルチプレクサ（ＭＵＸ）３５Ｂの出力信号ＣＬＫＯＥを入力し、マルチプレクサ４と同一の遅延時間を有するダミーのマルチプレクサ（ＭＵＸ）３６と、マルチプレクサ（ＭＵＸ）３６の出力を入力し、相補信号ＲＣＬＫ、ＲＣＬＫＢを出力し、出力バッファ５と同じ遅延時間を有するダミーのバッファ３７と、相補信号ＲＣＬＫ、ＲＣＬＫＢを入力し、単相の信号ＣＬＫＦＢＩを出力し、入力バッファ１と同じ遅延時間を有するダミーのバッファ３８と、を備え、入力バッファ１の出力信号ＣＬＫ１とダミーのバッファ３８の出力信号ＣＬＫＦＢＩとを入力し、信号ＣＬＫ１とＣＬＫＦＢＩの位相差を検出する位相検知器３３と、位相検知器３３の出力によりアップ又はダウンカウントするカウンタ３４と、を備え、カウンタ３４の出力で、遅延回路３１、３２の出力タップの切り替えが行われ、遅延時間が調整される。ダミーのマルチプレクサ（ＭＵＸ）３６は、ＨｉｇｈとＬｏｗの固定値をデータとして入力し、このうちの一方を、入力される信号ＣＬＫＯＥを選択信号として、選択出力する。
【００１６】
図２１は、図２０に示した回路のタイミング動作を説明するための図である。図２１を参照して、図２０に示した回路の動作について説明する。入力バッファ１の出力ＣＬＫ１を入力する遅延回路３１は、クロック信号ＣＬＫ１を、時間ｔｄ０遅延させた信号ＯＵＴＲを出力する（図２１の矢線（２）参照）。クロック信号ＣＬＫ１をｔＣＫ／２（図２１の矢線（１）参照）遅延させた信号ＣＬＫＨＦを入力する遅延回路３２は、信号ＣＬＫＨＦを、ｔｄ０遅延させた信号ＯＵＴＦを出力し（図２１の矢線（３））、マルチプレクサ３５Ｂの出力信号ＣＬＫＯＥは、信号のＯＵＴＲの立ち上がりでＨｉｇｈレベルに立ち上がり（図２１の矢線（４））、信号ＯＵＴＦの立ち上がりでＬｏｗレベルとなる（図２１の矢線（５））。
【００１７】
マルチプレクサ４におけるデータの選択は、信号ＣＬＫＯＥの立ち上がりエッジと立ち下がりエッジで行われ、出力バッファ５から出力される信号ＤＱｊの出力タイミングは、クロック信号ＣＬＫの周期ｔＣＫの１／２周期単位で行われる。この動作について説明する。
【００１８】
マルチプレクサ３５Ｂから出力される、データ出力用クロックであるＣＬＫＯＥは、入力バッファ１の出力クロックＣＬＫ１の立ち上がりエッジから、遅延回路３１の遅延時間ｔｄ０だけ遅延して立ち上がり（ＯＵＴＲの立ち上がりのタイミング）、
ｔｄ０＋ｔＣＫ／２−ｔｄ０＝ｔＣＫ／２
のパルス幅を有する。信号ＣＬＫＯＥの立ち下がりのタイミングは、入力バッファ１の出力クロックＣＬＫ１の立ち上がりエッジから、
ｔＣＫ／２＋ｔｄ０
のタイミングとなる（ＯＵＴＦの立ち上がりのタイミング）。
【００１９】
マルチプレクサ３６、バッファ３７、３８の遅延時間をｔｄ３、ｔｄ２、ｔｄ１とし、信号ＣＬＫＦＢＩの立ち上がりエッジは、信号ＣＬＫＯＥの立ち上がりエッジから、マルチプレクサ３６、バッファ３７、３８の遅延時間を加算した時間ｔｄ１＋ｔｄ２＋ｔｄ３遅れている（図２１の矢線（６））。
【００２０】
信号ＣＬＫＦＢＩの立ち上がりのタイミングは、現在の信号ＣＬＫＦＢＩの元となったクロックＣＬＫよりも、ｎサイクル後（図２１では３サイクル後）のクロックＣＬＫ１の立ち上がりのタイミング（ただし、ＣＬＫ１は、クロックＣＬＫのサイクルの開始時点から入力バッファ１の遅延時間ｔｄ１分遅れている）と一致するように制御されるため、元となる入力クロックＣＬＫの立ち上がりのタイミングを基準として、信号ＣＬＫＦＢＩの立ち上がりのタイミングは、
ｎｔＣＫ＋ｔｄ１
となる。
【００２１】
したがって、クロックＣＬＫＯＥの立ち上がりのタイミングは、
ｎｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）
＝ｎｔＣＫ−ｔｄ２−ｔｄ３
となる。
【００２２】
マルチプレクサ４を経由したデータ出力伝搬経路において、ＣＬＫＯＥの立ち上がりエッジからのマルチプレクサ４の出力までの伝搬遅延時間はｔｄ３、出力バッファ５の伝搬遅延時間がｔｄ２であることから（図２１の矢線（７））、第１のデータ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２
＝ｎｔＣＫ
すなわち、クロックＣＬＫのクロックサイクルの開始時点（クロックＣＬＫの立ち上がり）と、データ出力信号ＤＱｊの出力タイミングは一致する。
【００２３】
また信号ＣＬＫＯＥの立ち下がりのタイミングは、その立ち上がりエッジからｔＣＫ／２遅れており、信号ＣＬＫＯＥの立ち下がりのタイミングは、
ｎｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）＋ｔＣＫ／２
＝ｎｔＣＫ−ｔｄ２−ｔｄ３＋ｔＣＫ／２
となる。
【００２４】
マルチプレクサ４を経由したデータ出力伝搬経路において、ＣＬＫＯＥの立ち下がりエッジからの伝搬遅延時間はｔｄ３、出力バッファ５の伝搬遅延時間がｔｄ２であることから（図２１の矢線（９））、第２のデータ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３＋ｔＣＫ／２）＋ｔｄ３＋ｔｄ２
＝ｎｔＣＫ＋ｔＣＫ／２
となり、したがって、第２のデータ出力信号ＤＱｊの出力タイミングは、クロックＣＬＫのクロックサイクルの開始時点から、ｔＣＫ／２のタイミングとなる。
【００２５】
以上により、図２１に示すように、デューティ比が５０％とは異なるクロックＣＬＫ／ＣＬＫＢのデューティコレクションが行われ、データウインドウ５０％の出力動作が行われる。
【００２６】
各遅延回路２１、２２、３１、３２は、図１４に示すような構成とされており、遅延回路の各タップＤ１、Ｄ２、Ｄ３と出力ノード間に接続されるスイッチ（トライステートインバータ、あるいはＣＭＯＳトランスファゲート）に対して、タップ制御信号Ｃ１、Ｃ２、Ｃ３により、その一つをオンとし、他をオフとすることで、選択される。
【００２７】
ここで、デューティサイクルコレクション機能についてさらに詳細に説明する。前述したように、図２０のtＣＫ／２生成用のＤＬＬ２Ｂは、デューティコレクション回路（ＤＣＣ）として作用する。
【００２８】
図１７に示すように、クロック発生源５２から供給されるクロックで駆動され、メモリコントローラ５０に対して、クロックに同期して、読み出しデータＤＱｊを出力する複数のクロック同期型メモリ５１１〜５１ｎを備えたシステム構成について説明する。図１６は、ＤＣＣ機能なしの場合と、ＤＣＣ機能有りの場合を比較して説明するための説明図である。
【００２９】
クロック発生源５２の近端のクロックＣＬＫは、デューティ比５０％であっても、遠端では、クロックスキュー（α）の存在により、クロックのデューティ比は５０％から変動する。
【００３０】
ＤＣＣ機能がないクロック同期型メモリでは、近端のＤＱｊのデータウインドウに、β％の変動がある場合、遠端のデータＤＱｊのデータウインドウのばらつきは、クロックのスキューの存在により、５０％±（α＋β）の変動が存在する。
【００３１】
これに対して、ＤＣＣ機能を備えている場合には、クロックのデューティ比は５０％とされ、近端のＤＱｊのデータウインドウは５０％となり、データウインドウにβ％の変動がある場合にも、遠端のＤＱｊのデータウインドウのばらつきは、５０％±βの変動となり、クロックスキューによる影響を除去、低減することができる。
【００３２】
【発明が解決しようとする課題】
ＤＤＲ−ＩＩでは、その動作サイクルの仕様が、ＤＤＲ−Ｉの半分の３．３ｎｓとされ、遅延回路等、ＤＬＬ内部を伝搬するクロック信号のパルスの幅は、最大１．７ｎｓと、ＤＤＲ−Ｉの半分と短い。このため、例えばＤＬＬの遅延回路を構成するトランジスタのしきい値ＶＴが高く、立ち上がり波形がなまると、出力信号はピークに達する前に立ち下がり始めるなどして、高いタイミング精度を保つことは困難となる。
【００３３】
そして、ＤＤＲ−ＩＩでは、遅延回路は４個設けられており、遅延回路の動作電流は、ＤＤＲ−Ｉの遅延回路の４倍となり、消費電力が増大する。
【００３４】
次に、図１４に示した構成の遅延回路は、インバータＩＮＶ１１，ＩＮＶ１２、…を縦続形態に接続し、出力タップを備えた構成とされる。図１４において、２つ直列に接続されたインバータが単位遅延回路をなしている。タップと出力ノード間に接続されるトライステートインバータＩＮＶ１７、ＩＮＶ１８、ＩＮＶ１９（あるいは、トランスファゲートであってもよい）は、それぞれカウンタからのタップ選択信号Ｃ１、Ｃ２、Ｃ３の論理値に従って、出力イネーブル、出力ディスエーブル（出力がハイインピーダンス状態）とされる。このように、タップ選択信号Ｃ１、Ｃ２、Ｃ３で出力タップを選択し、選択されたタップからクロックが出力される。
【００３５】
そして、図１８、図２０において、位相検知器３３（２３）は、クロックＣＬＫＦＢＩ（ＣＬＫＦＢＨ）と、基準クロックＣＬＫ１との位相の進み、遅れを検知し、カウンタ３４（２４）を更新している。そして、例えば装置のパワーダウン前後の誤判定を防ぐため、位相検知器３３（２３）では、信号ＣＬＫＦＢＩ（ＣＬＫＦＢＨ）のタイミングで検知する。遅延回路内を伝搬する信号が、タップから出力されるタイミングで、タップが切り替わると、データ出力用クロックＣＬＫＯＥに、ハザード、異常パルスが生じ、出力タイミングずれや、誤動作の可能性が生じる。これは、信号ＣＬＫＦＢＩ／ＣＬＫＦＢＨの遷移のタイミングで、カウンタ３４／２４のカウント値が変更され、タップが切り替わるためである。
【００３６】
図１５は、図１４に示した遅延回路のタップ切替時の動作を説明するための図である。図１５に示すように、信号がＤ１からＤ２を進行する間に、タップ選択信号Ｃ１、Ｃ２、Ｃ３のうち、Ｃ１がＨｉｇｈレベルからＬｏｗレベルに、Ｃ２がＬｏｗレベルからＨｉｇｈレベルに切り替わり、タップＤ１からＤ２に切替られると、出力信号に、ハザードが生じる。
【００３７】
図１８、図２０に示した入出力補償用ＤＬＬ３Ａ、３Ｂにおいて、遅延回路３１（３２）は、その信号の伝搬に、例えば２〜３ｎｓかかり、クロックサイクルが短い場合、遅延回路３１（３２）を信号が伝搬中に、タップが切り替えられる。また、図２０のｔＣＫ／２生成ＤＬＬ２Ｂでは、クロックサイクルの前半のＣＬＫ１、及びＣＬＫＨＦ信号が、遅延回路２１、２２を伝搬中に、タップの切替えが行われる。このため、遅延回路の出力信号にハザードが生じる。
【００３８】
したがって、本発明が解決しようとする課題は、消費電流の低減を図り、ＤＤＲ−ＩＩ仕様の装置に用いて好適とされるＤＬＬ及び半導体集積回路装置を提供することにある。
【００３９】
また本発明が解決しようとする課題は、タップ切替時のハザードの発生を抑止し、出力タイミングずれや誤動作を防止するＤＬＬ及び半導体集積回路装置を提供することにある。
【００４０】
【課題を解決するための手段】
課題を解決するための手段を提供する本発明に係るＤＬＬ装置は、その一つのアスペクトにおいて、入力信号を直列に接続された第１及び第２の遅延回路で遅延させた信号と、前記入力信号の位相が合うように、前記第１及び第２の遅延回路の遅延時間を調整することで、前記第１の遅延回路から、前記入力信号を前記入力信号の２分の１周期分、遅延させた信号を出力する遅延ロックループ装置において、前記入力信号を分周する分周回路を備え、前記分周回路の出力信号を前記第１及び第２の遅延回路で遅延させ、前記分周回路の出力信号と前記第２の遅延回路の出力信号の位相が合うように前記第１及び第２の遅延回路の遅延時間を調整する制御信号を出力する第１の遅延調整手段を備えている。
【００４１】
また本発明に係るＤＬＬ装置は、前記入力信号に基づき、データ出力用のクロック信号を生成し、複数のデータを選択出力するマルチプレクサに対して前記データ出力用のクロックを供給する第２の遅延ロックループ装置であって、前記分周回路の出力信号を入力して遅延させ第１の信号を出力する第３の遅延回路と、前記遅延ロックループ装置の出力信号を入力して遅延させ第２の信号を出力する第４の遅延回路と、前記第３及び第４の遅延回路からの前記第１及び第２の信号を入力し、前記第１及び第２の信号のそれぞれの立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定され、前記第１及び第２の信号の立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定される信号を、前記データ出力用のクロックとして出力する回路と、前記データ出力用のクロックを少なくとも前記マルチプレクサの遅延時間分遅延させた信号と、前記入力信号との位相が合うように、前記第３及び第４の遅延回路の遅延時間を調整する制御信号を出力する第２の遅延調整手段を備えている。さらに、本発明に係るＤＬＬ装置においては、前記第１の遅延調整手段からの制御信号を、前記第１の遅延回路の出力信号でラッチして前記第１及び第２の遅延回路に供給する第１のラッチ回路を備えた構成としてもよい。また、前記第２の遅延調整手段からの制御信号を、前記データ出力用のクロックでラッチして前記第３及び第４の遅延回路に供給する第２のラッチ回路を備えた構成としてもよい。
【００４２】
本発明は、他のアスペクトにおいて、クロック信号を入力する入力バッファと、前記入力バッファから出力されるクロック信号を入力し、前記入力したクロック信号を２分周して出力する分周回路と、前記分周回路から出力される分周クロックを入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第１の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第２の遅延回路と、前記分周クロックと、前記第２の遅延回路の出力との位相差を検出する位相検知器と、前記位相検知器の出力によりアップ、ダウンカウントし前記第１、第２の遅延回路の出力タップを切替える信号を出力する第１のカウンタと、を備えた第１の遅延ロックループ回路と、前記分周回路から出力される分周クロックを入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第３の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第４の遅延回路と、前記第３、第４の遅延回路の出力信号を入力し、立ち上がりと立ち下がりが、前記第３、第４の遅延回路のそれぞれの出力信号の立ち上がりのタイミングで規定されるとともに、前記第３、第４の遅延回路のそれぞれの出力信号の立ち下がりエッジで規定される信号を出力する第１のマルチプレクサと、前記第１のマルチプレクサの出力を入力して出力し、前記第１のマルチプレクサの出力を選択信号として、データを選択する第２のマルチプレクサと同一の遅延時間を有するダミーの第３のマルチプレクサと、前記第３のマルチプレクサの出力を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、前記第１のバッファの出力を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、を備え、前記入力バッファの出力と、前記ダミーのバッファの出力との位相差を検出する第２の位相検知器と、前記第２の位相検知器の出力によりアップ、ダウンカウントし、前記第３、第４の遅延回路の出力タップを切替える信号を出力する第２のカウンタと、を備えた第２の遅延ロックループ回路と、を備え、前記第２のマルチプレクサは、前記第１のマルチプレクサの出力信号を入力し、入力される複数のデータの一つを選択し、前記出力バッファが、前記第２のマルチプレクサの出力信号を入力して出力端子から出力する。
【００４３】
本発明は、さらに他のアスペクトにおいて、クロック信号を入力する入力バッファと、前記入力バッファから出力されるクロック信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第１の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第２の遅延回路と、前記入力バッファの出力クロックと、前記第２の遅延回路の出力との位相差を検出する位相検知器と、前記位相検知器の出力によりアップ、ダウンカウントし、前記第１、第２の遅延回路の出力タップを切替える信号を出力する第１のカウンタと、前記第１の遅延回路の出力信号をラッチ信号として入力して、前記第１のカウンタの出力をラッチし、前記第１、第２の遅延回路に供給する第１のアライナと、を備えた第１の遅延ロックループ回路と、前記入力バッファ回路から出力されるクロック信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第３の遅延回路と、前記第１の遅延回路の出力信号を入力とし、複数の出力タップのうちから選択された出力タップから遅延させた信号を出力する第４の遅延回路と、前記第３、第４の遅延回路の出力信号を入力し、立ち上がりと立ち下がりが、前記第３、第４の遅延回路のそれぞれの出力信号の立ち上がりのタイミングで規定されるとともに、前記第３、第４の遅延回路のそれぞれの出力信号の立ち下がりエッジで規定される信号を出力する第１のマルチプレクサと、前記第１のマルチプレクサの出力を入力して出力し、前記第１のマルチプレクサの出力を選択信号として、データを選択する第２のマルチプレクサと同一の遅延時間を有するダミーの第３のマルチプレクサと、前記第３のマルチプレクサの出力を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、前記第１のバッファの出力を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、を備え、前記入力バッファの出力と、前記ダミーのバッファの出力との位相差を検出する第２の位相検知器と、第２の位相検知器の出力によりアップ、ダウンカウントし、前記第３、第４の遅延回路の出力タップを切替える信号を出力する第２のカウンタと、前記第２のマルチプレクサ回路の出力信号をラッチ信号として入力して、前記第２のカウンタの出力をラッチし、前記第３、第４の遅延回路に供給する第２のアライナと、を備えた第２の遅延ロックループ回路と、を備え、前記第２のマルチプレクサは、前記第１のマルチプレクサの出力信号を入力し、入力される複数のデータの一つを選択し、前記出力バッファが、前記第２のマルチプレクサの出力信号を入力して出力端子から出力する。
【００４４】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その好ましい一実施の形態において、図１を参照すると、入力信号を直列に接続された第１及び第２の遅延回路（２１、２２）で遅延させた信号と、前記入力信号との位相が一致するように、第１、第２の遅延回路（２１、２２）の遅延時間を調整することで、第１の遅延回路（２１）から入力信号の２分の１周期分遅延させた信号を出力する、ＤＣＣ機能用の遅延ロックループ装置（２）において、前記入力信号を分周する分周回路（６）を備え、分周回路（６）の出力信号を、第１、第２の遅延回路（２１、２２）で遅延させ、分周回路（６）の出力信号と第２の遅延回路（２２）の出力信号の位相を合わせるように第１、第２の遅延回路（２１、２２）の遅延時間を調整する第１の遅延調整手段（２３、２４）を備えている。
【００４５】
さらに、入力信号に基づき、データ出力用のクロック信号（ＣＬＫＯＥ）を生成し、複数のデータを選択出力するマルチプレクサ（４）に対して前記データ出力用のクロック（ＣＬＫＯＥ）を供給する第２の遅延ロックループ装置（３）であって、分周回路（６）の出力信号を入力して遅延させ第１の信号（ＯＵＴＲ）を出力する第３の遅延回路（３１）と、前記遅延ロックループ装置（２）の出力信号を入力して遅延させ第２の信号（ＯＵＴＦ）を出力する第４の遅延回路（３２）と、第３、第４の遅延回路（３１、３２）からの第１、第２の信号（ＯＵＴＲ、ＯＵＴＦ）を入力し、第１、第２の信号のそれぞれの立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定され、第１、第２の信号のそれぞれの立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定される信号を、前記データ出力用のクロック（ＣＬＫＯＥ）として出力する回路（３５Ａ）と、データ出力用のクロック（ＣＬＫＯＥ）を少なくともマルチプレクサ（４）の遅延時間分遅延させた信号と、前記入力信号との位相が一致するように前記第３、第４の遅延回路の遅延時間を調整する第２の遅延調整手段（３３、３４）を備えている。
【００４６】
より詳細には、本発明に係る半導体集積回路装置は、その好ましい一実施の形態において、クロック信号（ＣＬＫ／ＣＬＫＢ）を入力する入力バッファ（１）と、入力バッファ（１）から出力されるクロック信号を入力し、入力したクロック信号を２分周した分周クロック（ＣＬＫ２）を出力する分周回路（６）と、分周回路（６）から出力される分周クロック（ＣＬＫ２）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、分周クロック（ＣＬＫ２）を遅延させた信号（ＣＬＫＨＦ）を出力する遅延回路（２１）と、遅延回路（２１）の出力信号（ＣＬＫＨＦ）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、出力信号（ＣＬＫＨＦ）を遅延させた信号（ＣＬＫＦＢＨ）を出力する遅延回路(２２)と、分周クロック（ＣＬＫ２）と、遅延回路（２２）の出力信号（ＣＬＫＦＢＨ）とを入力し、これらの信号の位相差を検出する位相検知器（２３)と、位相検知器（２３）の出力を受けて、位相の進み、遅れに従い、アップ又はダウンカウントし、第１、第２の遅延回路（２１，２２）の出力タップを切替える信号を出力するカウンタ（２４）と、を備えたＤＬＬ（ｔＣＫ／２生成ＤＬＬ）（２）を備えている。
【００４７】
さらに、本発明に係る半導体集積回路装置は、その好ましい一実施の形態において、分周回路（６）から出力される分周クロック（ＣＬＫ２）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、分周クロック（ＣＬＫ２）を遅延させた信号（ＯＵＴＲ）を出力する遅延回路（３１）と、遅延回路（２１）の出力信号（ＣＬＫＨＦ）を入力とし、互いに異なる遅延時間の複数の出力タップのうち選択された出力タップより、信号（ＣＬＫＨＦ）を遅延させた信号（ＯＵＴＦ）を出力する遅延回路（３２）と、遅延回路（３１、３２）の出力信号（ＯＵＴＲ、ＯＵＴＦ）を入力し、パルスの立ち上がりと立ち下がりのタイミングが、出力信号（ＯＵＴＲ、ＯＵＴＦ）のそれぞれの立ち上がりエッジで規定される信号を出力するとともに、次のパルスの立ち上がりと立ち下がりのタイミングが、出力信号（ＯＵＴＲ、ＯＵＴＦ）のそれぞれの立ち下がりエッジで規定される信号を出力するマルチプレクサ（３５Ａ）と、マルチプレクサ（３５Ａ）の出力信号（ＣＬＫＯＥ）を入力し、マルチプレクサ（４）と同一の遅延時間を有するダミーのマルチプレクサ（３６）と、ダミーマルチプレクサ（３６）の出力信号を入力し、出力バッファ（５）と同じ遅延時間を有するダミーの第１のバッファ（３７）と、第１のバッファ（３７）の出力信号を入力し入力バッファ（１）と同じ遅延時間を有するダミーの第２のバッファ（３８）と、入力バッファ（１）の出力信号ＣＬＫ１と、ダミーの第２のバッファ（３８）の出力信号（ＣＬＫＦＢＩ）とを入力しこれらの信号の位相差を検出する位相検知器（３３）と、位相検知器（３３）の出力を受けて、位相の進み、遅れに従い、アップ、又はダウンカウントし、遅延回路（３１、３２）の出力タップを切替える信号を出力するカウンタ（３４）と、を備えたＤＬＬ（入出力補償ＤＬＬ）（３）と、を備えている。
【００４８】
マルチプレクサ（４）は、マルチプレクサ（３５Ａ）の出力信号（ＣＬＫＯＥ）を、データ出力用クロック信号として入力し、複数のデータ（４つのデータ）の一つを選択する。出力バッファ（５）はマルチプレクサ（４）の出力信号を入力して出力端子から出力する。
【００４９】
マルチプレクサ（３５Ａ）は、遅延回路（３１）の出力信号（ＯＵＴＲ）を入力し、出力信号(ＯＵＴＲ)の立ち上がりと立ち下がり遷移を検出し、あらかじめ定められた所定幅のパルスを出力する第１の信号生成回路（図１２の３０１、３０２、３０３）と、遅延回路（３２）の出力信号（ＯＵＴＦ）の立ち上がりと立ち下がり遷移を検出し、あらかじめ定められた所定幅のパルスを出力する第２の信号生成回路（図１２の３０９、３１０、３１１）と、高位側電源ＶＤＤと低位側電源ＧＮＤ間に直列に接続され、接続点から出力信号を出力する互いに逆導電型の第１、第２のトランジスタ（ＭＰ２１、ＭＮ２２）とを備え、第１の信号生成回路の出力の反転信号が第１のトランジスタ（ＭＰ２１）の制御端子に供給され、第２の信号生成回路の出力を遅延させた信号が第２のトランジスタ（ＭＮ２２）の制御端子に供給される。
【００５０】
本発明は、図６を参照すると、別の実施の形態において、図１８に示したＤＬＬの構成に、遅延回路（３１）から出力される信号（ＣＬＫＯＥ）をラッチタイミング信号として入力して、カウンタ（３４）から出力されるタップ選択信号をラッチし、遅延回路（３１）に供給するアライナ（３９）をさらに備えた構成としてもよい。
【００５１】
また、本発明は、さらに別の実施の形態において、図５を参照すると、遅延回路（２１）の出力信号（ＣＬＫＨＦ）をラッチタイミング信号として入力して、カウンタ（２４）から出力されるタップ選択信号をラッチし、遅延回路（２１、２２）に供給するアライナ（２５）を備え、マルチプレクサ（３５Ｂ）から出力される信号（ＣＬＫＯＥ）をラッチタイミング信号として入力して、カウンタ（３４）から出力されるタップ選択信号をラッチし、遅延回路（３１、３２）に供給するアライナ（３９）を備えた構成としてもよい。
【００５２】
本発明は、その一実施の形態において、図３を参照すると、入出力補償ＤＬＬ（３）の遅延回路（３１）を、粗調整の遅延回路（３１−１）と、前記粗調整の遅延回路（３１−１）の出力を入力とする微調整遅延回路（３１−２）と、粗調整の遅延回路（３１−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（３１−３）と、を備え、遅延回路（３２）を、粗調整の遅延回路（３２−１）と、粗調整の遅延回路（３２−１）の出力を入力とする微調整遅延回路（３２−２）と、粗調整の遅延回路（３２−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（３２−３）と、を備えた構成としてもよい。この場合、マルチプレクサ（３５−１）は、各微調整遅延回路から出力される第１乃至第４の信号（ＯＵＴＲ１、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＦ２）を入力し、第１、第４の信号（ＯＵＴＲ１、ＯＵＴＦ２）の立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるクロック信号と、第２、第３の信号（ＯＵＴＲ２、ＯＵＴＦ１）の立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるクロック信号を出力する。
【００５３】
ｔＣＫ／生成用のＤＬＬ（２）の遅延回路（２１）を、粗調整の遅延回路（２１−１）と、粗調整の遅延回路（２１−１）の出力を入力とする微調整遅延回路（２１−２）と、粗調整の遅延回路（２１−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（２１−３）と、微調整遅延回路（２１−２、２１−３）の出力信号を入力し、単相の信号を合成して出力するマルチプレクサ（２６−１）を備え、遅延回路（２２）を、粗調整の遅延回路（２２−１）と、粗調整の遅延回路（２２−１）の出力を入力とする微調整遅延回路（２２−２）と、粗調整の遅延回路（２２−１）の出力をインバータで反転した信号を入力とする微調整遅延回路（２２−３）と、微調整遅延回路（２２−２、２２−３）の出力信号を入力し、単相の信号を合成して出力するマルチプレクサ（２６−２）を備えた構成としてもよい。
【００５４】
本発明は、その一実施の形態において、図３を参照すると、入力バッファ（１）からのクロック信号と、分周回路（６）からの分周クロックとのいずれかを選択して、第１の遅延回路（２１）、及び前記第１の位相検知器（２３）に供給する第１の切替スイッチ（ＳＷ１）を備えた構成としてもよい。また、入力バッファ（１）から出力されるクロック信号（ＣＬＫ１）とは相補のクロック信号（ＣＬＫ１Ｂ）を生成する第２の入力バッファ（１Ｂ）と、前記第２の入力バッファからのクロック信号を分周する第２の分周回路（６Ａ）と、前記第２の入力バッファからのクロック信号と、前記第２の分周回路からの分周クロックとのいずれかを選択して、前記第４の遅延回路に供給する第２の切替スイッチ（ＳＷ２）を備えた構成としてもよい。
【００５５】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明の一実施例は、図２０に示した従来の装置の回路構成に、入力バッファ１の出力信号ＣＬＫ１を２分周して出力する分周回路６をさらに備え、分周回路６で２分周されたクロックＣＬＫ２（周期＝２×ｔＣＫ）がｔＣＫ／２生成ＤＬＬ回路２の遅延回路２１、位相検知器２３、入出力補償ＤＬＬ回路３の遅延回路３１、位相検知器３３に供給されており、マルチプレクサ３５Ａは、遅延回路３１、３２の出力信号ＯＵＴＲ、ＯＵＴＦの立ち上がりと立ち下がりの両エッジで動作し、信号ＣＬＫＯＥ（データ出力用クロック）を出力する。マルチプレクサ３５Ａから出力される信号ＣＬＫＯＥは、信号ＯＵＴＲとＯＵＴＦのそれぞれの立ち上がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるパルスと、これに続いて、信号ＯＵＴＲとＯＵＴＦのそれぞれの立ち下がりエッジで、立ち上がりと立ち下がりのタイミングが規定されるパルスからなる。これに対して、図２０に示したマルチプレクサ３５Ｂは、遅延回路３１、３２の出力信号ＯＵＴＲ、ＯＵＴＦの立ち上がりエッジで動作する。
【００５６】
より詳細には、図１を参照すると、不図示の入力端子に接続され、クロック信号ＣＬＫを入力する入力バッファ１と、入力バッファ１から出力されるクロック信号ＣＬＫを入力し、クロック信号ＣＬＫを２分周した分周クロックＣＬＫ２を出力する分周回路６と、ｔＣＫ／２生成ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）２と、入出力補償ＤＬＬ３と、マルチプレクサ４と、不図示のデータ出力端子に出力が接続されている出力バッファ５と、を備えている。
【００５７】
ｔＣＫ／２生成ＤＬＬ２は、分周回路６から出力される分周クロックＣＬＫ２を入力とし、複数の出力タップのうち選択された出力タップより、分周クロックＣＬＫ２を遅延させた信号ＣＬＫＨＦを出力する遅延回路２１と、遅延回路２１の出力信号ＣＬＫＨＦを入力とし、複数の出力タップのうち選択された出力タップより、信号ＣＬＫＨＦを遅延させた信号ＣＬＫＦＢＨを出力する遅延回路２２と、分周クロックＣＬＫ２と、遅延回路２２の出力信号ＣＬＫＦＢＨとの位相差を検出する位相検知器２３と、位相検知器２３の出力によりアップ、ダウンカウントし、遅延回路２１、２２の出力タップを切替えるタップ選択信号を出力するカウンタ２４と、を備える。カウンタ２４は、遅延回路２１、２２をさらに遅らせる必要がある場合には、例えばアップカウントして、より大な遅延時間の出力タップを選択するためのタップ選択信号を出力し、進ませる必要がある場合には、例えばダウンカウントして、より小な遅延時間の出力タップを選択するためのタップ選択信号を出力する。
【００５８】
入出力補償ＤＬＬ３は、分周回路６から出力される分周クロックＣＬＫ２を入力とし、複数の出力タップのうち選択された出力タップより、分周クロックＣＬＫ２を遅延させた信号ＯＵＴＲ（周期＝２×ｔＣＫ；但し、ｔＣＫはクロックＣＬＫの一周期）を出力する遅延回路３１と、遅延回路２１の出力信号ＣＬＫＨＦを入力とし、複数の出力タップのうち選択された出力タップより、信号ＣＬＫＨＦを遅延させた信号ＯＵＴＦ（周期＝２×ｔＣＫ）を出力する遅延回路３２と、遅延回路３１、３２の出力信号ＯＵＴＲ、ＯＵＴＦを入力し、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり、信号ＯＵＴＦの立ち上がりのタイミングで立ち下がり、つづいてＯＵＴＲの立ち下がりのタイミングで立ち上がり、ＯＵＴＦの立ち下がりのタイミングで立ち下がる信号ＣＬＫＯＥ（データ出力用クロック）を出力するマルチプレクサ３５Ａと、マルチプレクサ３５Ａの出力信号ＣＬＫＯＥを入力し、マルチプレクサ４と同一の遅延時間を有するダミーのマルチプレクサ３６と、マルチプレクサ３６の出力を入力し、出力バッファ５と同じ遅延時間を有するダミーのバッファ３７と、バッファ３７の相補出力ＲＣＬＫ、ＲＣＬＫＢを入力して単相の信号ＣＬＫＦＢＩを出力し、入力バッファ１と同じ遅延時間を有するダミーのバッファ３８と、入力バッファ１の出力ＣＬＫ１と、ダミーのバッファ３８の出力信号ＣＬＫＦＢＩとの位相差を検出する位相検知器３３と、位相検知器３３の出力によりアップ、ダウンカウントし、遅延回路３１、３２の出力タップを切替えるタップ選択信号を出力するカウンタ３４と、を備える。カウンタ３４は、遅延回路３１、３２をさらに遅らせる必要がある場合には、例えばアップカウントして、より大な遅延時間の出力タップを選択するためのタップ選択信号を出力し、進ませる必要がある場合には、例えばダウンカウントして、より小な遅延時間の出力タップを選択するためのタップ選択信号を出力する。
【００５９】
マルチプレクサ４は、マルチプレクサ３５Ａの出力信号ＣＬＫＯＥを入力し、各エッジ毎に４つのデータのうちの一つを順次選択し、出力バッファ５は、マルチプレクサ４の出力信号ＤＱｊを出力端子から出力する。マルチプレクサ４と同一の遅延時間を有するダミーのマルチプレクサ３６は、ＨｉｇｈレベルとＬｏｗレベルの固定値を入力し、信号ＣＬＫＯＥの立ち上がり、及び立ち下がりの遷移で選択出力する。
【００６０】
図２は、図１に示した回路の動作を説明するためのタイミング図である。図２を参照して、図１の回路の動作について説明する。
【００６１】
ｔＣＫ／２生成ＤＬＬ２において、遅延回路２１、２２は、分周クロックＣＬＫ２（クロックＣＬＫの２倍の周期）を遅延させ、遅延回路２２の出力信号ＣＬＫＦＢＨのエッジが、分周クロックＣＬＫ２のエッジと一致するように調整される。
【００６２】
遅延回路２１、２２の遅延時間をｔｄとすると、
２ｔｄ＝ｔＣＫ
とされ、信号ＣＬＫＨＦは、分周クロックＣＬＫ２からｔＣＫ／２遅れた、周期２×ｔＣＫの信号である。
【００６３】
マルチプレクサ３５Ａは、分周クロックＣＬＫ２を遅延回路３１でｔｄ０遅延させた出力信号ＯＵＴＲと、遅延回路２１から出力されるＣＬＫＨＦ（周期２ｔＣＫ）を、遅延回路３２にて、ｔｄ０遅延させた出力信号ＯＵＴＦを入力し、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり、ＯＵＴＦの立ち上がりのタイミングで立ち下がり、信号ＯＵＴＲの立ち下がりのタイミングで立ち上がり、信号ＯＵＴＦの立ち下がりのタイミングで立ち下がる信号ＣＬＫＯＥ（データ出力用クロック）を出力する。この信号ＣＬＫＯＥのサイクルは、ｔＣＫとされる。なお、信号ＯＵＴＲ（周期は２×ｔＣＫ）のＨｉｇｈレベル期間と、信号ＯＵＴＲからｔＣＫ／２遅れた信号ＯＵＴＦ（周期は２×ｔＣＫ）の立ち上がりのタイミングは重なり、信号ＯＵＴＲの立ち下がりのタイミングと信号ＯＵＴＦのＨｉｇｈレベル期間は重なり、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり、信号ＯＵＴＦの立ち上がりのタイミングで立ち下がり、Ｈｉｇｈレベルの信号ＯＵＴＲの立ち下がりのタイミングで立ち上がり、ＨｉｇｈレベルのＯＵＴＦの立ち下がりのタイミングで立ち下がる、信号ＣＬＫＯＥが生成される。
【００６４】
クロックＣＬＫＯＥは、マルチプレクサ４と同一の遅延時間のマルチプレクサ３６、出力バッファ５と同一の遅延時間のバッファ３７、入力バッファ１と同一の遅延時間のバッファ３８を伝搬し、信号ＣＬＫＦＢＩとして、位相検知器３３に入力され、位相検知器３３でクロックＣＬＫ１と信号ＣＬＫＦＢＩとの位相差が検出され、位相検知器３３の出力に基づき、アップ、ダウンカウントするカウンタ３４を備え、カウンタ３４の出力に基づき、遅延回路３１、３２のタップの切替が行われる。
【００６５】
マルチプレクサ４は、データ出力用クロックをなす信号ＣＬＫＯＥの立ち上がり、立ち下がりのタイミングで出力するデータを切り替える。
【００６６】
信号ＣＬＫＨＦは、分周クロックＣＬＫ２の立ち上がりエッジから遅延回路２１の遅延時間ｔＣＫ／２遅れて立ち上がり（図２の矢線（１））、信号ＣＬＫＦＢＨは、信号ＣＬＫＨＦから、遅延回路２１の遅延時間ｔＣＫ／２遅れて遷移する（図２の矢線（２））。
【００６７】
信号ＯＵＴＲは、分周クロックＣＬＫ２の立ち上がりエッジから、遅延回路３１での遅延時間分遅れて立ち上がり（図２の矢線（３））、分周クロックＣＬＫ２の立ち下がりエッジから、遅延回路３１での遅延時間分遅れて立ち下がる（図２の矢線（５））。
【００６８】
信号ＯＵＴＦは、信号ＣＬＫＨＦの立ち上がりから、遅延回路３２での遅延時間分遅れて立ち上がり（図２の矢線（４））、信号ＣＬＫＨＦの立ち下がりから、遅延回路３２での遅延時間分遅れて立ち下がる（図２の矢線（６））。
【００６９】
データ出力用クロックＣＬＫＯＥは、信号ＯＵＴＲの立ち上がりのタイミングで立ち上がり（図２の矢線（７））、ｔＣＫ／２遅れた信号ＯＵＴＦの立ち上がりで立ち下がる（図２の矢線（８））。
【００７０】
つづいてデータ出力用クロックＣＬＫＯＥは、信号ＯＵＴＲの立ち下がりで立ち上がり（図２の矢線（９））、ｔＣＫ／２遅れた信号ＯＵＴＦの立ち下がりで立ち下がる（図２の矢線（１０））。
【００７１】
よって、データ出力用クロックＣＬＫＯＥのパルス幅は、
ｔｄ０＋ｔＣＫ／２−ｔｄ０＝ｔＣＫ／２
となる。
【００７２】
マルチプレクサ３６、バッファ３７、３８のそれぞれの遅延時間をｔｄ３、ｔｄ２、ｔｄ１とした場合、信号ＣＬＫＦＢＩの立ち上がりエッジは、信号ＣＬＫＯＥの立ち上がりエッジから、マルチプレクサ３６、バッファ３７、３８の遅延時間を加算した時間ｔｄ１＋ｔｄ２＋ｔｄ３分遅れている（図２の（１１）参照）。
【００７３】
信号ＣＬＫＦＢＩの立ち上がりエッジは、現在の信号ＣＬＫＦＢＩの元となったクロックＣＬＫよりも、ｎサイクル後のクロックＣＬＫ１の立ち上がりエッジ（クロックＣＬＫのサイクルの開始時点から入力バッファ１の遅延時間ｔｄ１分遅れている）と一致するように制御されているため、元となる入力クロックＣＬＫの立ち上がりのタイミングを基準として、信号ＣＬＫＦＢＩの立ち上がりエッジは、
ｎｔＣＫ＋ｔｄ１
となる。
【００７４】
したがって、信号ＣＬＫＯＥの立ち上がりエッジのタイミングは、
ｎｔＣＫ＋ｔｄ１−（ｔｄ１＋ｔｄ２＋ｔｄ３）
＝ｎｔＣＫ−ｔｄ２−ｔｄ３
となる。
【００７５】
マルチプレクサ４を経由したデータ出力伝搬経路において、信号ＣＬＫＯＥの立ち上がりエッジから、マルチプレクサ４の出力の遅延時間はｔｄ３、出力バッファ５の遅延時間がｔｄ２であることから（図２の（１２））、データ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２
＝ｎｔＣＫ
すなわち、クロックＣＬＫのクロックサイクルの開始時点（クロックＣＬＫの立ち上がり）とデータ出力信号ＤＱｊの出力タイミングが一致する。
【００７６】
またクロックＣＬＫＯＥの立ち下がりエッジのタイミングは、立ち上がりエッジからｔＣＫ／２遅れており、次の第２データ出力信号ＤＱｊの出力タイミングは、クロックＣＬＫのクロックサイクルの開始時点から、ｔＣＫ／２のタイミングとなる（図２の（１４））。
【００７７】
さらに、次のクロックＣＬＫＯＥの立ち上がりエッジから（前回の立ち上がりからｔＣＫ遅れる）、マルチプレクサ４を経由したデータ出力伝搬経路において、マルチプレクサ４の出力の遅延時間はｔｄ３、出力バッファ５の遅延時間がｔｄ２であることから、第３のデータ出力信号ＤＱｊの出力タイミングは、
（ｎｔＣＫ−ｔｄ２−ｔｄ３）＋ｔｄ３＋ｔｄ２＋ｔＣＫ
＝ｎｔＣＫ＋ｔＣＫ
となり、クロックＣＬＫの次のクロックサイクルの開始時点のタイミングとなる（図２の（１６））。
【００７８】
またクロックＣＬＫＯＥの立ち下がりエッジのタイミングは、立ち上がりエッジからｔＣＫ／２遅れており、第４のデータ出力信号ＤＱｊの出力タイミングは、クロックＣＬＫの次のクロックサイクルの開始時点から、ｔＣＫ／２のタイミングとなる（図２の（１８））。以上により、図２に示した通りの動作が行われる。
【００７９】
図２に示すように、クロックＣＬＫの２クロックサイクルに、信号ＣＬＫＯＥに基づき、４つのデータ出力信号が出力され、各データ出力期間は等しくｔＣＫ／２とされる。
【００８０】
次に、本発明の第２の実施例について説明する。図３は、本発明の第２の実施例の構成を示す図である。図３を参照すると、この実施例では、ｔＣＫ／２生成ＤＬＬ２において、入力クロックＣＬＫ１を分周回路６で２分周したクロック、または通常（分周しない）クロックをスイッチＳＷ１で切替えて使用可能としており、入出力補償ＤＬＬ３においても、入力クロックＣＬＫ１Ｂ（クロックＣＬＫ１の相補信号）を分周回路６Ａで２分周したクロック、または通常（分周しない）クロックを、スイッチＳＷ２で、切替えて使用可能としている。また入出力補償ＤＬＬ３においては、デューティコレクション（ＤＣＣ）機能を通さないように、スイッチＳＷ４で選択することもできる。以下、図１に示した実施例との相違点について説明する。
【００８１】
ｔＣＫ／２生成ＤＬＬ２において、図１の遅延回路２１は、粗遅延回路（ＣＤＬ）２１−１と、粗遅延回路（ＣＤＬ）２１−１の出力信号を入力とする微調遅延回路２１−２と、粗遅延回路（ＣＤＬ）２１−１の出力信号をインバータ２７−１で反転した信号を入力とする微調遅延回路２１−３を備え、微調遅延回路２１−２、２１−３の出力ＯＵＴＡ１、ＯＵＴＡ２は、マルチプレクサ２６−１に入力されて単相（シングルエンド）の信号ＣＬＫＨＦとして出力される。図１の遅延回路２２も、粗遅延回路（ＣＤＬ）２２−１と、粗遅延回路（ＣＤＬ）２２−１の出力の正転出力と、インバータ２７−２による反転出力を入力とする微調遅延回路２２−２、２２−３を備えて構成され、微調遅延回路２２−２、２２−３の出力ＯＵＴＢ１、ＯＵＴＢ２はマルチプレクサ２６−２に入力されて、単相（シングルエンド）の信号ＣＬＫＦＢＨとして出力され、位相検知器２３に入力される。
【００８２】
位相検知器２３の出力を入力とするカウンタ２４は、粗遅延回路２１−１、２２−１と微調遅延回路２１−２、２１−３、２２−２、２２−３のタップの切替信号を出力する。
【００８３】
入出力補償ＤＬＬ回３においても、図１の遅延回路３１は、粗遅延回路（ＣＤＬ）３１−１と、粗遅延回路（ＣＤＬ）３１−１の出力の正転出力と、インバータ４０−１による反転出力を入力とする微調遅延回路３１−２、３１−３を備え、微調遅延回路３１−２、３１−３の出力ＯＵＴＲ１、ＯＵＴＲ２はマルチプレクサ３５−２で、単相の信号ＣＬＫＲＥＰとして出力される。図１の遅延回路３２も、粗遅延回路（ＣＤＬ）３２−１と、粗遅延回路（ＣＤＬ）３２−１の出力の正転出力と、インバータ４０−２による反転出力を入力とする微調遅延回路３２−２、３２−３を備え、微調遅延回路３２−２、３２−３の出力ＯＵＴＦ１、ＯＵＴＦ２は、微調遅延回路３１−２、３１−３の出力ＯＵＴＲ１、ＯＵＴＲ２とともに、マルチプレクサ３５−１に入力され、マルチプレクサ３５−１は、データ出力用のクロックＣＬＫＯＥを出力し、マルチプレクサ４に供給され、マルチプレクサ４では、データ出力用のクロックＣＬＫＯＥに基づき、データを選択出力し、出力バッファ５からデータＤＱｊを出力する。
【００８４】
マルチプレクサ３５−２は、信号ＯＵＴＲ１とＯＵＴＲ２を入力し、それぞれの立ち上がりエッジから、立ち上がりと立ち下がりのタイミングが規定される単相の信号ＣＬＫＲＥＰを出力し、信号ＣＬＫＲＥＰは、マルチプレクサ４と同一の遅延時間のダミーのマルチプレクサ３６に入力され、マルチプレクサ３６の出力信号は、出力バッファ５と同一の遅延時間のダミーのバッファ３７に入力され、相補クロックＲＣＬＫ、ＲＣＬＫＢを出力し、相補クロックＲＣＬＫ、ＲＣＬＫＢを入力し、入力バッファ１と同一の遅延時間のダミーのバッファ３８を備え、バッファ３８は単相の信号ＣＬＫＦＢＩを出力し、信号ＣＬＫＦＢＩは位相検知器３３に入力される。
【００８５】
位相検知器３３の出力を入力とするカウンタ３４は、粗遅延回路３１−１、３２−１と微調遅延回路３１−２、３１−３、３２−２、３２−３のタップの切替信号を出力する。
【００８６】
図３に示す構成において、ＤＣＣ機能を用いない場合、スイッチＳＷ４において、遅延回路３２−１の入力として、ｔＣＫ／２生成ＤＬＬ２から出力されるＣＬＫＨＦに接続せずに、スイッチＳＷ２の出力が選択される。入出力補償ＤＬＬ３においては、スイッチＳＷ２で分周回路６Ａの分周出力又は入力クロックＣＬＫＢ１Ｂが選択される。
【００８７】
なお、入力バッファ１Ｂは、入力バッファ１の入力端子と逆相入力とされ、出力は、入力バッファ１の出力ＣＬＫ１と逆相とされる。一方、ＤＣＣ機能を用いる場合、スイッチＳＷ４において、遅延回路３２−１の入力として、ｔＣＫ／２生成ＤＬＬ２から出力される信号ＣＬＫＨＦの正相、又は逆相信号が、スイッチＳＷ３で選択される。
【００８８】
ｔＣＫ／２生成ＤＬＬ２に入力されるクロックとして、スイッチＳＷ１で２分周クロックＣＬＫ２が選択された場合、入出力補償ＤＬＬ３でも、スイッチＳＷ２において、２分周クロックが選択される。この場合の、タイミング動作は、図４に示すようなものとなる。図２に示したように、信号ＯＵＴＲ、ＯＵＴＦの両エッジを用いる代わりに、本実施例では、図４に示すように、信号ＯＵＴＲ１、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＦ２が出力され、信号ＯＵＴＲ１、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＦ２の立ち上がりエッジを用いて信号ＣＬＫＯＥが作成される（図４の矢線（７）、（９）と、（１０）、（１１）参照）。
【００８９】
ｔＣＫ／２生成ＤＬＬ２で通常クロックが選択され、入出力補償ＤＬＬ３でも通常クロックが選択された場合の動作は、図２０に示したものと同様とされる。
【００９０】
スイッチＳＷ４で、Ｎｏ−ＤＣＣを選択し、ＤＣＣ機能が選択されない場合、入出力補償ＤＬＬ３のみが動作し、入出力補償ＤＬＬ３は、入力バッファ１からのクロックＣＬＫ１に対して、粗遅延回路３１−１と、微調整遅延回路３１−２、３１−３からなり、入力バッファ１Ｂからの逆相クロックＣＬＫ１Ｂに対して、粗遅延回路３２−１と、微調整遅延回路３２−２、３２−３からなるほかは、図１８に示した構成と基本的に同様とされる。
【００９１】
次に、本発明の第３の実施例について説明する。図５は、本発明の第３の実施例の構成を示す図である。図５を参照すると、この実施例は、図２０に示した構成に、カウンタ２４、３４からのタップ選択信号を、ラッチするラッチ回路（アライナ）２５、３９を備えたものである。
【００９２】
ｔＣＫ／２生成ＤＬＬ回路２′において、アライナ２５は、カウンタ２４からのタップ選択信号を、遅延回路２１の出力信号ＣＬＫＨＦの立ち上がりエッジでラッチする構成とされる。この実施例では、アライナ２５のラッチタイミングが重要であり、遅延回路２１の出力信号ＣＬＫＨＦの立ち上がりエッジを用いたことで、タップ切替において、ハザードフリーとされる。
【００９３】
信号ＣＬＫＨＦの立ち上がりエッジでアライナ２５はカウンタ２４からのタップ選択信号をラッチし、ラッチされた信号で遅延回路２１、２２のタップを切替るため、図１４を参照して説明したような、ハザードは生じない。すなわち、遅延回路２１の出力タップから出力される信号ＣＬＫＨＦの立ち上がり時には、遅延回路２１、２２には、図１４のタップ（Ｄ１〜Ｄ２）を伝搬するクロックパルスは存在せず（遅延回路２１では出力タップから出力され、遅延回路２２には、まさしく信号が入力されるところである）、この時点で、タップの切替を行っているためである。
【００９４】
入出力補償ＤＬＬ３′において、アライナ３９は、カウンタ３４からのタップ選択信号を、信号ＣＬＫＯＥでラッチする構成とされる。アライナ３９は、出力信号ＣＬＫＯＥの立ち上がりエッジでタップ選択信号をラッチし、ラッチされた信号で遅延回路３１、３２のタップを切替るため、図１３及び図１４を参照して説明したような、ハザードは生じない。すなわち、出力ＣＬＫＯＥの立ち上がり時には、信号ＯＵＴＲが、遅延回路３１から出力される時点であり、信号ＯＵＴＦはＯＵＴＲよりも遅れて出力されるため、遅延回路３１と遅延回路３２中には、タップを伝搬するクロックパルスは存在せず、この時点でタップの切替を行っているためである。アライナ２５、３９を備えた構成以外は、図２０に示したものと同様とされるため、説明は省略する。
【００９５】
次に、本発明の第４の実施例について説明する。図６は、本発明の第４の実施例の構成を示したものであり、図１８に示した構成に、カウンタ３４からのタップ選択信号をラッチするラッチ回路（アライナ）３９を備えたものである。
【００９６】
入出力補償ＤＬＬ３"において、アライナ３９は、カウンタ３４からのタップ選択信号を、遅延回路３１の出力信号ＣＬＫＯＥでラッチする構成とされる。
【００９７】
次に、本発明の第５の実施例について説明する。図７は、本発明の第５の実施例の構成を示す図である。図７を参照すると、この実施例は、図１に示した分周回路６を備えた構成において、ｔＣＫ／２生成ＤＬＬ２"、入出力補償ＤＬＬ３"において、カウンタ２４、３４からのタップ選択信号をラッチするラッチ回路（アライナ）２５、３９を備えている。遅延回路２１、２２、遅延回路３１、３２のタップ切替時に、ハザードは生じない。
【００９８】
図８は、上記した各実施例の入力バッファ１、１Ｂの構成の例を示す図である。図８（ａ）に示す入力バッファは、差動回路として構成され、ソースが共通接続されて、定電流源ＮチャネルＭＯＳトランジスタＭＮ１０３（活性化信号がゲートに接続され、スタンバイ時にオフとされる）に接続され、ゲートがそれぞれ差動入力端子ＩＮ１、ＩＮ２に接続された差動対トランジスタＭＮ１０１、ＭＮ１０２と、差動対トランジスタＭＮ１０１、ＭＮ１０２のドレインと電源ＶＤＤ間に接続されたカレントミラー回路ＭＰ１０１、ＭＰ１０２による能動負荷を備え、差動対トランジスタの出力端に接続され、波形整形を行うバッファをなすインバータＩＮＶ１０１を備えて構成されている。差動入力端子ＩＮ１、ＩＮ２に、差動クロックＣＬＫ、ＣＬＫＢが入力され、出力端子ＯＵＴから単相の信号ＣＬＫ１が出力される。
【００９９】
図８（ｂ）に示す入力バッファは、図８（ａ）の構成に、二つのＰチャネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４、二つのＮチャネルＭＯＳトランジスタＭＮ１０３、ＭＮ１０４を備えたものであり、入力の立ち上がりと立ち下がりの伝搬遅延時間差を小さくし、ウインドウ時間の規格に対するマージンを確保し、ＳＤＲＡＭの入力レシーバ回路に用いて好適とされる。
【０１００】
図８（ｂ）を参照すると、活性化信号がゲートに接続されるＮチャネルＭＯＳトランジスタＭＮ１０５に接続され、差動入力端子ＩＮ１、ＩＮ２にゲートが接続され、ソースが共通接続されて差動対を構成するトランジスタＭＮ１０１、ＭＮ１０２に、それぞれ並列にトランジスタＭＮ１０３、ＭＮ１０４を備え、カレントミラーを構成するＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２にそれぞれ並列にＰチャネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４を備え、ＮチャネルＭＯＳトランジスタＭＮ１０３、１０４のゲートは共通に接続され、ＮチャネルＭＯＳトランジスタＭＮ１０１のドレインに接続されている。ＰチャネルＭＯＳトランジスタＭＰ１０３、ＭＰ１０４のゲートには、それぞれ、差動入力端子ＩＮ１、ＩＮ２に入力されている。差動入力端子ＩＮ１、ＩＮ２に、ＣＬＫ、ＣＬＫＢが入力され、出力端子ＯＵＴからＣＬＫ１が出力される。なお、図８（ｂ）に示す構成の詳細は、特許第３０６１１２６号公報が参照される。
【０１０１】
図９（ａ）は、図１の位相検知器２３（３３）の構成の一例を示す図である。分周クロックＣＬＫ２を入力とするインバータＩＮＶ２０１と、信号ＣＬＫＦＢＨを入力するインバータＩＮＶ２０２と、分周クロックＣＬＫ２をインバータＩＮＶ２０１で反転した信号と信号ＣＬＫＦＢＨをインバータＩＮＶ２０２で反転した信号を入力する否定論理積回路ＮＡＮＤ２０１と、分周クロックＣＬＫ２をオン状態のトランスファゲートＴＧ１で遅延させた信号と、信号ＣＬＫＦＢＨをインバータＩＮＶ２０２で反転した信号を入力するＮＡＮＤ２０２と、ＮＡＮＤ２０３及びＮＡＮＤ２０４からなるＲＳフリップフロップと、ＮＡＮＤ２０３の出力信号と、インバータＩＮＶ２０２の出力信号をインバータＩＮＶ２０３で反転した信号を入力するＮＡＮＤ２０５と、ＮＡＮＤ２０４の出力とインバータＩＮＶ２０３の出力信号を入力するＮＡＮＤ２０６と、ＮＡＮＤ２０７及びＮＡＮＤ２０８からなるＲＳフリップフロップとを備え、ＮＡＮＤ２０８の出力から検出信号ＵＰＨが出力される。位相検知器３３において、信号ＣＬＫＦＢＩとクロック信号ＣＬＫ１とが比較される場合、ＮＡＮＤ２０７の出力が、検出信号ＵＰＩとして用いられる。
【０１０２】
図９（ａ）の位相検知器は、帰還信号ＣＬＫＦＢＩ／ＣＬＫＦＢＨを基準に、入力側のクロック信号ＣＬＫ１/ＣＬＫ２の位相の遅れ、進みを検知し、検出信号ＵＰＩ／ＵＰＨを出力する構成とされている。信号ＣＬＫＦＢＨの立ち上がりエッジに対して分周クロックＣＬＫ２の立ち上がりエッジの位相が遅れている場合、信号ＵＰＨがＨｉｇｈとなり（図９（ｃ）参照）、これを受けたカウンタ２４（図１参照）では、例えばカウントアップして、遅延回路２１、２２（図１参照）での遅延量を増大させるように、遅延回路２１、２２のタップを切替えるためのタップ制御信号を出力する。また信号ＣＬＫＦＢＨの立ち上がりエッジに対して分周クロックＣＬＫ２の立ち上がりエッジの位相が進んでいる場合、ＵＰＨがＬｏｗとなり（図９（ｃ）参照）、カウンタ３４（図１参照）では、例えばカウントダウンし、遅延回路２１、２２（図１参照）での遅延量を減少させるように、遅延回路２１、２２のタップを切替えるためのタップ制御信号を出力する。
【０１０３】
信号ＣＬＫＦＢＩの立ち上がりエッジに対して、クロックＣＬＫ１の立ち下がりエッジの位相が進んでいる場合、ＵＰＩがＨｉｇｈとされ（図９（ｂ）参照）、これを受けたカウンタ３４（図１参照）は、遅延回路３１、３２（図１参照）の遅延量を増加させる。信号ＣＬＫＦＢＩの立ち上がりエッジに対してクロックＣＬＫ１の立ち下がりエッジの位相が進んでいる場合、ＵＰＩがＬｏｗとされ（図９（ｂ）参照）、カウンタ２４では、遅延回路２１、２２の遅延量を減少させるように、遅延回路２１、２２のタップの切替を制御する。
【０１０４】
図１０は、図１の分周回路６、図３の分周回路６Ａの構成の一例を示す図であり、図１０（ａ）に示すように、Ｄ型フリップフロップとインバータＩＮＶで２分周回路を構成したものである。図１０（ｂ）に示すように、Ｄ型フリップフロップは、クロックＣＬＫ１がＬｏｗレベルで出力イネーブルとなるクロックドインバータ５０１と、入力端と出力端が相互に接続された、インバータ５０２と、クロックＣＬＫ１がＨｉｇｈレベルで出力イネーブルとなるクロックドインバータ５０３とからなるマスターラッチ部と、クロックＣＬＫ１がＨｉｇｈレベル出力イネーブルとなるクロックドインバータ５０４と、入力端と出力端が相互に接続された、インバータ５０５と、クロックＣＬＫ１がＬｏｗレベルで出力イネーブルとなるクロックドインバータ５０６とからなるスレーブラッチ部とを備えて構成される。インバータ５０７は、Ｄ型フリップフロップの出力Ｑを反転してデータ入力端子Ｄに供給する。クロックＣＬＫ１がＬｏｗレベルのとき、マスターラッチ部のクロックドインバータ５０１がオンして、入力信号がインバータ５０２から出力され、クロックＣＬＫ１がＨｉｇｈレベルのとき、マスターラッチ部では、クロックドインバータ５０３がオンして、インバータ５０２、５０３がフリップフロップを構成して入力信号をラッチし、スレーブラッチ部のクロックドインバータ５０４がオンして、インバータ５０２の出力をインバータ５０４、５０５で反転した信号が出力される。
【０１０５】
図１１は、図５、図６、図７に示したアライナ２５、３９の１ビットデータ分の構成を示したものであり、Ｄ型フリップフロップとして構成される。図１１（ｂ）は、アライナ２５、３９の１ビットデータ分（カウンタ２４、３４の１ビット分）のマスタースレーブ方式のラッチ回路（フリップフロップ）の構成の一例を示したものである。このＤ型フリップフロップは、カウンタ出力を、信号ＣＬＫＨＦ/ＣＬＫＯＥの立ち上がりエッジでラッチする。すなわち、信号Ｇ（ＣＬＫＨＦ/ＣＬＫＯＥ）がＬｏｗレベルのとき、マスターラッチ部のクロックドインバータ６０１がオンして、データＤ（正転論理）がインバータ６０２から出力され、信号ＧがＨｉｇｈレベルのとき、マスターラッチ部では、クロックドインバータ６０３がオンして、インバータ６０２、６０３がフリップフロップを構成してデータをラッチし、スレーブラッチ部のクロックドインバータ６０４がオンして、インバータ６０２の出力をインバータ６０４、６０５で反転した信号が出力される。
【０１０６】
図１２は、図１のマルチプレクサ３５Ａの構成の一例を示す図である。図１２を参照すると、このマルチプレクサは、信号ＯＵＴＲと、信号ＯＵＴＲを遅延回路３０１とインバータ３０２とによって遅延反転させた信号と、を入力とする排他的否定論理和（ＥＸＮＯＲ）回路３０３と、ＥＸＮＯＲ回路３０３の出力を反転するインバータ３０４と、信号ＯＵＴＦと、信号ＯＵＴＦを遅延回路３０９とインバータ３１０とで遅延反転させた信号とを入力とするＥＸＮＯＲ回路３１１と、ＥＸＮＯＲ回路３１１の出力を反転するインバータ３１２と、電源ＶＤＤにソース端子が接続され、ゲート端子にインバータ３０４の出力端子が接続されたＰチャネルＭＯＳトランジスタＭＰ２１と、ＰチャネルＭＯＳトランジスタＭＰ２１のドレイン端子にドレイン端子が接続され、ゲート端子には、ＥＸＮＯＲ回路３１１の出力信号をトランジスタＭＰ２２、ＭＮ２３よりなるトランスファゲートで遅延させた信号が入力されるＮチャネルＭＯＳトランジスタＭＮ２２と、を備え、ＰチャネルＭＯＳトランジスタＭＰ２１のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２２のドレイン端子の接続点が出力端子ＯＵＴＯＥに接続され、データ出力用のクロック信号ＣＬＫＯＥ（図１参照）が出力される。
【０１０７】
さらに、電源ＶＤＤにソース端子が接続され、ゲート端子にインバータ３１２の出力が接続されたＰチャネルＭＯＳトランジスタＭＰ２３と、ＰチャネルＭＯＳトランジスタＭＰ２３のドレイン端子にドレイン端子が接続され、ゲート端子には、ＥＸＮＯＲ回路３０３の出力信号をトランジスタＭＰ２４、ＭＮ２５よりなるトランスファゲートで遅延させた信号が入力されるＮチャネルＭＯＳトランジスタＭＮ２４と、を備え、ＰチャネルＭＯＳトランジスタＭＰ２３のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２４のドレイン端子の接続点が出力端子ＯＵＴＯＥＢに接続され、信号ＣＬＫＯＥＢ（ＣＬＫＯＥの相補信号）が出力される。単相信号ＣＬＫＯＥを使い、ＣＬＫＯＥＢ（ＣＬＫＯＥの相補信号）を用いない場合、ＰチャネルＭＯＳトランジスタＭＰ２３とＮチャネルＭＯＳトランジスタＭＮ２４、トランジスタＭＰ２４、ＭＮ２５よりなるトランスファゲートの構成は省いてもよい。
【０１０８】
図１２に示したマルチプレクサの動作について説明する。このマルチプレクサは、信号ＯＵＴＲの立ち上がり時に、ＥＸＮＯＲ回路３０３から、遅延回路３０１とインバータ３０２の遅延時間で規定されるパルスが出力され、インバータ３０４で反転したＬＯＷレベルのパルス信号を受けたＰチャネルＭＯＳトランジスタＭＰ２１がオンして、出力端子ＯＵＴＯＥを電源電位ＶＤＤにまで引き上げてＨｉｇｈレベルとする。
【０１０９】
つづいて、信号ＯＵＴＦの立ち上がり時に、ＥＸＮＯＲ回路３１１から、遅延回路３０９とインバータ３１０の遅延時間でパルス幅が規定されるパルスが出力され、トランスファゲートで遅延させた信号がゲート端子に入力されるＮチャネルＭＯＳトランジスタＭＮ２２がオンして、出力端子ＯＵＴＯＥがＬｏｗレベルとされる。
【０１１０】
また信号ＯＵＴＲの立ち下がり時に、ＥＸＮＯＲ回路３０３から、遅延回路３０１とインバータ３０２の遅延時間のパルス幅のパルスが出力され、インバータ３０４で反転したＬＯＷレベルのパルスを入力とするＰチャネルＭＯＳトランジスタＭＰ２１がオンして、出力端子ＯＵＴＯＥはＨｉｇｈレベルとなる。
【０１１１】
信号ＯＵＴＦの立ち下がり時に、ＥＸＮＯＲ回路３１１から、遅延回路３０９とインバータ３１０の遅延時間のパルス幅が規定されるパルスが出力され、トランスファゲートで遅延させた信号がゲートに入力されるＮチャネルＭＯＳトランジスタＭＮ２２がオンして、出力端子ＯＵＴＯＥがＬｏｗレベルとされる。
【０１１２】
図１３は、図３のマルチプレクサ３５−１の構成の一例を示す図である。図１３を参照すると、電源ＶＤＤと電源ＶＳＳ間に縦積みに接続されたＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２を備え、ＰチャネルＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲート端子には、信号ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＲ１、ＯＵＴＦ１が入力されている。
【０１１３】
電源ＶＤＤと電源ＶＳＳ間に縦積に接続されたＰチャネルＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４を備え、ＰチャネルＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４のゲート端子には、信号ＯＵＴＲ１、ＯＵＴＦ２、ＯＵＴＲ２、ＯＵＴＦ２が入力されている。ＰチャネルＭＯＳトランジスタＭＰ２２のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２１のドレイン端子の接続点と、ＰチャネルＭＯＳトランジスタＭＰ２４のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ２３のドレイン端子の接続点同士が互いに接続されて、インバータＩＮＶ２１の入力端子に入力されている。
【０１１４】
電源ＶＤＤと電源ＶＳＳ間に縦積に接続されたＰチャネルＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＮチャネルＭＯＳトランジスタＭＮ３１、ＭＮ３２を備え、ＰチャネルＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＮチャネルＭＯＳトランジスタＭＮ３１、ＭＮ３２のゲート端子には、信号ＯＵＴＦ１、ＯＵＴＲ１、ＯＵＴＦ２、ＯＵＴＲ１が入力される。
【０１１５】
電源ＶＤＤと電源ＶＳＳ間に縦積に接続されたＰチャネルＭＯＳトランジスタＭＰ３３、ＭＰ３４、ＮチャネルＭＯＳトランジスタＭＮ３３、ＭＮ３４を備え、ＰチャネルＭＯＳトランジスタＭＰ３３、ＭＰ３４、ＮチャネルＭＯＳトランジスタＭＮ３３、ＭＮ３４のゲート端子には、信号ＯＵＴＦ２、ＯＵＴＲ２、ＯＵＴＦ１、ＯＵＴＲ２が入力され、ＰチャネルＭＯＳトランジスタＭＰ３２のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ３１のドレイン端子の接続点と、ＰチャネルＭＯＳトランジスタＭＰ３４のドレイン端子とＮチャネルＭＯＳトランジスタＭＮ３３のドレイン端子の接続点同士が互いに接続されて、インバータＩＮＶ３１の入力端子に入力されている。
【０１１６】
インバータＩＮＶ２１の出力信号はインバータＩＮＶ２２を介して、電源ＶＤＤにソース端子が接続されたＰチャネルＭＯＳトランジスタＭＰ２５のゲート端子に入力され、インバータＩＮＶ３１の出力信号はトランスファゲート（トランジスタＭＰ２６、ＭＮ２６からなり常時オン状態）を介して、ソース端子が電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭＮ２５のゲート端子に入力され、ＰチャネルＭＯＳトランジスタＭＰ２５のドレイン端子と、ＮチャネルＭＯＳトランジスタＭＮ２５のドレイン端子とが共通接続されて出力端子ＯＵＴＯＥに接続されている。
【０１１７】
インバータＩＮＶ３１の出力信号はインバータＩＮＶ３２を介して、電源ＶＤＤにソース端子が接続されたＰチャネルＭＯＳトランジスタＭＰ３５のゲート端子に入力され、インバータＩＮＶ２１の出力信号はトランスファゲート（トランジスタＭＰ３６、ＭＮ３６からなり常時オン状態）を介して、ソース端子が電源ＶＳＳに接続されたＮチャネルＭＯＳトランジスタＭＮ３５のゲート端子に入力され、ＰチャネルＭＯＳトランジスタＭＰ３５のドレイン端子と、ＮチャネルＭＯＳトランジスタＭＮ３５のドレイン端子とが共通接続されて、出力端子ＯＵＴＯＥＢに接続されている。ＣＬＫＯＥの相補信号ＣＬＫＯＥＢを使わない場合、ＰチャネルＭＯＳトランジスタＭＰ３５、ＮチャネルＭＯＳトランジスタＭＮ３５、インバータＩＮＶ３２、トランジスタＭＰ３６、ＭＮ３６は省略してよい。
【０１１８】
図１３に示したマルチプレクサの動作を以下に説明する。信号ＯＵＴＲ１の立ち上がり（信号ＯＵＴＦ１はＨｉｇｈレベル）で（図４の（７））、ＮチャネルＭＯＳトランジスタＭＮ２１、ＭＮ２２がオンし、ノードＮ１は放電され、インバータＩＮＶ２１、２２を介して伝達され、ＰチャネルＭＯＳトランジスタＭＰ２５のゲート端子にはＬｏｗレベルが印加され、出力端子ＯＵＴＯＥが充電され、信号ＣＬＫＯＥは立ち上がる。
【０１１９】
信号ＯＵＴＦ２の立ち上がり（信号ＯＵＴＲ１はＨｉｇｈレベル）で（図４の（９））、ＮチャネルＭＯＳトランジスタＭＮ３１、ＭＮ３２がオンし、ノードＮ２は放電され、インバータＩＮＶ３１で反転された信号が、トランスファゲート（ＭＮ２６、ＭＰ２６）を介して伝達され、ＮチャネルＭＯＳトランジスタＭＮ２５のゲート端子にはＨｉｇｈレベルが印加され、出力端子ＯＵＴＯＥが放電され、信号ＣＬＫＯＥは立ち下がる。
【０１２０】
信号ＯＵＴＲ２の立ち上がり（信号ＯＵＴＦ２はＨｉｇｈレベル）で（図４の（１０））、ＮチャネルＭＯＳトランジスタＭＮ２３、ＭＮ２４がオンし、ノードＮ１は放電され、インバータＩＮＶ２１，２２を介して、ＰチャネルＭＯＳトランジスタＭＰ２５のゲートにはＬｏｗレベルが印加され、ＯＵＴＯＥが充電され、信号ＣＬＫＯＥは立ち上がる。
【０１２１】
ＯＵＴＦ１の立ち上がり（ＯＵＴＲ２はＨｉｇｈレベル）で（図４の（１１））、ＮチャネルＭＯＳトランジスタＭＮ３３、ＭＮ２４がオンし、ノードＮ２は放電され、インバータＩＮＶ３１で反転された信号が、トランスファゲート（ＭＮ２６、ＭＰ２６）を介して伝達され、ＮチャネルＭＯＳトランジスタＭＮ２５のゲート端子にはＨｉｇｈレベルが印加され、出力端子ＯＵＴＯＥが放電され、信号ＣＬＫＯＥは立ち下がる。
【０１２２】
ノードＮ１は、信号ＯＵＴＲ２、ＯＵＴＦ１がともにＬｏｗレベルであるか、信号ＯＵＴＲ１、ＯＵＴＦ２がともにＬｏｗレベルであるときに充電され、このときＰチャネルＭＯＳトランジスタＭＰ２５はオフとされる。
【０１２３】
ノードＮ２は、信号ＯＵＴＦ１、ＯＵＴＲ１がともにＬｏｗレベルであるか、ＯＵＴＦ２、ＯＵＴＲ２がともにＬｏｗレベルであるときに充電され、このときＰチャネルＭＯＳトランジスタＭＰ３５はオフとされる。
【０１２４】
以上、本発明を、ＤＤＲ−ＳＤＲＡＭに適用した実施例に即して説明したが、本発明は、デューティコレクション機能を実現する任意のＤＬＬ、入力クロックと、出力クロックの位相を一致させる任意の用途のＤＬＬにも同様に適用される。上記実施例において、カウンタ２４、３５から、遅延回路２１、２２、遅延回路３１、３２に出力されるタップ選択信号を、常に１ビットのみが変化するグレイコード（Ｇｒｅｙ Ｃｏｄｅ）としてもよい。
【０１２５】
すなわち、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の請求項の発明の範囲で、当業者であれば、なし得るであろう各種、変形、修正を含むことは勿論である。
【０１２６】
【発明の効果】
以上説明したように、本発明によれば、入力クロックを分周した信号で、ＤＣＣ機能のＤＬＬを構成したことにより、動作時の消費電流を低減する、という効果を奏する。
【０１２７】
本発明をＤＤＲ−ＳＤＲＡＭ等に実施した場合、動作時の消費電流を低減しながら、クロックスキュー等によるクロック信号のデューティのばらつきを補正し、正しい周期（例えばクロック周期（ｔＣＫ）の２分の１）で、データを出力することができる、という効果を奏する。
【０１２８】
さらに、本発明によれば、遅延回路のタップを選択するタップ選択信号をラッチする回路を設けたことにより、ＤＬＬの遅延回路のタップ切替時のハザードの発生を回避し、誤動作等を回避し、動作を安定なものとし、信頼性を特段に向上する、という効果を奏する。
【図面の簡単な説明】
【図１】 本発明の第１の実施例の構成を示す図である。
【図２】 本発明の第１の実施例のタイミング動作を説明するための図である。
【図３】 本発明の第２の実施例の構成を示す図である。
【図４】 本発明の第２の実施例のタイミング動作を説明するための図である。
【図５】 本発明の第３の実施例の構成を示す図である。
【図６】 本発明の第４の実施例の構成を示す図である。
【図７】 本発明の第５の実施例の構成を示す図である。
【図８】 （ａ）、（ｂ）は本発明の実施例で用いられる入力バッファの構成を示す図である。
【図９】 （ａ）は、本発明の実施例で用いられる位相検知器の構成を示す図であり、（ｂ）、（ｃ）はその動作を説明する図である。
【図１０】 （ａ）、（ｂ）は本発明の実施例で用いられる分周回路の構成を示す図である。
【図１１】 （ａ）、（ｂ）は本発明の実施例で用いられるアライナの構成を示す図である。
【図１２】 本発明の第１の実施例で用いられるマルチプレクサの構成を示す図である。
【図１３】 本発明の第２の実施例で用いられるマルチプレクサの構成を示す図である。
【図１４】 遅延回路の構成の一部を示す図である。
【図１５】 遅延回路におけるタップ切替時のハザード発生を説明するための図である。
【図１６】 メモリシステムにおけるクロックスキューとＤＣＣ機能との関係を説明するための図である。
【図１７】 メモリシステムの構成を模式的に示す図である。
【図１８】 従来のＤＬＬ回路の構成を示す図である。
【図１９】 図１８の回路のタイミング動作を説明するための図である。
【図２０】 従来のＤＬＬ回路の構成を示す図である。
【図２１】 図２０の回路のタイミング動作を説明するための図である。
【符号の説明】
１、１Ｂ 入力バッファ
２、２′、２"、２Ｂ ｔＣＫ／２生成ＤＬＬ回路
３、３′、３"、３Ａ、３Ｂ 入出力補償ＤＬＬ回路
４ マルチプレクサ（データマルチプレクサ）
５ 出力バッファ
６、６Ａ 分周回路
１１−１、１１−２、１１−３ バッファ
２１ 遅延回路
２１−１ 粗遅延回路
２１−２、２１−３ 微調遅延回路
２２ 遅延回路
２２−１ 粗遅延回路
２２−２、２２−３ 微調遅延回路
２３ 位相検知器
２４ カウンタ
２５ アライナ
２６−１、２６−２ マルチプレクサ
２７−１、２７−２ インバータ
３１ 遅延回路
３１−１ 粗遅延回路
３１−２、３１−３ 微調遅延回路
３２ 遅延回路
３２−１ 粗遅延回路
３２−２、３２−３ 微調遅延回路
３３ 位相検知器
３４ カウンタ
３５、３５Ａ、３５Ｂ、３５−１、３５−２ マルチプレクサ
３６ マルチプレクサ
３７、３８ バッファ
３９ アライナ
４０−１、４０−２ インバータ
５０ メモリコントローラ
５１ メモリ
５２ クロック発生源
３０１、３０９ 遅延回路
３０２、３０４、３１０、３１２ インバータ
３０３、３１１ 排他的否定論理和回路
５０１、５０３、５０４、５０６、６０１、６０３、６０４、６０６ クロックドインバータ
５０２、５０５、６０２、６０５ インバータ
Claims (25)
- クロック信号を入力する入力バッファと、
前記入力バッファから出力されるクロック信号を入力し、前記入力したクロック信号を分周して出力する分周回路と、
前記分周回路から出力される分周クロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記分周クロック信号を遅延させた信号を出力する第１の遅延回路と、
前記第１の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第２の遅延回路と、
前記分周回路から出力される分周クロック信号と、前記第２の遅延回路の出力信号とを入力し、これらの信号の位相差を検出する第１の位相検知器と、
前記第１の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第１の遅延回路と前記第２の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第１のカウンタと、
を備えた第１の遅延ロックループ回路と、
前記分周回路から出力される分周クロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記分周クロック信号を遅延させた信号を出力する第３の遅延回路と、
前記第１の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第４の遅延回路と、
前記第３遅延回路の出力信号と前記第４の遅延回路の出力信号とを入力し、これら二つの出力信号のそれぞれの立ち上がりエッジによって、パルスの立ち上がりと立ち下がりのタイミングが規定され、前記二つの出力信号のそれぞれの立ち下がりエッジによって、次のパルスの立ち上がりと立ち下がりのタイミングが規定される信号を出力する第１のマルチプレクサと、
前記第１のマルチプレクサの出力信号を入力とするダミーの第２のマルチプレクサと、
前記第２のマルチプレクサの出力信号を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、
前記第１のバッファの出力信号を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、
を備え、
前記入力バッファから出力されるクロック信号と、前記ダミーの第２のバッファから出力される信号とを入力し、これらの信号の位相差を検出する第２の位相検知器と、
前記第２の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第３の遅延回路と前記第４の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第２のカウンタと、
を備えた第２の遅延ロックループ回路と、
を備え、
前記第１のマルチプレクサから出力される信号をデータ出力用クロックとして入力し、入力される複数のデータの一つを選択して出力する第３のマルチプレクサを備え、
前記第２のマルチプレクサは、前記第３のマルチプレクサと同一の遅延時間を有し、
前記出力バッファは、前記第３のマルチプレクサから出力される信号を入力して出力端子から出力データとして出力する、ことを特徴とする半導体集積回路装置。 - クロック信号を入力する入力バッファと、
前記入力バッファから出力されるクロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記入力バッファからのクロック信号を遅延させた信号を出力する第１の遅延回路と、
前記第１の遅延回路の出力信号を入力とし、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第２の遅延回路と、
前記入力バッファから出力されるクロック信号と、前記第２の遅延回路の出力信号とを入力し、これらの信号の位相差を検出する第１の位相検知器と、
前記第１の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第１の遅延回路と前記第２の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第１のカウンタと、
前記第１の遅延回路から出力される信号をラッチタイミング信号として入力して、前記第１のカウンタから出力されるタップ選択信号をラッチし、前記第１の遅延回路と前記第２の遅延回路に供給する第１のアライナと、
を備えた第１の遅延ロックループ回路と、
前記入力バッファから出力されるクロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記入力バッファからのクロック信号を遅延させた信号を出力する第３の遅延回路と、
前記第１の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第４の遅延回路と、
前記第３遅延回路の出力信号と前記第４の遅延回路の出力信号とを入力し、これら二つの出力信号のそれぞれの立ち上がりエッジによって、パルスの立ち上がりと立ち下がりのタイミングが規定される信号を出力する第１のマルチプレクサと、
前記第１のマルチプレクサの出力信号を入力とするダミーの第２のマルチプレクサと、
前記第２のマルチプレクサの出力信号を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、
前記第１のバッファの出力信号を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、
を備え、
前記入力バッファから出力されるクロック信号と、前記ダミーの第２のバッファから出力される信号とを入力し、これらの信号の位相差を検出する第２の位相検知器と、
前記第２の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第３の遅延回路と前記第４の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第２のカウンタと、
前記第１のマルチプレクサの出力信号をラッチタイミング信号として入力して、前記第２のカウンタから出力されるタップ選択信号をラッチし、前記第３の遅延回路と前記第４の遅延回路に供給する第２のアライナと、
を備えた第２の遅延ロックループ回路と、
を備え、
前記第１のマルチプレクサから出力される信号をデータ出力用クロックとして入力し、入力される複数のデータの一つを選択して出力する第３のマルチプレクサを備え、
前記第２のマルチプレクサは、前記第３のマルチプレクサと同一の遅延時間を有し、
前記出力バッファは、前記第３のマルチプレクサから出力される信号を入力して出力端子から出力データとして出力する、ことを特徴とする半導体集積回路装置。 - クロック信号を入力とする入力バッファと、
前記入力バッファから出力されるクロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記入力したクロック信号を遅延させた信号を出力する遅延回路と、
前記遅延回路の出力信号を入力とするダミーの第１のマルチプレクサと、
前記第１のマルチプレクサの出力信号を入力し、出力バッファと同じ遅延時間を有するダミーの第１のバッファと、
前記第１のバッファの出力を入力し前記入力バッファと同じ遅延時間を有するダミーの第２のバッファと、
を備え、
前記入力バッファから出力されるクロック信号と、前記ダミーの第２のバッファの出力信号とを入力し、これらの信号の位相差を検出する位相検知器と、
前位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記遅延回路の出力タップを切替えるためのタップ選択信号を出力するカウンタと、
前記遅延回路の出力信号をラッチタイミング信号として入力して、前記カウンタから出力されるタップ選択信号をラッチし、前記遅延回路に供給するアライナと、
を備えた遅延ロックループ回路と、
を備え、
前記遅延回路から出力される信号をデータ出力用クロックとして入力し、入力される複数のデータの一つを選択して出力する第２のマルチプレクサを備え、
前記第１のマルチプレクサは、前記第２のマルチプレクサと同一の遅延時間を有し、
前記出力バッファは、前記第２のマルチプレクサから出力される信号を入力して出力端子から出力データとして出力する、ことを特徴とする半導体集積回路装置。 - 前記第１のマルチプレクサが、前記第３の遅延回路の出力信号を入力し、前記第３の遅延回路の出力信号の立ち上がりと立ち下がり遷移時に、あらかじめ定められた所定幅のパルスを出力する第１の信号生成回路と、
前記第４の遅延回路の出力信号を入力し、前記第４の遅延回路の出力信号の立ち上がりと立ち下がり遷移時に、あらかじめ定められた所定幅のパルスを出力する第２の信号生成回路と、
高位側電源と低位側電源間に直列に接続され、接続点から出力信号を出力する互いに逆導電型の、第１のトランジスタ及び第２のトランジスタと、
を備え、
前記第１の信号生成回路の出力信号の反転信号が、前記第１のトランジスタの制御端子に供給され、
前記第２の信号生成回路の出力信号を遅延させた信号が、前記第２のトランジスタの制御端子に供給される、ことを特徴とする請求項１又は２記載の半導体集積回路装置。 - 前記第１の遅延回路が、第１の粗調整の遅延回路と、前記第１の粗調整の遅延回路の出力信号を入力とする第１の微調整遅延回路と、前記第１の粗調整の遅延回路の出力信号をインバータで反転した信号を入力とする第２の微調整遅延回路と、前記第１の微調整遅延回路と前記第２の微調整遅延回路の出力信号を入力し、単相の信号を合成し、前記合成した単相の信号を、前記第１の遅延回路の前記出力信号として出力する第４のマルチプレクサを備え、
前記第２の遅延回路が、第２の粗調整の遅延回路と、前記第２の粗調整の遅延回路の出力信号を入力とする第３の微調整遅延回路と、前記第２の粗調整の遅延回路の出力信号をインバータで反転した信号を入力とする第４の微調整遅延回路と、前記第３の微調整遅延回路と前記第４の微調整遅延回路の出力信号を入力し、単相の信号を合成し、前記合成した単相の信号を、前記第２の遅延回路の前記出力信号として出力する第５のマルチプレクサと、
を備えている、ことを特徴とする請求項１又は２に記載の半導体集積回路装置。 - 前記第１の遅延回路から出力される信号をラッチタイミング信号として入力して、前記第１のカウンタから出力されるタップ選択信号をラッチし、前記第１の遅延回路と前記第２の遅延回路に供給する第１のアライナを備えている、ことを特徴とする請求項１記載の半導体集積回路装置。
- 前記第１のマルチプレクサの出力信号をラッチタイミング信号として入力して、前記第２のカウンタから出力されるタップ選択信号をラッチし、前記第３の遅延回路と前記第４の遅延回路に供給する第２のアライナを備えている、ことを特徴とする請求項１又は６記載の半導体集積回路装置。
- 前記入力バッファからのクロック信号と、前記分周回路からの分周クロックとのいずれかを選択して、前記第１の遅延回路、及び前記第１の位相検知器に供給する第１の切替スイッチをさらに備えている、ことを特徴とする請求項１記載の半導体集積回路装置。
- 前記入力バッファから出力されるクロック信号とは相補のクロック信号を生成する第２の入力バッファと、
前記第２の入力バッファからのクロック信号を分周する第２の分周回路と、
前記第２の入力バッファからのクロック信号と、前記第２の分周回路からの分周クロックとのいずれかを選択して、前記第４の遅延回路に供給する第２の切替スイッチと、
をさらに備えている、ことを特徴とする請求項１又は８記載の半導体集積回路装置。 - 前記第１の位相検知器が、前記第２の遅延回路の出力信号を基準にして、前記分周クロックの位相の遅れ、進みを検知し、
前記第２の位相検知器が、前記ダミーの第２のバッファから出力される信号を基準にして、前記入力バッファから出力されるクロック信号の位相の遅れ、進みを検知する、ことを特徴とする請求項１記載の半導体集積回路装置。 - 前記第１の位相検知器が、前記第２の遅延回路の出力信号を基準にして、前記入力バッファから出力されるクロック信号の位相の遅れ、進みを検知し、
前記第２の位相検知器が、前記ダミーの第２のバッファから出力される信号を基準にして、前記入力バッファから出力されるクロック信号の位相の遅れ、進みを検知する、ことを特徴とする請求項２記載の半導体集積回路装置。 - 前記位相検知器が、前記ダミーの第２のバッファから出力される信号を基準にして、前記入力バッファから出力されるクロック信号の位相の遅れ、進みを検知する、ことを特徴とする請求項３記載の半導体集積回路装置。
- 前記分周回路が、入力される信号の周波数を２分の１とした周波数の信号を出力する２分周回路である、ことを特徴とする請求項１記載の半導体集積回路装置。
- 入力信号を直列に接続された第１及び第２の遅延回路で遅延させた信号と、前記入力信号の位相が合うように、前記第１及び第２の遅延回路の遅延時間を調整することで、前記第１の遅延回路から、前記入力信号を前記入力信号の２分の１周期分、遅延させた信号を出力する遅延ロックループ装置において、
前記入力信号を分周する分周回路を備え、
前記分周回路の出力信号を前記第１及び第２の遅延回路で遅延させ、
前記分周回路の出力信号と前記第２の遅延回路の出力信号の位相が合うように前記第１及び第２の遅延回路の遅延時間を調整する制御信号を出力する第１の遅延調整手段を備え、
前記第１の遅延調整手段からの制御信号を、前記第１の遅延回路の出力信号でラッチして前記第１及び第２の遅延回路に供給する第１のラッチ回路を備えている、ことを特徴とする、ことを特徴とする、遅延ロックループ装置。 - 入力信号を直列に接続された第１及び第２の遅延回路で遅延させた信号と、前記入力信号との位相が合うように、前記第１、及び第２の遅延回路の遅延時間を調整することで、前記第１の遅延回路から、前記入力信号を前記入力信号の２分の１周期分、遅延させた信号を出力する第１の遅延ロックループ装置であって、前記入力信号を分周する分周回路を備え、
前記分周回路の出力信号を前記第１及び第２の遅延回路で遅延させ、
前記分周回路の出力信号と前記第２の遅延回路の出力信号の位相が合うように、前記第１及び第２の遅延回路の遅延時間を調整する制御信号を出力する第１の遅延調整手段を備えている第１の遅延ロックループ装置と、
前記入力信号に基づき、データ出力用のクロック信号を生成し、複数のデータを選択出力するマルチプレクサに対して前記データ出力用のクロックを供給する第２の遅延ロックループ装置であって、
前記分周回路の出力信号を入力して遅延させ第１の信号を出力する第３の遅延回路と、
前記第１の遅延ロックループ装置の出力信号を入力して遅延させ第２の信号を出力する第４の遅延回路と、
前記第３及び第４の遅延回路からの前記第１及び第２の信号を入力し、前記第１及び第２の信号のそれぞれの立ち上がりエッジで、パルスの立ち上がりと立ち下がりのタイミングが規定され、前記第１及び第２の信号のそれぞれの立ち下がりエッジで、つぎのパルスの立ち上がりと立ち下がりのタイミングが規定される信号を、前記データ出力用のクロックとして出力する回路と、
前記データ出力用のクロックを少なくとも前記マルチプレクサの遅延時間分遅延させた信号と、前記入力信号との位相が合うように、前記第３及び第４の遅延回路の遅延時間を調整する制御信号を出力する第２の遅延調整手段を備えている第２の遅延ロックループ装置と、
を有する、ことを特徴とする遅延ロックループ装置。 - 前記第１の遅延調整手段からの制御信号を、前記第１の遅延回路の出力信号でラッチして前記第１及び第２の遅延回路に供給する第１のラッチ回路を備えている、ことを特徴とする、請求項１５記載の遅延ロックループ装置。
- 前記第２の遅延調整手段からの制御信号を、前記データ出力用のクロックでラッチして前記第３及び第４の遅延回路に供給する第２のラッチ回路を備えている、ことを特徴とする請求項１５又は１６記載の遅延ロックループ装置。
- クロック信号を入力する入力バッファより出力されるクロック信号を分周回路で分周したクロック信号を入力とし、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記分周クロック信号を遅延させた信号を出力する第１の遅延回路と、
前記第１の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第２の遅延回路と、
前記分周クロック信号と、前記第２の遅延回路の出力信号とを入力し、これらの信号の位相差を検出する第１の位相検知器と、
前記第１の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第１の遅延回路と前記第２の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第１のカウンタと、
を備えた第１の遅延ロックループ回路と、
前記分周回路から出力される分周クロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記分周クロック信号を遅延させた信号を出力する第３の遅延回路と、
前記第１の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第４の遅延回路と、
前記第３遅延回路の出力信号と前記第４の遅延回路の出力信号を入力し、二つの前記出力信号のそれぞれの立ち上がりエッジによって、パルスの立ち上がりと立ち下がりのタイミングが規定され、二つの前記出力信号のそれぞれの立ち下がりエッジによって、次のパルスの立ち上がりと立ち下がりのタイミングが規定される信号を出力する第１のマルチプレクサと、
前記第１のマルチプレクサの出力信号を所定時間遅延させる遅延手段と、
前記入力バッファから出力されるクロック信号と、前記遅延手段の出力信号とを入力し、これらの信号の位相差を検出する第２の位相検知器と、
前記第２の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第３の遅延回路と前記第４の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第２のカウンタと、
を備えた第２の遅延ロックループ回路と、
を有する、ことを特徴とする遅延ロックループ装置。 - クロック信号を入力する入力バッファより出力されるクロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記入力バッファからのクロック信号を遅延させた信号を出力する第１の遅延回路と、
前記第１の遅延回路の出力信号を入力とし、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第２の遅延回路と、
前記入力バッファの出力クロックと、前記第２の遅延回路の出力信号とを入力し、これらの信号の位相差を検出する第１の位相検知器と、
前記第１の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第１の遅延回路と前記第２の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第１のカウンタと、
前記第１の遅延回路から出力される信号をラッチタイミング信号として入力して、前記第１のカウンタから出力されるタップ選択信号をラッチし、前記第１の遅延回路と前記第２の遅延回路に供給する第１のアライナと、
を備えた第１の遅延ロックループ回路と、
前記入力バッファから出力されるクロック信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記入力バッファからのクロック信号を遅延させた信号を出力する第３の遅延回路と、
前記第１の遅延回路の出力信号を入力し、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記第１の遅延回路の出力信号を遅延させた信号を出力する第４の遅延回路と、
前記第３遅延回路の出力信号と前記第４の遅延回路の出力信号を入力し、二つの前記出力信号のそれぞれの立ち上がりエッジによって、パルスの立ち上がりと立ち下がりのタイミングが規定される信号を出力する第１のマルチプレクサと、
前記第１のマルチプレクサの出力信号を、所定時間遅延させる遅延手段と、
前記入力バッファから出力されるクロック信号と、前記遅延手段の出力信号とを入力し、これらの信号の位相差を検出する第２の位相検知器と、
前記第２の位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記第３の遅延回路と前記第４の遅延回路の出力タップを切替えるためのタップ選択信号を出力する第２のカウンタと、
前記第１のマルチプレクサの出力信号をラッチタイミング信号として入力して、前記第２のカウンタから出力されるタップ選択信号をラッチし、前記第３の遅延回路と前記第４の遅延回路に供給する第２のアライナと、
を備えた第２の遅延ロックループ回路と、
を有する、ことを特徴とする遅延ロックループ装置。 - クロック信号を入力とする入力バッファから出力されるクロック信号を入力とし、遅延時間の互いに異なる複数の出力タップのうち選択された出力タップより、前記入力バッファからのクロック信号を遅延させた信号を出力する遅延回路と、
前記遅延回路の出力信号を所定時間遅延させる遅延手段と、
前記入力バッファから出力されるクロック信号と、前記遅延手段の出力信号とを入力し、これらの信号の位相差を検出する位相検知器と、
前記位相検知器の出力信号を受け、位相の進み、遅れに従い、カウント値を変え、前記遅延回路の出力タップを切替えるためのタップ選択信号を出力するカウンタと、
前記遅延回路の出力信号をラッチタイミング信号として入力して、前記カウンタから出力されるタップ選択信号をラッチし、前記遅延回路に供給するアライナと、
を備えている、ことを特徴とする遅延ロックループ装置。 - 前記第１のマルチプレクサが、前記第３の遅延回路の出力信号を入力し、前記第３の遅延回路の出力信号の立ち上がりと立ち下がり遷移時に、あらかじめ定められた所定幅のパルスを出力する第１の信号生成回路と、
前記第４の遅延回路の出力信号を入力し、前記第４の遅延回路の出力信号の立ち上がりと立ち下がり遷移時に、あらかじめ定められた所定幅のパルスを出力する第２の信号生成回路と、
高位側電源と低位側電源間に直列に接続され、接続点から出力信号を出力する互いに逆導電型の、第１のトランジスタ及び第２のトランジスタと、
を備え、
前記第１の信号生成回路の出力信号の反転信号が、前記第１のトランジスタの制御端子に供給され、
前記第２の信号生成回路の出力信号を遅延させた信号が、前記第２のトランジスタの制御端子に供給される、ことを特徴とする請求項１８又は１９記載の遅延ロックループ装置。 - 前記第１の遅延回路が、第１の粗調整の遅延回路と、前記第１の粗調整の遅延回路の出力信号を入力とする第１の微調整遅延回路と、前記第１の粗調整の遅延回路の出力信号をインバータで反転した信号を入力とする第２の微調整遅延回路と、前記第１の微調整遅延回路と前記第２の微調整遅延回路の出力信号を入力し、単相の信号を合成し、前記合成した単相の信号を、前記第１の遅延回路の前記出力信号として出力する第４のマルチプレクサを備え、
前記第２の遅延回路が、第２の粗調整の遅延回路と、前記第２の粗調整の遅延回路の出力信号を入力とする第３の微調整遅延回路と、前記第２の粗調整の遅延回路の出力信号をインバータで反転した信号を入力とする第４の微調整遅延回路と、前記第３の微調整遅延回路と前記第４の微調整遅延回路の出力信号を入力し、単相の信号を合成し、前記合成した単相の信号を、前記第１の遅延回路の前記出力信号として出力する第５のマルチプレクサと、
を備えている、ことを特徴とする請求項１８又は１９のいずれか一に記載の遅延ロックループ装置。 - 前記第１の遅延回路から出力される信号をラッチタイミング信号として入力して、前記第１のカウンタから出力されるタップ選択信号をラッチし、前記第１の遅延回路と前記第２の遅延回路に供給する第１のアライナを備えている、ことを特徴とする請求項１８記載の遅延ロックループ装置。
- 前記第１のマルチプレクサの出力信号をラッチタイミング信号として入力して、前記第２のカウンタから出力されるタップ選択信号をラッチし、前記第３の遅延回路と前記第４の遅延回路に供給する第２のアライナを備えている、ことを特徴とする請求項１８又は２３記載の遅延ロックループ装置。
- 前記分周回路が、入力される信号の周波数を２分の１とした周波数の信号を出力する２分周回路である、ことを特徴とする請求項１８記載の遅延ロックループ装置。
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