CN216213456U - 半导体存储装置 - Google Patents

Abstract

本实用新型公开了半导体存储装置，其包含衬底、多条位线，以及多个绝缘结构。位线设置在衬底上并延伸于第一方向上，位线包括多条第一位线以及至少一条第二位线，第二位线设置在所有的第一位线的一侧。绝缘结构设置在衬底上，各个绝缘结构包含多个绝缘端部以及延伸于第二方向上的多个绝缘鳍片，第二方向垂直第一方向，其中，绝缘端部中至少一个完全位在第二位线内。藉此，本实用新型可在简化的制作工艺下形成组件可靠度较佳的半导体存储装置，以改善其效能。

Description

半导体存储装置

技术领域

本实用新型涉及一种半导体存储装置，尤其是涉及一种动态随机存储器装置。

背景技术

随着各种电子产品朝小型化发展之趋势，动态随机存储器(dynamic randomaccess memory,DRAM)单元的设计也必须符合高集成度及高密度之要求。对于一具备凹入式闸极结构之DRAM单元而言，由于其可以在相同的半导体衬底内获得更长的载流子通道长度，以减少电容结构之漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面闸极结构之DRAM单元。

一般来说，具备凹入式闸极结构之DRAM单元会包含一晶体管组件与一电荷贮存装置，以接收来自于位线及字线的电压信号。然而，受限于工艺技术之故，现有具备凹入式闸极结构之DRAM单元仍存在有许多缺陷，还待进一步改良并有效提升相关存储器组件之效能及可靠度。

实用新型内容

本实用新型之一目的在于提供一种半导体存储装置及其形成方法，系借助自对准双重图案化制作工艺形成多个绝缘结构，部分镶嵌于一般位线以及虚置位线。藉此，可利用该些绝缘结构更有效地隔离各个插塞，并且在简化的制作工艺下，形成组件可靠度较佳的半导体存储装置，以改善其效能。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置，其包含衬底、多条位线，以及多个绝缘结构。所述位线设置在所述衬底上并相互平行地延伸于第一方向上，所述位线包括多条第一位线以及至少一条第二位线，所述第二位线设置在所有的所述第一位线的一侧。所述绝缘结构设置在所述衬底上，各个所述绝缘结构包含多个绝缘端部以及延伸于第二方向上的多个绝缘鳍片，所述第二方向垂直所述第一方向，其中，所述绝缘端部中至少一个完全位在所述第二位线内。

为达上述目的，本实用新型之一实施例提供一种半导体存储装置的形成方法，其包含以下步骤。首先，提供一衬底，在所述衬底上形成延伸于第一方向上的多条位线。所述位线包括多条第一位线以及至少一条第二位线，所述第二位线形成在所有的所述第一位线的一侧。接着，在所述衬底上形成多个绝缘结构，各个所述绝缘结构包含多个绝缘端部以及延伸于第二方向上的多个绝缘鳍片。所述第二方向垂直所述第一方向，其中，所述绝缘端部中至少一个完全位在所述第二位线内。

附图说明

图1至图3绘示本实用新型第一实施例中半导体存储装置的示意图；其中

图1为本实用新型的半导体存储装置的俯视示意图；

图2为图1沿切线A-A’的剖面示意图；以及

图3为图1沿切线B-B’的剖面示意图。

图4绘示本实用新型另一实施例中半导体存储装置的剖面示意图。

图5绘示本实用新型第二实施例中半导体存储装置的示意图。

其中，附图标记说明如下：

100 衬底

101 有源区

103 浅沟渠隔离

108 沟渠

120 字线

111 介电层

113 闸极介电层

115 闸极

117 绝缘层

130 绝缘层

130a 开口

140 绝缘层

150、250 绝缘结构

151、251 绝缘鳍片

151a、151b、151c 片段

153、253 绝缘端部

153a、153b、153c 绝缘端部

160 位线

160a 位线触点

162 第一位线

161 半导体层

163 阻障层

164 第二位线

165 金属层

167 盖层

170 侧壁层

100、300 半导体存储装置

D1 方向

D2 第二方向

D3 第一方向

L1 第一长度

L2 第二长度

L3 第三长度

S1 第一深度

S2 第二深度

S3 第三深度

W1、W2 线宽

具体实施方式

为使熟悉本实用新型所属技术领域的一般技术者能更进一步了解本实用新型，下文特列举本实用新型的数个优选实施例，并配合所附的附图，详细说明本实用新型的构成内容及所欲达成的功效。

请参照图1至图3，所绘示者为本实用新型第一实施例中，半导体存储装置300的示意图，其中，图1为半导体存储装置300的俯视示意图，图2及图3为半导体存储装置300的剖面示意图。在本实施例中，半导体存储装置300例如是包含一凹入式闸极的随机动态处理存储器(dynamic random access memory,DRAM)，其包含有至少一晶体管组件(未绘示)以及至少一电容组件(未绘示)，以作为DRAM阵列中的最小组成单元并接收来自于字线(wordline,WL)120及位线(bit line,BL)160的电压信号。半导体存储装置300包含一衬底100，例如是一硅衬底、含硅衬底(如SiC、SiGe)或硅覆绝缘(silicon-on-insulator,SOI)衬底等，衬底100内定义有多个有源区(active area,AA)101，系相互平行且间隔地沿着一方向D1延伸，而整体上呈现一阵列排列(array arrangement)，如图1所示。衬底100内还形成有多个埋藏式的闸极结构，系相互平行地沿着第二方向D2延伸并与各有源区101交错，而可作为埋藏式的字线(buried word line,BWL)120，如图2、图3所示。

在一实施例中，有源区101以及字线120可利用以下步骤形成，但并不限于此。首先，在衬底100内形成至少一浅沟渠隔离(shallow trench isolation,STI)103，以在衬底100定义出图1所示的各有源区101。接着，在衬底100形成多个沟渠108，各沟渠108彼此平行且朝向第二方向D2延伸，并且，在各沟渠108内依序形成覆盖沟渠108整体表面的一介电层111、填满沟渠108下半部的闸极介电层113与埋藏式的闸极115、以及填满沟渠108上半部的一绝缘层117，如图2、图3所示。优选地，字线120的形成可选择借助一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，或者是一自对准反向图案化(self-aligned reverse patterning,SARP)制作工艺，例如，利用所述自对准双重图案化或所述自对准反向图案化制作工艺定义沟渠108，但并不限于此。由此，绝缘层117的顶面即可切齐衬底100的表面，衬底100的所述表面上还覆盖有绝缘层130，如此，位在各沟渠108内的所述闸极结构即可延伸于第二方向D2上，作为字线120。在一实施例中，绝缘层130例如包含一氧化硅-氮化硅-氧化硅(oxide-nitride-oxide,ONO)结构，但不以此为限。

衬底100上还形成有多个开口130a，其中，开口130a系位在相邻的两字线120之间，并暴露出一部分的衬底100，如图2及图3所示。在一实施例中，开口130a可利用以下步骤形成，但并不限于此。首先，在衬底100上形成一掩膜结构(未绘示)，所述掩膜结构可具有至少一个可用以定义开口130a的图案(未绘示)，而暴露出部分的绝缘层130，利用所述掩膜结构进行一蚀刻工艺，移除自所述掩膜结构暴露出的绝缘层130及其下方的衬底100，以在衬底100内形成开口130a，再完全移除所述掩膜结构。在一实施例中，形成开口130a时，还可一并进行一离子布植工艺，例如是一抗接面击穿(anti-punch-through)离子布植工艺，以在开口130a所暴露出的衬底100内进一步形成一掺杂区(未绘示)，以达到避免电流渗漏的效果。

半导体存储装置300还包括多个绝缘结构150以及多条位线160，设置于衬底100上。绝缘结构150系设置于字线120上方，细部包括多个绝缘鳍片151以及多个绝缘端部153，其中，各绝缘鳍片151相互平行地沿着第二方向D2延伸并且在垂直于衬底110的投影方向(未绘示)上对位于下方的各字线120，而各绝缘端部153则具有一U型结构并连接两个相邻的绝缘鳍片151，如图1所示。在一实施例中，绝缘结构150的形成亦可同样利用所述自对准双重图案化或所述自对准反向图案化制作工艺，优选地，绝缘结构150以及字线120的沟渠108可透过同一个掩模层(未绘示)分别定义，使得绝缘结构150的绝缘鳍片151可完全重叠于下方的字线120，但并不限于此。

另一方面，位线160相互平行地沿着第一方向D3延伸，使得位线160可同时与方向D1上的有源区101以及第二方向D2上的绝缘结构150交错。其中，第一方向D3系不同于方向D1与第二方向D2，优选地是与第二方向D2垂直而不垂直于方向D1，但不以此为限。各位线160细部包括由下而上依序堆叠的半导体层161、阻障层163、金属层165以及盖层167，其中，填入各开口130a内的半导体层161形成各个位线触点(bit line contact,BLC)160a。位线触点160a系位于位线160的下方并介于两相邻的字线120之间。如此，位线触点160a与位线160即可一体成型，而位线160与字线120之间可藉由绝缘层130相互隔离，并进一步透过位线触点160a电连接至半导体存储装置300的所述晶体管组件的源极/汲极区。此外，各位线160的两侧侧壁还设置有间隙壁170，系包括一介电材料，如氧化硅、氮化硅、氮氧化硅等。在一实施例中，间隙壁170可以具有一复合层结构，例如包含依序堆叠于位线160的两侧侧壁的第一间隙壁(未绘示)、第二间隙壁(未绘示)等，或是仅具有一单层结构，如图1所示。

在一实施例中，位线160可利用以下步骤形成，但并不限于此。首先，在衬底100上先形成半导体材料层(未绘示，例如是多晶硅层)，填满开口130a并进一步覆盖在绝缘层130上，再依序于所述半导体材料层上形成阻障材料层(未绘示，例如包含钛层及/或氮化钛层)、金属材料层(未绘示，例如是钨、铝或铜等低阻质的金属)以及覆盖材料层(未绘示，例如是氮化硅、氧化硅或碳氮化硅等绝缘材质)，但不以此为限。然后，进行图案化制作工艺图案化所述覆盖材料层、所述金属材料层、所述阻障材料层以及所述半导体材料层，而在衬底100上形成位线160。

需特别说明的是，位线160进一步包括多条第一位线162以及至少一条第二位线164，第一位线162以及第二位线164例如是分别设置于半导体存储装置300的存储区域(memory cell region,未绘示)以及***区域(periphery region,未绘示)，而可分别作为一般位线(BLs)以及虚置位线(dummy BLs)，其中，第二位线164可位在所有的第一位线162一侧，但不以此为限。请参照图1所示，在本实施例中，半导体存储装置300优选地包括两条第二位线164，分别设置于所有的第一位线162在第二方向D2上的两相对侧(即上、下两侧)而不与任何有源区101交错，但不以此为限。本领域者应可轻易理解，在实际组件需求下，所述存储区域以及所述***区域亦可具有其他设置态样，而使所述第一位线以及所述第二位线具有其他的设置方式，或是使所述第二位线具有其他的设置数量。此外，在本实施例中，各第二位线164的线宽(例如是在第二方向D2上的宽度)W2优选地大于各第一位线162的线宽W1，但不以此为限。在另一实施例中，亦可选择性地使所述第二位线以及所述第一位线皆具有相同的线宽。

另需特别说明的是，绝缘结构150的形成优选地系于位线160形成之后再进行，使得绝缘结构150的各绝缘鳍片151可穿过第一位线162的盖层167，而部分镶嵌于第一位线162内(即部分重叠于第一位线162)，如图1所示。也就是说，各绝缘鳍片151重叠于第一位线162的部分系位在其盖层167内，并可在盖层167内具有第一深度S1，例如是约等于盖层167的厚度，使得各绝缘鳍片151重叠于第一位线162的所述部分可直接接触金属层165的顶面，如图2所示。另一方面，各绝缘鳍片151未重叠于第一位线162的部分则位在绝缘层140中，并可具有相对较大的第二深度S2，如此，各绝缘鳍片151未重叠于第一位线162的所述部分可直接接触绝缘层130以及设置于位线160侧壁上的间隙壁170。换言之，绝缘层140的材质与盖层167的材质应具有一定的蚀刻选择，例如是分别包含氧化硅以及氮化硅等。如此，在形成绝缘结构150时，可利用所述蚀刻选择减缓对盖层167的蚀刻速率，避免过度蚀刻至第一位线162的金属层165。于此，可避免第一位线162受损而影响其功能。此外，各绝缘鳍片151未重叠于第一位线162的所述部分进一步包括在第二方向D2上长度L1、L2、L3不等的多个第一片段151a、多个第二片段151b、以及多个第三片段151c，且长度越大的第一片段151a优选地在第一方向D3上位于长度较小的第二片段151b、以及第三片段151c的外侧。举例来说，第一长度L1大于第二长度L2，而第二长度L2大于第三长度L3，因此，第二片段151b(第二长度L2)例如是位在所有的第三片段151c(第三长度L3)的两相对侧(即左、右两侧)，而第一片段151a(第一长度L1)则进一步位在片段第二片段151b(第二长度L2)的外侧，并直接接触部分的第一位线162与第二位线164的端面，如图1及图2所示。由此，可透过绝缘结构150进一步保护位线160的所述端面，并隔离其他设置于衬底100上方的主动组件(未绘示)。

此外，如图1所示，绝缘结构150的各绝缘端部153则可选择性地镶嵌于第二位线164内。举例来说，绝缘端部153中至少一个例如是完全埋设于第二位线164的盖层167内，如绝缘端部153a；绝缘端部153中至少另一个例如是部分埋设于第二位线164的盖层167内使得其所述U型结构可部分延伸于第二位线164之外，如绝缘端部153b；绝缘端部153中至少另一个例如是完全暴露于第二位线164之外，如绝缘端部153c。同样地，重叠于第二位线164的绝缘端部153a或是重叠于第二位线164的部分绝缘端部153b可位在第二位线164的盖层167内并具有第一深度S1，进而可直接接触金属层165的顶面；未重叠于第二位线164的绝缘端部153c或是未重叠于第二位线164的部分绝缘端部153b则位在绝缘层140内，而具有相对较大的第二深度S2并直接接触绝缘层130，如图3所示。

由此，即构成本实用新型第一优选实施例的半导体存储装置300。半导体存储装置300系借助设置于字线120上方的绝缘结构150的设置进一步隔绝字线120以及位线160。需注意的是，绝缘结构150设置于衬底100上方并直接接触部分位线160的端部以及位线160两侧的间隙壁170，进而可提供保护位线160的效果；绝缘结构150部分重叠于位线160(绝缘鳍片151部分重叠第一位线162、绝缘端部153则可重叠第二位线164)，其重叠于位线160的部分系埋设于位线160的盖层167内并具有相同于盖层167厚度的第一深度S1，可有效保护位线160并避免损伤位线160的金属层165。此外，绝缘结构150以及字线120的形成可透过同一个掩模层分别定义，使得绝缘结构150可重叠于下方的字线120，藉此，可在制作工艺明显简化的前提下，形成组件可靠度较佳的半导体存储装置300，并改善其效能。

本实用新型所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本实用新型的半导体存储装置亦可能有其它态样，或是透过其他制作工艺形成，而不限于前述。举例来说，在前述的实施例中，绝缘鳍片151重叠于第一位线162的部分虽是在盖层167内具有等同于盖层167厚度的第一深度S1，但并不以此为限，在另一实施例中，亦可使绝缘鳍片151重叠于第一位线162的部分具有小于盖层167厚度的第三深度S3，以进一步避免下方的金属层165被破坏，如图4所示。也就是说，重叠于第一位线162的绝缘鳍片151以及重叠于第二位线164的绝缘端部(如绝缘端部153a、153b)皆可在第一位线162或第二位线164的盖层167内具有相对较小的第三深度S3，而不接触金属层165。此外，下文将进一步针对半导体存储装置及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本实用新型之各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。

请参照图5所示，所绘示者为本实用新型第二优选实施例中，半导体存储装置500的俯视示意图。本实施例中半导体存储装置500的结构大体上与前述第一优选实施例中半导体存储装置300的相同，相同之处容不再赘述。而本实施例与前述实施例的主要差异在于半导体存储装置300的所述***区域额外还设置绝缘结构250。

细部来说，绝缘结构250设置于所有的绝缘结构150在第一方向D3的两相对侧(即左、右两侧)，并同样包括平行地沿着第二方向D2延伸的多个绝缘鳍片251以及具有U型结构的多个绝缘端部253。绝缘结构250的各个绝缘端部253连接两个相邻的绝缘鳍片151，并且不重叠于任何的位线160，使得各个绝缘结构250可整体呈现一赛道状，如图5所示。

在一实施例中，绝缘结构250的形成可同样利用所述自对准双重图案化或所述自对准反向图案化制作工艺，优选地，可与绝缘结构150一并形成，并且，与字线120的沟渠108可透过同一个掩模层(未绘示)分别定义，使得绝缘结构250的绝缘鳍片251亦可完全重叠于下方的字线120(图5中未绘示)，但并不限于此。在另一实施例中，绝缘结构250的形成亦可单独形成，使得绝缘结构250的下方可未设置任何字线120或者是不与下方设置的字线120重叠。

由此，即构成本实用新型第二优选实施例中半导体存储装置500。半导体存储装置500系借助额外设置的绝缘结构250进一步隔绝外部元件。绝缘结构250可与绝缘结构150的制作工艺整合，并且其制作工艺与字线120的形成可透过同一个掩模层分别定义，使得绝缘结构250亦可重叠于下方的字线120。藉此，同样可在制作工艺明显简化的前提下，形成组件可靠度较佳的半导体存储装置500，并改善其效能。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (14)

1.一种半导体存储装置，其特征在于，包含：

衬底；

多条位线，设置在所述衬底上并延伸于第一方向上，所述位线包括多条第一位线以及至少一条第二位线，所述第二位线设置在所有的所述第一位线的一侧；以及

多个绝缘结构，设置在所述衬底上并与所述位线交错，所述绝缘结构包含多个绝缘端部以及延伸于第二方向上的多个绝缘鳍片，所述第二方向垂直所述第一方向，其中，所述绝缘端部中至少一个完全位在所述第二位线内。

2.依据权利要求第1项所述之半导体存储装置，其特征在于，各个所述绝缘端部具有一U型结构并且连接两个相邻的所述绝缘鳍片。

3.依据权利要求第1项所述之半导体存储装置，其特征在于，所述绝缘端部中的至少另一个完全位在所述第二位线外。

4.依据权利要求第2项所述之半导体存储装置，其特征在于，所述绝缘端部中的至少另一个的所述U型结构部分延伸于所述第二位线之外。

5.依据权利要求第1项所述之半导体存储装置，其特征在于，各个所述绝缘鳍片部分重叠于所述第一位线。

6.依据权利要求第5项所述之半导体存储装置，其特征在于，所述绝缘鳍片未重叠于所述第一位线的部分包括多个第一片段、多个第二片段以及多个第三片段，所述第一片段、所述第二片段以及所述第三片段在所述第二方向上分别具有第一长度、第二长度以及第三长度，其中，所述第一长度大于所述第二长度，所述第二长度大于所述第三长度。

7.依据权利要求第6项所述之半导体存储装置，其特征在于，所述第二片段设置于所有的所述第三片段的两相对侧，所述第一片段设置于所述第二片段的外侧。

8.依据权利要求第6项所述之半导体存储装置，其特征在于，所述第一片段直接接触部分的所述位线的端面。

9.依据权利要求第6项所述之半导体存储装置，其特征在于，更包含：

绝缘层，设置于所述衬底上，所述第一片段、所述第二片段以及所述第三片段直接接触所述绝缘层。

10.依据权利要求第6项所述之半导体存储装置，其特征在于，所述绝缘鳍片重叠于所述第一位线的部分在衬底的投影方向上具有第一深度，所述绝缘鳍片未重叠于所述第一位线的所述部分在所述投影方向上具有第二深度，所述第二深度大于所述第一深度。

11.依据权利要求第10项所述之半导体存储装置，其特征在于，所述位线包括依序堆叠的半导体层、阻障层、金属层以及盖层，所述绝缘鳍片重叠于所述第一位线的所述部分位在所述第一位线的所述盖层内。

12.依据权利要求第11项所述之半导体存储装置，其特征在于，所述绝缘端部中的所述至少一个镶嵌在所述第二位线的所述盖层内。

13.依据权利要求第1项所述之半导体存储装置，其特征在于，还包括多个间隙壁，分别设置在所述位线的侧壁上，所述绝缘鳍片直接接触所述间隙壁。

14.依据权利要求第1项所述之半导体存储装置，其特征在于，还包括

多条字线，设置于所述衬底内并延伸于所述第二方向上，所述字线对位于所述绝缘结构。

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