KR100343002B1 - 버티컬 트랜지스터와 딥 트렌치 커패시터를 가지는 메모리셀 - Google Patents

버티컬 트랜지스터와 딥 트렌치 커패시터를 가지는 메모리셀 Download PDF

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KR100343002B1
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Abstract

본 발명의 목적은 인접하는 딥 트렌치사이의 거리를 실질적으로 줄일 수 있는 버티컬 트랜지스터와 딥 트렌치 커패시터를 가지는 메모리 셀을 제공하기 위한 것이다.
이러한 목적을 달성하기 위하여, 메모리 셀은 기판과 제 1 도전타입을 가지는 이온 확산영역으로 둘러싸여지고 그 기판 위에 형성되는 딥 트랜치와, 제 1 절연층으로 둘러싸여지고 기판위에 위치하는 제 1 기둥과, 제 1 기둥위에 똑 바로 위치하는 제 2 기둥으로 구성되어 있다. 제 1 기둥의 낮은 부분이 딥 트렌치로 채워져 있고 유전층으로 둘러 싸여져 있으며, 제 1 기둥의 높은 부분이 기판으로부터 튀어나온다. 제 1 기둥의 최상층부는 제 1 도전타입을 가지는 제 1 도우핑영역으로서 형성된다. 제 2 기둥은 제 2기둥의 중앙에 위치한 제 2 도전타입을 가지는 제 1 도전층과, 제 2 절연층의 낮은 외벽을 둘러싸고 있는 제 1 도전타입을 가지는 제 2 도전층과, 제 2 절연층의 높은 외벽을 둘러싸고 있는 제 3 절연층으로 구성되어 있다. 제 1 도전층의 최상층부는 제 1 도전타입을 가지는 제 2 도우핑영역으로서 형성된다. 메모리 셀은 딥 트렌치의 가로방향치수가 메모리 셀의 가로방향치수와 같은 오픈비트라인구조이다. 또한, 메모리 셀은 딥 트렌치의 가로방향치수가 메모리 셀의 가로방향치수의 두배 크기의 포개진 비트라인구조에 적용이 된다.
버티컬 트랜지스터가 저누설치를 유지하면서도 비트라인전압을 줄이거나 메모리 셀의 가로방향치수를 증가시키지 않고 게이트길이를 적합한 값으로 유지할 수있으며, 버티컬 트랜지스터 아래에 추가적인 웨이퍼 영역의 소비없이 딥 트렌치 커패시터를 형성할 수 있다는 것이 본 발명의 장점이다.
본 발명의 여러 가지 목적은 여러 가지 그림과 도면에서 설명되어지는 바람직한 실시예에 의한 상세한 설명에 따라서 이 분야의 통상적인 기술로 명백하게 파악될 것이다.

Description

버티컬 트랜지스터와 딥 트렌치 커패시터를 가지는 메모리 셀{MEMORY CELL WITH A VERTICAL TRANSISTOR AND A DEEP TRENCH CAPACITOR}
본 발명은 반도체 디바이스의 메모리 셀, 특히 버티컬 트랜지스터와 딥 트렌치 커패시터를 가지는 메모리 셀에 관한 것이다.
일반적으로, IC칩의 집적도를 증가시키면 칩의 크기와 소비전력을 줄이고 더 빠른 속도를 얻을 수 있기 때문에, 개개의 반도체 디바이스에 대한 크기를 줄이기 위하여 많은 관심이 집중되고 있다. 최소의 크기에 메모리 셀을 구성하기 위하여, 메모리 셀의 가로길이를 감소시키기 위하여는 종래의 트랜지스터에 있어서는 게이트의 길이를 줄여야 한다. 그러나 게이트길이가 짧아질수록 허용할 수 없는 누설 전류는 더욱 높아지고, 이에 의하여 비트라인(bit line)의 전압은 또한 비율에 따라 줄어들 수밖에 없다. 이것은 저장 커패시터에 저장된 전하를 줄이게 되고, 이것은 또한 저장된 전하가 바르게 감지되는 것을 확실하게 하기 위하여 더욱 큰 커패시턴스를 요구한다. 저장 커패시터의 커패시턴스를 증가시키는 것은 커패시터의 면적을 증가시키거나 커패시터판사이의 유효한 유전체의 두께를 줄이는 것에 의하여 달성되어질 수 있다. 커패시터의 면적을 증가시키는 것은 메모리 셀을 줄이기 위한 요구와 상충되고, 비유전체의 두께를 줄이는 것은 현재의 기술이 실질적으로 최소한으로 줄여져 있기 때문에 어렵다.
최근 버티컬 트랜지스터는 메모리 셀의 수평길이를 증가시키거나 비트라인전압을 감소시키지 않고 저(低)누설디바이스를 얻으면서도, 게이트길이를 적정치로유지할 수 있도록 개발되어져 왔다. 딥 트렌치 커패시터는 어떠한 추가적인 웨이퍼면적을 소비하지 않고도 버티컬 트랜지스터 아래에서 바로 제조되어질 수 있다.
딥 트렌치 커패시터를 가지는 버티컬 트랜지스터의 형태는 U.S.No. 6,034,389에 공개되어 있다. 도1A와 도1B는 종래의 반도체 디바이스(10)에 대한 메모리 셀 어레이의 스케매틱 다이아그램(schematic diagram)을 나타내고 있으며 도1C에서부터 도1G까지는 도1A와 도1B에 나타난 라인 1-1의 스케매틱 단면도이다. 도1A와 도1B에 나타난 것처럼 종래의 반도체 디바이스(10)는 비트라인이 워드라인(word line)에 수직으로 되어 있는 비트라인패턴(pattern)과 워드라인패턴에 의하여 구성되는 것을 특징으로 하는 메모리 셀 어레이에 관한 것이다. 도1C에 나타난 것처럼 복수개의 딥 트랜치(18)는 마스크로서 얇은 패드 산화막(17)과 실리콘 산화막(19)을 사용하여 p 타입 실리콘기판(14)위에 형성되어지고 실리콘기판(14)으로부터 상대적으로 튀어나온 복수개의 기둥영역(16)을 남긴다. 확산 소스물질로서 제공되는 ASG(비소 그라스)처럼 진하게 도우핑된 산화막(20)이 딥 트렌치(18)의 바닥과 하층부 외측벽에 증착된다. 짧은시간의 고온 어닐링(annealing)처리에 의하여 비소이온은 n+확산영역(22)을 형성하기 위하여 기둥영역(16)의 하층부 외측벽으로 확산되어진다. n+확산영역(22)은 딥 트렌치 커패시터를 위한 전극을 저장하고 n+소스로서의 역할을 한다. 진하게 도우핑된 산화막(20)을 완전히 제거하고 딥 트렌치(18)의 바닥에 있는 n+확산영역(22)의 일부를 제거한 후, 기둥영역(16)과 n+확산영역(22)사이의 충분한 절연을 한층 확실하게 하기 위한 p+필드 절연영역(24)을 형성하기 위하여 딥 트렌치(18)의 바닥쪽으로 도1D에 나타난 것과 같이 고(高)분량의 p 타입 불순물이 주입된다.
도1E에 나타난 것처럼, 오노(ONO)박막(26)이 딥 트렌치의 외측벽에 성장되고 n+폴리실리콘층(28)이 딥 트렌치(18)를 부분적으로 채우기 위하여 증착된다. 다음으로 딥 트렌치(18)에서 오노(ONO)박막(26)과 n+폴리실리콘층(28)이 미리 설정된 깊이로 식각되어진다. 오노(ONO)박막(26)은 딥 트렌치 커패시터(29)의 커패시터 유전체의 역할을 하고 n+폴리실리콘층(28)은 딥 트렌치 커패시터(29)의 커패시터판(28)의 역할을 한다. 도1F에 나타난 것처럼, 장벽산화막(30)이 연속적으로 형성된 게이트의 절연을 위하여 딥 트렌치(18)에서 n+폴리실리콘층(28)을 덮기 위하여 증착된다.
다음으로 게이트산화막층(32)이 딥 트렌치(18)의 최상층부 외측벽에 성장이 되고 n+폴리실리콘층(34)이 딥 트렌치(18)를 채우기 위하여 증착되어지고, n+폴리실리콘층(34)은 컨트롤게이트(34)의 역할을 한다.
도1G에 나타난 것처럼, 컨트롤게이트(34)의 중앙은 각 워드라인을 분리하기 위하여 식각되어진다. 얇은 패드 산화막(17)과 질화산화막(19)을 제거하고나서 기둥영역(16)의 최상층부가 n+드레인영역(36)을 형성하기 위하여 증착되고 마지막으로 비트라인 금속층(38)이 도1B에 나타나고 있는 메모리 셀을 완성하기 위하여 워드라인에 수직으로 형성된다.
반도체 디바이스(10)의 각 메모리 셀에 있어서 컨트롤게이트(34), n+소스영역(22)과 n+드레인영역(36)은, 기둥영역(16)의 최상층부가 n+소스영역(22)과 n+드레인영역(36)사이의 통로로서 사용되어지고 있는 버티컬 트랜지스터를 구성한다. n+확산영역(22), 오노(ONO)박막(26)과 버티컬 트랜지스터아래의 n+폴리실리콘층(28)은 딥 트렌치 커패시터(29)를 구성한다. 상기한 바와 같이 오픈비트라인의 경우, 딥 트렌치 커패시터(29)의 n+폴리실리콘 커패시터판(28)은 어레이에 있어서 모든 메모리 셀에 공통이다. 전하가 각 기둥영역(16)에 있는 n+확산영역(22)에 저장되는 것에 주목하라.
상기와 같이 종래의 제조에 있어서 메모리 셀의 크기를 줄이기 위한 유일한 방법은 딥 트렌치(18)의 폭을 줄이는 것이지만 두 개의 인접하는 셀의 n+소스영역(22)의 근접은 메모리 셀의 크기를 더 작게하는 것을 방해한다.
다른 타입의 버티컬 트랜지스터가 U.S.No. 6,018,176에 공개되어 있으며 도2에 나타나 있다. 도2A는 U.S.No. 6,018,176에 따른 버티컬 트랜지스터의 스케매틱 평면도이다. 도2B는 도2A에 나타난 라인 2-2의 스케매틱 단면도이고, 버티컬 트랜지스터는 비트라인에 수직인 게이트전극(108b)과 비트라인으로서 사용되어지고, 교차영역(134)에 존재하는 이온주입 폴리실리콘층(114)인 워드라인으로서 사용되어지고 있는 드레인전극(104)으로 구성된다. 드레인전극(104)을 연결하는 폴리실리콘층(114)의 하층부는 드레인영역(114a)으로 되고 소스전극(105)을 연결하는 폴리실리콘층(114)의 최상층부는 소스영역(114c)으로 되며, 폴리실리콘층(114)의 중간부는 통로영역(114b)으로 된다. 저장전극(122)은 접촉 홀(138)을 통하여 소스전극(115)에 연결된다. 드레인영역 (114a)과 소스영역(114c)의 이러한 설계는 앞서 말한 공핍영역의 근접의 문제를 해결할 수 있다. 그러나 버티컬 트랜지스터위에 바로 만들어지는 저장전극(122)의 치수는 U.S.No. 6,018,176의 메모리 셀과 같은 크기로만 최소화할 수 있도록 하고있다. 그러므로 IC칩에 있어서 기존 기술의 한계이상으로 개개의 메모리 셀을 축소시킬 수 없다.
본 발명의 목적은 인접하는 딥 트렌치사이의 거리를 실질적으로 줄일 수 있는 버티컬 트랜지스터와 딥 트렌치 커패시터를 가지는 메모리 셀을 제공하기 위한 것이며, 버티컬 트랜지스터가 저누설치를 유지하면서도 비트라인전압을 줄이거나 메모리 셀의 가로방향치수를 증가시키지 않고 게이트길이를 적합한 값으로 유지할 수 있으며, 버티컬 트랜지스터 아래에 추가적인 웨이퍼 영역의 소비없이 딥 트렌치 커패시터를 형성하는데 있다.
본 발명은 아래에 주어진 상세한 설명과, 관련된 도면으로부터 더욱 확실하게 이해되어질 수 있을 것이고, 단지 실시예로서 주어진 것이며 본발명의 범위를 정하기 위한 것은 아니다.
도 1은 종래의 반도체 디바이스의 메모리 셀 어레이를 나타내는 스케매틱 다이어그램.
도 2는 종래의 기술에 따른 다른 버티컬 트랜지스터를 나타내는 스케매틱 다이어그램.
도 3에서 도 12까지는 본 발명의 실시예에 따른 메모리 셀의 형성 방법을 나타내는 스케매틱 다이어그램.
도 13은 본 발명의 다른 바람직한 실시예에 따른 평면도.
- 도면의 주요부분에 대한 부호의 설명 -
40 : 반도체 디바이스 42 : 실리콘기판
43 : 기둥영역 44 : 딥 트렌치
도 3에서 도 12까지는 본 발명의 실시예에 따른 메모리 셀 형성 방법을 나타내는 스케매틱 다이어그램이며, 본 발명은 DRAM 셀에 관한 것이다.
메모리 셀 어레이는 오픈비트라인구조이고 워드라인패턴과 비트라인패턴의 수직교차에 의하여 특징지어진다. 각 메모리 셀은 버티컬 트랜지스터와 딥 트렌치 커패시터로 구성된다. 버티컬 트랜지스터가 저누설치를 유지하면서도 비트라인전압을 줄이거나 메모리 셀의 가로방향치수를 증가시키지 않고 게이트길이를 적합한 값으로 유지할 수 있으며, 버티컬 트랜지스터 아래에 추가적인 웨이퍼 영역의 소비없이 딥 트렌치 커패시터를 형성할 수 있다.
도 3에서 도 4C까지에 있어서, 도 3은 본 발명에 따른 메모리 셀의 평면도이다. 도 4A부터 도 4C까지는 도 3에 나타난 라인 4-4의 스케매틱 단면도이다. 도4A에 나타난 바와 같이 본 발명의 반도체 디바이스(40)는 실리콘기판(42)과, 실리콘질화막층(41)에 의하여 패턴된 기둥영역의 어레이(43)와, 딥 트렌치 커패시터를 형성하기 위한 딥 트렌치 어레이(44)로 구성되고 있다. 먼저, ASG(비소그라스)층이 소스확산물질로 사용되고 산화막층이 순차적으로 딥 트렌치(44)의 외벽에 증착된다. 딥 트렌치(44)로 둘러싸여 있는 기둥영역(43)속으로 비소이온을 확산시키기 위하여 짧은시간의 고온 어닐링(annealing)처리가 진행되고, 그것에 의하여 n+확산영역(43)이 형성된다. 산화막층과 딥 트렌치(44)의 외벽으로부터 ASG(비소그라스)층이 제거된 후 산화막층과 실리콘질화막층을 포함하는 NO 유전체(46)가 도 4B에 나타난 것처럼 딥 트렌치(44)의 외벽에 형성되어진다.
다음으로, 비결정질의 폴리실리콘층(48)이 딥 트렌치(44)를 채우기 위하여화학진공증착(CVD)방법에 의하여 증착된다. 도 4C에 나타난 바와 같이, 에칭-백 공정에 의하여 실리콘질화막층(41)위에 위치한 폴리실리콘층(48)과, 미리 예정된 깊이로 딥 트렌치(44)에 위치한 NO 유전체(46)층과 폴리실리콘층을 제거하고 있다. 바람직한 실시예로서, 딥 트렌치(44)에서의 폴리실리콘층(48)의 표면과 기둥영역(43)의 표면사이의 높이는 500Å으로 한정되어진다.
도 5에서 도 6B까지에 있어서, 도 5는 본 발명에 따른 메모리 셀의 평면도이다. 도 6A와 6B는 도 5에 나타난 라인 6-6의 스케매틱 단면도이다. 도 6A에 나타난 바와 같이, 사진공정에 의하여 실리콘질화막층(41)을 제거하고 미리 예정된 깊이로 기둥영역과 NO 유전체(46)층을 식각하고 그것에 의하여 제 1 케이브(cave)(49)를 형성한다. 상대적으로, 폴리실리콘층(48)이 NO 유전체(46)층의 표면으로부터 돌출되어 있고 기둥영역(43)은 제 1기둥으로 된다. 이 단계에서, 폴리실리콘층(48)과 NO 유전체(46)층과 n+확산영역(43)이 딥 트렌치 커패시터를 형성한다. 도 6B에 나타난 바와 같이, 제 1 절연산화막층(50)이 폴리실리콘층(48)을 덮고 제 1 케이브(49)를 채우기 위하여 증착되어지고 다음으로 화학기계적연마(CMP)공정에 의하여 제 1 절연층(50)의 표면을 평평하게 한다.
도 7에서 도 8B까지에 있어서, 도 7은 본 발명에 따른 메모리 셀의 평면도이다. 도 8A와 8B는 도 7에 나타난 라인 8-8의 스케매틱 단면도이다. 도 8A에 나타난 바와 같이, 0.2~0.4㎛의 두께를 가지는 n+폴리실리콘층(52)과 500Å의 두께를 가지는 제 2 절연산화막층(54)이 순차적으로 제 1 절연층(50)위에 형성되어지고, 제 1기둥위에 위치한 제 2기둥을 형성하기 위하여 사진공정에 의하여 n+폴리실리콘층(52)과 제 2 절연층(54)의 바깥영역을 제거한다. 도 8B에 나타난 바와 같이, BPSG유전층(56)은 워드라인(55)의 표면을 덮기 위하여 제 1 유전층(50)위에 증착되어지고, CMP공정이 제 2 절연층(54)의 표면과 BPSG유전층(56)의 표면을 평평하게 하기 위하여 수행되어진다.
도 9에서 도 10C까지에 나타난 바와 같이, 도 9는 본 발명에 따른 메모리 셀의 평면도이고 도 10A에서 10C는 도 9에 나타난 라인 10-10의 스케매틱 단면도이다. 도 10A에 나타난 바와 같이, 사진공정에 의하여 제 2 절연층(54)과 제 2 기둥의 중앙부에 위치한 n+폴리실리콘층(52)과 제 2 기둥의 중앙부아래에 위치한 제 1 절연층(50)을 제거하고 폴리실리콘층(48)의 최상층부를 노출시키며, 이에 의하여 제 2 케이브(57)를 형성하고 버티컬 트랜지스터의 게이트(52)로서 제공되는 링(ring)속의 n+폴리실리콘층(52)을 형성하며, 이온주입공정에 의하여 폴리실리콘층(48)속으로 비소 또는 인(P)이온의 고농도 불순물이 도우핑되어지고, 이에 의하여 폴리실리콘층(48)의 최상층부에 제 1 n+도우핑영역(58)을 형성하고 상기 제 1 n+도우핑영역은 버티컬 트랜지스터를 위한 소스를 제공한다. 도 10B에 나타난 바와 같이 제 3 절연층(60)이 게이트 절연체를 제공하기 위하여 제 2 케이브(57)의 외측벽에 성장되어지고 제 2 케이브(57)의 바닥을 덮고 있는 제 3 절연층(60)이 제거되어진다. 그리고 p-폴리실리콘층(62)이 제 2 케이브(57)를 채우기 위하여 증착되어진다. 도 10C에 나타난 바와 같이 CMP공정은 p-폴리실리콘층(62)과 BPSG유전층(56)과 제 2 절연층(54)의 표면을 평평하게 하기 위하여 수행되어지고, 이온주입공정에 의하여 p-폴리실리콘층(62)의 최상층부에 제 2 n+도우핑영역을 형성하기 위하여 p-폴리실리콘층(62)속으로 비소 또는 인(P)이온의 고농도 불순물이 도우핑되어지고, 상기 제 2 n+도우핑영역(64)은 버티컬 트랜지스터를 위한 드레인을 제공한다.
도 11과 도 12에 있어서, 도 11은 본 발명에 따른 메모리 셀의 평면도이다. 도 12는 도 11에 나타난 라인 12-12의 스케매틱 단면도이다. 도 11에 나타난 바와 같이, 워드라인(55)에 수직인 금속 스트립(strip)(66)은 비트라인(65)을 제공하기 위하여 반도체 디바이스(40)위에 형성되어지고 이것은 본 발명의 메모리 셀을 완성시킨다. 메모리 셀은 딥 트렌치내의 제 1 기둥과, 제 1 기둥위에 바로 형성된 제 2 기둥과 비트라인(65)으로 구성된다. 제 1 기둥의 낮은 부분에서 n+폴리실리콘층(48)과 NO 유전체(46)층과 n+확산영역(43)이 딥 트렌치 커패시터를 형성한다. 제 1 기둥의 최상층부에 있는 제 1 n+도우핑영역(58)과 제 2 기둥의 최상층부에 있는 제 2 n+도우핑영역(64)과 제 2 기둥을 둘러싸는 n+폴리실리콘층(52)은 각각 버티컬 트랜지스터의 소스와 드레인과 게이트의 역할을 한다.
상기 버티컬 트랜지스터는 메모리 셀의 웨이퍼영역을 증가시키거나 비트라인전압을 감소시키지 않고 저(低)누설치를 보증할 수 있는 충분한 게이트길이를 제공하고, 제 1 절연층(50)과 BPSG 유전층(56)은 인접하는 트랜지스터를분리하며, 공핍영역의 근접 또는 중복에 관련된 사항들을 해결한다. 따라서, 그 결과로서 인접하는 딥 트렌치사이의 거리는 IC칩 위에 메모리 셀의 밀도를 증가시키면서도 줄일 수 있다. 버티컬 트랜지스터 아래에 형성되는 딥 트렌치 커패시터는 그것이 트랜지스터의 영역을 넘어서 웨이퍼의 영역을 차지하지 않기 때문에 밀도에 제한을 가하지 않는다.
도 11에 나타난 바와 같이 상기 메모리 셀은 워드라인길이의 방향이 비트라인방향과 같고, 딥 트렌치(44)의 가로방향치수가 메모리 셀의 그것과 거의 같은 오픈비트라인의 경우를 나타낸다. 버티컬 트랜지스터와 딥 트렌치 커패시터는 모두 딥 트렌치(44)의 공간내에 형성된다.
본 발명의 또 다른 바람직한 실시예로서, 딥 트렌치 커패시터를 가지는 버티컬 트랜지스터는가 겹쳐진(folded) 비트라인구조에 적용되어진다. 도 13은 본 발명의 겹쳐진 비트라인 실시예의 평면도이다. 겹쳐진 비트라인의 실시예에 있어서, 각 메모리 셀의 워드라인방향으로의 가로방향치수는 비트라인방향으로의 가로방향치수의 두배이고, 그 셀은 두 인접하는 비트라인에 걸쳐있다. 상기 제조 방법에 따르면 버티컬 트랜지스터는 딥 트랜치(68)의 한쪽 끝에서 형성되어진다. 이리하여 워드라인방향에 근접한 한 쌍의 메모리 셀이, 그 쌍의 한 셀에 대한 액티브 비트라인에 의하여 분리되어 진다.
상기 분야의 기술은 본 발명이 공개되고있는 동안에 상기 디바이스의 많은모방물과 대체물이 만들어질 수 있음을 알 수 있다. 따라서, 상기 공개는 부가한 청구의 경계에 의한 범위로만 해석되어져야 한다.
상술한 바와 같이, 본 발명에 관한 반도체 디바이스의 메모리 셀과 셀을 형성하는 방법에 의하면, 버티컬 트랜지스터가 비트라인전압을 줄이거나 메모리 셀의 가로방향치수를 증가시키지 않고 낮은 누설치를 얻음에 있어서 게이트길이를 적합한 값으로 유지할 수 있고, 거기에다 버티컬 트랜지스터 아래에 딥 트렌치 커패시터를 추가적인 웨이퍼 영역의 소비없이 형성할 수 있다.

Claims (30)

  1. 반도체 디바이스의 메모리 셀에 있어서,
    기판과;
    제 1 도전타입을 가지는 이온 확산영역으로 둘러싸여지고 그 기판 위에 형성되는 딥 트랜치와;
    제 1 절연층으로 둘러싸여지고 기판위에 위치하며, 딥 트렌치로 채워지고 유전층으로 둘러 싸여져 있는 제 1 기둥의 낮은 부분과, 기판으로부터 튀어나온 제 1 기둥의 높은 부분과, 제 1 도전타입을 가지는 제 1 도우핑영역으로서 형성되어지는 제 1 기둥의 최상층부로 구성되는 제 1 기둥과;
    제 1 기둥 위에 위치하며, 제 1 도전층의 최상층부가 제 1 도전타입을 가지는 제 2 도우핑영역으로서 형성되는, 제 2기둥의 중앙에 위치하는 제 2 도전타입의 제 1 도전층과, 제 1 도전층의 외벽을 둘러싸고 있는 제 2 절연층과, 제 2 절연층의 낮은 외벽을 둘러싸고 있는 제 1 도전타입을 가지는 제 2 도전층과, 제 2 절연층의 높은 외벽을 둘러싸고 있는 제 3 절연층으로 구성되는 제 2 기둥을; 포함하는 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  2. 제 1 항에 있어서, 오픈비트라인구조를 특징으로 하는 반도체 디바이스의 메모리 셀.
  3. 제 2 항에 있어서, 딥 트렌치의 가로방향치수가 메모리 셀의 가로방향치수와 같은 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  4. 제 1 항에 있어서, 겹쳐진 비트라인구조를 특징으로 하는 반도체 디바이스의 메모리 셀.
  5. 제 4 항에 있어서, 딥 트렌치의 가로방향치수가 메모리 셀의 가로방향치수의 두배인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  6. 제 1 항에 있어서, 제 1 기둥의 최상층부에 있는 제 1 도우핑영역 또는 제 2 기둥에서 제 1 도전층의 최상층부에 있는 제 2 도우핑영역이 버티컬 트랜지스터의 드레인 또는 소스로서 사용되어지는 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  7. 제 1 항에 있어서, 버티컬 트랜지스터의 드레인과 소스사이의 통로 역할을 하기 위하여, 제 2 기둥의 제 1 도전층이 폴리실리콘인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  8. 제 1 항에 있어서, 버티컬 트랜지스터의 게이트 역할을 하기 위하여, 제 2기둥의 제 2 도전층이 폴리실리콘인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  9. 제 1 항에 있어서, 제 1 절연층위에 위치하고 제 2 기둥을 둘러싸고 있는 BPSG유전층과, 제 2 기둥과 BPSG유전층위에 위치한 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  10. 제 1 항에 있어서, 제 1 도전타입이 n+타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  11. 제 10 항에 있어서, 제 2 도전타입이 p-타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  12. 제 1 항에 있어서, 제 1 도전타입이 p+타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  13. 제 12 항에 있어서, 제 2 도전타입이 n-타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  14. 제 1 항에 있어서, 제 1 기둥이 폴리실리콘인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  15. 제 1 항에 있어서, 유전층이 질화막층과 산화막층을 포함하는 NO구조인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  16. 제 1 항에 있어서, 메모리 셀이 DRAM인 것을 특징으로 하는 반도체 디바이스의 메모리 셀.
  17. 반도체 디바이스의 메모리 셀을 형성하는 방법에 있어서,
    (a) 제 1 도전타입을 가지는 이온확산영역에 의하여 둘러싸여진 복수개의 딥 트랜치와 딥 트랜치의 외벽위에 형성된 제 1 유전층을 포함하는 기판을 제공하는 단계와;
    (b) 딥 트렌치를 채우는 제 1 도전층을 형성하는 단계와;
    (c) 제 1 케이브(cave)를 형성하기 위하여 미리 예정된 깊이로 제 1 도전층을 둘러싸고 있는 제 1 유전층과 기판을 식각하고, 그것에 의하여 제 1기둥으로서 기판으로부터 돌출하는 제 1 도전층의 일부를 남기는 단계와;
    (d) 케이브를 채우고 제 1 기둥을 덮기 위하여 제 1 절연층을 형성하는 단계와;
    (e) 제 1 기둥위의 제 1 절연층에 똑바로 서 있고, 제 1 도전타입을 가지는 제 2 도전층과 제 2 도전층위에 위치하는 제 2 절연층을 포함하는 제 2 기둥을 형성하는 단계와;
    (f) 제 1 절연층위에 있고 제 2 기둥을 둘러싸는 제 2 유전층을 형성하는 단계와;
    (g) 제 1 기둥의 최상층부를 노출시키기 위하여 제 2 기둥 아래의 제 1 절연층과 제 2 기둥의 중앙부에 위치한 제 2 도전층과 제 2 절연층을 제거하고, 제 2 케이브를 형성하는 단계와;
    (h) 제 1 도전타입을 가지는 제 1 도우핑 영역을 형성하기 위하여 제 1 기둥의 최상층부에 제 1 이온증착공정을 수행하는 단계와;
    (i) 제 2케이브를 채우는 층으로서, 제 2 케이브의 외벽위에 정지한 제 3 절연층을 형성하고 제 2 도전타입의 제 3 도전층을 형성하는 단계와;
    (j) 제 1 도전타입을 가지는 제 2 도우핑 영역을 형성하기 위하여 제 3 도전층의 최상층부에 제 2 이온증착공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  18. 제 17 항에 있어서, 오픈비트라인구조로서 형성되어지는 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  19. 제 18 항에 있어서, 딥 트렌치의 가로방향치수가 메모리 셀의 가로방향치수와 같은 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  20. 제 17 항에 있어서, 겹쳐진 비트라인구조로서 형성되어지는 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  21. 제 20 항에 있어서, 딥 트렌치의 가로방향치수가 메모리 셀의 가로방향치수의 두배인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  22. 제 17 항에 있어서, 제 1 도전층이 폴리실리콘인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  23. 제 17 항에 있어서, 제 2 도전층이 폴리실리콘인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  24. 제 17 항에 있어서, 제 2 유전층이 BPSG인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  25. 제 17 항에 있어서, 제 1 도전타입이 n+인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  26. 제 25 항에 있어서, 제 2 도전타입이 p-타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  27. 제 17 항에 있어서, 제 1 도전타입이 p+타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  28. 제 27 항에 있어서, 제 2 도전타입이 n-타입인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  29. 제 17 항에 있어서, 제 1 유전층이 질화막층과 산화막층을 포함하는 NO구조인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
  30. 제 17 항에 있어서, 메모리 셀이 DRAM인 것을 특징으로 하는 반도체 디바이스의 메모리 셀을 형성하는 방법.
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