JP3665614B2 - Ｄｒａｍセル装置の製法 - Google Patents
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Description
【０００１】
本発明はＤＲＡＭセル装置、即ちそのメモリセルがそれぞれ１つのトランジスタ及び１つのコンデンサを包含するダイナミックランダムアクセスを伴うメモリセル装置に関する。
【０００２】
このようなＤＲＡＭセル装置では、メモリセルの情報は電荷の形でコンデンサに蓄積される。ワード線を介してトランジスタを作動させると、ビット線を介してコンデンサの電荷を読み出すことができるように、メモリセルのトランジスタ及びコンデンサは相互に接続されている。
【０００３】
高い寸法密度、即ちメモリセル１つ当たり僅かな面積必要性を有するＤＲＡＭセル装置を製造することが一般的に試みられている。
【０００４】
ヨーロッパ特許ＥＰ０８５２３９６にはＤＲＡＭセル装置が記載されていて、その際、寸法密度を高くするために、メモリセルのトランジスタはメモリセルのメモリコンデンサの上に配置される。メモリセルの活性領域はそれぞれ、基板中に設置されている絶縁構造体によって包囲されている。基板中にそれぞれのメモリセルのために凹部を設け、その下部領域に、メモリコンデンサのメモリノットを、かつその上部領域に、トランジスタのゲート電極を配置する。上方のソース−／ドレイン−領域、チャネル領域及びトランジスタの下方ソース−／ドレイン−領域は基板中で重ねて設置される。下方ソース−／ドレイン−領域は凹部の第１の側面ではメモリノットと結合している。絶縁構造は第１の側面と向かい合っている凹部の第２の側面と接していて、メモリノットはそこでは基板と接していない。ビット線は上方ソース−／ドレイン領域と接していて、基板の上方を走っている。ＤＲＡＭセル装置を製造するために先ず、絶縁構造体を設ける。基板の表面上にビット線を設ける。ビット線から基板にドーピング物質を拡散させることにより、上方ソース−／ドレイン領域を設ける。絶縁構造体と接するように、凹部を設ける。凹部の側面にコンデンサ誘電体を備えさせる。凹部を、絶縁構造体の範囲内の第１の高さまで、ドーピングされたポリシリコンで充填する。コンデンサ誘電体の露出部分を除去する。引き続き、第１の高さよりも高く、かつ絶縁構造体の領域にある第２の高さまで凹部をドーピングされたポリシリコンで充填すると、ポリシリコンは、第１の高さと第２の高さの間の凹部の第１の側面のところで基板に接しているメモリノットを生じる。下方ソース−／ドレイン−領域は、メモリノットから基板にドーピング物質を拡散させることにより形成する。
【０００５】
本発明の課題は、従来技術と比較してより高い寸法密度を有するＤＲＡＭセル装置の製法を提供することである。
【０００６】
この課題は、基板中にＤＲＡＭセル装置のメモリセルのコンデンサのために凹部を設けるＤＲＡＭセル装置の製法により解決される。凹部に、絶縁体及び、少なくとも部分的に絶縁体により基板から離れているコンデンサのメモリノットを設ける。シリコンの堆積、バックエッチング（Rueckaetzen）及び傾斜注入によりメモリノット上、凹部中に凹部の側面に沿って、シリコンからなるスペーサーを設けるが、その際、スペーサーの第１の部分及び第１の部分に向かい合ったスペーサーの第２の部分をそれぞれ異なるようにドーピングする。それぞれ異なるドーピングを利用して、スペーサーの第１の部分又は第２の部分を除去することにより、スペーサーを構造化する。メモリノットの第１の部分又はメモリの残った部分の下に位置する第２のメモリノット部分と基板とが接するように、スペーサーの除去された部分の下に位置するメモリノットの第１の部分及び絶縁体を変えるが、その際、構造化されたスペーサーがマスクとして役立つ。メモリセルのトランジスタを、基板中の第１のソース−／ドレイン−領域がメモリノットに接して生じるように、設ける。ワード線を設けて、トランジスタのゲート電極と接続する。ワード線に交わって走るビット線を設け、かつメモリセルと接続する。
【０００７】
スペーサーは例えば、ポリシリコン又はアモルファスシリコンからなる。
【０００８】
スペーサーの残留部分がプロセス段階前のメモリノットの第２部分を保護するので、構造化されたスペーサーはマスクとして機能する。
【０００９】
メモリノットはその第１の部分でもその第２の部分でも基板に接していないので、隣接するメモリセルを、凹部に直接に隣接させて配置することができ、その際、メモリノットと隣接するメモリセルとの間のリーク電流も生じない。メモリノットと隣接メモリセルとの分離は凹部での絶縁により行う。メモリノットと隣接するメモリセルとを分離する凹部外側の絶縁構造体は必要でなく、ＤＲＡＭセル装置は特に高い寸法密度を有しうる。
【００１０】
メモリノット及び絶縁体の片側変化をセルフアラインメントで、即ちアラインメントマスクを使用せずに行う。このことは高い寸法密度に関して多大な利点である。それというのも、アラインメント許容性のために面積必要性を考慮する必要がないためである。
【００１１】
メモリセルのトランジスタの第１のソース−／ドレイン領域の範囲にまで達する凹部外側に配置された絶縁構造体は必要ないので、本発明により、トランジスタのチャネル領域が相互に、又は基板と電気的に接続されているＤＲＡＭセル装置の製造が可能である。この場合、チャネル領域に生じた電荷担体が流れ去るので、いわゆるフローティング−ボディ効果（Floating-Body-Effekte)、例えばトランジスタのカットオフ電圧の変化は回避される。
【００１２】
このために、メモリノットの完成の後にドーピング物質を熱処理工程で、メモリノットから基板に拡散させ、そこに第１のソース−／ドレイン−領域を形成すると、有利である。殊にこの場合、メモリノットは少なくとも部分的に例えばドーピングされたポリシリコンからなる。
【００１３】
もしくは、第１のソース−／ドレイン−流域を、基板中に埋め込まれたドーピング層を構造化することにより製造する。ドーピング層を、ドーピング層を分ける凹部により、かつトレンチにより構造化する。この場合、トランジスタのチャネル領域は相互に、かつ基板から電気的に分離する。
【００１４】
メモリノットの第１の部分も、メモリノットの第２の部分も基板に接しているように、先ずメモリノット及び絶縁体を製造することは本発明の範囲内である。構造化されたスペーサーをマスクとして使用して、メモリノットの第１の部分を引き続き除去する。メモリノットの第１の部分に代わるように、絶縁体を拡大する。従って、メモリノットはその第２の部分でのみ、基板に接している。
【００１５】
続いて、メモリノットの第１の部分とメモリノットの第２の部分とが基板に接しているように先ず、メモリノット及び絶縁体を設ける方法を記載する。
【００１６】
凹部を設けた後に、凹部の側面及び底面を覆うように絶縁体を設ける。導電材料を堆積させ、かつ第１の高さまでバックエッチングする。引き続き、絶縁体の露出部分を除去して、絶縁体も第１の高さまでにのみ達するようにする。更なる導電材料の堆積及び第１の高さを超える第２の高さまでのバックエッチングにより、メモリノットを設けるが、これは第１の高さ及び第２の高さの間で基板に接し、他方でこれは、第１の高さ未満では絶縁体により基板と分離されている。
【００１７】
絶縁材料を堆積させ、かつバックエッチングすることにより、メモリノットの第１の部分の除去の後に絶縁体を拡大することができる。
【００１８】
メモリノットの第１の部分も第２の部分も基板に接していないように先ず、メモリノット及び絶縁体を製造することは本発明の範囲内である。構造化されたスペーサーをマスクとして使用して、絶縁体をメモリノットの第１の部分の領域で除去する。導電材料を堆積させ、かつバックエッチングすることにより引き続き、メモリノットの第１の部分を拡大すると、これが基板と接する。この場合、メモリノットはその第１の部分でのみ基板に接する。
【００１９】
凹部を設けた後に、凹部の側面及び底部を覆うように絶縁体を先ず設けることができる。引き続き、導電材料を堆積させ、かつバックエッチングする。これにより生じたメモリノットは差し当たり、その第１の部分でもその第２の部分でも基板には接していない。
【００２０】
第１の部分と第２の部分とで異なるドーピングを利用してスペーサーをどのように構造化することができるか、いくつかの可能性を記載する：
スペーサーの第１の部分をｎ型ドーピングイオンでドーピングする場合、スペーサーの第１の部分をスペーサーの第２の部分に対して選択的にエッチング除去する。エッチング剤としては例えば、ＨＮＯ３＋ＣＯＯＨ＋ＨＦが好適である。スペーサーの除去部分は従って、スペーサーの第１の部分である。スペーサーの残留部分はスペーサーの第２部分である。スペーサーの第２の部分はこの場合、有利には実質的にドーピングしない。
【００２１】
スペーサーの第１の部分をｐ型ドーピングイオンでドーピングする場合には、スペーサーの第２の部分をスペーサーの第１の部分に対して選択的にエッチング除去する。エッチング剤としては例えばコリン又はＫＯＨが好適である。スペーサーの除去部分は従って、スペーサーの第２の部分であり、他方で、スペーサーの残留部分はスペーサーの第１部分である。スペーサーの第２の部分はこの場合、有利には実質的にドーピングしない。
【００２２】
スペーサーに注入する際に、その垂直伸張部全体では注入しない場合、スペーサーの第１の部分の下に、スペーサーのもう１つの部分は位置する。スペーサーのこのもう１つの部分は、スペーサーの第１の部分の除去の後に、メモリノットの第１の部分の上に位置する。メモリノットの第１の部分を露出させて、これを変えることができるように、スペーサーの更なる部分を除去する。これは異方性エッチングにより行うことができ、その際、同時にスペーサーの残留部分を攻撃する。しかしスペーサーの残留部分は、スペーサーの残留部分よりも大きな垂直伸張部を有するので、スペーサーの更なる部分の除去の後にも構造化されたスペーサーはメモリノットの第２の部分を覆い、かつそれを結果的に保護している。
【００２３】
スペーサーを構造化するための更なる可能性は、スペーサーのｎ型ドーピングされた第１の部分で先ず、熱酸化を実施することにある。スペーサーの第１の部分はスペーサーの第２の部分よりも高いｎ型ドーピングイオン濃度を有するので、スペーサーの第２の部分よりもスペーサーの第１の部分の上で酸化物はより厚く成長する。引き続きスペーサーの第２の部分が露出するまで酸化物をエッチングする。酸化物はスペーサーの第１の部分で特に厚いので、酸化物の一部がスペーサーの第１の部分の上に残り、かつこれを保護する。スペーサーを構造化する際にはシリコンを酸化物に対して選択的にエッチングして、スペーサーの第２の部分を除去する。
【００２４】
スペーサーの第１の部分に窒素又は酸素を注入する場合にも、同じ原理が適用される。窒素を注入する場合には、酸化物は第２の部分よりもゆっくりと第１の部分で成長する。酸素を注入する場合には、酸化物は第１の部分よりもゆっくりと第２の部分で成長する。
【００２５】
スペーサーの第１の部分に注入する際に、側面に向いているスペーサーの辺縁部までドーピング物質が達することを確実にするために、ドーピング物質が拡散しうる熱処理工程を実施するのが有利である。
【００２６】
プロセスの簡略化及びプロセスの確実性の向上のために、スペーサーの残留部分をゲート電極のためのスペースフォルダ（Platzhalter)として使用することが有利である。スペーサーの残留部分をこの場合、メモリノットの完成の後に除去し、かつ少なくとも部分的にゲート電極と交換する。この製造プロセスは特に簡単である。それというのも、ゲート電極がセルフアラインメントで、即ちアラインメントされるべきマスクを使用せずに生じるためである。ゲート電極をメモリノットから電気的に絶縁するために、スペーサーを設ける前に、メモリノット上に絶縁層を設ける。スペーサーを絶縁層の上に設ける。この絶縁層は従って、ゲート電極もメモリノットから分離する。その変化のために、メモリノットの第１の部分を露出するために、スペーサーの構造化の後に、絶縁層の露出部分を除去する。
【００２７】
トランジスタの第２のソース−／ドレイン−領域を、トランジスタの第１のソース−／ドレイン−領域の上方に設けて、トランジスタを垂直トランジスタとして形成する。このようなＤＲＡＭセル装置はトランジスタの垂直形成の故に特に高い寸法密度を有する。メモリノットの第２の部分の上方にゲート電極を形成するので、この場合、第１のソース−／ドレイン−領域はメモリノットの第２の部分に接している。メモリノットの第２の部分は従って基板に接していて、他方で、メモリノットの第１の部分は基板に接していない。ゲート電極は、メモリノットの第１の部分の領域に位置する基板部分から離れているので、ゲート電極と基板との間での容量の形成は阻止される。
【００２８】
ワード線は例えば、基板の上に設けて、ゲート電極の上方部分と接しさせてよい。
【００２９】
例えば分離材料を堆積させ、かつスペーサーの残留部分が露出するまでバックエッチングすることにより、絶縁体を拡大する。
【００３０】
スペーサーの残留部分をゲート電極のためのスペースフォルダとして使用する場合のために、スペーサーの残留部分を、スペーサーの構造化の際に攻撃しないのが有利である。殊に、スペーサーの第２の部分に対して選択的にスペーサーの第１の部分を除去する際には、スペーサーの第１の部分の下にスペーサーの更なる部分を設置しないのが、有利である。即ち、スペーサーの第１の部分はスペーサーの垂直伸張部全体を包含する。この場合、傾斜注入を、スペーサーがその垂直伸張部全体で注入される角度で行う。
【００３１】
このような傾斜注入を実施しない場合には、即ちスペーサーの下部領域に注入しない場合には、ドーピング物質をスペーサーの第１の部分から、その下に位置するスペーサの他の部分に拡散させる熱処理工程を実施するのが有利である。これにより、スペーサーの他の部分も、スペーサーの第２の部分に対して選択的にエッチング除去されて、スペーサーの第２の部分は攻撃されない。
【００３２】
その際、ドーピング物質がスペーサーの第１の部分からスペーサの第２の部分に拡散するのを阻止するために、スペーサーを熱処理工程の前に分離して、スペーサーの第１の部分とスペーサーの第２の部分とを電気的に分離するのが有利である。
【００３３】
このような分離は例えば、スペーサーのマスクエッチングにより行うことができる。
【００３４】
プロセスの確実性を向上させるためにしかし、分離をセルフアラインメントで、即ちアラインメントマスクを使用せずに行うと有利である。このために、基板の上に第１の補助層を設けることができ、そこに実質的に相互に並行に走る並列に配置された補助トレンチを設けるが、これは第１の補助層を分断していない。メモリセルの凹部を補助トレンチ中に設ける。スペーサーを設けた後に、シリコンに対して選択的にエッチング可能な第１の材料から第２の補助層を実質的にコンフォーマルに堆積させるが、その際、第２の補助層は、補助トレンチが充填されない程度に薄い。第１の材料に対して選択的にエッチング可能な第２の材料を堆積させ、かつ第２の材料がテープ状の構造体としてなお補助トレンチ内に存在するまでバックエッチングする。第２の補助層の露出部分を第２の材料に対して選択的に除去して、スペーサーを部分的に露出させる。引き続きスペーサーが分離されるまでシリコンをエッチングする。分離されたスペーサーを引き続き構造化する。
【００３５】
メモリノットの第１の部分を変える前には、その第１の部分で、かつその第２の部分で基板に接しているようにメモリノットを変えるために、スペーサーを分離する際にマスクとして作用する第１の補助層及び第２の補助層を使用するのが有利である。このために、マスクとして第１の補助層及び第２の補助層を使用して、メモリノットの部分を除去して、かつ絶縁材料と交換する。もしくは、メモリノットの領域まで達し、かつそこでメモリノットを基板から分離する絶縁トレンチを設けることができる。
【００３６】
スペーサーの残留部分をゲート電極のためのスペースフォルダとして使用すると、スペーサの分離は、トランジスタのチャネル幅の制限をもたらす。このことは殊に、凹部がカーブした側面を有する場合に有利である。公知のように、熱酸化により成長したゲート誘電体の品質はカーブした面では平坦な面よりも劣悪である。従って、凹部の側面の平坦な部分にチャネルを限定することが有利である。
【００３７】
次に、第２のソース−／ドレイン−領域を製造する方法を記載する：
絶縁体及びメモリノットを変えた後に、絶縁材料を堆積させ、かつスペーサーの残留部分が露出するまでバックエッチングする。スペーサーの残留部分を除去する。第３の補助層を、補助トレンチが充填されない程度の厚さで堆積させる。第３の材料を堆積させ、かつ第３の材料がなお補助トレンチ内に存在し、かつ補助トレンチ中にそれぞれ１つのテープ状マスクが生じるまでバックエッチングする。第３の補助層の露出部分をマスクに対して選択的に除去する。マスクの外側に位置する第１の補助層の部分を除去し、かつその下に位置する基板部分を露出させる。引き続き基板をマスクに対して選択的にエッチングして、絶縁トレンチを設ける。引き続きマスク及び第１の補助層を除去する。マスクの下に位置する基板部分に第２のソース−／ドレイン−領域を設ける。第２のソース−／ドレイン領域よりも深いように絶縁トレンチを設ける。第２のソース−／ドレイン−領域は補助トレンチの領域に、かつそれぞれ２つの凹部の間に位置する。第２のソース−／ドレイン−領域を凹部により、かつ絶縁トレンチにより相互に分離する。
【００３８】
第２のソース−／ドレイン領域は注入により、マスク及び第１の補助層の除去の後に設けることができる。もしくは第２のソース−／ドレイン−領域を、基板の表面領域に設けられたドーピング層の構造化により設けるが、その際、このドーピングされた層を凹部により、かつ絶縁トレンチにより構造化する。
【００３９】
第２のソース−／ドレイン領域の寸法がチャネル幅に相応するように、第３の補助層の厚さが、スペーサー及び第２の補助層の厚さの合計に相応すると、有利である。
【００４０】
プロセスの簡略化のために、かつプロセスの正確性を向上させるために、その水平断面がそれぞれ、相応する補助トレンチの一方の側面から他方の側面に達するように、凹部をセルフアラインメントで補助トレンチ中に設けると有利である。
【００４１】
このために例えば、第１の補助層の上方に、その構造化の前に第１のマスク層及び更にその上に第２のマスク層を堆積させる。引き続き補助トレンチを設けるが、その際、第１のマスク層及び第２のマスク層も分断する。引き続き第１の絶縁構造体を設けるが、その際、材料を堆積させ、かつ第２のマスク層が露出するまでバックエッチングする。そのテープが補助トレンチに交わって走るテープ状のフォトラッカーマスクを用いて、第１の絶縁構造体をフォトラッカーマスクに対して、かつ第２のマスク層に対して選択的に、補助トレンチが部分的に露出するまでエッチングする。補助トレンチの底部の所の第１の補助層の露出した部分を、基板が部分的に露出するまで除去する。基板の露出部分を引き続きエッチングして、凹部を設ける。第１のマスク層及び第１の絶縁構造体をこの場合、マスクとして用いる。
【００４２】
凹部のエッジに局所的な電界ピーク（Feldspitzen)が生じることに基づくリーク電流を回避するために、凹部を設ける際にマスクとしても役立つラウンディング要素（Abrundungselemente）を設けることが有利である。このために、第１のマスク層の材料を堆積させ、バックエッチングし、かつ引き続き等方性にエッチングして、第１の補助層内に形成された第１の材料エッジを丸くする。続いて生じる凹部はエッジを有しない。
【００４３】
凹部の絶縁体を少なくとも部分的にコンデンサのコンデンサ誘電体として使用する。コンデンサのコンデンサ電極を基板中にドーピング領域として、コンデンサ誘電体に接して形成する。コンデンサ電極は結合していてよく、かつ全てのコンデンサの共通コンデンサ電極を形成してよい。コンデンサ電極は例えば、凹部に導入されているドーピング物質源からのドーピング物質の拡散により設けることができる。もしくは、コンデンサ電極を、基板中に埋め込まれているドーピング層から製造する。
【００４４】
コンデンサ電極の上方に絶縁体を特に厚く形成することは、本発明の範囲内である。
【００４５】
シリコンを堆積させ、かつバックエッチングすることにより、スペーサーを設ける。傾斜注入はバックエッチングの前又は後に行うことができる。
【００４６】
次では、図に基づき本発明の実施例の１つを詳述する。
【００４７】
図は縮尺的に正確ではない。
【００４８】
実施例では出発材料として、実質的にドーピング濃度約１０１５ｃｍ- ３を有するｐ型ドーピングされたシリコンからなる基板１を用意する。基板１の表面Ｏの上にＳｉＯ２を熱酸化により約８ｎｍの厚さで成長させる（図示していない）。
【００４９】
引き続き、窒化シリコンを約４００ｎｍの厚さで堆積させて、第１の補助層Ｈ１を設ける（図１のＡ及び１のＢ参照）。
【００５０】
第１のマスク層Ｍ１を設けるためにＢＰＳＧ（リンボロンガラス）を約８００ｎｍの厚さで堆積させる（図１のＢ参照）。
【００５１】
第２のマスク層Ｍ２を設けるために窒化シリコンを約２００ｎｍの厚さで堆積させる（図１のＢ参照）。
【００５２】
第１のフォトラッカーマスク（図示していない）を用いて、第１のマスク層Ｍ１及び第２のマスク層Ｍ２をテープ状に構造化し、かつ第１の補助層Ｈ１中に補助トレンチＨを設ける（図１のＢ及び１のＣ参照）。補助トレンチは幅約３００ｎｍであり、かつ相互に約１５０ｎｍの距離を有する。第２のマスク層Ｍ２及び第１の補助層Ｈ１は例えばＣ２Ｆ６＋Ｏ２を用いてエッチングする。第１のマスク層Ｍ１は例えばＣＨＦ３＋Ｏ２を用いてエッチングする。引き続き、第１のフォトラッカーマスクを除去する。
【００５３】
補助トレンチＨ中、かつ構造化された第１のマスク層Ｍ１及び構造化された第２のマスク層Ｍ２の部分との間に、第１の絶縁構造体Ｉ１を設けるが、その際、ＳｉＯ２を厚さ約３００ｎｍで堆積させ、かつ第２のマスク層Ｍ２が露出するまで例えばＣＨＦ２＋Ｏ２を用いてバックエッチングする。
【００５４】
そのテープが補助トレンチＨと交わって走り、かつ幅約１５０ｎｍ及び相互間の距離約１５０ｎｍを有するテープ状の第２のフォトラッカーマスク（図示されていない）を用いて、ＳｉＯ２を例えばＣＨＦ３Ｏ２を用いて窒化シリコンに対して選択的に除去する。これにより補助トレンチＨの底部の部分が露出する（図３のＡ、３のＢ及び３のＣ参照）。第２のフォトラッカーマスクの他にこの場合には、第２のマスク層Ｍ２がマスクとして作用する。第２のフォトラッカーマスクを除去する。
【００５５】
引き続き、ＳｉＯ２を厚さ約６０ｎｍで堆積させ、かつ第２のマスク層Ｍ２が露出するまでバックエッチングすることにより、ラウンディング要素Ａを設ける。引き続きＳｉＯ２を等方性に例えばＨＦを用いて約６０ｎｍの深さまでエッチングして、堆積されたＳｉＯ２の残りの部分から、第１のマスク層Ｍ１及び第２のマスク層Ｍ２及び第１の絶縁構造体Ｉ１により形成されるエッジに、ラウンディング要素Ａを設ける（図４参照）。
【００５６】
引き続き、基板１が部分的に露出するまで、窒化シリコンをＳｉＯ２に対して選択的にエッチングする。この際、第１の補助層Ｈ１を補助トレンチＨの領域で部分的に除去し、かつ第２のマスク層Ｍ２を除去する。
【００５７】
基板１の露出部分に約１０μｍの深さの凹部Ｖを設ける。エッチング剤としては例えばＨＢｒ＋ＨＳが好適である。この場合、ＳｉＯ２に対して選択的にエッチングする（図５ａ及び５ｂ参照）。第１のマスク層Ｍ１、第１の絶縁構造体Ｉ１及びラウンディング要素Ａもマスクとして作用する。
【００５８】
ラウンディング要素Ａにより、凹部Ｖの側面はエッジを有しない。第２のフォトラッカーマスクの線条方向に、凹部Ｖの側面の平面断面は延びている。
【００５９】
引き続き、第１のマスク層Ｍ１、第１の絶縁構造体Ｉ１及びラウンディング素子Ａが除去されるまで、ＳｉＯ２を例えばＣＨＦ３＋Ｏ２を用いてエッチングする。
【００６０】
コンデンサのための共通コンデンサ電極Ｋをもうけるために、ヒ素ガラスを厚さ約２０ｎｍで堆積させる。更に、ＰＭＭＡ（ポリメチルメタクリレート）を厚さ約５００ｎｍで堆積させ、かつ約１．５μｍの深さまで例えばＯ２を用いてバックエッチングする。引き続き、ヒ素ガラスの露出部分を例えばＨＦを用いて除去する。熱処理工程によりヒ素をヒ素ガラスから基板１に拡散させて、コンデンサ電極Ｋを一緒にドーピングされた領域として基板１中に設ける（図５のＡ及び５のＢ参照）。
【００６１】
絶縁体Ｉの第１の部分を設けるために、窒化シリコンを約３ｎｍの厚さで成長させ、かつ熱酸化により約１ｎｍの深さまで酸化させる。引き続きその場で、ｎ型ドーピングされたポリシリコンを厚さ約３００ｎｍで堆積させ、かつ表面Ｏから出発して約２μｍの深さまでバックエッチングする。絶縁体Ｉの第１の部分の露出部分を例えばＨＦを用いて除去する。
【００６２】
ＳｉＯ２を厚さ約２０ｎｍで堆積させ、かつポリシリコンが露出するまでバックエッチングすることにより、絶縁体Ｉの第２の部分を設ける（図５のＡ及び５のＢ参照）。絶縁体Ｉの第２の部分はコンデンサ電極Ｋの上方に位置し、かつ絶縁体Ｉの第１の部分に比べて特に厚く形成されている。
【００６３】
引き続きその場で、ｎ型ドーピングされたポリシリコンを厚さ約３００ｎｍで堆積させ、第１の補助層Ｈ１が露出するまで化学機械研磨により平坦化し、その後、約８００ｎｍの深さまでポリシリコンをバックエッチングする。
【００６４】
引き続き、ＳｉＯ２を等方性に、例えばＨＦを用いて約６０ｎｍの深さまでエッチングして、絶縁体Ｉを更に短くする。ここで除去された絶縁体Ｉの部分を、アモルファスシリコンに代えるが、その際、アモルファスシリコンを厚さ約２０ｎｍで堆積させ、かつ約３０ｎｍの幅で等方性に例えばＣ２Ｆ６＋Ｏ２を用いてバックエッチングする。ｎ型ドーピングされたポリシリコン及びアモルファスシリコンから、コンデンサのメモリノットＳＰはなる。絶縁体Ｉの第２の部分の上方で、メモリノットＳＰは直接、基板１に接している（図５のＡ及び５のＢ参照）。
【００６５】
ＳｉＯ２を堆積させ、かつ同時に、実質的に等方性にエッチングすることにより、メモリノットＳＰの上に厚さ約４０ｎｍの絶縁層ＳをＨＤＰ（高密度プラズマ）法により設けるが、その際、側面においてよりも、水平面において、より多く堆積させる（図５のＡ及び５のＢ参照）。
【００６６】
保護酸化物ＳＯを設けるために、ＳｉＯ２を厚さ５ｎｍで堆積させる（図６のＡ及び６のＢ参照）。
【００６７】
引き続き、アモルファスシリコンを厚さ約４０ｎｍで堆積させる（図６のＡ及び６のＢ参照）。
【００６８】
ｐ型ドーピングイオンを用いての傾斜注入により、アモルファスシリコンの一部分をドーピングする（図６のＡ及び６のＢ参照）。傾斜注入を表面Ｏに対して約３０°の角度で、かつ補助トレンチＨの側面に対して９０°の角度で行う。
【００６９】
スペーサーＲを設けるためにアモルファスシリコンを例えばＣ２Ｓ６＋Ｏ２を用いて幅約９０ｎｍでバックエッチングすると、スペーサーＲは第１の補助層Ｈ１の接している部分の下、約５０ｎｍに達する（図７のＡ及び７のＢ参照）。スペーサーＲの第１の部分はｐ型ドーピングされているが、他方でスペーサーＲの残りの部分はドーピングされていない。
【００７０】
第２の補助層Ｈ２を設けるために、ＳｉＯ２を厚さ約４０ｎｍで堆積させる。
【００７１】
引き続き、アモルファスシリコンを厚さ約２００ｎｍで堆積させ、第２の補助層Ｈ２に達するまで化学機械研磨により平坦化させ、かつ引き続き約１００ｎｍの深さまでバックエッチングして、アモルファスシリコンがなお補助トレンチＨ中にのみ位置し、かつテープ状構造ＳＴを形成するようにする（図７のＡ、７のＢ及び７のＣ参照）。
【００７２】
引き続きＳｉＯ２を約３００ｎｍ幅で窒化シリコン及びシリコンに対して選択的にエッチングして、第２の補助層Ｈ２の露出部分を除去する。これにより、補助トレンチＨの側面領域に位置するスペーサーＲの一部分が露出する。ＳｉＯ２に対して選択的にシリコンをエッチングすることにより、絶縁層Ｓが部分的に露出するまで、スペーサーＲの前記の一部分並びにテープ状構造体ＳＴを除去する（図８のＢ及び８のＣ参照）。これにより、スペーサーＲを分離する。それぞれのスペーサーＲは、傾斜注入によりｐ型ドーピングされている第１の部分Ｒ１及び分離により電気的に第１の部分Ｒ１と分けられていて、第１の部分Ｒ１に向かい合っている第２の部分Ｒ２を包含する。
【００７３】
引き続き、絶縁層Ｓの露出部分を除去する。更に、保護酸化物ＳＯの露出部分を除去する。メモリノットＳＰの露出部分を約５０ｎｍの深さまでエッチングする。
【００７４】
ＳｉＯ２を厚さ約５０ｎｍに堆積させることにより、メモリノットＳＰの除去部分を絶縁材料に代える（図９のＢ参照）。絶縁体Ｉをこれにより拡大する。
【００７５】
引き続き、熱処理工程を実施するが、その際、ドーピング物質がスペーサーＲの第１の部分Ｒ１から、スペーサーＲの第１の部分Ｒ１の隣接する部分に拡散し、かつ実質的に均一に分散する（図９のＡ参照）。更に、アモルファスシリコンがポリシリコンに変化する。
【００７６】
引き続き、ＳｉＯ２を等方性に例えばＨＦを用いて約１００ｎｍの幅でエッチングする。
【００７７】
引き続き、ｐ型ドーピングされたポリシリコンに対して選択的にドーピングされていないポリシリコンをエッチングすることにより、分離されたスペーサーＲを構造化する。エッチング剤としては例えば、コリンが好適である。これにより、スペーサーＲ２の第２の部分を除去し、かつ絶縁層Ｓの部分を露出させる（図１０のＡ、１０のＢ及び１０のＣ参照）。
【００７８】
絶縁層Ｓの露出部分を除去して、メモリノットＳＰの第１の部分を露出させる。この際、保護酸化物ＳＯの露出部分も除去する。ポリシリコンを約５０ｎｍの深さまでエッチングすることによりメモリノットＳＰの第１の部分を引き続き除去する（図１０のＡ参照）。ＳｉＯ２を厚さ約３００ｎｍで堆積させ、第１の補助層Ｈ１が露出するまで化学機械研磨により平坦化し、かつ引き続き約３５０ｎｍの深さまでバックエッチングすることにより、絶縁体Ｉを変える。スペーサーＲ１の第１の部分の下に位置するメモリノットＳＰの第２の部分はなお、基板１に接している（図１０のＡ及び１０のＢ参照）。
【００７９】
第２の補助層Ｈ２は絶縁体Ｉと同じ材料からなるので、以下では第２の補助層Ｈ２を絶縁体Ｉの部分とみなすと、適当である。
【００８０】
引き続き絶縁層Ｓの部分が露出するまで、ＳｉＯ２に対して選択的にポリシリコンをエッチングすることにより、スペーサーＲ１の第１の部分並びにこれと結合しているスペーサーＲの部分を除去する。
【００８１】
第３の補助層Ｈ３を設けるために、窒化シリコンを厚さ約８０ｎｍで堆積させる（図１１のＡ、１１のＢ及び１１のＣ参照）。引き続きＳｉＯ２を厚さ約３００ｎｍで堆積させ、かつ第１の補助層Ｈ１が露出するまで、化学機械研磨により平坦化し、引き続き１００ｎｍバックエッチングすると、ＳｉＯ２から、テープ状マスクＭが形成される。補助トレンチＨには、マスクＭの線条それぞれ１つが位置する（図１１のＡ、１１のＢ及び１１のＣ参照）。
【００８２】
第３の補助層Ｈ３の露出部分をマスクＭに対して選択的に除去する（図１２参照）。この際、マスクＭの外側に位置する第１の補助層Ｈ１の部分も除去して、その下に位置する、基板１の部分を露出させる（図１２参照）。
【００８３】
絶縁トレンチＧを設けるために、ＳｉＯ２に対して選択的にシリコンを約２００ｎｍの深さまで、例えばＨＢｒ及びＨＦを用いてエッチングする（図１３のＢ参照）。引き続き、ＳｉＯ２を約３００ｎｍの厚さで堆積させ、第３の補助層Ｈ３が露出するまで、化学機械研磨により平坦化する。更に、マスクＭを除去する。ＳｉＯ２を引き続き、約３００ｎｍの深さまでバックエッチングする。
【００８４】
引き続き窒化シリコンを約５００ｎｍの深さまでバックエッチングして、凹部Ｖの外側に位置する、第３の補助層Ｈ３の部分を除去し、かつ第１の補助層Ｈ１を除去する（図１３のＡ及び１３のＢ参照）。
【００８５】
引き続き、基板１が露出するまで、化学機械研磨によりＳｉＯ２を平坦化する（図１３のＡ及び１３のＢ参照）。
【００８６】
ｎ型ドーピングイオンを注入することにより、基板１の露出部分にトランジスタの深さ約５０ｎｍの第２のソース−／ドレイン領域Ｓ／Ｄ２を設ける。ｐ型ドーピングイオンを注入することにより、第２のソース／ドレイン領域Ｓ／Ｄ２の下で、ドーピング濃度を６×１０１７ｃｍ- ３に高める。
【００８７】
第３の補助層Ｈ３及び保護酸化物ＳＯを除去する。
【００８８】
熱処理工程により、凹部Ｖの側面の露出部分の所に、厚さ約４ｎｍのゲート誘電体ＧＤを設ける（図１４のＡ及び１４のＢ参照）。熱処理の際に、ドーピング物質がメモリノットＳＰから基板１に拡散し、そこで、トランジスタの第１のソース−／ドレイン領域を形成する。更に、第２のソース−／ドレイン領域Ｓ／Ｄ２が約１００ｎｍの厚さになり、かつドーピング物質濃度約１０２０ｃｍ- ３を有するように、ドーピング物質を第２のソース−／ドレイン領域Ｓ／Ｄ２に拡散させる。
【００８９】
ゲート電極ＧＡ及びワード線Ｗを設けるために、その場で、ｎ型ドーピングされたポリシリコンを厚さ約１００ｎｍで堆積させる。その上に、ケイ化タングステンを厚さ約５０ｎｍで堆積させる。保護層ＳＳを設けるために、窒化シリコンを厚さ約１００ｎｍで堆積させる（図１４のＡ及び１４のＢ参照）。
【００９０】
第２のフォトラッカーマスクに同じだが、第２のフォトラッカーマスクに対して、凹部Ｖを部分的にのみ覆うように配置されているテープ状の第３のフォトラッカーマスクを用いて（図示していない）、保護層ＳＳを構造化する。引き続き、第３のフォトラッカーマスクを除去する。マスクとして保護層ＳＳを用いて、第２のソース−／ドレイン−領域Ｓ／Ｄ２上のゲート誘電体ＧＤが露出するまで、ケイ化タングステン及びポリシリコンをエッチングする。スペーサーＲの第２の部分に代わる凹部Ｖ中のポリシリコンから、ゲート電極ＧＡを形成する。その上に位置するポリシリコン及びケイ化タングステンから、補助トレンチＨに交わって走るワード線Ｗはなる（図１４のＡ、１４のＢ及び１４のＣ参照）。
【００９１】
スペーサーの形の第２の絶縁構造体Ｉ２を設けるために、窒化シリコンを約３００ｎｍの厚さで堆積させ、かつバックエッチングする。保護層ＳＳ及び第２の絶縁構造体Ｉ２がワード線Ｗを囲んでいる（図１４のＡ及び１４のＢ参照）。
【００９２】
中間酸化物Ｚを設けるために、ＳｉＯ２を約４００ｎｍの厚さで堆積させる。
【００９３】
第４のフォトラッカーマスク（図示されていない）を用いて、コンタクトホールを第２のソース−／ドレイン領域Ｓ／Ｄ２まで開孔するが、その際、ＳｉＯ２を窒化シリコンに対して選択的にエッチングして、保護層ＳＳ及び第２の絶縁構造体Ｉ２がワード線Ｗを保護するようにする。
【００９４】
コンタクトホールにコンタクトＫＯを設けるために、その場でドーピングされたポリシリコンを厚さ約１００ｎｍで堆積させ、かつ中間酸化物Ｚが露出するまで化学機械研磨により平坦化する。
【００９５】
ビット線Ｂを設けるために、ケイ化タングステンを約２００ｎｍの厚さで堆積させ、かつ第１のフォトラッカーマスクと同じ第５のテープ状フォトラッカーマスクを用いて構造化する（図１５のＡ、１５のＢ及び１５のＣ参照）。
【００９６】
製造されたＤＲＡＭセル装置のメモリセルは、コンデンサの１つ及びこれと結合しているトランジスタの１つを包含する。これらのトランジスタは、チャネル流が垂直方向に生じる垂直トランジスタとして形成されている。第１のソース−／ドレイン領域と第２のソース−／ドレイン−領域の間に配置された基板部分は、トランジスタのチャネル領域として機能する。トランジスタのチャネル領域は電気的に相互に結合されているので、フローティング−ボディ効果は回避される。
【００９７】
本発明の範囲内で、実施体の多くのバリエーションが考えられる。殊に、記載の層、マスク、凹部及び構造体の寸法をそれぞれの必要性に合わせて、適合させることができる。
【００９８】
スペーサーの第１の部分及び第２の部分を異なるようにドーピングするための注入はスペーサーを設けた後に行うこともできる。
【００９９】
補助トレンチが特に正確に規定された深さを得るために、第１の補助層の内に、補助トレンチを設ける際のエッチングストップとして作用するエッチングストップ層を用意することも、本発明の範囲内である。エッチングストップ層は例えば、ＳｉＯ２からなる。
【図面の簡単な説明】
【図１ａ】 図１ａは第１の補助層、第１のマスク層、第２のマスク層及び補助トレンチを設けた後の、基板断面を示している。
【図１ｂ】 図１ｂは図１ａからのプロセス工程の後の、図１ａからの断面に対しての垂直断面を示している。
【図１ｃ】 図１ｃは補助トレンチ及び第２のマスク層が形成された図１ａからのプロセス工程後の、基板の俯瞰図を示している。
【図２ａ】 図２ａは第１の絶縁構造体を設けた後の、図１ａからの断面図を示している。
【図２ｂ】 図２ｂは図２ａからのプロセス工程の後の、図１ｂからの断面図を示している。
【図３ａ】 図３ａは補助トレンチの底部を露出させた後の、図２ａからの断面図を示している。
【図３ｂ】 図３ｂは図３ａからのプロセス工程の後の、図２ｂからの断面図を示している。
【図３ｃ】 図３ｃは第２のマスク層、第１の絶縁構造体及び第１の補助層の露出底部が形成される図３ａからのプロセス工程の後の、図１ｃからの俯瞰図を示している。
【図４】 図４は基板の部分を露出させ、第２のマスク層を除去し、かつラウンディング要素を設けた後の、図３ｃからの俯瞰図を示している。この俯瞰図には、ラウンディング素子、第１のマスク層、基板の露出部分及び第１の絶縁構造体が示されている。
【図５ａ】 図５ａは凹部、コンデンサ電極、絶縁体、メモリノット及び絶縁層が設けられ、かつ第１のマスク層が除去された後の、図４からのプロセス工程の後の図３ａからの断面図を示している。
【図５ｂ】 図５ｂは図５ａからのプロセス工程の後の、図３ｂからの断面図を示している。
【図６ａ】 図６ａは保護酸化物を設け、かつアモルファスシリコンを堆積させ、かつ傾斜注入を行った後の、図５ａからの断面図を示している。
【図６ｂ】 図６ｂは図６ａからのプロセス工程の後の、図５ｂからの断面図を示している。
【図７ａ】 図７ａはスペーサー、第２の補助層及びテープ状構造体を設けた後の、図６ａからの断面図を示している。
【図７ｂ】 図７ｂは図７ａからのプロセス工程の後の、図６ｂからの断面図を示している。
【図７ｃ】 図７ｃは図７ａによるプロセス工程の後の図４からの俯瞰図を示している。この俯瞰図にはテープ状の構造体及び第２の補助層の露出部分が示されている。
【図８ａ】 図８ａは第２の補助層の露出部分を除去し、スペーサーを分離し、絶縁層を部分的に除去し、かつメモリノットをエッチングした後の、図７ａからの断面図を示している。
【図８ｂ】 図８ｂは図８ａからのプロセス工程の後の、図７ｂからの断面図を示している。
【図８ｃ】 図８ｃは図８ａからのプロセス工程の後の、図７ｂからの俯瞰図を示している。この俯瞰図には、第２の補助層部分、絶縁体及びメモリノットの露出部分、補助トレンチの底部部分並びに底部の外側に配置された、第１の補助層の部分が示されている。
【図９ａ】 図９ａは絶縁体が拡大され、スペーサーが露出され、かつスペーサーの第１の部分からドーピング物質が拡散された後の、図８ａからの断面図を示している。
【図９ｂ】 図９ｂは図９ａからのプロセス工程の後の、図８ｂからの断面図を示している。
【図１０ａ】 図１０ａはスペーサーの第１の部分が除去され、絶縁層の部分が除去され、メモリノットの第１の部分が除去され、かつ絶縁体が拡大された後の、図９ａからの断面図を示している。
【図１０ｂ】 図１０ｂは図１０ａからのプロセス工程の後の、図９ｂからの断面図を示している。
【図１０ｃ】 図１０ｃは図１０ａからのプロセス工程の後の図８ｃからの俯瞰図を示している。この俯瞰図には、スペーサーの第２の部分、絶縁体及び第１の補助層が示されている。
【図１１ａ】 図１１ａはスペーサーの第２の部分を除去し、かつ第３の補助層及びマスクを設けた後の、図１０ａからの断面図を示している。
【図１１ｂ】 図１１ｂは図１１ａからのプロセス工程の後の、図１０ｂからの断面図を示している。
【図１１ｃ】 図１１ｃは図１１ａからのプロセス工程の後の、図１０ｃからの俯瞰図を示している。この俯瞰図には第３の補助層のマスク及び露出部分が示されている。
【図１２】 図１２は第３の補助層の露出部分及びその下に位置する、第１の補助層の部分を除去した後の、図１１ｂからの断面図を示している。
【図１３ａ】 図１３ａは絶縁トレンチを設け、かつマスク及び第１の補助層を除去した後の、図１２からのプロセス工程の後の、図１１ａからの断面図を示している。
【図１３ｂ】 図１３ｂは図１３ａからのプロセス工程の後の、図１２からの断面図を示している。
【図１４ａ】 図１４ａは第３の補助層を除去し、かつ第２のソース−／ドレイン領域、ゲート誘電体、ゲート電極、ワード線、第２の絶縁構造体、保護層及び第１のソース−／ドレイン領域を設けた後の、図１３ａからの断面図を示している。
【図１４ｂ】 図１４ｂは図１４ａからのプロセス工程の後の、図１３ｂからの断面図を示している。
【図１４ｃ】 図１４ｃは図１４ａからのプロセス工程の後の、図１１ｃからの俯瞰図を示している。この俯瞰図には、凹部、ワード線、絶縁トレンチ及び第２のソース−／ドレイン領域が示されている。
【図１５ａ】 図１５ａは中間酸化物、コンタクト及びビット線を設けた後の、図１４ａからの断面図を示している。
【図１５ｂ】 図１５ｂは図１５ａからのプロセス工程の後の、図１４ｂからの断面図を示している。
【図１５ｃ】 図１５ｃは図１５ａからのプロセス工程の後の、図１４ｃからの俯瞰図を示している。この俯瞰図には、凹部、絶縁トレンチ、ワード線及びビット線が示されている。
【符号の説明】
１ 基板、 Ｂ ビット線、 Ｇ 絶縁トレンチ、 ＧＡ ゲート電極、 Ｈ 補助トレンチ、 Ｈ１ 第１の補助層、 Ｈ２ 第２の補助層、 Ｈ３ 第３の補助層、 Ｉ 絶縁体、 Ｍ マスク、 Ｒ スペーサー、 Ｒ１ スペーサーの第１部分、 Ｒ２ スペーサーの第２部分、 Ｓ 絶縁層、 Ｓ／Ｄ１ 第１のソース／ドレイン領域、 Ｓ／Ｄ２ 第２のソース／ドレイン−領域、 ＳＰ メモリノット、 ＳＴ テープ状構造体、 Ｖ 凹部、 Ｗ ワード線
本発明はＤＲＡＭセル装置、即ちそのメモリセルがそれぞれ１つのトランジスタ及び１つのコンデンサを包含するダイナミックランダムアクセスを伴うメモリセル装置に関する。
【０００２】
このようなＤＲＡＭセル装置では、メモリセルの情報は電荷の形でコンデンサに蓄積される。ワード線を介してトランジスタを作動させると、ビット線を介してコンデンサの電荷を読み出すことができるように、メモリセルのトランジスタ及びコンデンサは相互に接続されている。
【０００３】
高い寸法密度、即ちメモリセル１つ当たり僅かな面積必要性を有するＤＲＡＭセル装置を製造することが一般的に試みられている。
【０００４】
ヨーロッパ特許ＥＰ０８５２３９６にはＤＲＡＭセル装置が記載されていて、その際、寸法密度を高くするために、メモリセルのトランジスタはメモリセルのメモリコンデンサの上に配置される。メモリセルの活性領域はそれぞれ、基板中に設置されている絶縁構造体によって包囲されている。基板中にそれぞれのメモリセルのために凹部を設け、その下部領域に、メモリコンデンサのメモリノットを、かつその上部領域に、トランジスタのゲート電極を配置する。上方のソース−／ドレイン−領域、チャネル領域及びトランジスタの下方ソース−／ドレイン−領域は基板中で重ねて設置される。下方ソース−／ドレイン−領域は凹部の第１の側面ではメモリノットと結合している。絶縁構造は第１の側面と向かい合っている凹部の第２の側面と接していて、メモリノットはそこでは基板と接していない。ビット線は上方ソース−／ドレイン領域と接していて、基板の上方を走っている。ＤＲＡＭセル装置を製造するために先ず、絶縁構造体を設ける。基板の表面上にビット線を設ける。ビット線から基板にドーピング物質を拡散させることにより、上方ソース−／ドレイン領域を設ける。絶縁構造体と接するように、凹部を設ける。凹部の側面にコンデンサ誘電体を備えさせる。凹部を、絶縁構造体の範囲内の第１の高さまで、ドーピングされたポリシリコンで充填する。コンデンサ誘電体の露出部分を除去する。引き続き、第１の高さよりも高く、かつ絶縁構造体の領域にある第２の高さまで凹部をドーピングされたポリシリコンで充填すると、ポリシリコンは、第１の高さと第２の高さの間の凹部の第１の側面のところで基板に接しているメモリノットを生じる。下方ソース−／ドレイン−領域は、メモリノットから基板にドーピング物質を拡散させることにより形成する。
【０００５】
本発明の課題は、従来技術と比較してより高い寸法密度を有するＤＲＡＭセル装置の製法を提供することである。
【０００６】
この課題は、基板中にＤＲＡＭセル装置のメモリセルのコンデンサのために凹部を設けるＤＲＡＭセル装置の製法により解決される。凹部に、絶縁体及び、少なくとも部分的に絶縁体により基板から離れているコンデンサのメモリノットを設ける。シリコンの堆積、バックエッチング（Rueckaetzen）及び傾斜注入によりメモリノット上、凹部中に凹部の側面に沿って、シリコンからなるスペーサーを設けるが、その際、スペーサーの第１の部分及び第１の部分に向かい合ったスペーサーの第２の部分をそれぞれ異なるようにドーピングする。それぞれ異なるドーピングを利用して、スペーサーの第１の部分又は第２の部分を除去することにより、スペーサーを構造化する。メモリノットの第１の部分又はメモリの残った部分の下に位置する第２のメモリノット部分と基板とが接するように、スペーサーの除去された部分の下に位置するメモリノットの第１の部分及び絶縁体を変えるが、その際、構造化されたスペーサーがマスクとして役立つ。メモリセルのトランジスタを、基板中の第１のソース−／ドレイン−領域がメモリノットに接して生じるように、設ける。ワード線を設けて、トランジスタのゲート電極と接続する。ワード線に交わって走るビット線を設け、かつメモリセルと接続する。
【０００７】
スペーサーは例えば、ポリシリコン又はアモルファスシリコンからなる。
【０００８】
スペーサーの残留部分がプロセス段階前のメモリノットの第２部分を保護するので、構造化されたスペーサーはマスクとして機能する。
【０００９】
メモリノットはその第１の部分でもその第２の部分でも基板に接していないので、隣接するメモリセルを、凹部に直接に隣接させて配置することができ、その際、メモリノットと隣接するメモリセルとの間のリーク電流も生じない。メモリノットと隣接メモリセルとの分離は凹部での絶縁により行う。メモリノットと隣接するメモリセルとを分離する凹部外側の絶縁構造体は必要でなく、ＤＲＡＭセル装置は特に高い寸法密度を有しうる。
【００１０】
メモリノット及び絶縁体の片側変化をセルフアラインメントで、即ちアラインメントマスクを使用せずに行う。このことは高い寸法密度に関して多大な利点である。それというのも、アラインメント許容性のために面積必要性を考慮する必要がないためである。
【００１１】
メモリセルのトランジスタの第１のソース−／ドレイン領域の範囲にまで達する凹部外側に配置された絶縁構造体は必要ないので、本発明により、トランジスタのチャネル領域が相互に、又は基板と電気的に接続されているＤＲＡＭセル装置の製造が可能である。この場合、チャネル領域に生じた電荷担体が流れ去るので、いわゆるフローティング−ボディ効果（Floating-Body-Effekte)、例えばトランジスタのカットオフ電圧の変化は回避される。
【００１２】
このために、メモリノットの完成の後にドーピング物質を熱処理工程で、メモリノットから基板に拡散させ、そこに第１のソース−／ドレイン−領域を形成すると、有利である。殊にこの場合、メモリノットは少なくとも部分的に例えばドーピングされたポリシリコンからなる。
【００１３】
もしくは、第１のソース−／ドレイン−流域を、基板中に埋め込まれたドーピング層を構造化することにより製造する。ドーピング層を、ドーピング層を分ける凹部により、かつトレンチにより構造化する。この場合、トランジスタのチャネル領域は相互に、かつ基板から電気的に分離する。
【００１４】
メモリノットの第１の部分も、メモリノットの第２の部分も基板に接しているように、先ずメモリノット及び絶縁体を製造することは本発明の範囲内である。構造化されたスペーサーをマスクとして使用して、メモリノットの第１の部分を引き続き除去する。メモリノットの第１の部分に代わるように、絶縁体を拡大する。従って、メモリノットはその第２の部分でのみ、基板に接している。
【００１５】
続いて、メモリノットの第１の部分とメモリノットの第２の部分とが基板に接しているように先ず、メモリノット及び絶縁体を設ける方法を記載する。
【００１６】
凹部を設けた後に、凹部の側面及び底面を覆うように絶縁体を設ける。導電材料を堆積させ、かつ第１の高さまでバックエッチングする。引き続き、絶縁体の露出部分を除去して、絶縁体も第１の高さまでにのみ達するようにする。更なる導電材料の堆積及び第１の高さを超える第２の高さまでのバックエッチングにより、メモリノットを設けるが、これは第１の高さ及び第２の高さの間で基板に接し、他方でこれは、第１の高さ未満では絶縁体により基板と分離されている。
【００１７】
絶縁材料を堆積させ、かつバックエッチングすることにより、メモリノットの第１の部分の除去の後に絶縁体を拡大することができる。
【００１８】
メモリノットの第１の部分も第２の部分も基板に接していないように先ず、メモリノット及び絶縁体を製造することは本発明の範囲内である。構造化されたスペーサーをマスクとして使用して、絶縁体をメモリノットの第１の部分の領域で除去する。導電材料を堆積させ、かつバックエッチングすることにより引き続き、メモリノットの第１の部分を拡大すると、これが基板と接する。この場合、メモリノットはその第１の部分でのみ基板に接する。
【００１９】
凹部を設けた後に、凹部の側面及び底部を覆うように絶縁体を先ず設けることができる。引き続き、導電材料を堆積させ、かつバックエッチングする。これにより生じたメモリノットは差し当たり、その第１の部分でもその第２の部分でも基板には接していない。
【００２０】
第１の部分と第２の部分とで異なるドーピングを利用してスペーサーをどのように構造化することができるか、いくつかの可能性を記載する：
スペーサーの第１の部分をｎ型ドーピングイオンでドーピングする場合、スペーサーの第１の部分をスペーサーの第２の部分に対して選択的にエッチング除去する。エッチング剤としては例えば、ＨＮＯ３＋ＣＯＯＨ＋ＨＦが好適である。スペーサーの除去部分は従って、スペーサーの第１の部分である。スペーサーの残留部分はスペーサーの第２部分である。スペーサーの第２の部分はこの場合、有利には実質的にドーピングしない。
【００２１】
スペーサーの第１の部分をｐ型ドーピングイオンでドーピングする場合には、スペーサーの第２の部分をスペーサーの第１の部分に対して選択的にエッチング除去する。エッチング剤としては例えばコリン又はＫＯＨが好適である。スペーサーの除去部分は従って、スペーサーの第２の部分であり、他方で、スペーサーの残留部分はスペーサーの第１部分である。スペーサーの第２の部分はこの場合、有利には実質的にドーピングしない。
【００２２】
スペーサーに注入する際に、その垂直伸張部全体では注入しない場合、スペーサーの第１の部分の下に、スペーサーのもう１つの部分は位置する。スペーサーのこのもう１つの部分は、スペーサーの第１の部分の除去の後に、メモリノットの第１の部分の上に位置する。メモリノットの第１の部分を露出させて、これを変えることができるように、スペーサーの更なる部分を除去する。これは異方性エッチングにより行うことができ、その際、同時にスペーサーの残留部分を攻撃する。しかしスペーサーの残留部分は、スペーサーの残留部分よりも大きな垂直伸張部を有するので、スペーサーの更なる部分の除去の後にも構造化されたスペーサーはメモリノットの第２の部分を覆い、かつそれを結果的に保護している。
【００２３】
スペーサーを構造化するための更なる可能性は、スペーサーのｎ型ドーピングされた第１の部分で先ず、熱酸化を実施することにある。スペーサーの第１の部分はスペーサーの第２の部分よりも高いｎ型ドーピングイオン濃度を有するので、スペーサーの第２の部分よりもスペーサーの第１の部分の上で酸化物はより厚く成長する。引き続きスペーサーの第２の部分が露出するまで酸化物をエッチングする。酸化物はスペーサーの第１の部分で特に厚いので、酸化物の一部がスペーサーの第１の部分の上に残り、かつこれを保護する。スペーサーを構造化する際にはシリコンを酸化物に対して選択的にエッチングして、スペーサーの第２の部分を除去する。
【００２４】
スペーサーの第１の部分に窒素又は酸素を注入する場合にも、同じ原理が適用される。窒素を注入する場合には、酸化物は第２の部分よりもゆっくりと第１の部分で成長する。酸素を注入する場合には、酸化物は第１の部分よりもゆっくりと第２の部分で成長する。
【００２５】
スペーサーの第１の部分に注入する際に、側面に向いているスペーサーの辺縁部までドーピング物質が達することを確実にするために、ドーピング物質が拡散しうる熱処理工程を実施するのが有利である。
【００２６】
プロセスの簡略化及びプロセスの確実性の向上のために、スペーサーの残留部分をゲート電極のためのスペースフォルダ（Platzhalter)として使用することが有利である。スペーサーの残留部分をこの場合、メモリノットの完成の後に除去し、かつ少なくとも部分的にゲート電極と交換する。この製造プロセスは特に簡単である。それというのも、ゲート電極がセルフアラインメントで、即ちアラインメントされるべきマスクを使用せずに生じるためである。ゲート電極をメモリノットから電気的に絶縁するために、スペーサーを設ける前に、メモリノット上に絶縁層を設ける。スペーサーを絶縁層の上に設ける。この絶縁層は従って、ゲート電極もメモリノットから分離する。その変化のために、メモリノットの第１の部分を露出するために、スペーサーの構造化の後に、絶縁層の露出部分を除去する。
【００２７】
トランジスタの第２のソース−／ドレイン−領域を、トランジスタの第１のソース−／ドレイン−領域の上方に設けて、トランジスタを垂直トランジスタとして形成する。このようなＤＲＡＭセル装置はトランジスタの垂直形成の故に特に高い寸法密度を有する。メモリノットの第２の部分の上方にゲート電極を形成するので、この場合、第１のソース−／ドレイン−領域はメモリノットの第２の部分に接している。メモリノットの第２の部分は従って基板に接していて、他方で、メモリノットの第１の部分は基板に接していない。ゲート電極は、メモリノットの第１の部分の領域に位置する基板部分から離れているので、ゲート電極と基板との間での容量の形成は阻止される。
【００２８】
ワード線は例えば、基板の上に設けて、ゲート電極の上方部分と接しさせてよい。
【００２９】
例えば分離材料を堆積させ、かつスペーサーの残留部分が露出するまでバックエッチングすることにより、絶縁体を拡大する。
【００３０】
スペーサーの残留部分をゲート電極のためのスペースフォルダとして使用する場合のために、スペーサーの残留部分を、スペーサーの構造化の際に攻撃しないのが有利である。殊に、スペーサーの第２の部分に対して選択的にスペーサーの第１の部分を除去する際には、スペーサーの第１の部分の下にスペーサーの更なる部分を設置しないのが、有利である。即ち、スペーサーの第１の部分はスペーサーの垂直伸張部全体を包含する。この場合、傾斜注入を、スペーサーがその垂直伸張部全体で注入される角度で行う。
【００３１】
このような傾斜注入を実施しない場合には、即ちスペーサーの下部領域に注入しない場合には、ドーピング物質をスペーサーの第１の部分から、その下に位置するスペーサの他の部分に拡散させる熱処理工程を実施するのが有利である。これにより、スペーサーの他の部分も、スペーサーの第２の部分に対して選択的にエッチング除去されて、スペーサーの第２の部分は攻撃されない。
【００３２】
その際、ドーピング物質がスペーサーの第１の部分からスペーサの第２の部分に拡散するのを阻止するために、スペーサーを熱処理工程の前に分離して、スペーサーの第１の部分とスペーサーの第２の部分とを電気的に分離するのが有利である。
【００３３】
このような分離は例えば、スペーサーのマスクエッチングにより行うことができる。
【００３４】
プロセスの確実性を向上させるためにしかし、分離をセルフアラインメントで、即ちアラインメントマスクを使用せずに行うと有利である。このために、基板の上に第１の補助層を設けることができ、そこに実質的に相互に並行に走る並列に配置された補助トレンチを設けるが、これは第１の補助層を分断していない。メモリセルの凹部を補助トレンチ中に設ける。スペーサーを設けた後に、シリコンに対して選択的にエッチング可能な第１の材料から第２の補助層を実質的にコンフォーマルに堆積させるが、その際、第２の補助層は、補助トレンチが充填されない程度に薄い。第１の材料に対して選択的にエッチング可能な第２の材料を堆積させ、かつ第２の材料がテープ状の構造体としてなお補助トレンチ内に存在するまでバックエッチングする。第２の補助層の露出部分を第２の材料に対して選択的に除去して、スペーサーを部分的に露出させる。引き続きスペーサーが分離されるまでシリコンをエッチングする。分離されたスペーサーを引き続き構造化する。
【００３５】
メモリノットの第１の部分を変える前には、その第１の部分で、かつその第２の部分で基板に接しているようにメモリノットを変えるために、スペーサーを分離する際にマスクとして作用する第１の補助層及び第２の補助層を使用するのが有利である。このために、マスクとして第１の補助層及び第２の補助層を使用して、メモリノットの部分を除去して、かつ絶縁材料と交換する。もしくは、メモリノットの領域まで達し、かつそこでメモリノットを基板から分離する絶縁トレンチを設けることができる。
【００３６】
スペーサーの残留部分をゲート電極のためのスペースフォルダとして使用すると、スペーサの分離は、トランジスタのチャネル幅の制限をもたらす。このことは殊に、凹部がカーブした側面を有する場合に有利である。公知のように、熱酸化により成長したゲート誘電体の品質はカーブした面では平坦な面よりも劣悪である。従って、凹部の側面の平坦な部分にチャネルを限定することが有利である。
【００３７】
次に、第２のソース−／ドレイン−領域を製造する方法を記載する：
絶縁体及びメモリノットを変えた後に、絶縁材料を堆積させ、かつスペーサーの残留部分が露出するまでバックエッチングする。スペーサーの残留部分を除去する。第３の補助層を、補助トレンチが充填されない程度の厚さで堆積させる。第３の材料を堆積させ、かつ第３の材料がなお補助トレンチ内に存在し、かつ補助トレンチ中にそれぞれ１つのテープ状マスクが生じるまでバックエッチングする。第３の補助層の露出部分をマスクに対して選択的に除去する。マスクの外側に位置する第１の補助層の部分を除去し、かつその下に位置する基板部分を露出させる。引き続き基板をマスクに対して選択的にエッチングして、絶縁トレンチを設ける。引き続きマスク及び第１の補助層を除去する。マスクの下に位置する基板部分に第２のソース−／ドレイン−領域を設ける。第２のソース−／ドレイン領域よりも深いように絶縁トレンチを設ける。第２のソース−／ドレイン−領域は補助トレンチの領域に、かつそれぞれ２つの凹部の間に位置する。第２のソース−／ドレイン−領域を凹部により、かつ絶縁トレンチにより相互に分離する。
【００３８】
第２のソース−／ドレイン領域は注入により、マスク及び第１の補助層の除去の後に設けることができる。もしくは第２のソース−／ドレイン−領域を、基板の表面領域に設けられたドーピング層の構造化により設けるが、その際、このドーピングされた層を凹部により、かつ絶縁トレンチにより構造化する。
【００３９】
第２のソース−／ドレイン領域の寸法がチャネル幅に相応するように、第３の補助層の厚さが、スペーサー及び第２の補助層の厚さの合計に相応すると、有利である。
【００４０】
プロセスの簡略化のために、かつプロセスの正確性を向上させるために、その水平断面がそれぞれ、相応する補助トレンチの一方の側面から他方の側面に達するように、凹部をセルフアラインメントで補助トレンチ中に設けると有利である。
【００４１】
このために例えば、第１の補助層の上方に、その構造化の前に第１のマスク層及び更にその上に第２のマスク層を堆積させる。引き続き補助トレンチを設けるが、その際、第１のマスク層及び第２のマスク層も分断する。引き続き第１の絶縁構造体を設けるが、その際、材料を堆積させ、かつ第２のマスク層が露出するまでバックエッチングする。そのテープが補助トレンチに交わって走るテープ状のフォトラッカーマスクを用いて、第１の絶縁構造体をフォトラッカーマスクに対して、かつ第２のマスク層に対して選択的に、補助トレンチが部分的に露出するまでエッチングする。補助トレンチの底部の所の第１の補助層の露出した部分を、基板が部分的に露出するまで除去する。基板の露出部分を引き続きエッチングして、凹部を設ける。第１のマスク層及び第１の絶縁構造体をこの場合、マスクとして用いる。
【００４２】
凹部のエッジに局所的な電界ピーク（Feldspitzen)が生じることに基づくリーク電流を回避するために、凹部を設ける際にマスクとしても役立つラウンディング要素（Abrundungselemente）を設けることが有利である。このために、第１のマスク層の材料を堆積させ、バックエッチングし、かつ引き続き等方性にエッチングして、第１の補助層内に形成された第１の材料エッジを丸くする。続いて生じる凹部はエッジを有しない。
【００４３】
凹部の絶縁体を少なくとも部分的にコンデンサのコンデンサ誘電体として使用する。コンデンサのコンデンサ電極を基板中にドーピング領域として、コンデンサ誘電体に接して形成する。コンデンサ電極は結合していてよく、かつ全てのコンデンサの共通コンデンサ電極を形成してよい。コンデンサ電極は例えば、凹部に導入されているドーピング物質源からのドーピング物質の拡散により設けることができる。もしくは、コンデンサ電極を、基板中に埋め込まれているドーピング層から製造する。
【００４４】
コンデンサ電極の上方に絶縁体を特に厚く形成することは、本発明の範囲内である。
【００４５】
シリコンを堆積させ、かつバックエッチングすることにより、スペーサーを設ける。傾斜注入はバックエッチングの前又は後に行うことができる。
【００４６】
次では、図に基づき本発明の実施例の１つを詳述する。
【００４７】
図は縮尺的に正確ではない。
【００４８】
実施例では出発材料として、実質的にドーピング濃度約１０１５ｃｍ- ３を有するｐ型ドーピングされたシリコンからなる基板１を用意する。基板１の表面Ｏの上にＳｉＯ２を熱酸化により約８ｎｍの厚さで成長させる（図示していない）。
【００４９】
引き続き、窒化シリコンを約４００ｎｍの厚さで堆積させて、第１の補助層Ｈ１を設ける（図１のＡ及び１のＢ参照）。
【００５０】
第１のマスク層Ｍ１を設けるためにＢＰＳＧ（リンボロンガラス）を約８００ｎｍの厚さで堆積させる（図１のＢ参照）。
【００５１】
第２のマスク層Ｍ２を設けるために窒化シリコンを約２００ｎｍの厚さで堆積させる（図１のＢ参照）。
【００５２】
第１のフォトラッカーマスク（図示していない）を用いて、第１のマスク層Ｍ１及び第２のマスク層Ｍ２をテープ状に構造化し、かつ第１の補助層Ｈ１中に補助トレンチＨを設ける（図１のＢ及び１のＣ参照）。補助トレンチは幅約３００ｎｍであり、かつ相互に約１５０ｎｍの距離を有する。第２のマスク層Ｍ２及び第１の補助層Ｈ１は例えばＣ２Ｆ６＋Ｏ２を用いてエッチングする。第１のマスク層Ｍ１は例えばＣＨＦ３＋Ｏ２を用いてエッチングする。引き続き、第１のフォトラッカーマスクを除去する。
【００５３】
補助トレンチＨ中、かつ構造化された第１のマスク層Ｍ１及び構造化された第２のマスク層Ｍ２の部分との間に、第１の絶縁構造体Ｉ１を設けるが、その際、ＳｉＯ２を厚さ約３００ｎｍで堆積させ、かつ第２のマスク層Ｍ２が露出するまで例えばＣＨＦ２＋Ｏ２を用いてバックエッチングする。
【００５４】
そのテープが補助トレンチＨと交わって走り、かつ幅約１５０ｎｍ及び相互間の距離約１５０ｎｍを有するテープ状の第２のフォトラッカーマスク（図示されていない）を用いて、ＳｉＯ２を例えばＣＨＦ３Ｏ２を用いて窒化シリコンに対して選択的に除去する。これにより補助トレンチＨの底部の部分が露出する（図３のＡ、３のＢ及び３のＣ参照）。第２のフォトラッカーマスクの他にこの場合には、第２のマスク層Ｍ２がマスクとして作用する。第２のフォトラッカーマスクを除去する。
【００５５】
引き続き、ＳｉＯ２を厚さ約６０ｎｍで堆積させ、かつ第２のマスク層Ｍ２が露出するまでバックエッチングすることにより、ラウンディング要素Ａを設ける。引き続きＳｉＯ２を等方性に例えばＨＦを用いて約６０ｎｍの深さまでエッチングして、堆積されたＳｉＯ２の残りの部分から、第１のマスク層Ｍ１及び第２のマスク層Ｍ２及び第１の絶縁構造体Ｉ１により形成されるエッジに、ラウンディング要素Ａを設ける（図４参照）。
【００５６】
引き続き、基板１が部分的に露出するまで、窒化シリコンをＳｉＯ２に対して選択的にエッチングする。この際、第１の補助層Ｈ１を補助トレンチＨの領域で部分的に除去し、かつ第２のマスク層Ｍ２を除去する。
【００５７】
基板１の露出部分に約１０μｍの深さの凹部Ｖを設ける。エッチング剤としては例えばＨＢｒ＋ＨＳが好適である。この場合、ＳｉＯ２に対して選択的にエッチングする（図５ａ及び５ｂ参照）。第１のマスク層Ｍ１、第１の絶縁構造体Ｉ１及びラウンディング要素Ａもマスクとして作用する。
【００５８】
ラウンディング要素Ａにより、凹部Ｖの側面はエッジを有しない。第２のフォトラッカーマスクの線条方向に、凹部Ｖの側面の平面断面は延びている。
【００５９】
引き続き、第１のマスク層Ｍ１、第１の絶縁構造体Ｉ１及びラウンディング素子Ａが除去されるまで、ＳｉＯ２を例えばＣＨＦ３＋Ｏ２を用いてエッチングする。
【００６０】
コンデンサのための共通コンデンサ電極Ｋをもうけるために、ヒ素ガラスを厚さ約２０ｎｍで堆積させる。更に、ＰＭＭＡ（ポリメチルメタクリレート）を厚さ約５００ｎｍで堆積させ、かつ約１．５μｍの深さまで例えばＯ２を用いてバックエッチングする。引き続き、ヒ素ガラスの露出部分を例えばＨＦを用いて除去する。熱処理工程によりヒ素をヒ素ガラスから基板１に拡散させて、コンデンサ電極Ｋを一緒にドーピングされた領域として基板１中に設ける（図５のＡ及び５のＢ参照）。
【００６１】
絶縁体Ｉの第１の部分を設けるために、窒化シリコンを約３ｎｍの厚さで成長させ、かつ熱酸化により約１ｎｍの深さまで酸化させる。引き続きその場で、ｎ型ドーピングされたポリシリコンを厚さ約３００ｎｍで堆積させ、かつ表面Ｏから出発して約２μｍの深さまでバックエッチングする。絶縁体Ｉの第１の部分の露出部分を例えばＨＦを用いて除去する。
【００６２】
ＳｉＯ２を厚さ約２０ｎｍで堆積させ、かつポリシリコンが露出するまでバックエッチングすることにより、絶縁体Ｉの第２の部分を設ける（図５のＡ及び５のＢ参照）。絶縁体Ｉの第２の部分はコンデンサ電極Ｋの上方に位置し、かつ絶縁体Ｉの第１の部分に比べて特に厚く形成されている。
【００６３】
引き続きその場で、ｎ型ドーピングされたポリシリコンを厚さ約３００ｎｍで堆積させ、第１の補助層Ｈ１が露出するまで化学機械研磨により平坦化し、その後、約８００ｎｍの深さまでポリシリコンをバックエッチングする。
【００６４】
引き続き、ＳｉＯ２を等方性に、例えばＨＦを用いて約６０ｎｍの深さまでエッチングして、絶縁体Ｉを更に短くする。ここで除去された絶縁体Ｉの部分を、アモルファスシリコンに代えるが、その際、アモルファスシリコンを厚さ約２０ｎｍで堆積させ、かつ約３０ｎｍの幅で等方性に例えばＣ２Ｆ６＋Ｏ２を用いてバックエッチングする。ｎ型ドーピングされたポリシリコン及びアモルファスシリコンから、コンデンサのメモリノットＳＰはなる。絶縁体Ｉの第２の部分の上方で、メモリノットＳＰは直接、基板１に接している（図５のＡ及び５のＢ参照）。
【００６５】
ＳｉＯ２を堆積させ、かつ同時に、実質的に等方性にエッチングすることにより、メモリノットＳＰの上に厚さ約４０ｎｍの絶縁層ＳをＨＤＰ（高密度プラズマ）法により設けるが、その際、側面においてよりも、水平面において、より多く堆積させる（図５のＡ及び５のＢ参照）。
【００６６】
保護酸化物ＳＯを設けるために、ＳｉＯ２を厚さ５ｎｍで堆積させる（図６のＡ及び６のＢ参照）。
【００６７】
引き続き、アモルファスシリコンを厚さ約４０ｎｍで堆積させる（図６のＡ及び６のＢ参照）。
【００６８】
ｐ型ドーピングイオンを用いての傾斜注入により、アモルファスシリコンの一部分をドーピングする（図６のＡ及び６のＢ参照）。傾斜注入を表面Ｏに対して約３０°の角度で、かつ補助トレンチＨの側面に対して９０°の角度で行う。
【００６９】
スペーサーＲを設けるためにアモルファスシリコンを例えばＣ２Ｓ６＋Ｏ２を用いて幅約９０ｎｍでバックエッチングすると、スペーサーＲは第１の補助層Ｈ１の接している部分の下、約５０ｎｍに達する（図７のＡ及び７のＢ参照）。スペーサーＲの第１の部分はｐ型ドーピングされているが、他方でスペーサーＲの残りの部分はドーピングされていない。
【００７０】
第２の補助層Ｈ２を設けるために、ＳｉＯ２を厚さ約４０ｎｍで堆積させる。
【００７１】
引き続き、アモルファスシリコンを厚さ約２００ｎｍで堆積させ、第２の補助層Ｈ２に達するまで化学機械研磨により平坦化させ、かつ引き続き約１００ｎｍの深さまでバックエッチングして、アモルファスシリコンがなお補助トレンチＨ中にのみ位置し、かつテープ状構造ＳＴを形成するようにする（図７のＡ、７のＢ及び７のＣ参照）。
【００７２】
引き続きＳｉＯ２を約３００ｎｍ幅で窒化シリコン及びシリコンに対して選択的にエッチングして、第２の補助層Ｈ２の露出部分を除去する。これにより、補助トレンチＨの側面領域に位置するスペーサーＲの一部分が露出する。ＳｉＯ２に対して選択的にシリコンをエッチングすることにより、絶縁層Ｓが部分的に露出するまで、スペーサーＲの前記の一部分並びにテープ状構造体ＳＴを除去する（図８のＢ及び８のＣ参照）。これにより、スペーサーＲを分離する。それぞれのスペーサーＲは、傾斜注入によりｐ型ドーピングされている第１の部分Ｒ１及び分離により電気的に第１の部分Ｒ１と分けられていて、第１の部分Ｒ１に向かい合っている第２の部分Ｒ２を包含する。
【００７３】
引き続き、絶縁層Ｓの露出部分を除去する。更に、保護酸化物ＳＯの露出部分を除去する。メモリノットＳＰの露出部分を約５０ｎｍの深さまでエッチングする。
【００７４】
ＳｉＯ２を厚さ約５０ｎｍに堆積させることにより、メモリノットＳＰの除去部分を絶縁材料に代える（図９のＢ参照）。絶縁体Ｉをこれにより拡大する。
【００７５】
引き続き、熱処理工程を実施するが、その際、ドーピング物質がスペーサーＲの第１の部分Ｒ１から、スペーサーＲの第１の部分Ｒ１の隣接する部分に拡散し、かつ実質的に均一に分散する（図９のＡ参照）。更に、アモルファスシリコンがポリシリコンに変化する。
【００７６】
引き続き、ＳｉＯ２を等方性に例えばＨＦを用いて約１００ｎｍの幅でエッチングする。
【００７７】
引き続き、ｐ型ドーピングされたポリシリコンに対して選択的にドーピングされていないポリシリコンをエッチングすることにより、分離されたスペーサーＲを構造化する。エッチング剤としては例えば、コリンが好適である。これにより、スペーサーＲ２の第２の部分を除去し、かつ絶縁層Ｓの部分を露出させる（図１０のＡ、１０のＢ及び１０のＣ参照）。
【００７８】
絶縁層Ｓの露出部分を除去して、メモリノットＳＰの第１の部分を露出させる。この際、保護酸化物ＳＯの露出部分も除去する。ポリシリコンを約５０ｎｍの深さまでエッチングすることによりメモリノットＳＰの第１の部分を引き続き除去する（図１０のＡ参照）。ＳｉＯ２を厚さ約３００ｎｍで堆積させ、第１の補助層Ｈ１が露出するまで化学機械研磨により平坦化し、かつ引き続き約３５０ｎｍの深さまでバックエッチングすることにより、絶縁体Ｉを変える。スペーサーＲ１の第１の部分の下に位置するメモリノットＳＰの第２の部分はなお、基板１に接している（図１０のＡ及び１０のＢ参照）。
【００７９】
第２の補助層Ｈ２は絶縁体Ｉと同じ材料からなるので、以下では第２の補助層Ｈ２を絶縁体Ｉの部分とみなすと、適当である。
【００８０】
引き続き絶縁層Ｓの部分が露出するまで、ＳｉＯ２に対して選択的にポリシリコンをエッチングすることにより、スペーサーＲ１の第１の部分並びにこれと結合しているスペーサーＲの部分を除去する。
【００８１】
第３の補助層Ｈ３を設けるために、窒化シリコンを厚さ約８０ｎｍで堆積させる（図１１のＡ、１１のＢ及び１１のＣ参照）。引き続きＳｉＯ２を厚さ約３００ｎｍで堆積させ、かつ第１の補助層Ｈ１が露出するまで、化学機械研磨により平坦化し、引き続き１００ｎｍバックエッチングすると、ＳｉＯ２から、テープ状マスクＭが形成される。補助トレンチＨには、マスクＭの線条それぞれ１つが位置する（図１１のＡ、１１のＢ及び１１のＣ参照）。
【００８２】
第３の補助層Ｈ３の露出部分をマスクＭに対して選択的に除去する（図１２参照）。この際、マスクＭの外側に位置する第１の補助層Ｈ１の部分も除去して、その下に位置する、基板１の部分を露出させる（図１２参照）。
【００８３】
絶縁トレンチＧを設けるために、ＳｉＯ２に対して選択的にシリコンを約２００ｎｍの深さまで、例えばＨＢｒ及びＨＦを用いてエッチングする（図１３のＢ参照）。引き続き、ＳｉＯ２を約３００ｎｍの厚さで堆積させ、第３の補助層Ｈ３が露出するまで、化学機械研磨により平坦化する。更に、マスクＭを除去する。ＳｉＯ２を引き続き、約３００ｎｍの深さまでバックエッチングする。
【００８４】
引き続き窒化シリコンを約５００ｎｍの深さまでバックエッチングして、凹部Ｖの外側に位置する、第３の補助層Ｈ３の部分を除去し、かつ第１の補助層Ｈ１を除去する（図１３のＡ及び１３のＢ参照）。
【００８５】
引き続き、基板１が露出するまで、化学機械研磨によりＳｉＯ２を平坦化する（図１３のＡ及び１３のＢ参照）。
【００８６】
ｎ型ドーピングイオンを注入することにより、基板１の露出部分にトランジスタの深さ約５０ｎｍの第２のソース−／ドレイン領域Ｓ／Ｄ２を設ける。ｐ型ドーピングイオンを注入することにより、第２のソース／ドレイン領域Ｓ／Ｄ２の下で、ドーピング濃度を６×１０１７ｃｍ- ３に高める。
【００８７】
第３の補助層Ｈ３及び保護酸化物ＳＯを除去する。
【００８８】
熱処理工程により、凹部Ｖの側面の露出部分の所に、厚さ約４ｎｍのゲート誘電体ＧＤを設ける（図１４のＡ及び１４のＢ参照）。熱処理の際に、ドーピング物質がメモリノットＳＰから基板１に拡散し、そこで、トランジスタの第１のソース−／ドレイン領域を形成する。更に、第２のソース−／ドレイン領域Ｓ／Ｄ２が約１００ｎｍの厚さになり、かつドーピング物質濃度約１０２０ｃｍ- ３を有するように、ドーピング物質を第２のソース−／ドレイン領域Ｓ／Ｄ２に拡散させる。
【００８９】
ゲート電極ＧＡ及びワード線Ｗを設けるために、その場で、ｎ型ドーピングされたポリシリコンを厚さ約１００ｎｍで堆積させる。その上に、ケイ化タングステンを厚さ約５０ｎｍで堆積させる。保護層ＳＳを設けるために、窒化シリコンを厚さ約１００ｎｍで堆積させる（図１４のＡ及び１４のＢ参照）。
【００９０】
第２のフォトラッカーマスクに同じだが、第２のフォトラッカーマスクに対して、凹部Ｖを部分的にのみ覆うように配置されているテープ状の第３のフォトラッカーマスクを用いて（図示していない）、保護層ＳＳを構造化する。引き続き、第３のフォトラッカーマスクを除去する。マスクとして保護層ＳＳを用いて、第２のソース−／ドレイン−領域Ｓ／Ｄ２上のゲート誘電体ＧＤが露出するまで、ケイ化タングステン及びポリシリコンをエッチングする。スペーサーＲの第２の部分に代わる凹部Ｖ中のポリシリコンから、ゲート電極ＧＡを形成する。その上に位置するポリシリコン及びケイ化タングステンから、補助トレンチＨに交わって走るワード線Ｗはなる（図１４のＡ、１４のＢ及び１４のＣ参照）。
【００９１】
スペーサーの形の第２の絶縁構造体Ｉ２を設けるために、窒化シリコンを約３００ｎｍの厚さで堆積させ、かつバックエッチングする。保護層ＳＳ及び第２の絶縁構造体Ｉ２がワード線Ｗを囲んでいる（図１４のＡ及び１４のＢ参照）。
【００９２】
中間酸化物Ｚを設けるために、ＳｉＯ２を約４００ｎｍの厚さで堆積させる。
【００９３】
第４のフォトラッカーマスク（図示されていない）を用いて、コンタクトホールを第２のソース−／ドレイン領域Ｓ／Ｄ２まで開孔するが、その際、ＳｉＯ２を窒化シリコンに対して選択的にエッチングして、保護層ＳＳ及び第２の絶縁構造体Ｉ２がワード線Ｗを保護するようにする。
【００９４】
コンタクトホールにコンタクトＫＯを設けるために、その場でドーピングされたポリシリコンを厚さ約１００ｎｍで堆積させ、かつ中間酸化物Ｚが露出するまで化学機械研磨により平坦化する。
【００９５】
ビット線Ｂを設けるために、ケイ化タングステンを約２００ｎｍの厚さで堆積させ、かつ第１のフォトラッカーマスクと同じ第５のテープ状フォトラッカーマスクを用いて構造化する（図１５のＡ、１５のＢ及び１５のＣ参照）。
【００９６】
製造されたＤＲＡＭセル装置のメモリセルは、コンデンサの１つ及びこれと結合しているトランジスタの１つを包含する。これらのトランジスタは、チャネル流が垂直方向に生じる垂直トランジスタとして形成されている。第１のソース−／ドレイン領域と第２のソース−／ドレイン−領域の間に配置された基板部分は、トランジスタのチャネル領域として機能する。トランジスタのチャネル領域は電気的に相互に結合されているので、フローティング−ボディ効果は回避される。
【００９７】
本発明の範囲内で、実施体の多くのバリエーションが考えられる。殊に、記載の層、マスク、凹部及び構造体の寸法をそれぞれの必要性に合わせて、適合させることができる。
【００９８】
スペーサーの第１の部分及び第２の部分を異なるようにドーピングするための注入はスペーサーを設けた後に行うこともできる。
【００９９】
補助トレンチが特に正確に規定された深さを得るために、第１の補助層の内に、補助トレンチを設ける際のエッチングストップとして作用するエッチングストップ層を用意することも、本発明の範囲内である。エッチングストップ層は例えば、ＳｉＯ２からなる。
【図面の簡単な説明】
【図１ａ】 図１ａは第１の補助層、第１のマスク層、第２のマスク層及び補助トレンチを設けた後の、基板断面を示している。
【図１ｂ】 図１ｂは図１ａからのプロセス工程の後の、図１ａからの断面に対しての垂直断面を示している。
【図１ｃ】 図１ｃは補助トレンチ及び第２のマスク層が形成された図１ａからのプロセス工程後の、基板の俯瞰図を示している。
【図２ａ】 図２ａは第１の絶縁構造体を設けた後の、図１ａからの断面図を示している。
【図２ｂ】 図２ｂは図２ａからのプロセス工程の後の、図１ｂからの断面図を示している。
【図３ａ】 図３ａは補助トレンチの底部を露出させた後の、図２ａからの断面図を示している。
【図３ｂ】 図３ｂは図３ａからのプロセス工程の後の、図２ｂからの断面図を示している。
【図３ｃ】 図３ｃは第２のマスク層、第１の絶縁構造体及び第１の補助層の露出底部が形成される図３ａからのプロセス工程の後の、図１ｃからの俯瞰図を示している。
【図４】 図４は基板の部分を露出させ、第２のマスク層を除去し、かつラウンディング要素を設けた後の、図３ｃからの俯瞰図を示している。この俯瞰図には、ラウンディング素子、第１のマスク層、基板の露出部分及び第１の絶縁構造体が示されている。
【図５ａ】 図５ａは凹部、コンデンサ電極、絶縁体、メモリノット及び絶縁層が設けられ、かつ第１のマスク層が除去された後の、図４からのプロセス工程の後の図３ａからの断面図を示している。
【図５ｂ】 図５ｂは図５ａからのプロセス工程の後の、図３ｂからの断面図を示している。
【図６ａ】 図６ａは保護酸化物を設け、かつアモルファスシリコンを堆積させ、かつ傾斜注入を行った後の、図５ａからの断面図を示している。
【図６ｂ】 図６ｂは図６ａからのプロセス工程の後の、図５ｂからの断面図を示している。
【図７ａ】 図７ａはスペーサー、第２の補助層及びテープ状構造体を設けた後の、図６ａからの断面図を示している。
【図７ｂ】 図７ｂは図７ａからのプロセス工程の後の、図６ｂからの断面図を示している。
【図７ｃ】 図７ｃは図７ａによるプロセス工程の後の図４からの俯瞰図を示している。この俯瞰図にはテープ状の構造体及び第２の補助層の露出部分が示されている。
【図８ａ】 図８ａは第２の補助層の露出部分を除去し、スペーサーを分離し、絶縁層を部分的に除去し、かつメモリノットをエッチングした後の、図７ａからの断面図を示している。
【図８ｂ】 図８ｂは図８ａからのプロセス工程の後の、図７ｂからの断面図を示している。
【図８ｃ】 図８ｃは図８ａからのプロセス工程の後の、図７ｂからの俯瞰図を示している。この俯瞰図には、第２の補助層部分、絶縁体及びメモリノットの露出部分、補助トレンチの底部部分並びに底部の外側に配置された、第１の補助層の部分が示されている。
【図９ａ】 図９ａは絶縁体が拡大され、スペーサーが露出され、かつスペーサーの第１の部分からドーピング物質が拡散された後の、図８ａからの断面図を示している。
【図９ｂ】 図９ｂは図９ａからのプロセス工程の後の、図８ｂからの断面図を示している。
【図１０ａ】 図１０ａはスペーサーの第１の部分が除去され、絶縁層の部分が除去され、メモリノットの第１の部分が除去され、かつ絶縁体が拡大された後の、図９ａからの断面図を示している。
【図１０ｂ】 図１０ｂは図１０ａからのプロセス工程の後の、図９ｂからの断面図を示している。
【図１０ｃ】 図１０ｃは図１０ａからのプロセス工程の後の図８ｃからの俯瞰図を示している。この俯瞰図には、スペーサーの第２の部分、絶縁体及び第１の補助層が示されている。
【図１１ａ】 図１１ａはスペーサーの第２の部分を除去し、かつ第３の補助層及びマスクを設けた後の、図１０ａからの断面図を示している。
【図１１ｂ】 図１１ｂは図１１ａからのプロセス工程の後の、図１０ｂからの断面図を示している。
【図１１ｃ】 図１１ｃは図１１ａからのプロセス工程の後の、図１０ｃからの俯瞰図を示している。この俯瞰図には第３の補助層のマスク及び露出部分が示されている。
【図１２】 図１２は第３の補助層の露出部分及びその下に位置する、第１の補助層の部分を除去した後の、図１１ｂからの断面図を示している。
【図１３ａ】 図１３ａは絶縁トレンチを設け、かつマスク及び第１の補助層を除去した後の、図１２からのプロセス工程の後の、図１１ａからの断面図を示している。
【図１３ｂ】 図１３ｂは図１３ａからのプロセス工程の後の、図１２からの断面図を示している。
【図１４ａ】 図１４ａは第３の補助層を除去し、かつ第２のソース−／ドレイン領域、ゲート誘電体、ゲート電極、ワード線、第２の絶縁構造体、保護層及び第１のソース−／ドレイン領域を設けた後の、図１３ａからの断面図を示している。
【図１４ｂ】 図１４ｂは図１４ａからのプロセス工程の後の、図１３ｂからの断面図を示している。
【図１４ｃ】 図１４ｃは図１４ａからのプロセス工程の後の、図１１ｃからの俯瞰図を示している。この俯瞰図には、凹部、ワード線、絶縁トレンチ及び第２のソース−／ドレイン領域が示されている。
【図１５ａ】 図１５ａは中間酸化物、コンタクト及びビット線を設けた後の、図１４ａからの断面図を示している。
【図１５ｂ】 図１５ｂは図１５ａからのプロセス工程の後の、図１４ｂからの断面図を示している。
【図１５ｃ】 図１５ｃは図１５ａからのプロセス工程の後の、図１４ｃからの俯瞰図を示している。この俯瞰図には、凹部、絶縁トレンチ、ワード線及びビット線が示されている。
【符号の説明】
１ 基板、 Ｂ ビット線、 Ｇ 絶縁トレンチ、 ＧＡ ゲート電極、 Ｈ 補助トレンチ、 Ｈ１ 第１の補助層、 Ｈ２ 第２の補助層、 Ｈ３ 第３の補助層、 Ｉ 絶縁体、 Ｍ マスク、 Ｒ スペーサー、 Ｒ１ スペーサーの第１部分、 Ｒ２ スペーサーの第２部分、 Ｓ 絶縁層、 Ｓ／Ｄ１ 第１のソース／ドレイン領域、 Ｓ／Ｄ２ 第２のソース／ドレイン−領域、 ＳＰ メモリノット、 ＳＴ テープ状構造体、 Ｖ 凹部、 Ｗ ワード線
Claims (5)
- ＤＲＡＭセル装置の製法において、
（ａ） 基板（１）中に、ＤＲＡＭセル装置のメモリセルのコンデンサのために凹部（Ｖ）を設け、
（ｂ） 凹部（Ｖ）に、絶縁体（Ｉ）及び、少なくとも部分的に絶縁体（Ｉ）により基板（１）から離れているコンデンサのメモリノット（ＳＰ）を設け、
（ｃ） シリコンをコンフォーマルに堆積させ、引き続きシリコンの水平の部分をエッチバックして、凹部（Ｖ）中のメモリノット（ＳＰ）の上側に凹部（Ｖ）の側面に沿ってスペーサー（Ｒ）を形成させ、
（ｄ） 基板（１）の表面に対して斜め方向へドーピング物質を注入し、引き続き熱処理することにより、スペーサーの第１の部分（Ｒ１）がドープされ、かつ第１の部分に向かい合っているスペーサーの第２の部分（Ｒ２）はドープされないままであり、
（ｅ） スペーサーの第２の部分（Ｒ２）を除去することにより、スペーサー（Ｒ）を構造化し、
（ｆ） スペーサーの除去された第２の部分（Ｒ２）の下側に配置された、メモリノット（ＳＰ）の第１の部分を除去し、絶縁体（Ｉ）を補充することで、メモリノット（ＳＰ）は基板（１）から補充された絶縁体（Ｉ）により絶縁され、かつスペーサーの第１の部分（Ｒ１）の下側に配置された、メモリノット（ＳＰ）の第２の部分は基板１に隣接し、
（ｇ） 第１のソース／ドレイン領域（Ｓ／Ｄ１）を、メモリノット（ＳＰ）の第２の部分に隣接する基板（１）中に形成させ、前記の第１のソース／ドレイン領域（Ｓ／Ｄ１）の上側でかつ前記の第１のソース／ドレイン領域（Ｓ／Ｄ１）から間隔をおいて、基板（１）中に第２のソース／ドレイン領域（Ｓ／Ｄ２）を形成させ、スペーサーの第１の部分（Ｒ１）を除去し、かつ再び充填することによりゲート電極（ＧＡ）を形成させることで、メモリセルのトランジスタを作成し、
（ｈ） ワード線（Ｗ）を設け、トランジスタのゲート電極（ＧＡ）と接続させ、
（ｉ） ワード線（Ｗ）に対して横方向に延在するビット線（Ｂ）を設け、第２のソース／ドレイン領域（Ｓ／Ｄ２）と接続させることを特徴とする、ＤＲＡＭセルの製造方法。 - 工程（ｆ）の前に、メモリノット（ＳＰ）及び絶縁体（Ｉ）を、メモリノット（ＳＰ）の第１の部分も、メモリノット（ＳＰ）の第２の部分も基板（１）に接しているように設け、
引き続き、スペーサーの第１の部分（Ｒ１）をマスクとして使用して、メモリノット（ＳＰ）の第１の部分を除去し、
引き続き、メモリノット（ＳＰ）の第１の部分を除去した後に絶縁体（Ｉ）と置き換えることにより、絶縁体（Ｉ）を拡張する、請求項１に記載の方法。 - メモリノット（ＳＰ）上に絶縁層（Ｓ）を設け、
スペーサー（Ｒ）を絶縁層（Ｓ）の上に設け、
スペーサー（Ｒ）の構造化の後に、絶縁層（Ｓ）の露出部分を除去する、請求項１又は２に記載の方法。 - スペーサー（Ｒ）を構造化する際に、スペーサーの第１の部分（Ｒ１）を、スペーサーの第２の部分（Ｒ２）に対して選択的にエッチング除去する、請求項１から３までのいずれか１項記載の方法。
- 基板（１）上に第１の補助層（Ｈ１）を設け、
第１の補助層（Ｈ１）中に、相互に平行に延びる並列に配置された補助トレンチ（Ｈ）を設けて、補助トレンチ（Ｈ）の底部で第１の補助層（Ｈ１）を露出させ、
メモリセルの凹部（Ｖ）を補助トレンチ（Ｈ）中に設け、
スペーサー（Ｒ）を設けた後に、シリコンに対して選択的にエッチング可能な第１の材料からなる第２の補助層（Ｈ２）をコンフォーマルに堆積させ、
第１の材料に対して選択的にエッチング可能な第２の材料を堆積させ、かつ第２の材料がテープ状構造（ＳＴ）としてなお補助トレンチ（Ｈ）内に存在しているまでバックエッチングし、
第２の補助層（Ｈ２）の露出した部分をテープ状構造（ＳＴ）に対して選択的に除去する、請求項２から４までのいずれか１項に記載の方法。
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